CN104992936A - 晶圆级芯片封装结构 - Google Patents
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Abstract
本发明公开了一种晶圆级芯片封装结构,包括金属凸点,所述金属凸点上设有阻挡层,所述阻挡层上设有焊球,所述铜柱的外围设有塑封料,所述阻挡层位于所述塑封层以外,所述阻挡层相对于所述塑封层的上表面凸起设置。本发明在晶圆级芯片封装结构中,增加一层阻挡层,可以有效阻止金属间化合物的不利影响。对于产品的电性能和机械性能有明显提高。
Description
技术领域
本发明涉及一种半导体封装技术,具体涉及一种晶圆级芯片封装结构。
背景技术
目前使用电镀铜柱,塑封后研磨成型,并使用铜柱作为基底层进行植球。此结构在大电流方面有优势。但是在大电流工作过程中,铜和锡球材料直接接触,形成的铜锡金属间化合物对于后续的可靠性、电性能和机械性能有不利的影响。
发明内容
在下文中给出关于本发明的简要概述,以便提供关于本发明的某些方面的基本理解。应当理解,这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分,也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念,以此作为稍后论述的更详细描述的前序。
本发明实施例的目的是针对上述现有技术的缺陷,提供一种能够有效阻止金属间化合物的不利影响,提高产品电性能和机械性能的晶圆级芯片封装结构。
为了实现上述目的,本发明采取的技术方案是:
一种晶圆级芯片封装结构,包括金属凸点,所述金属凸点上设有阻挡层,所述阻挡层上设有焊球,所述铜柱的外围设有塑封料,所述阻挡层位于所述塑封层以外,所述阻挡层相对于所述述塑封层的上表面凸起设置。
与现有技术相比,本发明的有益效果是:
本发明在晶圆级芯片封装结构(Wafer Level Chip Scale Packaging,WLCSP)中,增加一层阻挡层,可以有效阻止金属间化合物的不利影响。对于产品的电性能和机械性能有明显提高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的晶圆级芯片封装结构的结构示意图。
附图标记:
1-金属凸点;2-阻挡层;3-焊球;4-塑封层;5-硅承载层;6-铝层;7-钝化层;8-再布线层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意,为了清楚的目的,附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。基于本发明中的实施例,本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
参见图1,一种晶圆级芯片封装结构,包括金属凸点1,金属凸点1上设有阻挡层2,阻挡层2上设有焊球3,金属凸点1的外围设有塑封层4,阻挡层2位于塑封层4以外,阻挡层2相对于塑封层4的上表面凸起设置。
通过设置阻挡层可以有效阻止金属间化合物的不利影响。
本实施例在上述实施例的基础上,金属凸点1为铜柱,焊球3为锡球。优选地,阻挡层为镍或镍合金。
阻挡层的存在,阻止了铜和锡的金属间化合物的生成和生长,对于产品的电性能和机械性能有明显提高。
优选地,阻挡层2的四周向外延伸后位于形成塑封层4之上。
本实施例在上述实施例的基础上,还包括硅承载层5,硅承载层5上设有凹槽,所述凹槽内设有铝层6,在硅承载层5上设有钝化层7,钝化层7在铝层6上设有开口,钝化层7及开口下方的铝层6上选择性的形成再布线层8,使再布线层8覆盖所述开口,在所述开口以外的再布线层8上表面设置金属凸点1,在金属凸点1的外围、再布线层8和钝化层7上设置塑封层4。
本发明设置的塑封层的上表面与金属凸点的上表面平齐,设置在金属凸点上的阻挡层凸出于所述塑封层的上表面。金属凸点选用铜柱,阻挡层为镍或镍合金,焊球选用锡球,由于阻挡层的存在,阻止了铜和锡的金属间化合物的生成和生长,对于产品的电性能和机械性能有明显提高。
可选的,钝化层7覆盖部分铝层。
可选的,所述钝化层的材料为氧化硅、氮化硅、氮氧化硅、聚酰亚胺等介质材料或它们的混合物。
优选的,塑封层4为聚酰亚胺保护层。即塑封的材料选用聚酰亚胺。
最后应说明的是:以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (8)
1.一种晶圆级芯片封装结构,包括金属凸点,其特征在于,所述金属凸点上设有阻挡层,所述阻挡层上设有焊球,所述金属凸点的外围设有塑封层,所述阻挡层位于所述塑封层以外,所述阻挡层相对于所述述塑封层的上表面凸起设置。
2.根据权利要求1所述的晶圆级芯片封装结构,其特征在于,所述金属凸点为铜柱,所述焊球为锡球。
3.根据权利要求2所述的晶圆级芯片封装结构,其特征在于,所述阻挡层为镍或镍合金。
4.根据权利要求1-3任一项所述的晶圆级芯片封装结构,其特征在于,所述阻挡层的四周向外延伸后位于所述塑封层之上。
5.根据权利要求4所述的晶圆级芯片封装结构,其特征在于,还包括硅承载层,所述硅承载层上设有凹槽,所述凹槽内设有铝层,在所述硅承载层上设有钝化层,所述钝化层在铝层上设有开口,所述钝化层及开口下方的铝层上选择性的形成再布线层,使所述再布线层覆盖所述开口,在所述开口以外的再布线层上表面设置金属凸点,在所述金属凸点的外围、所述再布线层和所述钝化层上设置塑封层。
6.根据权利要求5所述的晶圆级芯片封装结构,其特征在于,所述钝化层覆盖部分铝层。
7.根据权利要求6所述的晶圆级芯片封装结构,其特征在于,所述钝化层的材料为氧化硅、氮化硅、氮氧化硅、聚酰亚胺或它们的混合物。
8.根据权利要求7所述的晶圆级芯片封装结构,其特征在于,所述塑封层为聚酰亚胺保护层。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010026954A1 (en) * | 2000-03-30 | 2001-10-04 | Yukihiro Takao | Semiconductor device and manufacturing method thereof |
| US20040021234A1 (en) * | 2002-07-15 | 2004-02-05 | Kazutaka Shibata | Semiconductor device and manufacturing method thereof |
| CN1697148A (zh) * | 2004-05-12 | 2005-11-16 | 富士通株式会社 | 半导体器件及制造该半导体器件的方法 |
| CN102194783A (zh) * | 2010-03-17 | 2011-09-21 | 玛克西姆综合产品公司 | 用于优良的温度循环、跌落测试和高电流应用的增强的wlp |
| CN102244061A (zh) * | 2011-07-18 | 2011-11-16 | 江阴长电先进封装有限公司 | Low-k芯片封装结构 |
| CN102496606A (zh) * | 2011-12-19 | 2012-06-13 | 南通富士通微电子股份有限公司 | 一种高可靠圆片级柱状凸点封装结构 |
| CN202473905U (zh) * | 2011-12-19 | 2012-10-03 | 南通富士通微电子股份有限公司 | 圆片级柱状凸点封装结构 |
-
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010026954A1 (en) * | 2000-03-30 | 2001-10-04 | Yukihiro Takao | Semiconductor device and manufacturing method thereof |
| US20040021234A1 (en) * | 2002-07-15 | 2004-02-05 | Kazutaka Shibata | Semiconductor device and manufacturing method thereof |
| CN1697148A (zh) * | 2004-05-12 | 2005-11-16 | 富士通株式会社 | 半导体器件及制造该半导体器件的方法 |
| CN102194783A (zh) * | 2010-03-17 | 2011-09-21 | 玛克西姆综合产品公司 | 用于优良的温度循环、跌落测试和高电流应用的增强的wlp |
| CN102244061A (zh) * | 2011-07-18 | 2011-11-16 | 江阴长电先进封装有限公司 | Low-k芯片封装结构 |
| CN102496606A (zh) * | 2011-12-19 | 2012-06-13 | 南通富士通微电子股份有限公司 | 一种高可靠圆片级柱状凸点封装结构 |
| CN202473905U (zh) * | 2011-12-19 | 2012-10-03 | 南通富士通微电子股份有限公司 | 圆片级柱状凸点封装结构 |
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