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CN105474403B - 高耐压半导体装置及其制造方法 - Google Patents

高耐压半导体装置及其制造方法 Download PDF

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CN105474403B
CN105474403B CN201480044980.3A CN201480044980A CN105474403B CN 105474403 B CN105474403 B CN 105474403B CN 201480044980 A CN201480044980 A CN 201480044980A CN 105474403 B CN105474403 B CN 105474403B
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Fuji Electric Co Ltd
National Institute of Advanced Industrial Science and Technology AIST
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Abstract

在n+型SiC半导体基板(1)上的n‑型SiC层(2)的表面，选择性地形成p+层(3)，在n‑型SiC层(2)和p+层(3)之上，形成有p基层(4)。在p基层(4)的表面层选择性地形成有p+接触层(5)。以从表面贯通p基层(4)而到达n‑型SiC层(2)的方式形成有n反型层(6)。在p+接触层(5)和n反型层(6)夹住的p基层(4)的表面露出部上，隔着栅绝缘膜(9)设有栅电极层(8)，设有与p+接触层(5)和n+源层(7)接触的源电极(10)。在背面设有漏电极(11)。p+层(3)的一部分以在n反型层(6)的漏电极(11)侧的区域通过结合部而结合，并与p+层(3)的漏电极(11)侧的一部分接触的方式形成有p+层(31)。

Description

高耐压半导体装置及其制造方法
技术领域
本发明涉及一种能够控制高耐压大电流的功率半导体装置，特别是使用了宽带隙半导体材料之一的碳化硅作为半导体的纵向型高耐压半导体装置及其制造方法。
背景技术
以往，使用了硅单晶作为控制高耐压、大电流的功率半导体元件的材料。功率半导体元件有几种，现状为根据用途而将其区别使用。例如，双极晶体管和/或IGBT(绝缘栅型双极晶体管)虽然能够采用大电流密度，但不能以高速进行开关，在双极晶体管中，几kHz的频率是其使用极限，在IGBT中，20kHz左右的频率是其使用极限。
另一方面，功率MOSFET虽然不能采用大电流，但能够用于在几MHz的频率以内以高速进行开关。然而，在市场上，对兼具了大电流和高速性的功率器件的要求强烈，对IGBT和功率MOSFET在这方面的改良付出了努力，现在，研发已经几乎接近材料的极限。
图17是示出现有的MOSFET的截面图。在n+型半导体基板1上层叠形成了n-漂移层2。在该n-漂移层2的表面层，选择性地形成有p基层4。在p基层4的表面层选择性地形成n+源层7，在n-漂移层2、p基层4以及n+源层7之上，隔着栅绝缘膜形成有栅电极8。并且在最近，这样的MOSFET(以下称为超结型MOSFET)受到了关注，即，将漂移层作为使提高了杂质浓度的n型区和p型区相互交替配置而成的并列pn层超结。
图18是现有的硅超结MOSFET的截面图。另外，图19是根据现有的多段外延法得到的硅超结MOSFET的截面图。图20是根据现有的槽嵌入法得到的硅超结MOSFET的截面图。
对这些超结型MOSFET而言，已知藤平等人在1997年发表了该理论(参考下述非专利文献1)，并由Deboy等人在1998年使其作为CoolMOS而进行了商品化(参考下述非专利文献2)。它们的特征为，通过在n-漂移层沿纵向(基板深度方向)以柱状结构形成p层，能够在不使源区-漏区间的耐压特性劣化的情况下显著提高通态电阻。
另外，从功率半导体元件的观点也对材料进行了讨论，正如Shenai等人所报告的那样(参考下述非专利文献3)，碳化硅(SiC)作为下一代的功率半导体元件，由于是在低导通电压、高速、高温特性方面优良的元件，因此最近特别受到瞩目。该SiC是化学方面非常稳定的材料，带隙为3eV这样宽，即使在高温下也能够作为半导体非常稳定地使用。另外，SiC的最大电场强度也比硅大一位数以上。由于SiC超过硅的材料极限的可能性很大，因此对其在功率半导体用途、特别是在MOSFET中的今后的成长抱以很大期望。特别是期待其通态电阻小，且能够期待在维持高耐压特性的情况下，具有更低的低通态电阻的纵向型SiC-MOSFET。
一般的SiC-MOSFET的截面结构与硅相同，如上述图17所示。在n-漂移层2的表面层，选择性地形成p基层4。形成在p基层4的表面层选择性地形成的n+源层7，在n-漂移层2、p基层4以及n+源层7之上，隔着栅绝缘膜形成有栅电极8，在半导体基板1的背面形成漏电极11。
期待这样形成的SiC-MOSFET作为开关器件，作为能够以低通态电阻高速开关的元件，应用于电动机控制用变换器和/或无停电电源装置(UPS)等电力变换装置。
现有技术文献
专利文献
专利文献1：美国专利第7923320号公报
非专利文献：
非专利文献1：Tatsuhiko Fujihira，“Theory of Semiconductor SuperjunctionDevices”，Jpn.J.Appl.Phys，Vol.36，pp.6254-6262，Part1，No.10，1997年10月
非专利文献2：G.Deboy等共计6人，“A new generation of high voltageMOSFETs breaks the limit line of silicon”，IEEE IEDM pp.683-685，1998年
非专利文献3：KRISHNA SHENAI等共计3人，“Optimum Semiconductors for High-Power Electronics”，IEEE TRANSACTIONS ON ELECTRON DEVICES，vol.36，p.1811-1823，1989年
发明内容
技术问题
由于SiC是宽带隙半导体材料，因此期待击穿电场强度变高至硅的大约10倍且通态电阻变得足够小，但另一方面，由于半导体的击穿电场强度变高至大约10倍，因此特别是在施加高电压时，对氧化膜的电场的负载与硅元件相比变大。
因此，在硅功率器件中，由于在向氧化膜施加大的电场之前达到硅的击穿电场强度，因此没有成为问题，但担心由于变为SiC而导致氧化膜会破坏。具体来说，会向如图17所示的SiC-MOSFET的栅绝缘膜(栅氧化膜)施加大的电场强度，有可能发生栅氧化膜破坏和/或在可靠性方面产生大问题。这不仅是对SiC-MOSFET，对SiC-IGBT也是如此。关于这个问题，存在记载了需要注意施加于SiC-MOSFET中的栅氧化膜的电场强度的文献(参考上述专利文献1)。
本发明鉴于以上问题，其目的在于，提供一种在低通态电阻下击穿耐量大并且得到高速开关特性的高耐压半导体装置及其制造方法。
技术方案
为了达成上述目的，本发明的高耐压半导体装置，其特征在于，是纵向型高耐压半导体装置，该纵向型高耐压半导体装置具有：第一导电型半导体基板；第一导电型半导体层，形成于上述第一导电型半导体基板上，浓度比上述第一导电型半导体基板低；高浓度的第二导电型高浓度半导体层，选择性地形成于上述第一导电型半导体层的表面；第二导电型低浓度半导体层，形成于上述第一导电型半导体层和上述第二导电型高浓度半导体层之上且浓度比上述第二导电型高浓度半导体层低；第一导电型源区和第二导电型接触区，选择性地形成于上述第二导电型低浓度半导体层的表面层；第一导电型阱区，以从上述第二导电型低浓度半导体层的表面贯通上述第二导电型低浓度半导体层而到达上述第一导电型半导体层的方式形成；栅电极层，隔着栅绝缘膜设置在上述第二导电型低浓度半导体层的夹在上述第一导电型源区和上述第一导电型阱区之间的表面露出部上；源电极，与上述第一导电型源区和上述第二导电型接触区接触；以及漏电极，设置于上述第一导电型半导体基板的背面，其中，上述第二导电型高浓度半导体层与相邻配置的上述第二导电型高浓度半导体层在上述第一导电型阱区的上述漏电极侧的区域部分地结合，并且具有以与上述第二导电型高浓度半导体层的上述漏电极侧接触的方式形成的第二导电型高浓度区。
另外，在上述高耐压半导体装置中，其特征在于，还具备沟槽，该沟槽从正面侧贯通上述第二导电型低浓度半导体层和上述第二导电型高浓度半导体层而到达上述第二导电型高浓度区，上述源电极以被埋入上述沟槽的内部的方式设置。
另外，在上述的高耐压半导体装置中，其特征在于，上述第一导电型半导体基板的材料为碳化硅。
另外，在上述的高耐压半导体装置中，其特征在于，上述第一导电型半导体基板的第一面是相对于晶面指数(000-1)平行的面或倾斜了10度以内的面，在上述第一面上形成有上述第一导电型半导体层。
另外，在上述的高耐压半导体装置中，其特征在于，上述第一导电型半导体基板的第一面是相对于晶面指数(0001)平行的面或倾斜了10度以内的面，在上述第一面上形成有上述第一导电型半导体层。
另外，本发明的高耐压半导体装置的制造方法，其特征在于，具有：第一工序，在第一导电型半导体基板上，使浓度比上述第一导电型半导体基板低的第一导电型半导体层外延生长；第二工序，通过离子注入法，在上述第一导电型半导体层的表面层选择性地形成第二导电型高浓度区；第三工序，通过离子注入法，在上述第一导电型半导体层的表面层，以比第二导电型高浓度区浅的深度并以与第二导电型高浓度区接触的方式，形成第二导电型高浓度半导体层；第四工序，在上述第一导电型半导体层以及上述第二导电型高浓度半导体层之上，通过外延生长法形成第二导电型低浓度半导体层；以及第五工序，在上述第二导电型低浓度半导体层的表面层，通过离子注入法选择性地形成第一导电型源区、以及从正面侧贯通上述第二导电型低浓度半导体层而到达上述第一导电型半导体层的第一导电型阱区，在上述第三工序中，以上述第二导电型高浓度半导体层的一部分在上述第一导电型阱区的下面的区域被部分地结合的方式，形成上述第二导电型高浓度半导体层。
另外，在上述高耐压半导体装置的制造方法中，其特征在于，在上述第二工序中，从上述第一导电型半导体层的表面形成沟槽，在该沟槽的底面通过离子注入法形成上述第二导电型高浓度区。
根据上述构成，大幅度提高了第一导电型半导体层和第一导电型阱区的杂质浓度，即使充分降低通态电阻也不会对n型半导体阱区(n反型层)之上的栅氧化膜施加大的电场，并且即使在源极-漏极之间施加了高电压的情况下(源极为0V，在漏极施加有+电压)，也能够保持足够的元件耐压。另外，即使扩大第二导电型高浓度半导体层之间以及第二导电型低浓度半导体层之间的距离从而充分降低通态电阻，也不会对第一导电型阱区之上的栅氧化膜施加大的电场，能够保持足够的元件耐压。
进一步地，即使在负载短路条件下等的在向元件同时施加高电压并导通大电流的状态下，为了使电场强度被缓和，也能够示出大的元件击穿耐量。这是因为从第二导电型低浓度半导体层和第二导电型高浓度半导体层与第一导电型阱区之间的pn结向第一导电型阱区扩散的空乏层易于沿着第二导电型高浓度半导体层向横向扩散。其结果为，即使将第一导电型低浓度半导体层和第一导电型阱区的杂质浓度设定为比现有的MOSFET高，但由于是空乏层易于扩散的设计，将第二导电型高浓度半导体层之间以及第二导电型低浓度半导体层之间的距离扩大，从而也能够充分保持元件耐压、元件击穿耐量并降低通态电阻。
进一步地，在通过外延生长法形成了本发明的第二导电型低浓度半导体层的情况下，由于能够使表面平坦而几乎不粗糙，因此表面的MOSFET部分的迁移率变得非常大，其结果为，能够进一步降低通态电阻。
进一步地，在第一导电型半导体基板的材料为碳化硅的情况下，通过设定第一导电型半导体基板的晶面指数是相对于(000-1)平行的面或者10度以内的面，再或者设定第一导电型半导体基板的晶面指数是相对于(0001)平行的面或者10°以内的面，能够减小栅氧化膜与半导体界面的界面态密度，因此能够进一步提高MOSFET部分的迁移率。其结果为能够极大地降低通态电阻。
发明效果
根据本发明，起到在低通态电阻下击穿耐量大并且具有高速开关特性这样的效果。
附图说明
图1是本发明的实施例1的SiC-MOSFET制造工序的截面图(其一)。
图2是本发明的实施例1的SiC-MOSFET制造工序的截面图(其二)。
图3是本发明的实施例1的SiC-MOSFET制造工序的截面图(其三)。
图4是本发明的实施例1的SiC-MOSFET制造工序的截面图(其四)。
图5是本发明的实施例1的SiC-MOSFET制造工序的截面图(其五)。
图6是本发明的实施例1的SiC-MOSFET制造工序的截面图(其六)。
图7是本发明的实施例1的SiC-MOSFET制造工序的截面图(其七)。
图8A是表示本发明的实施例1的SiC-MOSFET的p+层和单元的配置的平面图。
图8B是表示本发明的实施例1的SiC-MOSFET的p+层和单元的配置与现有的平面图相比较的平面图。
图9是表示各实施例的SiC-MOSFET的电特性的测定结果的图表。
图10是表示本发明的实施例1的SiC-MOSFET的耐压性能的图表。
图11是表示本发明的实施例1的SiC-MOSFET的负载短路耐量的测定结果的图表。
图12是表示本发明的实施例1的SiC-MOSFET的关断击穿耐量的评价结果的图表。
图13是本发明的实施例2的SiC-MOSFET的截面图。
图14是表示本发明的实施例9的SiC-MOSFET的p+层和单元的配置的平面图。
图15是本发明的各实施例的SiC-MOSFET的关断开关波形。
图16是本发明的各实施例的SiC-MOSFET的导通开关波形。
图17是示出现有的MOSFET的截面图。
图18是现有的硅超结MOSFET的截面图。
图19是根据现有的多段外延法得到的硅超结MOSFET的截面图。
图20是根据现有的沟槽埋入法得到的硅超结MOSFET的截面图。
符号的说明
1 半导体基板
2 第一导电型半导体层
3 第二导电型高浓度半导体层
4 第二导电型低浓度半导体层
7 第一导电型源区
6 第一导电型阱区
8 栅电极层
10 源电极
11 漏电极
13 结合部
31 第二导电型区
具体实施方式
(实施方式)
以下参考附图，对本发明的高耐压半导体装置及其制造方法的优选的实施方式进行详细说明。在本说明书以及附图中，前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。并且，标记于n或p的+和-分别表示杂质浓度比未标记有该符号的层和区域的杂质浓度高和低。另外，关于密勒指数的标记，“-”表示附加于紧随其后的指数的横线(bar)，通过在指数前附加“-”来表示负的指数。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施例1)
以下参考附图对本发明的实施例1进行说明。图1～图7是本发明的实施例1的SiC-MOSFET制造工序的截面图。在各图中，(a)为p+层3未结合的部分的截面图，(b)为p+层3结合了的部分的截面图。在该实施例1中，作为纵向型平面栅MOSFET，使用碳化硅作为半导体材料，示出了元件耐压1200V的MOSFET。
首先，如图1所示，准备n+型SiC半导体基板1。在此，设为将含有2×1019cm-3左右的氮作为杂质的低电阻的n+型SiC半导体基板1。在该n+型SiC半导体基板1的相对于晶面指数(000-1)的面倾斜了4°左右的面上，使含有1.0×1016cm-3左右的氮的n-型SiC层2外延生长10μm左右。
接下来如图2所示，在n-型SiC层2的表面层，通过离子注入法，选择性地形成宽度为2μm、深度为0.3μm的p+层31。之后，使加速能量减小，通过离子注入法形成宽度为13μm、深度为0.5μm的p+层3。这时的离子使用了铝。另外，设为将p+层31配置在p+层3的中心。设定剂量，以使这些p+层31和p+层3的杂质浓度为1.0×1018cm-3。
之后，在以后的工序中形成的n反型层6的下面(漏电极侧)，通过结合部13(参考图8A、图8B)使p+层3的一部分相互结合。
之后，如图3所示，通过外延生长法，在p+层3和n-型SiC层2上形成0.5μm厚的p基层4。设这时的杂质为铝，使杂质浓度为5.0×1016cm-3。
之后，如图4所示，选择性地进行注入，以使氮离子5.0×1016cm-3、深度1.5μm、宽度2.0μm，来作为通过离子注入使p基层4的一部分反型为n型而成的n反型层6。
之后，如图5所示，在p基层4内选择性地形成n+源层7、p+接触层5。之后，进行活性化退火。热处理的温度和时间为1800℃、2分钟。
之后，如图6所示，通过热氧化形成100nm厚度的栅氧化膜，在氢气氛中，在1000℃附近进行退火。使掺杂了磷的多晶硅层形成为栅电极8，并进行图案化。
之后，如图7所示，使磷玻璃成膜为1.0μm厚来作为层间绝缘膜9，在图案化之后进行热处理，通过溅射法使含有1％硅的铝以厚度5μm成膜在表面，在p+接触层5和n+源层7的表面，设置共同接触的源电极10。最后，在元件背面使镍成膜，在970℃下进行热处理后，作为背面电极(漏电极)11，依次使Ti/Ni/Au成膜。然后，在源电极10侧的表面附加保护膜，从而完成元件。
图8A是表示本发明的实施例1的SiC-MOSFET的p+层和单元的配置的平面图。图8B是表示本发明的实施例1的SiC-MOSFET的p+层和单元的配置与现有的平面图相比较的平面图。在8A中，未图示源电极、栅电极和栅氧化膜。在p+层3，通过结合部13连接p基层4下的p+层3。图8B示出了p+层3的基本图案。在本实施例中，以六边形单元图案制作了p+层3，但也可以为四边形单元等其他的多边形状。另外，相互未结合处的p+层3之间的距离为2μm。
通过以上构成，即使大幅提高n-型SiC层2以及n型半导体阱区(n反型层)6的杂质浓度从而充分降低通态电阻，或者扩大p+层3之间以及p基层4之间的距离从而充分降低通态电阻，即使在源极-漏极之间施加了高电压的情况下(源极为0V、向漏极施加+电压)，也不会在n型半导体阱区(n反型层)6之上的栅氧化膜上施加大的电场，能够保持充分的元件耐压。进一步地，即使在负载短路条件下等的在向元件同时施加高电压并导通大电流的状态下，也能够为了使电场强度缓和，示出大的元件击穿耐量。这是因为从p基层4和p+层3与n型半导体阱区6之间的pn结向n型半导体阱区6扩散的空乏层易于沿着p+层3向横向扩散。其结果为，即使将n-型SiC层2和n反型层6的杂质浓度设定为比现有的MOSFET高，但由于设计为空乏层易于扩散，因此将p+层3之间以及p基层4之间的距离扩大，从而也能够充分保持元件耐压、元件击穿耐量并降低通态电阻。
进一步，在本发明的通过外延生长法形成了p基层4的情况下，由于能够使表面平坦而几乎不粗糙，因此表面的MOSFET部分的迁移率变得非常大，其结果为，能够进一步降低通态电阻。
图9是表示各实施例的SiC-MOSFET的电特性的测定结果的图表(1200V/25A元件)。实施例1的芯片尺寸为3mm正方形，活性区的面积为5.27mm2，额定电流为25A。活性区是指在导通状态时电流流动的区域。在该实施例1中，关于在温室(RT)下的元件耐压和通态电阻，通态电阻(RonA)示出足够低的值，即3.2mΩcm2，初期的元件耐压也为1450V，作为1200V元件而示出了足够良好的特性。为了比较，对以p+层3完全不结合的方式制作的SiC-MOSFET(参考图8B)进行了测定，结果虽然通态电阻示出了足够低的同等3.2mΩcm2的值，但即使在源极-漏极间施加了880V，栅氧化膜也被破坏。由此可知，本发明的半导体元件维持足够的元件耐压，并且示出了非常小的通态电阻。
图10是表示本发明的实施例1的SiC-MOSFET耐压性能的图表。纵轴是元件耐压(V)，横轴是n反型层6的宽度，即p+层3的间隔(μm)。为了比较，还图示了通过现有技术制作的p+层3完全不结合并且不形成p+层31的SiC-MOSFET。
可知设定了上述元件的各层的浓度和厚度的结果为，本发明的实施例1作为1200V器件，实现了作为足够的耐压特性的1400V以上的高耐压特性。应予说明，这时的通态电阻在两条件下都相同。可知，在使通过为了比较而使用的现有SiC-MOSFET来满足与本实施例1相同的1400V以上的高耐压特性中，必须将p+层3之间的距离设为1.0μm以下，并且将n-反型层6的杂质浓度降到五分之一。这时的通态电阻示出了非常高的值即12.8mΩcm2。也就是说，本发明能够同时优化通态电阻和元件耐压特性。
尽管在日本专利第3214274号公报中，公开了通过连接邻接的p基层来防止元件耐压的劣化的例子。然而，该方法通过部分地连接p基层，使其连接部分的表面积累层消失，其结果为连接部分的MOSFET不工作。其结果导致通态电阻变大。然而本发明不连接p基层4，而连接p+层3，从而残留有表面积累层，其结果为能够使通态电阻足够低。为了对其进行验证，尝试制作了不连接p+层3而连接了p基层4的元件，并对其特性进行评价，其结果为耐压为1440V几乎不变，但通态电阻为5.0mΩcm2，大约劣化了50％。
图11是表示本发明的实施例1的SiC-MOSFET的负载短路耐量的测定结果的图表。在该负载短路耐量试验中，电源电压直接施加在源极-漏极之间，在该状态下，向栅电极施加Vg＝20V的电压，对击穿时间(多少μsec不击穿)进行了评价。设横轴为时间，设纵轴为电流和电压值，设电源电压Vds＝800V，另外测定温度Tj为175℃。其结果显示了，即使导通了最大电流为元件额定的五倍的Ip＝125A，也不会击穿，进一步地，即使在15μsec也不会击穿这样足够的特性。
图12是示出本发明的实施例1的SiC-MOSFET的关断击穿耐量的评价结果的图表。横轴为时间，纵轴为电流和电压值。进一步地，对关断耐量进行了评价，确认了在源极-漏极间电压被钳制在1650V(图12中的Vdsclamp)，不发生击穿，在150℃下能够关断100A(额定电流的四倍)。因此，本发明的元件能够是实现了低通态电阻，并且负载短路耐量、关断耐量非常大的元件。另外，如在图9的现有技术的栏中所示，对为了比较而制作的各种SiC-MOSFET的耐量进行评价的结果为，由于元件耐压不足够，因此负载短路耐量、关断耐量与实施例1的元件相比均大幅度劣化。
应予说明，在上述的n+型SiC半导体基板1的相对于晶面指数(000-1)的面倾斜了0°、2°、8°、10°的面上同样进行成膜，对制作而成的元件也进行了元件评价，几乎没有特性的变化，为良好。
这样，在半导体材料为碳化硅的情况下，设定为n+型SiC半导体基板1的晶面指数是相对于(000-1)平行的面或者10°以内的面，或者设定为n+型SiC半导体基板1的晶面指数是相对于(0001)平行的面或者10°以内的面，由此能够减小栅氧化膜与半导体界面的界面态密度，因此能够进一步提高MOSFET部分的迁移率。其结果为能够极大地减小通态电阻。
(实施例2)
图13是表示本发明的实施例2的SiC-MOSFET的截面图。在与上述实施例1相同的制造工序中，制作了1200V、25A的MOSFET。但是，在本实施例2中，使p+层31的形成方法为从p基层4表面挖掘沟槽直到贯通p+层3，之后向沟槽的底面的n-型SiC层2离子注入铝而形成的。之后，沟槽以埋入金属电极镍以及铝的方式形成。制作而成的元件的电特性评价结果如图9所示。可知通态电阻、负载短路耐量都示出了与实施例1同样的特性，为良好。
(实施例3)
实施例3以与实施例1相同的制造工序制作了1200V、25A的MOSFET。在本实施例3中，代替p+层3，在n-型SiC层2的表面层选择性地形成p基层4，进一步在该p基层4以及n-型SiC层2上堆叠p基层4。或者，代替p+层3，在n-型SiC层2的表面层形成p基层4。然后，在p基层4以不贯通p基层4的深度形成n反型层6。
其他工序、单元结构与实施例1相同。制作而成的元件的电特性评价结果示于图9。可知通态电阻相对于实施例1增加了10％左右，而相对于通常的SiC-MOSFET，示出了十分良好的电阻特性。
(实施例4)
实施例4以与实施例2相同的制造工序制作了1200V、25A的MOSFET。在本实施例4也与实施例3相同，代替p+层3，在n-型SiC层2的表面层选择性地形成了p基层4，进一步在该p基层4以及n-型SiC层2上堆叠p基层4。或者，代替p+层3，在n-型SiC层2的表面层形成p基层4。然后，在p基层4以不贯通p基层4的深度形成n反型层6。
在其他工序、单元结构与实施例2相同。制作而成的元件的电特性评价结果示于图9。可知通态电阻相对于实施例1，增加了10％左右，而相对于通常的SiC-MOSFET，示出了十分良好的电阻特性。
应予说明，在上述实施例1～4中，在n+型SiC半导体基板1的相对于晶面指数(000-1)或(0001)倾斜了0°、2°、8°、10°的面上同样进行成膜，对制作而成的元件也进行了元件评价，几乎没有特性的变化，为良好。
(实施例5)
在实施例5中，相对于上述实施例1～4，制作改变了杂质导电型的p沟道MOSFET并评价了其特性。实施例5是将实施例1的p型与n型反转的实施例，标注与实施例1相同符号来进行说明。首先，准备p+型SiC半导体基板1。在此，设为将含有2×1019cm-3左右的铝作为杂质的低电阻的p+型SiC半导体基板1。在上述p+型SiC半导体基板1的相对于晶面指数(0001)倾斜了4°左右的面上，使含有1.0×1016cm-3左右的铝的p-型SiC层2外延生长10μm左右。在该p-型SiC层2的表面层，通过离子注入法，形成宽度为2μm、深度为0.3μm的n+层31。之后，使加速能量减小，通过离子注入法形成宽度为13μm、深度为0.5μm的n+层3。这时的离子使用了磷。另外，设为将n+层31配置在n+层3的中心。
设定剂量，以使这些n+层31和n+层3的杂质浓度为1.0×1018cm-3。这时，在以后的工序中形成的p反型层6下面，通过结合部13(参考图8A、图8B)使n+层3的一部分相互结合。在本实施方式5中制作了六边形单元图案，但也可以为四边形单元等其他的多边形状。另外，使未结合处的n+层3之间的距离为2μm。
之后，通过外延生长法，在n+层3以及p-型SiC层2上形成0.5μm厚的n基层4。设这时的杂质为氮，使杂质浓度为5.0×1016cm-3。之后，选择性地进行离子注入，以使铝离子5.0×1016cm-3、深度为1.5μm、宽度2.0μm，来作为通过离子注入使n基层4的一部分反型为p型而成的p反型层6，在n基层4内选择性地形成p+源层、n+接触层。之后，进行活性化退火。热处理的温度、时间为1800℃、2分钟。
之后，通过热氧化形成100nm厚度的栅氧化膜，在氢气氛中，在1000℃附近进行退火。使掺杂了磷的多晶硅层形成为栅电极8，进行图案化之后，使磷玻璃成膜为1.0μm厚来作为层间绝缘膜9，进行图案化和热处理。之后，通过溅射法使含有1％硅的铝以厚度5μm成膜在表面，形成源电极10。在元件背面使镍成膜，在970℃下进行热处理后，通过Ti/Ni/Au的层叠而成膜为背面电极11。然后，在源电极10侧的表面附加保护膜，从而完成元件。
如此制作而成的实施例5的p沟道SiC-MOSFET的电特性的测定结果示于图9。芯片尺寸为3mm正方形，活性区的面积为5.27mm2，额定电流为25A。通态电阻(RonA)显示足够低的值，5.2mΩcm2，初期的元件耐压也为-1430V，作为1200V元件，示出了十分良好的特性。为了比较，对以n+层3完全不结合的方式制作的SiC-MOSFET进行了测定，虽然通态电阻示出了足够低的同等5.2mΩcm2的值，但在源极-漏极间施加700V时，栅氧化膜破坏了。由此可知，本发明的半导体元件维持足够的元件耐压，并且示出了非常小的通态电阻。
(实施例6)
实施例6通过与实施例5以相同的制造工序，制作了1200V、25A的MOSFET。但是，在本实施例6中，n+层31的形成方法是以从n基层4表面挖掘沟槽直到贯通n+层3，向沟槽的底面的p-型SiC层2离子注入氮或磷而形成。之后，槽以埋入金属电极(镍以及铝)的方式形成。截面结构图与图13相同，成为杂质的导电型反转而成的结构。制作而成的元件的电特性评价结果示于图9。可知通态电阻、负载短路耐量都示出与实施例5大致相同的特性，为良好。
(实施例7)
实施例7通过与实施例5相同的制造工序制作了1200V、25A的MOSFET。但在本实施例7中，也与实施例3相同，不形成n+层3，通过离子注入法形成n基层4。其他的工序、单元结构与实施例5相同。制作而成的元件的电特性评价结果示于图9。可知通态电阻相对于实施例5增加了15％左右，而相对于通常的SiC-MOSFET，显示了十分良好的电阻特性。
(实施例8)
实施例8通过与实施例6相同的制造工序制作了1200V、25A的MOSFET。在本实施例8中，也与实施例3相同，不形成n+层3，通过离子注入法形成n基层4。其他的工序、单元结构与实施例6相同。制作而成的元件的电特性评价结果示于图9。可知通态电阻相对于实施例5增加了15％左右，而相对于通常的SiC-MOSFET，显示了十分良好的电阻特性。
应予说明，在上述实施例5～8中，在p+型SiC半导体基板1的相对于晶面指数(000-1)或(0001)倾斜了0°、2°、8°、10°的面上同样进行成膜，对制作而成的元件也进行了元件评价，结果几乎没有特性的变化，为良好。
(实施例9)
图14是表示本发明的实施例9的SiC-MOSFET的p+层和单元的配置的平面图。实施例9通过与实施例1和实施例2相同的制造工序而制作了1200V、25A的MOSFET。在本实施例9中，设计了条纹单元图案。因此，p+层3的配置以图14所示的结构使p+层3相互结合。其他工序与实施例1和实施例2相同。制作而成的元件的电特性评价结果示于图9。可知通态电阻相对于实施例1增加了10％左右，而其他特性几乎没有劣化，相对于通常的SiC-MOSFET，示出了足够低的通态电阻特性和高耐压特性。
(实施例10)
实施例10通过与实施例5和实施例6相同的制造工序而制作了1200V、25A的MOSFET。在本实施例10设计了条纹单元图案。因此，n+层3的配置通过与图14相同的结构使n+层3相互结合。其他的工序与实施例5和实施例6相同。制作而成的元件的电特性评价结果示于图9。可知通态电阻相对于实施例5和实施例6增加了20％左右，而其他特性几乎没有劣化，相对于通常的SiC-MOSFET，示出了足够低的通态电阻特性和高耐压特性。
图15是本发明的各实施例的SiC-MOSFET的关断开关波形，图16是本发明的各实施例的SiC-MOSFET的导通开关波形。各图的(a)为室温，(b)为200℃的温度环境，横轴为时间，纵轴为电压、电流。对在上述实施例1～10制作而成的SiC-MOSFET进行了开关损耗评价，结果如图15所示的关断损耗以及图16所示的导通损耗，相对于相同额定的Si-IGBT(1200V、25A)，都确认了测量到60％以上的降低。
另外，本发明也能够适用于使用了与MOSFET不同的导电型的半导体基板的IGBT。在IGBT的情况下，将实施例1～4和实施例9中的n+型SiC半导体基板1的导电型设为p型即可，将实施例5～8和实施例10中的p+型SiC半导体基板1的导电型设为n型即可。
由于SiC很有可能超过硅的材料极限，因此对其在功率半导体用途，特别是MOSFET中的今后的发展抱有很大期望。特别是对SiC的小通态电阻抱有期望，但根据上述实施方式，即使在施加高电压时，也能够提供一种能够防止半导体自身的破坏、栅氧化膜的破坏，并且能够在可靠性不劣化的情况下具有低通态电阻的纵向型SiC-MOSFET、IGBT结构以及其简便的制造方法。
另外，根据本发明的实施方式，能够提供一种不论基板的结晶面方位如何，而保持足够的元件耐压特性，并能够在低通态电阻下得到击穿耐量大而且高速开关特性的MOSFET和IGBT。
产业上的可利用性
如上所述，本发明的高耐压半导体装置以及其制造方法适用于例如功率器件等电力用半导体装置，和/或用于产业用的电动机控制、发动机控制的功率半导体装置。

Claims (7)

1.一种高耐压半导体装置，其特征在于，是纵向型高耐压半导体装置，所述纵向型高耐压半导体装置具有：
第一导电型半导体基板；
第一导电型半导体层，形成于所述第一导电型半导体基板上，浓度比所述第一导电型半导体基板低；
高浓度的第二导电型高浓度半导体层，选择性地形成于所述第一导电型半导体层的表面；
第二导电型低浓度半导体层，形成于所述第一导电型半导体层和所述第二导电型高浓度半导体层之上且浓度比所述第二导电型高浓度半导体层低；
第一导电型源区和第二导电型接触区，选择性地形成于所述第二导电型低浓度半导体层的表面层；
第一导电型阱区，以从所述第二导电型低浓度半导体层的表面贯通所述第二导电型低浓度半导体层而到达所述第一导电型半导体层的方式形成；
栅电极层，隔着栅绝缘膜设置在所述第二导电型低浓度半导体层的夹在所述第一导电型源区和所述第一导电型阱区之间的表面露出部上；
源电极，与所述第一导电型源区和所述第二导电型接触区接触；以及
漏电极，设置于所述第一导电型半导体基板的背面，
其中，所述第二导电型低浓度半导体层是基层，
所述第二导电型高浓度半导体层与相邻配置的所述第二导电型高浓度半导体层在所述第一导电型阱区的所述漏电极侧的区域部分地结合，
所述高耐压半导体装置还具有以与所述第二导电型高浓度半导体层的所述漏电极侧的一部分接触且相对于所述第二导电型高浓度半导体层向所述第一导电型半导体基板突起的方式形成的第二导电型高浓度区。
2.根据权利要求1所述的高耐压半导体装置，其特征在于，还具备沟槽，所述沟槽从正面侧贯通所述第二导电型低浓度半导体层和所述第二导电型高浓度半导体层而到达所述第二导电型高浓度区，
所述源电极以被埋入所述沟槽的内部的方式设置。
3.根据权利要求1所述的高耐压半导体装置，其特征在于，所述第一导电型半导体基板的材料为碳化硅。
4.根据权利要求1所述的高耐压半导体装置，其特征在于，所述第一导电型半导体基板的第一面是相对于晶面指数(000-1)平行的面或倾斜了10度以内的面，在所述第一面上形成有上述第一导电型半导体层。
5.根据权利要求1至3中任一项所述的高耐压半导体装置，其特征在于，所述第一导电型半导体基板的第一面是相对于晶面指数(0001)平行的面或倾斜了10度以内的面，在所述第一面上形成有上述第一导电型半导体层。
6.一种高耐压半导体装置的制造方法，其特征在于，具有：
第一工序，在第一导电型半导体基板上，使浓度比所述第一导电型半导体基板低的第一导电型半导体层外延生长；
第二工序，通过离子注入法，在所述第一导电型半导体层的表面层选择性地形成第二导电型高浓度区；
第三工序，通过离子注入法，在所述第一导电型半导体层的表面层，以比第二导电型高浓度区浅的深度并以与第二导电型高浓度区接触的方式，形成第二导电型高浓度半导体层；
第四工序，在所述第一导电型半导体层以及所述第二导电型高浓度半导体层之上，通过外延生长法形成作为基层的第二导电型低浓度半导体层；以及
第五工序，在所述第二导电型低浓度半导体层的表面层，通过离子注入法选择性地形成第一导电型源区、以及从正面侧贯通所述第二导电型低浓度半导体层而到达所述第一导电型半导体层的第一导电型阱区，
在所述第三工序中，以所述第二导电型高浓度半导体层的一部分在所述第一导电型阱区的下面的区域被部分地结合的方式，形成所述第二导电型高浓度半导体层，
所述第二导电型高浓度区与所述第二导电型高浓度半导体层的一部分接触，并且相对于所述第二导电型高浓度半导体层朝向所述第一导电型半导体基板突起。
7.根据权利要求6所述的高耐压半导体装置的制造方法，其特征在于，在所述第二工序中，从所述第一导电型半导体层的表面形成沟槽，在该沟槽的底面通过离子注入法形成所述第二导电型高浓度区。
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