CN106601300B - 一种电熔丝存储单元、电熔丝存储阵列及其使用方法 - Google Patents

Abstract

本发明提供一种电熔丝存储单元、电熔丝存储阵列及其使用方法，涉及半导体技术领域。包括：电熔丝，电熔丝具有第一端和第二端；第一晶体管，第一晶体管的栅极连接第一字线，第一晶体管的漏极与所述电熔丝的第二端连接，第一晶体管的源极和漏极分别与其相邻的电熔丝存储单元相连；第二晶体管，第二晶体管的漏极与电熔丝的第二端连接，第二晶体管的栅极连接第二字线。本发明通过串联多个尺寸较小的NMOS晶体管来实现对于读电流的限制，使得读操作的次数不受限制。并通过使多个下拉NMOS晶体管并联的方式，实现写操作，因此每个efuse存储单元中的第一晶体管和第二晶体管的尺寸均减小，使得存储单元以及存储阵列的尺寸均显著减小。

Description

一种电熔丝存储单元、电熔丝存储阵列及其使用方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种电熔丝存储单元、电熔丝存储阵列及其使用方法。

背景技术

在半导体技术领域中，电可编程熔丝(eFuse)技术由于具有与CMOS逻辑器件兼容以及易于使用等优势而作为一次可编程(OTP)存储器在很多电路中得到广泛的应用。

eFuse技术根据电迁移理论，通过电熔丝被电流的熔断与否来存储信息，多晶硅电熔丝在熔断前电阻很小，在持续的大电流熔断后电阻可视做无穷大，并且电熔丝断裂的状态将永久的保持。eFuse技术已经广泛的用于冗余电路来改善芯片失效的问题或者晶片的ID，设备的基本码等等，来取代小容量的一次可编程存储器。

图1A示出了现有的eFuse存储单元的示意图，eFuse存储单元，包括电熔丝和一个NMOS晶体管，图1B示出了现有的eFuse存储阵列的示意图，其包括多行和多列eFuse存储单元，每个eFuse存储单元中的NMOS的栅极连接字线WL，字线WL是控制读操作的信号线，通过电熔丝的电流受到读电流和持续时间的限制，因此，限制了读操作的次数。

由于多晶硅电熔丝的宽度越来越窄，对于读操作的限制变的更加严重，例如在28nm节点技术时。上述问题的存在，使得eFuse技术只能用于受限的读操作次数的应用中，例如，当系统开启时，用相应的SRAM存储eFuse的宏观数据；再例如，很少读取已经存储的ID，除非需要检查芯片ID。

因此，有必要提出一种新的电容丝存储单元和电熔丝存储阵列，以解决上述技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一提供一种电熔丝存储单元，包括：

电熔丝，所述电熔丝具有第一端和与所述第一端相对的第二端；

第一晶体管，所述第一晶体管的栅极连接第一字线，所述第一晶体管的漏极与所述电熔丝的所述第二端连接，所述第一晶体管的源极和漏极分别与其相邻的电熔丝存储单元相连；

第二晶体管，所述第二晶体管的漏极与所述电熔丝的所述第二端连接，所述第二晶体管的栅极连接第二字线。

进一步，所述第一晶体管和所述第二晶体管均为NMOS晶体管。

进一步，所述第一晶体管为PMOS晶体管。

进一步，所述第二晶体管的源极接地。

进一步，所述电熔丝的所述第一端连接位线。

进一步，当前列的电熔丝存储单元的所述第一晶体管的源极与前一列相邻的电熔丝存储单元的第一晶体管的漏极相连，当前列的电熔丝存储单元的所述第一晶体管的漏极与后一列相邻的电熔丝存储单元的第一晶体管的源极相连。

本发明实施例二提供一种电熔丝存储阵列，包括：

若干条第一字线、若干条独立的第二字线和与所述第一字线和第二字线交叉设置的若干条位线；

成多行和多列排列的若干个电熔丝存储单元，每个所述电熔丝存储单元包括：电熔丝，所述电熔丝具有第一端和与所述第一端相对的第二端；第一晶体管，所述第一晶体管的栅极连接所述第一字线，所述第一晶体管的漏极与所述电熔丝的所述第二端连接，当前列的电熔丝存储单元的所述第一晶体管的源极与前一列相邻的电熔丝存储单元的第一晶体管的漏极相连，当前列的电熔丝存储单元的所述第一晶体管的漏极与后一列相邻的电熔丝存储单元的第一晶体管的源极相连，其中所述相邻的电熔丝存储单元共用同一条所述第一字线；第二晶体管，所述第二晶体管的漏极与所述电熔丝的所述第二端连接，所述第二晶体管的源极接地，所述第二晶体管的栅极连接所述第二字线，其中，每个所述第二晶体管的栅极分别连接不同的所述第二字线。

进一步，还包括若干个PMOS晶体管，每个所述PMOS晶体管的漏极分别与其所在列或者行的所述位线相连。

进一步，所述第一晶体管和所述第二晶体管均为NMOS晶体管。

进一步，所述电熔丝的所述第一端连接其所在列或者行的所述位线。

进一步，所述第一晶体管为PMOS晶体管。

进一步，所述电熔丝存储单元的个数大于或者等于2。

本发明的一方面还提供一种前述的电熔丝存储阵列的使用方法，包括：

将若干条第一字线中的一条接高电平，使与该条第一字线相连接的若干电熔丝存储单元中的每个第一晶体管导通，并将与所述若干电熔丝存储单元中的每个第二晶体管相连接的第二字线接高电平，使每个所述第二晶体管均导通，所述若干个电熔丝存储单元中的所述第二晶体管组成并联电路，同时陆续开启与所述若干电熔丝存储单元相对应的PMOS晶体管，即可实现对于相应电熔丝存储单元的写操作。

本发明的另一方面还提供一种前述的电熔丝存储阵列的使用方法，包括：

预定读取一电熔丝存储单元中的存储数据，则将与该电熔丝存储单元相连接的第一字线接高电平，同时使与所述预定读取的电熔丝存储单元共用同一所述第一字线的其他若干电熔丝存储单元中的每个第一晶体管导通，将一条第二字线接高电平，使与该第二字线相连接的第二晶体管导通，其中，所述第二字线连接所述其他电熔丝存储单元中的一个，则所述其他若干电熔丝存储单元中的每个第一晶体管以及导通的所述第二晶体管串联作为读路径，用于实现读操作。

综上所述，通过增加与一个NMOS晶体管将与其相邻的efuse存储单元连接，进而实现将串联多个相邻存储单元的NMOS晶体管来作为读路径，与现有技术的只使用一个尺寸比较大的下拉NMOS晶体管作为读路径相比，本发明实施例可通过串联多个尺寸较小的NMOS晶体管来实现对于读电流的限制，使得读操作次数不受限制，并通过使多个下拉NMOS晶体管并联的方式，实现写操作，因此每个efuse存储单元中的第一晶体管和第二晶体管的尺寸均减小，使得存储单元的尺寸以及存储阵列的尺寸均显著减小。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A示出了现有的eFuse存储单元的结构示意图；

图1B示出了现有的eFuse存储阵列的结构示意图；

图2为本发明的一个实施例的eFuse存储单元的结构示意图；

图3示出了本发明的一个实施例中的eFuse存储阵列的结构示意图；

图4示出了本发明的一个实施例的相邻的eFuse存储单元的结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图2来描述本发明的一个实施例提出的一种eFuse存储单元。

示例性地，如图2所示的本发明的eFuse存储单元，包括以下元件：

包括电熔丝20，所述电熔丝20具有第一端1和与所述第一端1相对的第二端2。所述电熔丝的所述第一端连接位线(未示出)。

示例性地，所述电熔丝20的材料可以包括多晶硅。其中所述第一端1为电熔丝20的阳极，所述第二端为电熔丝20的阴极。

还包括第一晶体管21，所述第一晶体管21的栅极连接第一字线WL1，所述第一晶体管21的漏极N_A与所述电熔丝20的所述第二端2连接，所述第一晶体管21的源极N_B和漏极N_A分别与其相邻的电熔丝存储单元相连。示例性地，当前列的电熔丝存储单元的所述第一晶体管21的源极N_B与前一列相邻的电熔丝存储单元的第一晶体管21的漏极N_A相连，当前列的电熔丝存储单元的所述第一晶体管21的漏极N_A与后一列相邻的电熔丝存储单元的第一晶体管的源极N_B相连。

还包括第二晶体管22，所述第二晶体管22的漏极与所述电熔丝20的所述第二端2连接，所述第二晶体管22的栅极连接第二字线WL2。进一步地，所述第二晶体管22的源极接地。

在一个示例中，所述第一晶体管21为NMOS晶体管，所述第二晶体管22为NMOS晶体管。其中，所述第一晶体管21的尺寸比所述第二晶体管22的尺寸小。

在上述efuse存储单元中，第一晶体管21的尺寸可以比普通的NMOS晶体管小，具体的可根据实际串联的第一晶体管的数量来选择适合的第一晶体管的尺寸。同理，还可缩小第二晶体管22的尺寸，使其远小于现有技术中NMOS晶体管的尺寸，其尺寸可通过实际存储阵列中的并联的第二晶体管的数量进行计算。

通过增加与一个NMOS晶体管将与其相邻的efuse存储单元连接，进而实现将串联多个相邻存储单元的NMOS晶体管来作为读路径，与现有技术的只使用一个尺寸比较大的下拉NMOS晶体管作为读路径相比，本发明实施例可通过串联多个尺寸较小的NMOS晶体管来实现对于读电流的限制，并通过使多个下拉NMOS晶体管并联的方式，实现写操作，同时每个efuse存储单元中的第一晶体管和第二晶体管的尺寸均减小，因此存储单元的尺寸显著减小。

其中克服读操作次数的挑战主要表现在以下方面：

(1)最大读电流(read current)的大小受到限制，例如，读电流为最大熔烧电流(burning current)的1/10，当最大熔烧电流为50mA时，则最大读电流为5mA；最大读出时间也相应的受到限制，例如，最大读出时间(read flow time)为1s，则读访问次数约为10000000次，计算式为1/100ns＝10000000。

(2)熔烧前(未熔烧时)测得的最大流经电流受到限制，例如为最大熔烧电流的1/100，则流经电流为5/100＝0.5mA。并且没有次数限制。

示例性地，所述第一晶体管还可以PMOS晶体管，也可实现相同的功能。

综上所述，本发明实施例中的电熔丝存储单元通过增加与一个NMOS晶体管将与其相邻的efuse存储单元连接，使得读操作的次数不受限制，同时不影响写操作的实现，而且存储单元的尺寸显著减小。

实施例二

本发明的另一实施例中还提供一种电熔丝存储阵列，该电熔丝存储阵列包括前述实施例中的电熔丝存储单元。

具体地，参考图3和图4对本发明实施例中的电熔丝存储阵列进行详细描述。

如图3所示，本实施的电熔丝存储阵列包括若干个电熔丝存储单元30，所述若干个电熔丝存储单元30成多行和多列排列，例如，排列成m行，n列，其中m和n为整数。图3中仅示出了包括2行和2列的4个电熔丝存储单元的存储阵列结构，对于其它情况多行和多列的电熔丝存储阵列也同样适用。

本发明实施例中的电熔丝存储阵列还包括若干条第一字线WL1、若干条独立的第二字线WL2和与所述第一字线WL1和第二字线WL2交叉设置的BL；

示例性地，位线BL的数量均与电熔丝存储单元30的列数对应，例如，有n列电熔丝存储单元，则有n列位线BL。第一字线WL1的数量均与电熔丝存储单元30的行数对应，例如，有m行电熔丝存储单元，则可设置m行第一字线WL1。每一行第一字线WL1连接其所在行的多个电熔丝存储单元30中的第一晶体管的栅极。

在另一个示例中，位线BL成行排列，则位线的数量与电熔丝存储单元的行数对应，而第一字线WL1成列排列，则第一字线WL1的列数与电熔丝存储单元30的列数对应。

若干条独立的第二字线WL2，每条第二字线WL2用于控制与其相连的电熔丝存储单元中的第二晶体管的导通和截止，由于第二字线WL2是独立的，因此对于第二晶体管的控制也是独立的。示例性地，第二字线WL2的数量与第二晶体管的数量相等。

本发明实施例中的电熔丝存储阵列还包括若干个PMOS晶体管31，每个所述PMOS晶体管31的漏极分别与其所在列或者行的位线BL相连，所述PMOS晶体管的数量可等于电熔丝存储单元的列数，例如，如果若干个电熔丝存储单元30排列为n列，则有n个PMOS晶体管31，每一个PMOS晶体管31对应一列电熔丝存储单元。进一步地，每个所述PMOS晶体管31的源极连接电源线Vdd，电源线Vdd适用于提供电源电压，每个所述PMOS晶体管的栅极连接至列译码器，列译码器适用于向每列PMOS晶体管提供列译码信号，该列译码信号用于控制PMOS晶体管的导通或截止。

如图4所示，示例性地，每个所述电熔丝存储单元30包括：电熔丝20，所述电熔丝20具有第一端和与所述第一端相对的第二端；第一晶体管21，所述第一晶体管21的栅极连接其所在行的所述第一字线WL1，所述第一晶体管21的漏极与所述电熔丝20的所述第二端连接，当前列的电熔丝存储单元的所述第一晶体管21的源极N_B与前一列相邻的电熔丝存储单元的第一晶体管21的漏极N_A相连，当前列的电熔丝存储单元的所述第一晶体管21的漏极N_A与后一列相邻的电熔丝存储单元的第一晶体管的源极N_B相连。

其中所述相邻的电熔丝存储单元30共用同一条所述第一字线WL1；第二晶体管22，所述第二晶体管22的漏极与所述电熔丝20的所述第二端连接，所述第二晶体管22的源极接地，所述第二晶体管22的栅极连接所述第二字线WL2，其中，每个所述第二晶体管22的栅极分别连接不同的第二字线WL2。

示例性地，所述电熔丝的材料可以包括多晶硅。其中所述第一端为电熔丝的阳极，所述第二端为电熔丝的阴极。

进一步地，所述电熔丝的所述第一端连接其所在列或者行的所述位线BL。

在本发明实施例的电熔丝存储阵列中，可以使用尺寸较小的NMOS晶体管作为第一晶体管和第二晶体管，其中第二晶体管的尺寸可以略大于第一晶体管。

进一步地，在电熔丝存储阵列中，所述电熔丝存储单元的数量大于或者等于2。

本发明的另一方面还提供一种上述的电熔丝存储阵列的使用方法，包括：将若干条第一字线中的一条接高电平，使与该条第一字线相连接的若干电熔丝存储单元中的每个第一晶体管导通，并将与所述若干电熔丝存储单元中的每个第二晶体管相连接的第二字线接高电平，使每个所述第二晶体管均导通，所述若干个电熔丝存储单元中的所述第二晶体管组成并联电路，同时陆续开启与所述若干电熔丝存储单元相对应的PMOS晶体管，即可实现对于相应电熔丝存储单元的写操作。

具体地，参考图4，以两个相连的存储单元为例进行具体说明，将字线WL1和字线WL11接高电平，使两个电熔丝存储单元中的每个第一晶体管21导通，其中字线WL1和字线WL11位于同一行，其在同一字线中，并将与每个电熔丝存储单元中的每个第二晶体管22的栅极相连接的第二字线WL2、WL21接高电平，使每个第二晶体管22导通，则所述若干个电熔丝存储单元中的所述第二晶体管22组成并联电路，同时陆续开启与电熔丝存储单元相对应的PMOS晶体管，即可实现对于相应电熔丝存储单元的写操作。

在写操作器件，电熔丝必须遇到熔烧电流，并且非熔烧熔丝电阻器必须不能流出比最大的测量流经电流还要大的电流。而采用本发明实施例的电熔丝存储阵列，可使得第二晶体管形成并联电路，使得写电路的总电流增大，电熔丝更能够熔断，而实现写操作。同时，第二晶体管和第一晶体管的尺寸较小，将显著减小存储单元的面积。

本发明的另一方面，还提供一种上述的电熔丝存储阵列的使用方法，包括：预定读取一电熔丝存储单元中的存储数据，则将与该电熔丝存储单元相连接的第一字线接高电平，同时使与所述预定读取的电熔丝存储单元共用同一所述第一字线的其他若干电熔丝存储单元中的每个第一晶体管导通，将一条第二字线接高电平，使与该第二字线相连接的第二晶体管导通，其中，所述第二字线连接所述其他电熔丝存储单元中的一个，则所述其他若干电熔丝存储单元中的每个第一晶体管以及导通的所述第二晶体管串联作为读路径，用于实现读操作。

具体地，参考图4，将字线WL1和字线WL11接高电平，每个电熔丝存储单元30中的每个第一晶体管21均导通，并将与其中一个第二晶体管22的栅极相连接的字线WL21接高电平，使该第二晶体管22导通，则图4中右侧的电熔丝存储单元30中的第一晶体管和与字线WL21相连的第二晶体管串联，用于实现读操作，也即如图4中箭头所示的电流路径即为读路径，其包括左侧电熔丝存储单元中的电熔丝，右侧电熔丝存储单元30中的第一晶体管21和与字线WL21相连的第二晶体管，组成的串联电路。值得注意的是，尽管图中示出的字线WL1和字线WL11并未连接在一起，但是实际其为同一字线，在此为了便于示出并未连接。

由于串联多个第一晶体管和一个第二晶体管，因此读路径的电阻值可以视为多个第一晶体管和一个第二晶体管的电阻值之和，因此，在其总的电阻值略大于现有技术的读路径的电阻值时，即可起到限制读电流的作用。因此，该第一晶体管和第二晶体管的尺寸可相对现有技术的读操作晶体管的尺寸显著减小，故电熔丝存储阵列的面积也会明显减小。

以1K比特(bits)电熔丝的具有64*16的存储阵列为例，存储阵列包括A[1:1]至A[64:16]，电熔丝存储阵列中的3个器件包括电熔丝、第一晶体管和第二晶体管，为了之后便于表述，定义电熔丝宏单元A[1:1]中的电熔丝为AR[1:1]、第一晶体管为ACN[1:1]、第二晶体管为APN[1:1]。假设熔烧电流时测量的流经电流的100倍，则本发明实施例中的存储单元的尺寸与现有技术相比可以缩小将近50％。通常在现有技术中NMOS晶体管的尺寸占存储单元尺寸的80％。

本发明实施例中，利用晶体管的导通电流(饱和电流)Ids和尺寸成正比来评估存储单元的缩小比率。如果使第一晶体管的导通电流Ids约为现有技术NMOS晶体管的Ids的0.16倍，而第二晶体管的Ids约为现有技术NMOS晶体管的Ids的0.2倍。则当开启足够所有的第一晶体管和第二晶体管时的并联熔烧电流将比现有技术的单一路径熔烧电流大。例如16个第一晶体管和17个第二晶体管，其位于相同的字线或者同一行，还可开启更多的第一晶体管和第二晶体管，例如，存储阵列中的ACN[14:1]至ACN[46:1]和APN[14:1]至APN[46:1]，可使得熔烧电流变的更大，例如，可增大为现有技术中熔烧电流的102.1％，进而熔断电熔丝，实现写操作。

而当读操作时,串联16个第一晶体管和一个第二晶体管时，读电流将缩小接近100倍的原来熔烧电流。例如读取一电熔丝存储单元中的电熔丝A[30:1]数据，则读路径可为存储阵列中的电熔丝AR[30:1]，ACN[31:1]至ACN[46:1]以及APN[46:1]，则读电流将减小，例如可减小为原来的0.05。

电熔丝存储单元的尺寸可近似的缩小为现有技术的48.8％，例如，若现有技术的存储单元尺寸为1个单位，则电熔丝AR的尺寸为0.2个单位，第一晶体管和第二晶体管的尺寸之和为0.8*(0.16+0.2)个单位，因此电熔丝存储单元的总的尺寸为0.488个单位，是现有技术的电熔丝存储单元的尺寸的48.8％。

综上所述，通过增加与一个NMOS晶体管将与其相邻的efuse存储单元连接，进而实现将串联多个相邻存储单元的NMOS晶体管来作为读路径，与现有技术的只使用一个尺寸比较大的下拉NMOS晶体管作为读路径相比，本发明实施例可通过串联多个尺寸较小的NMOS晶体管来实现对于读电流的限制，使得读操作的次数不受限制。并通过使多个下拉NMOS晶体管并联的方式，实现写操作，因此每个efuse存储单元中的第一晶体管和第二晶体管的尺寸均减小，使得存储单元以及存储阵列的尺寸均显著减小。

本发明已经通过上述两个实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，例如，所述第一晶体管为PMOS晶体管,也可实现同样的功能，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种电熔丝存储阵列，包括：

若干条第一字线、若干条独立的第二字线和与所述第一字线和第二字线交叉设置的若干条位线；

成多行和多列排列的若干个电熔丝存储单元，每个所述电熔丝存储单元包括：电熔丝，所述电熔丝具有第一端和与所述第一端相对的第二端；第一晶体管，所述第一晶体管的栅极连接所述第一字线，所述第一晶体管的漏极与所述电熔丝的所述第二端连接，当前列的电熔丝存储单元的所述第一晶体管的源极与前一列相邻的电熔丝存储单元的第一晶体管的漏极相连，当前列的电熔丝存储单元的所述第一晶体管的漏极与后一列相邻的电熔丝存储单元的第一晶体管的源极相连，其中所述相邻的电熔丝存储单元共用同一条所述第一字线；第二晶体管，所述第二晶体管的漏极与所述电熔丝的所述第二端连接，所述第二晶体管的源极接地，所述第二晶体管的栅极连接所述第二字线，其中，每个所述第二晶体管的栅极分别连接不同的所述第二字线。

2.根据权利要求1所述的电熔丝存储阵列，其特征在于，还包括若干个PMOS晶体管，每个所述PMOS晶体管的漏极分别与其所在列或者行的所述位线相连。

3.根据权利要求1所述的电熔丝存储阵列，其特征在于，所述第一晶体管和所述第二晶体管均为NMOS晶体管。

4.根据权利要求1所述的电熔丝存储阵列，其特征在于，所述电熔丝的所述第一端连接其所在列或者行的所述位线。

5.根据权利要求1所述的电熔丝存储阵列，其特征在于，所述第一晶体管为PMOS晶体管。

6.根据权利要求1所述的电熔丝存储阵列，其特征在于，所述电熔丝存储单元的个数大于或者等于2。

7.一种如权利要求1至6中任一项所述的电熔丝存储阵列的使用方法，包括：

将若干条第一字线中的一条接高电平，使与该条第一字线相连接的若干电熔丝存储单元中的每个第一晶体管导通，并将与所述若干电熔丝存储单元中的每个第二晶体管相连接的第二字线接高电平，使每个所述第二晶体管均导通，所述若干个电熔丝存储单元中的所述第二晶体管组成并联电路，同时陆续开启与所述若干电熔丝存储单元相对应的PMOS晶体管，即可实现对于相应电熔丝存储单元的写操作。

8.一种如权利要求1至6中任一项所述的电熔丝存储阵列的使用方法，包括：

预定读取一电熔丝存储单元中的存储数据，则将与该电熔丝存储单元相连接的第一字线接高电平，同时使与所述预定读取的电熔丝存储单元共用同一所述第一字线的其他若干电熔丝存储单元中的每个第一晶体管导通，将一条第二字线接高电平，使与该第二字线相连接的第二晶体管导通，其中，所述第二字线连接所述其他电熔丝存储单元中的一个，则所述其他若干电熔丝存储单元中的每个第一晶体管以及导通的所述第二晶体管串联作为读路径，用于实现读操作。

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