CN107250784B - 具有发送器配置的高数据率集成电路 - Google Patents
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Abstract
本发明提供一种高数据率集成电路，如包括一个大型传感器阵列的集成电路，所述集成电路可能使用单个电源域中的时钟倍频器来实现，后者耦合至包括一个发送器对配置的多组发送器。所述集成电路上的参考时钟分配电路分配一个相对低速的参考时钟。在发送器对配置中，每对包含一个发送器电源域中的一个第一发送器和一个第二发送器。此外，每对发送器还包括一个连接到所述参考时钟分配电路并配置在所述第一和第二发送器之间的时钟倍频器，后者产生本地发送时钟。
Description
相关申请的交叉引用
本申请要求 2014 年 12 月 18 日提交之 62/093,548 号美国临时申请的优先权，该申请的全部内容完整并入本文作为参考。
背景。
发明领域
本公开内容总体涉及以高数据率操作的集成电路传感器（例如用于 DNA 测序技术的传感器），以及集成电路上支持这种数据率的发送器配置。
习知技术
化学和/或生物过程检测当中已用到多种类型的传感器。其中一类是化学敏感的场效应晶体管 (chemFET)。chemFET 包括由沟道区分隔的一个栅极、一个源极、一个漏极以及耦合至沟道区的敏感区，例如栅极上适于与流体接触的表面。chemFET 的操作基于由变化所引起的沟道电导的调制，如在敏感区可能由于流体中发生化学和/或生物反应而产生的电压变化。可对沟道电导调制进行感测，以检测和/或确定引起敏感区变化的化学和/或生物反应的特征。测量沟道电导的一种方法是对源极和漏极施加适当的偏置电压，并测量流经 chemFET 的所得电流。测量沟道电导的方法可包括驱动通过 chemFET 的已知电流，并测量源极或漏极处的所得电压。
离子敏感场效应晶体管 (ISFET) 是一种在敏感区包含离子敏感层的 chemFET。在含有分析物的流体中，离子的存在会改变离子敏感层和分析物流体之间界面处的表面电位，这可能是由于流体（即分析物溶液）中存在的离子引起表面电荷基团质子化或去质子化所致。ISFET 敏感区表面电位的变化会影响装置的栅极电压，从而影响沟道电导，而沟道电导的变化可以测量以指示溶液中离子的存在和/或浓度。ISFET 阵列可用于根据反应期间存在、生成或使用之离子检测结果，监测化学和/或生物反应，如 DNA 测序反应。（实例请参阅 Rothberg 等人于 2007 年 12 月 14 日提交的 7,948,015 号美国专利，该专利的全部内容完整并入本文作为参考。）更一般地说，可使用大型 chemFET 或其他类型的传感器和检测器阵列，以检测及测量各类过程中多种分析物的静态和/或动态量或浓度。例如，这些过程可以是化学和/或生物反应、细胞或组织培养，或者监测神经活性、核酸测序等。
用于高速链路的多种发送器与能够接收数据的读取器连接，可用以提供源自单个传感器芯片的高数据率，其中包括使用大型 chemFET 阵列。然而，在单个芯片上实施大量发送器期间可能出现困难，因此可能损害数据完整性或无法达到所需数据率。可能需要提供一种支持极高数据率的技术，以在由大型高速数据源构成的集成电路中使用，如 ISFET阵列及其它用于 DNA 测序的传感器技术。
发明概要
本文所描述的技术可提高设备数据传输的完整性，该设备包括以高数据率产生数据的数据源，如 DNA 测序传感器芯片中的大型 ISFET 阵列。
要根据所述技术的一个方面支持高数据率，可围绕基板成对设置多个发送器，并进行配置以便从数据源并行接收数据流。多个发送器中的发送器配置为使用对应本地发送时钟在相应输出焊盘上传输相应数据流。使用放置在基板上的多个时钟倍频器（如锁相环）产生本地发送时钟，并将其短距离链接到与时钟倍频器相邻的对应对发送器。参考时钟分配电路可设置于基板上，以将具有参考频率的参考时钟分配给多个时钟倍频器。多个时钟倍频器向对应的本地发送时钟提供可能为参考时钟频率倍数的发送时钟频率。
时钟倍频器可以包含配有低通滤波器的锁相环，配置为抑制参考时钟中的抖动。在一个实例中，多个发送器包括至少 20 个发送器能够以大于每秒 1Gb 的数据率传输，并且此类发送器配置为至少 10 对。在另一实例中，集成电路包括能够以大于每秒 5Gb 数据率传输的 24 个发送器，总吞吐量为每秒 120Gb 或更高。
在本文所述技术的另一方面，采用多个发送器的集成电路可以包含多个电源域。集成电路上的时钟倍频器可部署在能够与其耦合发送器分离的电源域中。该发送器可部署在集成电路上与数据源分离的电源域中。在数据源包括 ISFET 等模拟传感器阵列的实施例中，数据源可以包括模拟电源域和数字电源域。因此，根据本文所述技术的一个方面，在集成电路上单个电源域中包括一个时钟倍频器，其时钟信号线连接到与该时钟倍频器所在电源域分离的一个或多个电源域中的一个或多个发送器。如上所述，在一个实施例中，集成电路包括多对发送器，每对各有一个时钟倍频器。在其他实施例中，单个电源域中的一个时钟倍频器可在单独发送器电源域中，向两个以上发送器提供发送时钟。
在实施例中，多个时钟倍频器中的所有时钟倍频器均可部署在单个电源域中，其与用于基板上传感器阵列、发送器和其他外围电路的多个电源域相分离。时钟倍频器的单个电源域在芯片上具有单独的接地和电源焊盘，适于连接到外部电源和接地源。
用于多个电源域的电源焊盘和接地焊盘可按重复顺序布置在装置上，以支持多个发送器对和时钟倍频器。
下面针对集成电路描述发送器对配置。发送器对配置可在包含基板和参考时钟分配电路的集成电路上进行部署。基板上可能设置多个发送器对，其中的每一对均包含设置于发送器电源域中基板上的第一发送器和第二发送器。此外，每对发送器还包括所述第一和第二发送器之间设置的一个时钟倍频器。每对中的时钟倍频器会连接到参考时钟分配电路，该电路可产生用于该对发送器的本地发送时钟。可在与发送器电源域分离的单个电源域基板上设置时钟倍频器。
查看附图以及随后的详细说明和权利要求书，可以了解本技术的其他方面和优点。
附图简略说明
图1 为根据本发明一个示例性实施例的用于核酸测序的系统组件框图。
图2 示出根据本发明一个示例性实施例的集成电路装置和流动池局部剖视图。
图3 示出根据本发明一个示例性实施例的代表性传感器/检测器及对应反应区的剖视图。
图4 为包括传感器阵列和锁相环耦合发送器对配置的集成电路局部简化图。
图5 为图 4 所示集成电路时钟分配网络的简化图。
图6 为时钟输入缓冲区简化图（适用的时钟分配网络与图5 所示类似）。
图7 示出根据本发明所述技术的一个实施例的锁相环耦合发送器对。
图8 为图 4 所示集成电路的发送路径简化图。
图9 为可用在如图 4 所示集成电路中的锁相环简化图。
图10A 和 10B 示出本文所述用于多电源域集成电路的电源迹线和焊盘布局。
图11 为图 10A 和 10B 所示集成电路的电源迹线和焊盘布局局部放大视图。
图12 示出可用于本文所述多电源域集成电路的部分静电放电保护网络。
图13 示出可用于本文所述多电源域集成电路的另一部分静电放电保护网络。
详细说明
以图 1-13 作为参考，针对传感器技术及其组件的实施例展开详细说明。
图1 示出根据本发明部分实施例的用于核酸测序的系统组件框图。此类系统包括用作数据源的装置 100，每秒可产生超过 50Gb 数字数据，而在本文所述实例中，每秒可产生 100Gb 以上的数据。如图所示，在本文所述技术的实施例中，可能需要支持每秒 100Gb以上速度的通信总线 127。在实例系统中，传感器芯片包括超过 6 亿个传感器，每个传感器产生多个比特位，并以高帧速率进行感测。此外，本文描述了用于将数据从传感器阵列或集成电路上其他高数据率数据源，传送至目标处理器的大规模并行系统。
如图 1 所示，核酸测序系统可以包括集成电路装置 100 上的流动池 101、参考电极 108、用于测序的多种试剂 114、阀块 116、洗涤溶液 110、阀 112、射流控制器 118、管线 120/122/126、通道 104/109/111、废液容器 106、阵列控制器 124、参考时钟 128 和用户界面 129。如图所示，集成电路装置 100 包括上覆传感器阵列（包含本文所述装置）的微孔阵列 107。流动池 101 包括入口 102、出口 103 和限定微孔阵列 107 上试剂流动路径的流动室 105。参考电极 108 可能是任何适当类型或形状，包括具有流体通道的同心圆柱体或插入通道 111 内腔的导线。试剂 114 可能在泵、气体压力或其他适当方法的驱动下通过流体通道、阀和流动池 101，并在流出流动池 101 的出口 103 之后弃置于废液容器 106 内。射流控制器 118 可利用执行软件实现的逻辑的合适处理器、其他控制器电路或者控制器电路的组合和软件实现的逻辑，来控制试剂 114 的驱动力以及阀 112（用于洗涤溶液）和阀块 116（用于试剂）的操作。在一些实施例中，射流控制器 118 可按预定顺序及预定持续时间并/或按预定流速，控制单个试剂 114 到流动池 101 和集成电路装置100 的输送。
微孔阵列 107 包括与传感器阵列中相应传感器以可操作方式关联的反应区阵列。例如，每个反应区可以耦合至一个或多个适合于检测该反应区内目标分析物或反应性质的传感器。微孔阵列 107 可能集成于集成电路装置 100 中，使微孔阵列 107 和传感器阵列成为单个装置或芯片的一部分。流动池 101 可以具有各种配置，用于控制试剂 114在微孔阵列 107 上的路径和流速。
阵列控制器 124 向集成电路装置 100 提供偏置电压及定时与控制信号，用于读取传感器阵列的传感器数据。阵列控制器 124 还向参考电极 108 提供参考偏置电压，以偏置流过微孔阵列 107 的试剂 114 偏流。
阵列控制器 124 可能还包括读取器，以经由总线 127 通过集成电路装置 100上的输出端口收集来自传感器阵列中传感器的输出信号，该总线 127 包含多个高速串行通道，例如以大约每秒 100 千兆比特或以上速度运载样本数据。在一个实例中，于总线127 中实现二十四个串行通道，每个串行通道的标称操作速度为每秒 5 Gb。参考时钟 128可能与装置 100 耦合，以提供用于控制高速串行通道的稳定参考时钟。在本文所述实施例中，参考时钟 128 可在大约 100MHz 或 200MHz 量级的相对较低频率下操作。或者，参考时钟也能以支持高速串行通道所需的数据率操作。阵列控制器 124 可以包括数据处理系统，其具有包括一组现场可编程门阵列 (FPGA) 的读取器板，该读取器板具有多个接收器，以支持装置 100 上的发送器。阵列控制器 124 可包括用于数据和软件应用存储的存储器、用于访问数据和执行应用的处理器，以及有助于与图 1 中系统之各种组件进行通信的组件。
传感器输出信号的值可以指示在微孔阵列 107 的对应反应区中发生的一个或多个反应的物理和/或化学参数。例如，在一些示例性实施例中，输出信号的值可能使用在Rearick 等人于2011 年 12 月 29 日提交的 13/339,846 号美国专利申请，以及Hubbell于2011 年 12 月 29 日提交的 13/339,753 号美国专利申请中的技术进行处理，这些专利申请的全部内容完整并入本文作为参考。用户界面 129 可显示关于流动池 101以及从集成电路装置 100 上传感器阵列中的传感器所接收之输出信号的信息。用户界面129 还可显示仪器设置和控制，并允许用户输入或设置仪器设置和控制。
阵列控制器 124 可以收集并分析与响应于试剂 114 输送而发生之化学和/或生物反应相关的传感器输出信号。该系统还可监测和控制集成电路装置 100 的温度，以便在已知预定温度下发生反应并进行测量。该系统可配置为在操作期间使整个多步骤反应中的单个流体或试剂接触参考电极 108。阀 112 可以关闭，以防止试剂 114 流动时有任何洗涤溶液 110 流入通道 109。尽管能阻断洗涤溶液的流动，但参考电极 108、通道 109 和微孔阵列 107 之间仍然可存在不间断的流体和电连通。可能选择参考电极 108 以及通道109 与 111 间接合点之间的距离，以使通道 109 中流动的可能扩散至通道 111 内的试剂几乎或者完全不会到达参考电极 108。在一些实施例中，可能选择使洗涤溶液 110 与参考电极 108 连续接触，这可能特别适用于频繁使用洗涤步骤的多步骤反应。
图2 示出示例性集成电路装置 200、流动池 201 和参考电极 208 的局部剖视图。该装置包括耦合至微孔阵列（图示 207）的传感器阵列（图示 205）。在操作过程中，流动池 201 的流动室 204 将所输送试剂的试剂流 206 限制在微孔阵列 207 中反应区的开口端。反应区的体积、形状、纵横比（如底宽与阱深的比率）及其他尺寸特征可能基于所发生反应的性质以及采用的试剂、产物/副产物或标记技术（如果有）进行选择。传感器阵列 205的传感器可能响应于微孔阵列 207 中相关联反应区内的化学和/或生物反应（并产生与之相关的输出信号），以检测目标分析物或反应性质。传感器阵列 205 的传感器可为化学敏感的场效应晶体管 (chemFET)，如离子敏感场效应晶体管 (ISFET)。实施例中可以使用的传感器和阵列配置的示例在 2010 年 5 月 24 日提交的美国专利申请公开号 2010/0300559、2012 年 10 月 5 日提交的美国专利申请公开号 2010/0197507、2010 年 10 月5 日提交的美国专利申请公开号 2010/0301398、2010 年 5 月 4 日提交的美国专利申请公开号 2010/0300895、2009 年 5 月 29 日提交的美国专利申请公开号 2010/0137143、2007 年 12 月 17 日提交的美国专利申请公开号 2009/0026082，以及 2005 年 8 月 1日提交的第 7,575,865 号美国专利，其各自的全部内容均通过引用方式整体并入本文。
集成电路装置 200 包括大量经由一组串行通道 210 支持与大规模并行读取器211 之连接的串行端口。试剂流 206 与大型 ISFET 阵列耦合，呈现一种复杂的电气和机械环境，其中此类大规模并行通信系统能以高完整性操作。
在一些实施例中，其他类型的传感器阵列可能用在与图 1 类似的系统中，例如包括但不限于热敏电阻阵列和光学传感器阵列。
图 3 示出根据本发明一个示例性实施例的代表性传感器/检测器及对应反应区的剖视图。在一些实施例中，该传感器可能为化学传感器。图 3 示出两个示例性传感器350、351，其代表传感器阵列的一小部分，该传感器阵列可包括数百万个传感器；甚至可考虑数十亿个传感器。例如，该传感器阵列可包含 100 到 1,000 个传感器、100 到 10,000个传感器、10,000 到 100,000 个传感器、100,000 到 1,000,000 个传感器、1,000,000到 40,000,000 个传感器、10,000,000 到 165,000,000 个传感器、100,000,000 到 660,000,000 个传感器、1,000,000,000 到 5,000,000,000 个传感器、5,000,000,000 到 9,000,000,000 个传感器，最多可达到 10,000,000,000 个传感器。可以考虑阵列的窗口化，以便能从全部传感器或少于全部数量的传感器获得数据。传感器 350 被耦合至对应的反应区 301，而传感器 351 则被耦合至对应的反应区 302。两个示出的反应区与彼此以及相邻的反应区化学隔离且电隔离。介电材料 303 限定了反应区 301/302，其可以在以不存在介电材料的方式限定的开口内。介电材料 303 可包含一层或多层材料，如二氧化硅或氮化硅，或者任何其他适宜材料或材料的混合物。开口的尺寸及其节距可因不同实施例而变化。在一些实施例中，开口可具有特征直径，后者被定义为平面图横截面积 (A) 的 4 倍除以π 后的平方根（例如，sqrt(4*A/π)），其不大于 5 微米，如不大于 3.5 微米、不大于 2.0微米、不大于 1.6 微米、不大于 1.0 微米、不大于 0.8 微米、不大于 0.6 微米、不大于0.4 微米、不大于 0.2 微米或不大于 0.1 微米。传感器的俯视面积一部分由反应区的宽度（或直径）确定，并且可以做得很小，以提供高密度阵列。可以通过改变反应区的宽度（例如直径）来确定和/或减小传感器占用的面积。在一些实施例中，阵列的密度可能基于反应区的所选直径而增加或减小。通过减少装置和互连开销，可能在高密度阵列中提供低噪声传感器，包括栅极区域和接触区域。根据其他示例性实施例，传感器及其对应的反应区的更多实例在 Fife 等人提交于2014 年 3 月 5 日的14/198,382 号美国专利申请（基于提交于2013 年 8 月 22 日的61/868,739 号和提交于 2013 年 3 月 15 日的 61/790,866号美国临时专利申请）；Fife 等人提交于2014 年 3 月 5 日的14/197,710 号美国专利申请（基于提交于2013 年 8 月 22 日的61/868,736 号和提交于 2013 年 3 月 15 日的61/790,866 号美国临时专利申请）；Fife 等人提交于2014 年 3 月 5 日的14/198,402号美国专利申请（基于提交于2013 年 8 月 22 日的61/868,942 号和提交于 2013 年 3月 15 日的 61/790,866 号美国临时专利申请）；Fife 等人提交于2014 年 3 月 5 日的14/197,741 号美国专利申请（基于提交于2013 年 8 月 22 日的61/868,947 号和提交于2013 年 3 月 15 日的 61/790,866 号美国临时专利申请）；以及 Fife 等人提交于2014年 3 月 5 日的14/198,417 号美国专利申请（基于提交于2013 年 8 月 22 日的61/900,907 号和提交于 2013 年 3 月 15 日的 61/790,866 号美国临时专利申请，这些专利申请的全部内容完整并入本文作为参考。
传感器 350 代表传感器阵列中的传感器。在例示的实例中，传感器 350 为化学敏感的场效应晶体管 (chemFET)，更具体地说，在此实例中为离子敏感场效应晶体管(ISFET)。传感器 350 包括具有通过电极 307 耦合至反应区 301 之传感器板 320 的浮动栅极结构 318，电极 307 可具有适于与电解质（离子导电液）接触的表面。传感器板 320为浮动栅极结构 318 中的最上浮动栅极导体。在例示的实例中，浮动栅极结构 318 包括处于介电材料 319 层内的多个图案化导电材料层。传感器 350 还包括半导体基板 354内包含源极/漏极区 321 和源极/漏极区 322 的导电端子。源极/漏极区 321 和源极/漏极区 322 包含具有异于基板 354 导电类型之不同导电类型的掺杂半导体材料。例如，源极/漏极区 321 和源极/漏极区 322 可包含掺杂 P 型半导体材料，而基板可包含掺杂 N型半导体材料。沟道区 323 将源极/漏极区 321 和源极/漏极区 322 隔开。浮动栅极结构318 覆盖沟道区 323，并通过栅电介质 352 与基板 354 分隔。例如，栅电介质可能为二氧化硅。或者，其他合适的电介质也可能用于栅电介质 352，例如具有较高的介电常数的材料，诸如碳化硅 (SiC)、氮化硅 (Si3N4)、氮氧化物、氮化铝 (AlN)、二氧化铪 (HfO2)、二氧化锡 (SnO2)、二氧化铈 (CeO2)、二氧化钛 (TiO2)、三氧化钨 (WO3)、氧化铝 (Al2O3)、氧化镧 (La2O3)、氧化钆等以及它们的任意组合。
在一些实施例中，传感器 350 包括覆盖并与多个浮动栅极导体中最上层的浮动栅极导体连通的电极 307。电极 307 的上表面 308 限定传感器的反应区下表面。电极307 的上表面 308 可用作传感器 350 之敏感区的传感器表面。电极 307 可包含多种不同材料中的一种或多种以增强对特定离子的敏感性。例如，氮化硅或氮氧化硅以及金属氧化物如氧化硅、铝或钽氧化物通常提供对氢离子的敏感性，而由含缬氨霉素之聚氯乙烯组成的感测材料则可提供对钾离子的敏感性。也可使用对其他离子诸如钠、银、铁、溴、碘、钙、氢氧化物、磷酸盐和硝酸盐敏感的材料。在例示的实例中，电极 307 被示出为单层材料。更一般地说，电学上的电极可包含多种导电材料中的一层或多层，诸如金属或陶瓷，或者任何其它适宜导电材料或材料的混合物，其取决于具体实施。导电材料可能为任何合适的金属材料或它们的合金，或者可能为任何合适的陶瓷材料或它们的组合。金属材料的实例包括铝、铜、镍、钛、银、金、铂、铪、镧、钽、钨、铱、锆、钯，或者任何合适的材料或它们的组合。陶瓷材料的实例包括氮化钛、氮化钛铝、氮氧化钛、氮化钽中的一种或其任何合适的组合。在一些实施例中，附加的感测材料（未示出）沉积于电极 307 的上表面 308。在一些实施例中，电极可能为氮化钛，而氧化钛或氧氮化钛可在制造过程和/或使用过程中暴露于流体期间于上表面 308 上生长。是否在上表面上形成氧化物取决于所使用的导电材料、执行的制造工艺和/或传感器的操作条件。电极可能形成各种形状（宽度、高度等），具体取决于制造过程中使用的材料及/或蚀刻技术和/或制造工艺等。
在一些实施例中，反应物、洗涤溶液和其他试剂可通过扩散机制进出反应区 301。传感器 350 响应于邻近电极 307 的电荷 324（并可产生与之相关的输出信号）。例如，当传感器耦合至电解质时，传感器可能响应于传感器表面的电解电位。传感器的响应性可与邻近电极 307 存在的电荷量相关。分析物溶液中电荷 324 的存在可能改变分析物溶液和电极 307 的上表面 308 之间界面处的表面电位。例如，表面电位可能通过由存在于分析物溶液中的离子所致之表面基团质子化或去质子化来改变。在另一个实例中，表面官能团或所吸收化学物种的电荷可能通过溶液中的分析物来改变。当前电荷量中的变化可能引起浮动栅极结构 318 上的电压变化，而这转而又可引起传感器 350 之晶体管的阈值电压发生有效变化。可能通过测量源极区 321 和漏极区 322 之间沟道区 323 中的电流来测量界面处的电位。因此，传感器 350 可能直接用以在连接至源极区 321 或漏极区 322 的阵列线上提供基于电流的输出信号，或间接借助附加电路提供基于电压的输出信号。电荷在反应区 301 的底部附近可能具有更高密度。因此，在一些实施例中，电极尺寸的变化可能对响应于电荷 324 而检测到的信号幅度产生影响。
在一些实施例中，在反应区 301 中进行的反应可能为鉴定或测定目标分析物之特征或性质的分析反应。此类反应可直接或间接生成会影响与电极 307 相邻之电荷量的产物/副产物。如果此类产物/副产物产生的量较少或快速衰减或者与其他成分反应，可能同时分析反应区 301 中相同分析物的多个拷贝以便增强生成的输出信号。在一些实施例中，分析物的多个拷贝可能在沉积到反应区 301 中之前或之后附加到固相载体 312。固相载体 312 可能为颗粒、微粒或纳米颗粒。在一些实施例中，分析物可能被附加到可呈固体或多孔的珠粒上，并可进一步包含凝胶等，或者可能被引入反应区的任何其他合适的固态载体。在一些实施例中，分析物的拷贝可能位于邻近反应区之传感器的溶液中。或者，分析物的拷贝也可直接结合到传感器的表面以捕获包括表面上材料或者表面上有孔的试剂（例如，分析物的拷贝可直接结合到电极 307）。固相载体可能有不同的尺寸，例如在 100 纳米至 10 微米范围内。另外，固态载体可能位于各种位置的开口处。对于核酸分析物，可能通过滚环扩增 (RCA)、指数 RCA、聚合酶链反应 (PCR) 或类似技术制备多个连贯的拷贝，以产生扩增子，而无需固态载体。
在各种示例性实施例中，本文描述的方法和系统可有利地用于处理和/或分析获得自生物反应的数据和信号，包括扩增或基于电子或电荷的核酸测序。在基于电子或电荷的测序（诸如基于 pH 的测序）中，核苷酸掺入事件可能通过检测生成为聚合酶催化的核苷酸扩展反应之天然产物的离子（例如，氢离子）来测定。核苷酸掺入事件的检测可用于对样本或模板核酸进行序列化，后两者可能是例如目标核酸序列片段，也可能作为克隆种群直接或间接附加到固态载体。在一些实施例中，固态载体可为颗粒或微粒。在一些实施例中，核酸序列可被附加到珠粒上。样本或模板核酸能够以可操作的方式与引物和聚合酶相关联，并且可能经过脱氧核苷三磷酸 (简称“dNTP”) 反复循环或“流”的加成（在本文中可称为“核苷酸流”，由此可得到核苷酸掺入）和洗涤。引物可能退火到样品或模板，由此使得只要加入与模板中下一个碱基互补的 dNTP，引物的 3' 末端即可能通过聚合酶得到延伸。基于核苷酸流的已知序列以及测得的指示每个核苷酸流中离子浓度之传感器的输出信号，可能确定与存在于耦合至传感器的反应区中样本核酸相关联之核苷酸的类型、序列和数量。
图4 为用于 DNA 测序之集成电路传感器阵列上的局部电路简化框图。该集成电路包括基板 400 上的一个 660 兆像素 ISFET 传感器阵列 401。列偏置/选择电路的上部组 402U 和上部行解码器 (Row Dec) 531 被配置用于访问阵列 401 的上半部。列偏置/选择电路的下部组 402L 和下部行解码器 521 被配置用于访问阵列 401 的下半部。
模数转换器 (ADC) 电路的上部组 403U 被耦合至列偏置/选择电路的所述上部组 402U。上部寄存器阵列 404U 被耦合至模数转换器电路的所述上部组 403U。该上部寄存器阵列 404U 可能配置为通过串行器（例如 511、512）向对应的发送器（例如 405-23、405-22）提供多个数字数据流。发送器中的每一个皆被耦合至对应的输出焊盘对（D[23]对、D[22] 对），其转而又被连接至传输线（未显示）。
同样，模数转换器电路的下部组 403L 被耦合至列偏置和选择电路的所述下部组402L。下部寄存器阵列 404L 被耦合至模数转换器电路的所述下部组 403L。该下部寄存器阵列 404L 可能被配置为通过串行器（例如 501、502）提供多个数字数据流至对应的发送器（例如 405-0、405-1）。发送器中的每一个皆被耦合至输出焊盘的对应对（D[0]、D[1]），其转而又被连接至传输线（未显示）。
本文所述配置支持采用大量每秒千兆比特发送器的装置，如至少 20 个发送器能够以大于每秒 1Gb 的数据率传输且配置为至少 10 对。大量每秒千兆比特发送器带来一种情况，其中会出现一类在采用少量发送器的配置中并不明显的实施问题。对于一个实例，所述装置包括能够以每秒 5Gb 或更高速率传输数据的 24 个发送器，支持每秒 120Gb 或更高速率之高速数据源的吞吐量。
包括一个测序器 532、一个数模转换器 533、一个格雷码生成器 534 和偏置电路535 的支持外围电路被耦合至上部电路。此外，包括一个测序器 522、一个数模转换器523、一个格雷码生成器 524 和偏置电路 525 的支持电路被耦合至下部电路。该芯片包括支持装置上串行端口的串行外围接口 (SPI) 控制块 540，以及用于所述装置之配置的熔丝阵列 541。
在一项实例操作技术中，测序器逻辑 522、532 使得所述电路执行帧感测序列。在帧测序序列中，可能使用上部/下部列偏置/选择电路 402U/402L 选择及偏置阵列上半部分和下半部分每一部分中的 ISFET 行，以使每条列线上可产生可能为对应传感器阱中电荷之函数的电流。上部/下部模数转换器电路 403U/403L 从数模转换器 533、532 接收斜坡信号，并在相应列线上的电流与斜坡信号的电平相匹配时产生输出信号。可能响应于输出信号而对格雷码生成器 524、534 进行采样，并将结果存储在上部/下部寄存器阵列404U/404L 中。寄存器阵列 404U/404L 中的数据被组合进数据包，并在多个数字数据流中应用于芯片上的发送器。
图 4 中所示的部分电路包括基板 400 上一组 24 个发送器中的四个发送器。所示四个发送器包括一个第一对发送器 405-0、405-1 和一个第二对发送器 405-22、405-23。如图所示，包括低通滤波器的一个锁相环 406-0 被耦合至第一对发送器 405-0、405-1。另外，包括低通滤波器的一个锁相环 406-11 则被耦合至第二对发送器 405-22、405-23。锁相环作为时钟倍频器进行操作，其中每一个均产生本地发送时钟，并经由时钟线（例如锁相环 406-0 处的 407a、407b）向其左侧发送器和右侧发送器提供本地发送时钟。
每个锁相环/低通滤波器 406-0、406-11 与对应的锁相环控制块 503、513 耦合，后者存储用于控制和校准锁相环的参数。此模式可跨芯片上的 24 个发送器重复，如此存在 12 个锁相环模块和 24 个发送器。发送器被分组成对，耦合至各个锁相环。锁相环设置在发送器之间的基板上，如此从锁相环到使用锁相环中所产生时钟之发送器的传输距离可能很小。
如图所示，锁相环 406-0、406-11 的每一个皆被耦合至单独的电源焊盘 VDDP 和单独的接地焊盘 GNDP。此外，每个锁相环的单独电源焊盘 VDDP 和单独接地焊盘 GNDP 均被设置在与锁相环相邻的芯片上，并位于对应发送器对中的左侧发送器输出焊盘与右侧发送器输出焊盘之间。
单独的电源焊盘 VDDP 和单独的接地焊盘 GNDP 被连接到片外电压源，其可能使用旁路电容和其他电路进行配置，以为锁相环电路创建低噪声功率配置，并减少高频锁相环电路和基板 400 上其他电路间的噪声耦合。低速参考时钟（未显示，请参见图5）可能在芯片上分配并连接至锁相环中的每一个。所示实施例中的时钟倍频器使用锁相环来实现。时钟倍频器也可能使用其他电路来实现，如延迟锁定环、相位内插器以及锁相环、相位内插器和/或延迟锁定环的组合。
图5 示出可能与图 4 所示装置结合使用的时钟分配电路。该时钟分配电路包括时钟输入缓冲区 570，其中包括 CLKP 和 CLKN 输入，可配置为自片外时钟参考接收差分时钟信号或单端时钟信号。时钟缓冲区 570 的输出可能以菊花链方式分配至沿芯片下侧设置的锁相环 580-0 至 580-5，并通过占空比校正 DCC 链 571（其中包括支持跨整个大芯片之参考时钟传输的一组级联 DCC 缓冲区）分配至芯片上侧的锁相环 580-6 至 580-11。在此实例中，参考时钟可能被分配至下侧发送器上的单元 xmt0 至 xmt11，并经由 DCC链 571 分配至上侧发送器上的单元 xmt12 至 xmt23。发送器单元中每一个均包括占空比校正 DCC 缓冲区，并将参考时钟从发送器单元中的 DCC 缓冲区传递到其相邻的锁相环，或相邻发送器单元。下面参照图 7 描述包括此 DCC 缓冲区之发送器单元电路的实例。在替代方案中，参考时钟可能被直接耦合至锁相环电路，而 DCC 缓冲区可能根据需要以其他配置设置于芯片上。时钟分配电路在相对较低的频率下，如 125 MHz，以 50% 占空比为每个锁相环提供参考时钟。在此实例中，参考时钟可能被异步分配至锁相环。
图6 为图 5 所示时钟输入缓冲区 570 的框图。此实例中的时钟输入缓冲区 570包括多路复用器 991。CLKP 焊盘被连接到多路复用器 991 的“0”和“1”输入两者。CLKN 焊盘被连接到多路复用器 991 的“0”输入。图中设置在装置上、标为 cmos_sel 的参数控制多路复用器 991，使其将一个模式中的差分输入转换为单端输出，或者通过单端输出提供单端输入。多路复用器 991 的单端输出可能通过与非门 992 提供给 DCC 缓冲区 (dcc)993。在此实例中，与非门 992 可能由标为 ref_sel 的控制信号来控制。DCC 缓冲区 993的输出可能是要分配到芯片上的参考时钟。
用于 元件 993 或参考图 5 所述 DCC 链 571 中所用的占空比校正电路可能使用各种电路结构来实现。一些实例在文献中有过描述，包括 Ogawa 等人所著的《用于 PLL输出的 50% 占空比校正电路》(A 50% DUTY-CYCLE CORRECTION CIRCUIT FOR PLLOUTPUT)，收录于 IEEE 电路与系统学会 (ISCAS) 期刊 2002 年第 4 卷；以及 Ragavan等人所著的《用于 DDR DRAM 应用的带 SAR 占空比校正器》(DUTY CYCLE CORRECTOR WITHSAR FOR DDR DRAM APPLICATION)，收录于国际电气电子与仪器工程高级研究杂志 2013年 5 月第 5 期第 2 卷。
图7 示出与本文所述技术的实施例对应的发送器对配置。每个发送器对都包括第一发送器 XMT 610 和第二发送器 XMT 611，其在此实例中对应于芯片上用于输出 D[0]的发送器和用于输出 D[1] 的发送器。锁相环/低通滤波器电路 612 可能被设置在成对发送器 610、611 之间。发送器控制块 620、621 被耦合至对应的发送器 610、611。对应的数据流 630、631 被分别从芯片上的寄存器阵列输入到发送控制块 620、621。锁相环控制块622 被耦合至锁相环/低通滤波器 612。
在图 7 所示的发送器对配置中实现三个电源域。发送器控制块 620、621 和 PLL控制块 622 基于供电端子 VDDD 和 GNDD 接收数字电源域中的功率。发送器 610、611 基于供电端子 VDDO、GNDO 接收发送器电源域中的功率（输出“O”功率）。基于直接被连接到锁相环/低通滤波器电路的供电端子 VDDP、GNDP，将锁相环/低通滤波器电路设置在单个电源域中。
参考时钟 RCLK 被从时钟分配电路耦合至锁相环，如上所述。系统时钟 SCLK 被耦合至发送器控制块 620、621 和 PLL 控制块 622。在一些实施例中，系统时钟的标称操作频率可与参考时钟相同，但也可能为不同频率。锁相环 612 作为时钟倍频器进行操作，在线路 650 上产生高速本地发送时钟。
在一个实例中，系统时钟和参考时钟以 125 MHz 的频率操作。高速本地发送时钟可能在 2.5GHz（20x 倍增）下产生。此实例中的发送器同时在本地发送时钟的上升沿和下降沿发送，产生每秒 5 Gb 的传输速率。在具有以每秒 5Gb 速度操作的 24 个发送器的芯片上，可能实现每秒 120Gb 的吞吐量。
使用包括低速参考时钟的分配、各电源域中锁相环的配置、对应发送器对之间锁相环的布置等技术，以及在本地使用本地产生的高速发送时钟，支持所传输数据的高数据完整性。
图8 为可能被用于图 5 和图 7 所示配置之发送器和发送器控制块 700 的框图。参考时钟 (refclk) 可能作为输入提供给单个输出，即占空比校正缓冲区 (dcc1)710。DCC 缓冲区 710 的输出可能应用作为以菊花链方式连接的输出 (refclk0)，如图5所示。此外，DCC 缓冲区 710 的输出可能被提供给时钟选择器 711，后者还包括差分输出DCC 缓冲区。时钟选择器 711 能够于此实例中标为 PLLclk 的本地高速发送时钟与来自DCC 缓冲区 710 的参考时钟输出之间进行选择。一个控制信号 (rclk_sel) 可能被用以确定该选择。从 DCC 缓冲区 710 选择参考时钟输出的功能支持对芯片的测试。在操作模式下，可能选择本地高速发送时钟 PLLclk。在本地发送时钟频率下，时钟选择器 711 的输出可能是线路 720 上经占空比校正的差分时钟。
线路 720 上的差分时钟可能被提供给同步器电路 (sync) 701、串行器电路(serializer) 702、预驱动器 703 和片外驱动器 704。片外驱动器的输出被连接到焊盘OUTP 和 OUTN，后两者转而又与传输线相连。同步器电路 701 还接收系统时钟 (sysclk)，并为串行器 702 产生同步的系统时钟。来自寄存器阵列的数据流在此实例中以 20位数据包的形式被应用于串行器 702。串行器的输出可能被应用至预驱动器 703，然后经由片外驱动器 704 传输至芯片外。
图9 为包括低通滤波器之锁相环 800 的框图，可能被用于图5 和图 7 的配置。该锁相环 800 包括连接到参考时钟 (ref clk) 的一个相位和频率检测器 (PFD) 801、一个电荷泵 802、一个低通滤波器 803 和一个环形压控振荡器 (VCO) 804。可编程分频器805 被连接于环形 VCO 804 的输出与相位和频率检测器 801 的输入之间。此实例中的可编程分频器 805 包括时钟选择器 811、第一分频器 810 和第二分频器 812。该时钟选择器 811 接收一个输入处之环形 VCO 804 的输出，以及第二输入上之分频器 810 的输出。此实例中的所述分频器 810 可以是二分频块 (/2)。控制信号 div<0> 控制所述时钟选择器 811。该时钟选择器 811 的输出可能被用作本地高速发送时钟 pllclk。该分频器 810的输出可能被应用至第二分频器 812 的输入。该第二分频器可配置为五分频 (0:/5) 或为十分频 (0:/10)，以响应控制信号 div<1>。组合使用时，在操作期间，所述第一分频器810 和第二分频器 812 的组合在上述每秒 5Gb 的实例中提供二十分频操作，因而实际上该本地高速发送时钟的操作频率会是该参考时钟之频率的 20 倍。
多种控制参数被耦合至所述锁相环 800 中的各个块。参数“快、锁、慢”从所述相位和频率检测器 801 提供给控制电路。电荷泵偏置参数 bias_CP<3:0> 被应用至所述电荷泵 802。低通滤波器参数 C1<5:0> 和 C2<4:0> 被应用至所述低通滤波器 803。VCO 控制参数 band_ctl<3:0> 被应用至所述环形 VCO 804。在一个实例中，可能使用用于校准和配置的基本锁相环管理来对该锁相环进行数字控制，由该读取器板上的链路控制逻辑驱动。在其他实施例中，锁相环校准和配置可能被本地驱动，或者本地和远程操作的结合可能被加以利用。
该锁相环中的低通滤波器可能使用抑制该参考时钟中抖动的传递函数来配置。这可能在该环路中的电荷泵和滤波器电路中被实现，因为它以该参考时钟频率作为标称操作频率在该相位和频率检测器的输出上操作。
图10A 和 10B 示出支持多电源域系统中实例传感器集成电路的发送器电路和功率迹线的布局图。类似组件沿用了图4 中使用的参考编号。因此装置中包括基板 400。660兆像素 ISFET 传感器阵列 401 可能在基板上得以实现。上、下列偏置和选择电路 402U、402L，上、下模数转换器电路 403U、403L，以及上、下寄存器阵列 404U、404L 可能在芯片中心区分别得以实现。十二个发送器对围绕芯片周边设置，其中六对在芯片的下侧，而六对在芯片的上侧。多个发送器对包括第一发送器对 405-0、405-1 和第二发送器对 405-2、405-3，如图10A 所示；以及发送器对 405-8、405-9 和发送器对 405-10、405-11，如图10B 的下部边缘所示。此外，多个发送器对还包括发送器对 405-12、405-13 和发送器对 405-14、405-15，如图10B 所示，以及发送器对 405-20、405-21 和发送器对 405-22、405-23，如图10A 的上部边缘所示。沿芯片的上边缘和下边缘还实现了四个额外的发送器对，不过由于此处仅截取局部图纸，故而并未显示。这样就在基板 400 上实现了 12 个发送器对，共 24个发送器。如上所述，每个发送器对均包括本地时钟倍频器，在此实例中由具有低通滤波器的锁相环实现。因此，图10A 和 10B 示出锁相环 406-0、406-1、406-4、406-5、406-6、406-7、406-10 和 406-11，其中每一个均可被布置在基板上对应的对发送器的发送器之间。
图10A 和 10B 示出基板实例，其中包括用于高数据率数据源的一个或多个电源域，如图示的 ISFET 阵列，用于发送器以及用于包括参考时钟分配电路的外围逻辑。在图10A 和 10B 的布局中，该时钟倍频器被设置在基板上彼此分离且与一个或多个电源域分离的单个电源域中。
图10A 和 10B 示出芯片上支持多个电源域的电源焊盘和电源迹线的配置。该电源域包括一个模拟电源域 GNDA、VDDA，一个数字电源域 GNDD、VDDD 和一个发送器电源域GNDO、VDDO。此外，该电源域包括 12 个单独的电源域，每个锁相环各一个。该电源焊盘为基板 400 上的导电焊盘，适于连接到用于与片外结构电连接的引脚或其他连接器结构。这类电源焊盘通常包括装置上最高金属层中的一个图案化金属焊盘。该电源迹线为基板上的导电迹线，适于在基板的一个区内分配电力。这类电源迹线通常在装置上最高图案化金属层中得以实现，并具有相对较大的宽度尺寸以支持承载大量电流。
该模拟电源域包括位于基板 400 之四角中每一角上标为 GNDA、VDDA 的电源焊盘。模拟电源域包括一个电源总线，该电源总线包括连接到 VDDA 电源焊盘（例如左下方的420V）的迹线 411V，和连接到 GNDA 电源焊盘（例如左下方的 420G）的迹线 411G。迹线411V 和 411G 被配置在装置上作为内部电源迹线，并围绕装置的模拟核心，该模拟核心包括传感器阵列 401 和其他电路的部分。
数字电源域包括成对分配在芯片周长周围被标注为 GNDD、VDDD 的电源焊盘，包括在每个发送器之间一对。数字电源域包括一个电源总线，该电源总线包括连接到 VDDD电源焊盘的迹线 412V，和连接到 GNDD 电源焊盘的迹线 412G。迹线 412V 和 412G 被放置在装置上模拟电源域迹线 411V 和 411G 外部，且被放置为邻近围绕芯片的模拟核心的数字电路。
发送器电源域包括成对分配在芯片周长周围被标注为 GNDO、VDDO 的电源焊盘，每个发送器有一对。每对发送器电源域电源焊盘包括对应发送器一侧上的 GNDO 焊盘，和对应发送器相对侧上的 VDDO 焊盘。发送器电源域包括一个电源总线，该电源总线包括连接到 VDDO 电源焊盘的迹线 413V 和连接到 GNDO 电源焊盘的迹线 413G。迹线 413V 和413G 被配置在装置上数字电源域迹线 412V 和 412G 外部，且被放置以将电源电压分配到芯片周长上的发送器。
在这个实例中，每个锁相环可被设置在单个电源域中。因此，对于包括与 24 个发送器耦合的 12 个锁相环（或其他时钟倍频器）的芯片，有 12 个时钟倍频器电源域。每个本地时钟倍频器电源域包括附图中标注为 GNDP、VDDP 的一双电源焊盘。电源焊盘 GNDP和 VDDP 被设置在发送器的输出焊盘之间。因此，锁相环 406-0 的电源焊盘 GNDP 和VPPD 被设置在串行通道 D[0] 的输出焊盘和串行通道 D[1] 的输出焊盘之间。每个本地时钟倍频器电源域包括限于锁相环电路的一条电源迹线和一条接地迹线。因此，锁相环406-0 包括一条电源迹线 414V 和一条接地迹线 414G。类似地，图10B 中的锁相环 406-7包括分别连接到本地电源焊盘 VDDP 和接地焊盘 GNDP 的电源迹线 415V 和接地迹线415G。
从图10A 和 10B 可见，基板 400 包括 12 对发送器，该发送器具有被设置在所述成对发送器之间的单个电源域中的单个时钟倍频器。
除了具有单独的电源迹线以及单独的电源和接地焊盘以外，每个电源域中的电路彼此电隔离。这种隔离可能采用深 n 阱技术来实现，例如，其中电路的活动区域在通过深n 阱与块状基板分离的一个或多个掺杂阱内实现。深 n 阱可使用选定电源电压来偏置，使其在操作期间相对于基板且相对于活动区域保持反向偏置。以此种方式，接地和电源电路中产生的噪声不经由基板直接耦合至其他电源域的电路中。
可使用其他技术例如通过在绝缘材料层上沉积的半导体中形成活动区域来隔离一些或所有电源域，所以绝缘材料将活动区域与基板电隔离。
图11 示出从图 10A 和 10B 的布局取出的两个发送器对。图11 示出发送器对405-2、405-3，其中具有单个锁相环 406-1。此外，示出发送器对 405-8、405-9，其中具有单个锁相环 406-4。该锁相环具有单个电源焊盘和电源迹线。因此，锁相环 406-1 包括连接到电源迹线 417V 的 VDDP 电源焊盘，和连接到接地迹线 417G 的 GNDP 接地焊盘。锁相环 406-4 包括连接到电源迹线 418V 的 VDDP 电源焊盘，和连接到接地迹线 418G 的GNDP 接地焊盘。
电源焊盘和输出焊盘的图案包括每个发送器对的被以重复序列设置在基板周围的一组 14 个焊盘。这个实例中包括发送器 405-2 和 405-3 的发送器对的该组 14 个焊盘，且这些焊盘的锁相环 406-1 从右到左的顺序如下：发送器电源域接地焊盘 GNDO、输出焊盘对 D[2]、发送器电源域电源焊盘 VDDO、数字电源域电源焊盘 VDDD、数字电源域接地焊盘 GNDD、本地时钟倍频器电源焊盘 VDDP、本地时钟倍频器接地焊盘 GNDP、发送器电源域接地焊盘 GNDO、输出焊盘对 D[3]、发送器电源域电源焊盘 VDDO、数字电源域电源焊盘VDDD 和数字电源域接地焊盘 GNDD。
如上所述，在一些实施例中，一个时钟倍频器可仅与一个发送器相关联，也可与两个以上发送器的群组相关联，以适应特定需要。一个时钟倍频器可被配置以向一个或多个发送器提供发送时钟，其中一个或多个发送器在时钟倍频器的电源域以外的单独的电源域中。发送器对中的配置可提供一项优势，将发送时钟从时钟倍频器运载到发送器对中相邻发送器的传输线的长度可被本地配置，并且具有短且统一的传输路径，而无需穿过时钟倍频器和连接发送器之外的电路。
图12 和 图13 示出例如图 10A 和 10B 所示装置上多个电源域的静电放电 ESD保护配置发送器对。在图12 和 13 各自部分中，使用图 10A 和 10B 的参考数字示出分别用于模拟电源域的电源和接地迹线 411V、411G，分别用于数字电源域的电源和接地迹线412V、412 G，以及用于发送器电源域的电源和接地迹线 413V、413G发送器对。
参考图12，示出用于保护装置上每个主电源迹线的接地和电源焊盘及接地和电源迹线的 ESD 保护阵列。所用 ESD 电路包括用于模拟电源域的在各个电源和接地电源焊盘（VDDA、GNDA）与电源和接地迹线（411V、411G）之间的电路 900；用于数字电源域的在电源和接地电源焊盘（VDDD、GNDD）与电源和接地迹线（412V、412G）之间的电路 901、902；以及用于发送器电源域中电源和接地电源焊盘（VDDO、GNDO）与电源和接地迹线（413V、413G）的电路903、904、905。例如，可能使用连接在对应电源域中电源迹线和接地迹线之间的一个接地栅极 NMOS (ggNMOS) 技术中的反向偏置二极管配置来实现 ESD 电路 900-905。也可使用其他 ESD 电路实现。
参考图13，示出用于保护本地时钟倍频器电源域并且用于在不同电源域的电源迹线间级联保护的一个 ESD 保护阵列。在图示出单个锁相环的电源迹线 414V，和单个锁相环的接地迹线 414G。ESD 保护电路 925 分别被连接在电源和接地迹线 414G 和 414V 以及对应焊盘 VDDP、GNDP 之间。也可使用接地栅极 NMOS 技术中的反向偏置二极管配置来实现电路 925。
ESD 保护电路 910、911、912 和 913 在一个端子上连接到与模拟电源域之 VDDA相连的电源迹线 411V。电路 910 在其对向端子上连接到与数字电源域中 VDDD 相连的电源迹线 412V。电路 911 在其对向端子上连接到与发送器电源域中 VDDO 相连的电源迹线413V。
类似图案可能被分配在芯片周围，因而电路 912 在其对向端子上连接到与发送器电源域中 VDDO 相连的电源迹线 413V。电路 913 在其对向端子上连接到与数字电源域中 VDDD 相连的电源迹线 412V。
ESD 电路的第二层包括电路 914、915、916 和 917，在一个端子上连接到与模拟电源域之模拟接地焊盘 GNDA 相连的模拟接地迹线 411G。电路 914 在其对向端子上连接到与数字电源域中 GNDD 相连的接地迹线 412G。电路 915 可在其对向端子上连接到与发送器电源域中 GNDO 相连的接地迹线 413G。类似图案可能被分配在芯片周围，因而电路916 在其对向端子上连接到与发送器电源域中 GNDO 相连的接地迹线 413G。电路 917 在其对向端子上连接到与数字电源域中 GNDD 相连的接地迹线 412G。
ESD 电路的第三层包括电路 918 和 919。电路 918、919 各自包括耦合至与数字电源域中 VDDD 相连的电源迹线 412V 的一个端子。电路 918、919 两者都具有连接到与发送器电源域中 VDDO 相连的电源迹线 413V 的对向端子。
ESD 电路的第四层包括电路 920 和 921。电路 920 和 921 两者都均连接在与数字电源域中 GNDD 相连的接地迹线 412G 以及与发送器电源域中 GNDO 相连的接地迹线 413G 之间。
单个时钟倍频器电源域也由 ESD 电路 926、927 和 930 保护。ESD 电路 926 和927 具有连接到与本地时钟倍频器电源域之 VDDP 相连的电源迹线 414V 的一个端子。电路 926 具有连接到与模拟电源域中 VDDA 相连的迹线 411V 的对向端子。电路 927 具有连接到发送器电源域中接地迹线 413G 的对向端子。
ESD 电路 930 具有连接到与本地时钟倍频器电源域之 GNDP 相连的接地迹线414G 的一个端子，以及连接到与发送器电源域中 GNDO 相连的接地迹线 413G 的对向端子。
连接在接地迹线和电源迹线之间的电路 927 可能使用接地栅极 NMOS 技术中的反向偏置二极管配置来实现，这与上文给定用于在电源和接地迹线之间进行保护的实例一致。
在不同电源域中的电源迹线之间进行保护的电路包括电路 910、911、912、913、918、919 和 926，可能使用接地栅极 NMOS 技术中的反向偏置二极管配置来实现，这与上文定用于在电源和接地迹线之间进行保护的实例一致。
在不同电源域中的接地迹线之间进行保护的电路包括电路 914、915、916、917、920、921 和 930，可能使用背靠背并联二极管来实现。
一种集成电路的制造方法包括在一个集成电路上形成多个电源域；将包含模拟传感器阵列的一个数据源布置在模拟电源域中的基板上；将耦合至该传感器阵列的外围电路布置为使用数字电源域中的系统时钟产生多个数字数据流；将分配具有参考频率之参考时钟的参考时钟分配电路布置在基板上；在单个电源域中布置多个时钟倍频器，后者产生各自的本地发送时钟，其发送时钟频率为参考时钟频率的倍数；将参考时钟从参考时钟分配电路路由到多个时钟倍频器；以及将多组发送器布置在基板上，该发送器配置为从所述数据源接收对应的数据流；将本地发送时钟从多个时钟倍频器中的一个时钟倍频器路由到每组发送器。
本文描述了一种配置，用于在一个集成电路上实现高速发送器的一个阵列。所述实现的特征包括本地高速发送时钟生成，并在每对发送器之间提供诸如锁相环之类的时钟倍频器，其通过短连接器向相邻发送器提供本地高速发送时钟。该实现的另一个特征包括允许以低功率和低频将发送器阵列之参考时钟分配到发送器阵列的低速参考时钟分配，从而使发送器的参考时钟噪声干扰达到最小化。此外，该实现的特征还包括为时钟倍频器电路提供单个电源域的电源分离，与设备上的发送器、数字电路及模拟电路分离从而使因以不同时钟操作及引入额外噪声源之芯片的其他部分中所产生的发送器噪声干扰达到最小化。
本文描述了一种集成电路，其包括具有一个数据源的基板，该基板上的外围电路耦合至所述数据源以产生数字数据流。为支持该数据流的高速传输，可能在基板上提供时钟倍频器，后者产生一个发送时钟。该时钟倍频器可能被设置在基板上的单个电源域中，以减少噪声并改善发送时钟的质量。一个发送器可能用在基板上，并配置以从所述数据源接收数据流。连接该发送器以使用所述发送时钟在输出焊盘上传输数据流。发送器可能被设置在基板上与时钟倍频器单个电源域分离的发送器电源域中。在此项技术的其他方面，该数据源和外围电路均设置在与单个电源域分离的一个或多个电源域中。该集成电路可以包括多个发送器，与基板上的时钟倍频器连接并由此共用该时钟倍频器。在其他方面，可能在基板上设置多个时钟倍频器，后者产生各自的本地发送时钟，其中每个时钟倍频器可能被配置在基板上的单个电源域中。在这一方面，子组上的多个发送器被布置在具有一个或多个成员的组中，且其中每个组均可能被置于多个时钟倍频器中的一个时钟倍频器附近并与之相连接。
虽然通过参考上面详述的优选实施例和实例公开了要求保护的发明，但是应当理解，这些实例意在示例性而非限制性。可以预期本领域技术人员能够很容易地进行一些修改和组合，然这些修改和组合将不超出本发明的精神和随附权利要求书的范围。本专利的权利要求是：
Claims (12)
1.一种装置，包括：
基板上的集成电路传感器阵列芯片，所述集成电路传感器阵列芯片包括：
基板上的传感器阵列，所述传感器阵列包括化学场效应晶体管（chemFET）传感器；
所述基板上的时钟分配电路，所述时钟分配电路包括：
时钟输入缓冲区，耦合到参考信号源；
多个发送器对；每个发送器对具有锁相环，所述锁相环设置在发送器对的每个发送器之间并耦合到该发送器对的每个发送器，其中每个发送器对的每个发送器耦合到各自的对应输出焊盘对；以及
发送器控制块，耦合到每个发送器，其中所述发送器控制块包括时钟选择器电路用于选择参考时钟信号或本地发送时钟信号；以及
所述基板上的多电源域电路系统，其中所述多电源域电路系统包括用于模拟电路元件、数字电路元件和发送器电路元件中的每一个的单独的电源域。
2.根据权利要求1所述的装置，其中所述多个发送器包括至少20个发送器，其能够以大于每秒1Gb的数据率传输，且配置为至少10对。
3.根据权利要求1所述的装置，进一步包括用于设置在所述基板上的所述锁相环的单个电源域。
4.根据权利要求3所述的装置，其中所述单个电源域分别包括：
与所述锁相环耦合的电源迹线和接地迹线；以及
耦合到所述电源迹线和所述接地迹线的电源输入焊盘和接地输入焊盘。
5.根据权利要求3所述的装置，其中所述单个电源域包括静电放电电路。
6.根据权利要求3所述的装置，其中所述锁相环的所述单个电源域中的电路元件与其他电源域的电路元件电隔离。
7.根据权利要求1所述的装置，其中所述时钟分配电路包括占空比校正缓冲区以校正所述参考时钟信号的失真。
8.根据权利要求1所述的装置，其中所述锁相环提供相应的本地发送时钟信号，所述本地发送时钟信号的频率是参考时钟信号频率的倍数。
9.根据权利要求1所述的装置，其中所述锁相环进一步包括低通滤波器。
10.根据权利要求1所述的装置，其中包括化学场效应晶体管（chemFET）传感器的所述传感器阵列是660兆像素的传感器阵列。
11.根据权利要求1所述的装置，其中所述多电源域电路系统的每个电路元件包括连接至每个各自电路元件的电源迹线和接地迹线。
12.根据权利要求11所述的装置，其中连接到每个各自电路元件的每个电源迹线和每个接地迹线分别连接到至少一个电源焊盘和至少一个接地焊盘。
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