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CN101055765B - 可编程只读存储器 - Google Patents

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Abstract

一种可编程只读存储器包括存储单元或安排为阵列的多个这种单元。每一个存储单元包括诸如MOS TFT之类的晶体管。电子开关允许诸如栅极之类的控制电极在编程模式器件被充分电隔离，使得栅极在该模式期间电浮置。在编程模式期间，将编程电压施加到晶体管的主传导路径的两端，如在源-漏沟道的两端。编程电压足够大以在晶体管的控制电极浮置时熔断主传导路径，但不足以在控制电极未浮置并连接到适当的限定电压时熔断主传导路径。因此晶体管在执行存储单元选择功能的同时用作可熔元件，且该装置需要较少的能够在熔断所需的编程电流下工作的晶体管。因此该存储器可占据减小的面积。

Description

可编程只读存储器
技术领域
本发明涉及一种可编程只读存储器。这种存储器可用作用于集成电路的或集成电路中的非易失性存储器，例如在需要非易失性“只写一次”数据的存储的应用中。这种应用的例子包括系统身份数据和生产后校准数据。
背景技术
只写一次或“一次性”可编程存储单元已用于可编程只读存储器(PROM)阵列很多年。正在使用的有两种类型的存储单元，它们被称为“熔丝”型和“反熔丝”型。
附图中的图1示出了形成由诸如1之类的列电极和诸如2之类的行电极寻址的阵列的一部分的已知类型的存储单元。每一个单元包括与诸如N-MOS晶体管之类的晶体管4的源-漏沟道串联连接的可熔导电链路3。链路3连接在晶体管4的漏极和该单元所属的行的行电极2之间。晶体管4的栅极连接到该单元所属的列的列电极1上。晶体管4的源极连接到诸如接地之类的公共线上。
链路3一般在掺杂的多晶硅层中实现。为了对该单元编程，将晶体管4导通并将高电压施加在链路3的两端，这导致大电流流过该单元。以足够高的电流，链路3被烧断，并变成开路。相反，如果晶体管4在高编程电压的施加期间被断开，则链路3仍是完整的。在存储器的读取期间，当选中该单元时，如果链路是烧断的则读出电路检测到开路，或者如果链路是完整的则检测到闭路。
附图中的图2示出了存储单元的阵列或矩阵的典型架构。阵列5由列和行解码器6和7寻址并具有包括或包含感测放大器装置8的读出感测电路。提供程序控制装置9用于控制编程步骤期间对阵列5的存储单元的编程。
这种存储器具有几个缺点。例如，为了选择用于编程的单元，必须将高电压施加到“选择”晶体管4的栅极上。这要求解码器在显著高于存储器的编程后存储器读操作期间所需的额定电源电压的电源电压下工作。同样，诸如4之类的选择晶体管必须能够在编程期间传递相对大的电流。这通常通过使晶体管4足够大以在不损坏的情况下处理如此大的电流来实现。这进而意味着需要相对大面积的集成电路来形成存储器，并限制了可在给定面积的存储器装置中集成的存储单元的数量。
在附图中的图3中示出了反熔丝型存储器的存储单元。该存储单元包括其栅极连接到公共行电极2且其漏极经由电容性元件10连接到公共列电极1的选择晶体管4。
为了对这种存储单元编程，将选择晶体管4导通并将高电压施加到电容性元件10的两端。高电压导致通常采用栅氧化物形式的电容器电介质的击穿，并在电容性元件10的端子之间形成永久的短路。相反，如果选择晶体管4在高编程电压的施加期间被断开，则元件10保持完整和开路。在读取模式期间，当选中该存储单元时，如果元件10是完整的则读出电路检测到开路，或者如果已经对元件10编程则检测到闭路。
这一存储器同样要求解码逻辑在相对高的编程电压下工作以使选择晶体管4能够被导通或断开。此外，在元件10中需要相对薄的氧化物以使编程电压最小化。然而，这种薄氧化物并不始终是制造这种存储器的制造工艺的标准工艺特征。因此，另外的处理步骤可能是必须的，而这增加了这种存储器的制造成本并可能降低制造成品率。
Metzger L.R.的“A 16K CMOS PROM with Poly-silicon Fusible Links”，IEEEJournal of Solid State Circuit，第SC-18卷，第5期，1983年10月中公开了对PROM阵列中的多晶硅可熔链路的使用。该阵列的存储单元包括与双极选择晶体管串联连接的多晶硅熔丝。
美国5,536,968中公开了一种如附图的图4所示的PROM。在这种类型的存储器中，每一个存储单元包括与可熔多晶硅链路串联连接的选择二级管。这种安排同样需要能够提供相对高的编程电压以及作为相对高的熔断电流的宿的地址和数据逻辑。
附图中的图5示出了US 2005/0174845A1中公开的类型的PROM。该存储器以多晶硅薄膜晶体管(TFT)技术来形成。公开了“熔丝”和“反熔丝”两种元件。该解码电路同样必须能够承受相对高的编程电压，且薄膜晶体管必须足够大以便能够传递烧断可熔元件所需的相对高的电流。
附图中的图6A和6B示出了例如如US 5,708,291中公开的利用CMOS技术形成的硅化物多晶硅熔丝结构。该结构在形成于衬底12上的氧化物侧层11上形成，并包括多晶硅层13和硅化物层14。触点15和16形成于硅化物层14上。
可熔元件的电导率由层14的材料的低阻抗控制，层14是相对低阻抗的硅化物合金。图6A示出了完整的元件。图6B示出了经编程的元件，其中硅化物合金如17和18处所示结块，以便获得元件阻抗方面相对大的增加。
硅化物合金层和多晶硅层可在很多CMOS工艺中获得。然而，在典型的低温多晶硅TFT工艺中，这一结构的提供将需要另外的处理步骤。
US 2004/0156234A1公开了一种例如如附图的图7所示的以CMOS技术形成的单一晶体管反熔丝元件。每一个熔丝元件都具有与晶体管沟道的漏端处的电介质21相比较厚的源端处的电介质20。这允许在施加高栅-漏电压时能够在沟道中的可预测点处形成高掺杂区。这进而促进了栅极和新形成的掺杂区之间的短路的形成。
发明内容
根据本发明的第一方面，提供了一种可编程只读存储器，包括：至少一个存储单元，该存储单元或存储单元中的每一个包括具有主传导路径和控制电极的晶体管；至少一个第一电子开关，用于在编程步骤期间选择性地充分隔离至少一个单元的控制电极；以及用于在编程步骤期间在至少一个单元的主传导路径的两端施加电压装置，该电压足以在控制电极被充分隔离时熔断主传导路径，而不足以在控制电极未被充分隔离时熔断主传导路径。
晶体管或每一个晶体管可包括金属氧化物硅晶体管。
晶体管或每一个晶体管可包括场效应晶体管，其栅极构成该控制电极，且其源-漏沟道构成该主传导路径。
晶体管或每一个晶体管可包括薄膜晶体管。
至少一个单元可包括单元阵列。至少一个第一电子开关可包括多个第一电子开关，其中的每一个与单元中相应的一个相关联。作为替换，可将单元排列为至少一组，该组或每一组与至少一个第一电子开关或其中相应的一个相关联。
可将单元排列为多个组，这些组中的每一组具有各自的读出电路。每一组的主传导路径可与各自的读出电路并联连接。该装置可被安排成同时向每一组的所有主传导路径施加电压。
可将单元连接到公共读出电路。主传导路径可与公共读出电路并联连接。该装置可被安排成同时向所有的主传导路径施加电压。
读出电路或每一个读出电路可包括预充电晶体管。读出电路或每一个读出电路可包括连接在电路输入和预充电电路之间的偏压晶体管。
读出电路或每一个读出电路可包括在电路输入和输出之间的第二电子开关。
读出电路或每一个读出电路可包括被安排成在编程步骤期间将电路输出连接到公共线的第三电子开关。
第一电子开关或每一个第一电子开关可包括晶体管。
第一电子开关或每一个第一电子开关可包括传输门
第一电子开关或每一个第一电子开关可包括被安排成由单元选择信号控制的第一开关器件和与第一开关器件并联连接并安排成在编程步骤期间由单元编程信号控制的第二开关器件。
因此，可提供一种存储器，其中存储单元或每一个存储单元包括同样形成可熔元件的晶体管。因此由这一单元占据的面积可以显著小于已知类型的单元。行和列逻辑电路可在编程步骤期间在额定的电源电压下工作，并且在某些实施例中可将全局编程电压同时施加到所有的单元。因此可消除或在数量方面显著减少编程期间用于传递相对大的电流的相对大的器件，使得由存储器占据的面积可显著小于已知类型的存储器。在这一存储器的制造期间不需要另外的处理步骤。因此，可提供减小面积和/或更高容量的存储器，且在制造成本或制造成品率方面很小或没有损失。
附图说明
图1是用于存储阵列中的已知类型的可熔存储单元的电路图。
图2是包括图1所示的类型的单元阵列的已知类型的存储器的示意性框图。
图3是已知类型的反熔丝存储单元的电路图。
图4是利用可熔链路和二极管的阵列的已知存储器的电路图。
图5是在薄膜晶体管集成电路中结合可熔链路的已知类型的存储器的示意图。
图6A是示出编程前已知类型的硅化物多晶硅熔断元件的图。
图6B是示出编程后图6A的硅化物多晶硅熔断元件的图。
图7是示出基于双厚度栅氧化物排列的已知类型的反熔丝存储单元的横截面图。
图8是示出可用作本发明的实施例或用于本发明的实施例中的存储单元的图。
图9A是示出具有闭合的存储单元的开关的图8的存储单元的图。
图9B是示出允许存储单元的编程的图9A的存储单元的特性的图。
图10A是示出具有打开的存储单元的开关的图8的存储单元的图。
图10B是示出允许存储单元的编程的图10A的存储单元的特性的图。
图11是示出图8中所示的存储单元的第一示例的图；
图12是示出图8中所示的存储单元的第二示例的图；
图13是示出包括图11所示的类型的存储元件阵列的PROM的一部分的电路图；
图14是示出在图13的存储器的工作期间出现的波形的时序图；
图15、16A和16B示出对图13的存储器的工作的模拟的结果；
图17是示出图8的存储单元的另一个示例的图；
图18是包括图17所示的类型的存储元件阵列的PROM的一部分的电路图；
图19是示出图18所示的存储器的工作的时序图；
图20是构成本发明的另一个实施例的PROM的一部分的电路图；
图21是示出在图20所示的存储器的工作期间出现的波形的时序图；
图22是构成本发明的又一个实施例的PROM的一部分的电路图；
图23和24是示出在另一种工作模式期间图22的存储器中出现的波形的时序图。
具体实施方式
在所有附图中相似的参考标号指的是相似的部分。
图8所示的存储单元可用作用于一位信息的非易失性存储的一位PROM。更典型地，该存储单元用作与行和列解码电路以及读取和编程电路一起形成用于存储多位信息或多个信息字的存储器的存储单元阵列的一个元件。这一存储器可形成为与其它器件或电路一起使用的集成电路，或可形成结合了用于进行其它功能的电路的集成电路的一部分。
该存储单元包括晶体管4和电子开关(第一电子开关)24。在图8所示的示例中，晶体管4是绝缘栅场效应晶体管(IGFET)，例如，形成为金属氧化物硅(MOS)晶体管。例如，该晶体管可以是薄膜晶体管(TFT)并具有采用栅极G形式的控制电极和采用源极S和漏极D之间的沟道形式的主传导路径。该晶体管被示为P型MOS晶体管，但同样可以是N型的。
电子开关24选择性地可在低阻抗状态的充分闭路和高阻抗状态的充分开电之间工作。在存储单元的编程后，或者当要执行对存储单元的读取时，开关24永久地闭合。在以非易失性方式存储一位数据的存储单元的编程期间，开关24可取决于所存储的位所需的状态来开启或闭合。当开关24闭合时，将限定的偏压(例如等于源电压)施加到晶体管4的栅极G，以使晶体管4保持“完整”。当编程期间开关24打开时，晶体管4的栅极G被充分地电隔离以充分地电“浮置”。这允许晶体管4被编程以在源电极S和漏电极D之间形成永久的开路，如下文所述。
图9B以安培为单位的沟道电流(对数刻度)与施加到图9A的晶体管4的源极和漏极两端的电压的关系的曲线的形式示出了晶体管4的特性，其中栅极和源极之间的电压保持为0伏。随着源-漏电压的大小从0伏增加到-30伏，漏电流充分连续且单调地增加，而晶体管4没有受到损坏。在该示例中，晶体管4的额定工作电源电压是8伏。
图10B是类似于图9B的图，但示出了在如图10A所示的开关24开启而使得晶体管4的栅极浮置且源-漏电压从0伏增加到-30伏时发生的情况。在该模式中，漏极或沟道电流更迅速地增加直到在-27伏的源-漏电压处达到约0.5mA。在这点上，电流突然下降到约0.1pA并对于更高的源-漏电压仍保持在该水平。电流的突然下降指示特性中源-漏沟道变为永久开路或“烧断”的点，以使晶体管4自身用作烧断熔丝或可熔元件。发生这种情况的击穿或编程电压Vp取决于晶体管的类型、其几何形状和用于其制造的工艺技术，但对于图8至10所示的典型示例而言，对于其额定工作电源电压是8伏的晶体管的编程电压是-27伏。
实际上，在存储单元的编程期间，将大小大于或等于编程电压Vp的源-漏电压施加到晶体管4的源-漏沟道的两端。然后开关24的状态确定晶体管4是“烧断”还是保持完整。在编程以后，晶体管4至少在读周期期间在其额定的8伏电源下工作，且当被选中用于读取时，晶体管取决于编程数据或者导通或保持开路。因此，数据存储是非易失性的，且该存储单元可用作PROM或用作PROM的一部分。
因此，晶体管4执行选择晶体管和可熔链路两种作用，使得可形成相对小面积的存储单元。因此，给定存储器容量的多位存储器可被制造得更小，或者给定大小的存储器可有更大的容量。同样，与存储单元相关联的任何行和/或列逻辑电路可在编程期间在额定“读”电源电压下工作。取决于存储器的结构，可将全局编程电压同时施加到存储单元的组上或者同时施加到所有的存储单元上。用于处理相对大编程电流的相对大尺寸的晶体管是不必要的，或者与已知的存储器相比数量可显著减少，这再次导致减小的面积。
图11所示的存储单元是图8中所示的单元的示例，并且也包括P型的MOS晶体管4，尽管同样可以使用其它类型的晶体管和其它传导类型。在该示例中，电子开关24也可被实现为P型的MOS晶体管，尽管同样可以使用其它晶体管类型和传导类型。形成开关24的晶体管的栅极用作控制输入，并且被安排成在编程期间接收用于选择存储单元的期望存储状态的程序选择信号。在该示例中，开关通过施加相对高电平的电压作为程序选择信号来打开并通过施加互补信号来闭合。
图12所示的存储单元与图11所示的不同之处在于电子开关由各自包括P型和N型的MOS晶体管24a和24b的传输门来实施，它们的源-漏沟道并联连接。晶体管24a和24b具有被连接来接收互补程序选择信号的栅极。尽管这一存储单元与图11所示的相比需要另外的器件和程序信号线，但该装置确保在由晶体管24a和24b形成的开关闭合时，晶体管4的栅极G始终被设置为存储单元的端子25处的电压。
图13示出被排列为连接到公共读出电路26的一维阵列的四个存储单元271-274的阵列5。图13中示出的存储单元271-274是图11所示的类型，但也可以是诸如图12所示的任何适当的类型。诸如4之类的形成存储单元271-274的可熔元件的晶体管的沟道并联连接在电源线Vdd和电路节点28之间，电路节点28连接到读出电路26的输入并连接到用于在存储器的编程期间提供编程电压Vpp的装置34。存储单元271-274各自具有“行”选择输入R1-R4以及程序数据线PC1-PC4。
电路26的输入经由P型晶体管(第二电子开关)29连接到用于提供输出数据Vout的电路输出30。该输入还经由串联连接的P型和N型晶体管31和32接地。电路26的输出30可经由N型晶体管31接地。晶体管29的栅极被连接成始终接收0伏。晶体管31和32的栅极各自被连接成接收始终为0伏的列偏压Vb1和预充电信号PRE。晶体管(第三电子开关)33的栅极被连接成接收编程保护信号Vps。
该存储器可利用动态工作模式或静态工作模式来执行读操作。诸如存储单元271-274中的24之类的电子开关中的每一个通过将0伏施加到对应的程序信号线PC1-PC4来闭合，并通过施加相对高的电压(例如电源线Vdd上的电压)来打开。
在动态读模式中，在每一次读操作前，通过将作为信号PRE的高逻辑电平脉冲施加到晶体管(预充电晶体管)32的栅极来将节点28预充电到相对低电平的电压。偏压Vb1是0伏，使得晶体管(偏压晶体管)31是导通的。保护信号Vps是0伏，使得晶体管33是不导通的。诸如24之类的所有开关通过将0伏施加到线PC1-PC4来闭合。
存储单元271-274一次读取一个。在预充电相后，将低逻辑电平电压作为信号PRE施加到晶体管32的栅极，使得它是不导通的，并由此将节点28与电源线Vss隔离。偏压Vb1被维持在0伏。第一单元271通过将0伏施加到行选择线R1来选择，而其它行选择线R2-R4接收电源线Vdd上的电压。如果晶体管4是完整的，则使其导通并将节点28处的电压以及由此电路26的输出30处的电压基本拉至电源线Vdd上的电压。相反，如果晶体管4在编程期间是烧断的以便成为开路，则节点28以及由此输出30维持在低电压处。在这一读操作期间，节点28有效地从编程电压Vpp的源隔离。
包括存储单元272的下一“行”然后以相同的方式读取，且将节点28首先预充电为0伏然后将0伏电压施加到行选择线R2且将电源电压施加到未选中存储单元的行选择线R1、R3和R4。因此从存储单元271-274顺序地读出来自存储器的数据，且输出数据仅在每一个单元由其行选择线上的0伏选中时有效。图14示出在读取存储器的这一动态模式期间出现的波形的时序，而图15示出对于存储单元271-274的所有晶体管都维持完整的情况的这种操作的模拟结果。
动态模式中预充电和读取周期确保Vdd和Vss之间没有直接的导通路径。功率仅在PRE信号的转换期间消耗。
在图13所示的用于读取存储器的静态工作模式中，将一般是在电源线Vdd上的电压和接地电位中间的电压的恒定偏压恒定地施加到预充电线PRE，且如上所述地依次选中每一个存储单元。如果所选存储单元的晶体管在编程期间被烧断以成为开路，则输出Vout被拉向低电压，而如果晶体管是完整的，则输出电压Vout被拉向高电压电平。这种操作在图16A和16B中示出，其中图16A的波形图示出所有的晶体管都是完整的操作，而图16B的波形图示出交替选择的存储单元的晶体管是完整的且其它的是开路的操作。
与动态模式相比，静态工作模式导致输出30始终是有效的，这意味着读操作的速度可以提高。
在编程模式或步骤期间，将全局编程电压Vpp提供给节点28，且提供给程序数据线PC1-PC4的电压确定相关联的晶体管是保持完整还是变为永久的开路。对于要求晶体管保持完整的那些单元而言，将0伏电压电平提供给对应的程序控制线，使得相关联的开关24闭合并将诸如电源线Vdd上的电压之类的限定电压提供给晶体管4的栅极。对于需要被烧断以永久开路的晶体管4，将诸如电源线Vdd上的电压之类的高电平信号提供给对应的晶体管开关24的栅极以打开该开关。因此将晶体管的栅极充分地电隔离或“浮置”。
编程电压Vpp应具有足以烧断其栅极是浮置的晶体管的沟道但不足以烧断其栅极连接到限定电压的晶体管的沟道的大小。例如，在具有图9和10所示的特性的晶体管的情况下，电压Vpp必须具有至少等于击穿电压Vp和电源线Vdd处的电源电压之和的大小。因此所有的存储单元271-274可被同时编程。
在编程步骤期间，使晶体管31和32的栅极处的电压基本等于0伏以保护晶体管32免受相对高的编程电压。晶体管29的栅极处的电压是0伏并通过将作为保护信号的电源线Vdd上的电压施加到晶体管33的栅极上来将输出30基本拉向0伏，以便确保晶体管29是不导通的，并由此保护连接到输出30的任何电路免受相对高的编程电压。
图13所示的存储器在存储器的编程期间仅需要单一的全局高电压编程信号。不需要大的晶体管或其它器件用于作为与已知类型的存储器相关联的相对大的编程电流的源和/或宿。此外，所有的选择逻辑电路在编程和读取期间在电源线Vdd上的额定电源电压下工作。因此，在这一逻辑电路中没有必要提供能够承受相对高的编程电压的有源器件，且不需要特殊的措施来保护低压器件。
图17所示的存储单元与图12所示的存储单元的不同之处在于晶体管24a和24b是相同的传导类型(在该情况下是P型)且其栅极被连接成接收独立的控制信号。晶体管(第二开关器件)24a的栅极连接到程序数据线PC1，而晶体管(第一开关器件)24b的栅极连接到程序模式行选择线PR1。输入25连接到在编程期间接收恒定的限定电压的行选择线R1，而晶体管4的编程状态由线PC1和PR1两者上的电压电平确定。为了在编程模式期间使晶体管4烧断或永久开路，诸如电源线Vdd上的电压之类的高电压需要存在于线PC1和PR1两者上，使得晶体管24a和24b都是开路，以允许晶体管4的栅极G隔离或浮置。
图18示出图17所示的类型的存储单元的“二维”阵列。示出了包括两行和n列的阵列，但可提供任何期望数量的行。读出电路26包括图13所示的类型的用于阵列或矩阵的每一列的电路。存储单元的每一列中的晶体管24a的栅极连接到公共程序数据线PCi，而每一行中的晶体管24b的栅极连接到公共行选择线PRi。
在图18所示的存储器的读取期间，所有的行选择线PR1、PR2和所有的程序数据线PC1-PCn连接到0伏，使得所有的晶体管是导通的，并因此存储单元的所有的开关是闭合的。读模式选择线R1、R2用于读取时每次选择一行，这可以在如上所述的动态模式或者静态模式中执行。存储单元的每一列以及读出电路26中的相关联电路如上文对于图13所示的存储器所述地工作。因此，n位数据在读取步骤期间从当前选中的行同时或“并行”读出。
在编程期间，行选择线R1、R2被设置成电源线Vdd的电压，而线PR1、PR2和PC1-PCn用于选择存储单元的编程状态。这一编程模式的时序示于图19的波形图中。
行通过将对应的行选择线的电压从0伏改变到电源线Vdd上的电压来顺序地选中用于编程。提供给程序信号线PC1-PCn的电压电平根据将被存储的数据位的值来选择。如果要求存储单元的晶体管永久开路，则将诸如电源线Vdd上的电压之类的高电压施加到对应的程序信号线，而程序信号线上的低电压允许存储单元晶体管保持完整。以施加到线PR1、PR2和PC1-PCn的适当电压，将编程电压Vpp经由晶体管M1-Mn提供给电路节点281-28n，使得所选行的存储单元被同时编程。在这种情况下，编程电压Vpp的大小必须等于或大于电源线Vdd上的电源电压和击穿电压Vp之和减去晶体管281-28n中的每一个两端的电压降。
在编程操作期间，读出电路26的晶体管如上文对于图13的存储器所述地工作。晶体管M1-Mn被示为N型晶体管，且其栅极被连接成接收0伏。这些晶体管提供隔离，使得电路节点281-28n在存储器的读操作期间彼此有效地隔离。要求这些晶体管足够大以作为单个存储单元的编程电流的宿。然而，存储阵列或矩阵的每一列仅需要一个这种晶体管，使得与先前已知的存储装置相比可获得面积显著的降低。
图20示出包括2行和n列存储单元的阵列的存储器，尽管可提供任何期望数量的行。存储单元的列连接到公共节点281-28n，公共节点281-28n连接到与图18所示的相同类型的读出电路26。同样，隔离晶体管M1-Mn将节点281-28n分别连接到用于提供编程电压Vpp的装置。
图20的存储器与18的存储器的不同之处在于省略了晶体管24a和24b，使得每一个存储单元仅包括相应的晶体管4。编程期间列、行以及数据选择和控制在存储单元的外部执行，使得存储单元的每一行的晶体管的栅极连接到公共电子开关241-242，而每一列的晶体管的漏极连接到公共(P型)晶体管351-35n。
图20的存储器可如上文所述动态或静态地读取，并以与图18所示的存储器的读操作相似的方式逐行读取。在任一种情况下，程序数据和列选择线PC1-PCn以及程序模式行选择线PR1和PR2被连接成接收0电平电压，使得晶体管351-35n被导通，而开关241-242闭合。顺序地选择读模式行选择线R1和R2，且并行地每次一行地读取存储器的内容。
在存储器的编程期间，行选择线R1和R2被连接成接收诸如电源线Vdd上的电压之类的限定电压。行被顺序地编程，且选中行的开关241或242打开，而未选中行或每一未选中行的开关闭合。将被存储的数据被施加到控制线PC1-PCn，使得将要永久开路的存储单元的晶体管351-35n中的每一个被导通，而其余的晶体管被断开。使编程电压Vpp等于或大于电源线Vdd上的电压和晶体管的击穿电压Vp之和减去晶体管M1-Mn中的每一个两端的电压降。当选中行已被编程时，晶体管351-35n被断开，且对将要编程的下一行执行编程过程。
正如图18所示的存储器的情况，晶体管M1-Mn应足够大以作为用于每一列的编程电流的宿，该编程电流等于单一存储单元的编程电流，因为存储器每次对一行编程。类似地，晶体管351-35n应足够大以能够作为编程电流的源。然而，存储单元中的每一个占据较小的面积，因为将电子开关从存储单元中移除并公共地为每一行提供。因此，对于相当大的存储单元阵列或矩阵，存储器占据相当小的面积。
电子开关241-242可以用任何适当的方式来实施。例如，开关中的每一个可被实施为如图11所示的晶体管或如图12所示的传输门。
图21示出在编程工作模式期间线PC1-PCn、PR1和PR2上的波形的时序。
图22所示的存储器与图20所示的存储器的不同之处在于存储单元的列在单个节点28处连接在一起并连接到如图13所示的读出电路26的单个电路部分的输入。因此存储单元必须每次读取一个以提供串行数据输出。然而，不再需要相对大的隔离晶体管M1-Mn，使得与图20所示的存储器相比可减小存储器的面积。
存储单元的读取可如上文所述地动态或静态地执行。同样，读取可以按如图23和24中的波形图所示的两种不同的顺序来执行。在图23所示的模式中，逐行地读取存储单元。开关241-242在所有的读操作期间是闭合的，且施加到线R1和R2的信号每次一行地选择存储单元。在选中每一行的同时，通过将晶体管351-35n每次一个地导通并静态或动态地读取所选的存储单元的状态来每次选择一列。
图24示出另一种模式，其中每次选择一列，且每一列中的存储单元顺序地每次一个地读取。在该情况下，选中列的晶体管351-35n被导通，而其它晶体管被断开且在每次一行地选择行的同时读取所选存储单元的状态。对每列顺序地重复该操作以读取整个存储器。
图22所示的存储器的编程可以用与对图20的存储器所述的相同的方式来执行。因此存储器被每次一行地编程。
由此描述了本发明，应该明白它可以用很多种方式来改变。这些变体不应被看作是本发明的精神和范围的背离，且正如本领域的技术人员清楚的，所有这些修改都应包含在所附权利要求书的范围内。

Claims (20)

1.一种可编程只读存储器，包括：至少一个存储单元，所述至少一个存储单元中的每一个包括具有主传导路径和控制电极的晶体管；至少一个第一电子开关，用于在编程步骤期间选择性地充分隔离所述至少一个存储单元的控制电极；以及用于在编程步骤期间在所述至少一个存储单元的主传导路径的两端施加电压的装置，所述电压足以在所述控制电极被充分隔离时熔断所述主传导路径，且不足以在所述控制电极未被充分隔离时熔断所述主传导路径。
2.如权利要求1所述的存储器，其特征在于，所述晶体管包括金属氧化物硅晶体管。
3.如权利要求1所述的存储器，其特征在于，所述晶体管包括场效应晶体管，其栅极构成所述控制电极，且其源-漏沟道包括所述主传导路径。
4.如权利要求1所述的存储器，其特征在于，所述晶体管包括薄膜晶体管。
5.如权利要求1所述的存储器，其特征在于，所述至少一个存储单元包括存储单元阵列。
6.如权利要求5所述的存储器，其特征在于，所述至少一个第一电子开关包括多个第一电子开关，其中的每一个与所述存储单元中相应的一个相关联。
7.如权利要求5所述的存储器，其特征在于，所述存储单元被排列为至少一组，所述至少一组中的每一组与所述至少一个第一电子开关中相应的一个相关联。
8.如权利要求5所述的存储器，其特征在于，所述存储单元被排列为多个组，其中的每一组具有各自的读出电路。
9.如权利要求8所述的存储器，其特征在于，所述每一组的主传导路径并联连接到各自的读出电路。
10.如权利要求9所述的存储器，其特征在于，所述装置被安排成将所述电压同时施加到所述每一组的所有的所述主传导路径上。
11.如权利要求5所述的存储器，其特征在于，所述存储单元连接到一公共读出电路。
12.如权利要求11所述的存储器，其特征在于，所述主传导路径并联连接到所述公共读出电路。
13.如权利要求12所述的存储器，其特征在于，所述装置被安排成将所述电压同时施加到所有的所述主传导路径上。
14.如权利要求8或11所述的存储器，其特征在于，所述读出电路包括预充电晶体管。
15.如权利要求14所述的存储器，其特征在于，所述读出电路包括连接在所述电路输入和所述预充电晶体管之间的偏压晶体管。
16.如权利要求8或11所述的存储器，其特征在于，所述读出电路包括在所述电路输入和输出之间的第二电子开关。
17.如权利要求8或11所述的存储器，其特征在于，所述读出电路包括被安排成在编程步骤期间将所述电路输出连接到一公共线的第三电子开关。
18.如权利要求1所述的存储器，其特征在于，所述至少一个第一电子开关中的每一个包括晶体管。
19.如权利要求1所述的存储器，其特征在于，所述至少一个第一电子开关中的每一个包括传输门。
20.如权利要求5所述的存储器，其特征在于，每一个所述第一电子开关包括被安排成由单元选择信号控制的第一开关器件以及与所述第一开关器件并联连接并安排成在所述编程步骤期间由单元编程信号控制的第二开关器件。
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