CN101067972B - 一种存储器检错纠错编码电路及利用其读写数据的方法 - Google Patents
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Abstract
本发明为一种存储器检错和纠错编码电路及利用其读写数据的方法，其以G矩阵为逻辑核心，提出的从存储器读取数据的检错和纠错方法，其包含：解码过程和纠错过程；同时提出利用上述检错和纠错方法实现的写入数据的方法，其除了包括：解码过程和纠错过程外，还包括一编码过程；最后提出一存储器检错纠错和编码电路，用以实现上述两种方法，其包括：一解码器、一纠错电路、一编码器、一接口电路以及相应的数据传输线路；从而实现简化底层电路的布局布线，加快电路的运行速度、简化编码电路、提高编码率的目的。
Description
技术领域
本发明涉及的是一种存储器件中ECC的实现方法，特别涉及的是从存储器中读数据检错和纠错的方法，以及利用上述方法实现的写入存储器数据的处理方法，最后是实现上述两种方法所对应的电路结构。
背景技术
随着集成电路的发展，存储单元将占据绝大部分的芯片面积。存储性能对芯片的性能影响很大，因此需要保证存储数据百分之百的正确率。但是任何存储器都面临可靠性及成品率的挑战，比如信噪比随着集成密度的增加而减小；宇宙射线对存储单元造成的软错误；工艺的偏差和材料的缺陷导致存储器成品率降低等等。因此需要一种有效的方法解决这些问题。
ECC(Error Checking and Correcting)是错误检查和纠正的含义。当存储单元发生一个数据错误，ECC电路就会发现并定位这个错误，然后进行相应的纠错。其不仅简单的用来纠正由射线引起的软失效和制造过程中产生的硬错误，也用来纠正其它形式的错误。比如：环境恶化(电压波动，温度升高)引起数据错误；工艺扰动引起参数变化，导致读写失败；其它一些随机错误等。
现有的ECC方法大多数不对G矩阵做优化，不对冗余数据作简化处理，当工艺尺寸越来越小时，这种不经过上层预处理的ECC电路产生的“副作用”就突显出来——电路复杂庞大，连线占用面积太大；冗余比特占用过多的存储器容量，从而导致电路延时大，影响速度。
芯片的集成度越来越高，存储器模块的面积越来越大，ECC面临着如何提高编码率使得校验位少占用存储器容量、器件尺寸达到深亚微米时如何简化外围逻辑电路、加快电路速度等挑战。
为解决上述存在的缺陷，本发明的创作人员经过长期的研究和试验终于获得的本发明所公开的技术方案。
发明内容
本发明的目的在于，提供一种存储器检错纠错编码电路及利用其读写数据的方法，从而实现简化底层电路的布局布线，加快电路的运行速度、编码电路简化程度明显、编码率大大提高。
为实现上述目的，本发明采用的技术方案在于，首先提供一种从存储器读数据的错误检查和纠错方法，其包括的步骤为：
步骤a1：解码过程，其中所述的解码过程包括的步骤为：
步骤a11：从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对应，校验位的位数与单位矩阵的列数相对应，其中G矩阵分为上下两部分，其中一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同，伴随式为每一数据位和校验位在H矩阵中具有相关性的数据进行异或的值；
步骤a12：取出的数据位和校验位根据G矩阵相关性特征，通过地址信息的控制，从每四列中取出需要纠错的1位数据，将该数据和校验位以及所述伴随式一起进入到纠错过程；
步骤a2：纠错过程，其包括的步骤为：
步骤a21：根据伴随式找出从存储器中读出的数据位中抽取的数据和校验位中的出错位，并纠正该出错位的逻辑值，获得正确的校验位和数据位；
步骤a22：输出正确数据位及校验位；
其次提供一种向存储器写入数据的方法，其利用了上述从存储器读数据的错误检查和纠错方法实现的，其包括的步骤为：
步骤b1：解码过程，其中所述的解码过程包括的步骤为：
步骤b11：从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对应，校验位的位数与单位矩阵的位数相对应，其中G矩阵分为上下两部分，其中一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同；
步骤b12：取出的数据位和校验位送给接口电路，通过地址信息的控制，从每四位数据中取出相应的1位数据，将该数据和校验位一起进入到纠错过程；
步骤b2：纠错过程，其包括的步骤为：
步骤b21：根据伴随式找出从存储器中读出的数据位中抽取的数据和校验位中的出错位，并纠正该出错位的值，获得校正后的校验位和数据位；
步骤b22：输出校正后的校验位和数据位；
步骤b3：编码过程，其中所述的解码过程包括的步骤为：
步骤b31：用输入的数据和上述步骤b22输出校正后的数据位进行异或，得到新的数据的逻辑值；再根据G矩阵中相关性特征，通过地址信息的控制把具有相关性的数据的逻辑值与原校验位异或，产生新校验位，输出送给存储器；
步骤b32：根据地址信息，将原从存储器中读取的数据位相应位替换成输入的数据位，产生新的数据存入存储器中；
最后提供了一种存储器错误检查和纠错编码电路，其包括：
一解码器，其与存储器相连接将数据矩阵和校验位的单位矩阵中具有相关性的数据和校验位挑选出来，再将它们进行异或，得到伴随式；
一纠错电路，根据伴随式对从存储器中取出数据的错误位定位，并翻转其逻辑值，获得纠错后正确的数据；
一编码器，其与所述的存储器相连以及纠错电路相连接，把输入的数据和从存储器中取出并经过纠错的数据进行异或，得到新的数据的逻辑值；再根据所述G矩阵中相关性特征，通过地址信息的控制把具有相关性的数据的逻辑值与原校验位异或，产生新校验位，输出送给存储器；
一接口电路，其与所述的存储器相连以及纠错电路相连接，具有复数个多路选择器，获得在存储器中存储的数据位，并按确定位数根据地址信息提取确定位数数据给纠错电路，同时获得在存储器件中取出的校验位并传给纠错电路；还包括复数个传输门以及根据地址信息选择原确定位数中的一位被输入数据替换，并存入存储器；
较佳的，所述的解码器包括：由异或门组成的异或逻辑树以及异或对比电路，经过异或逻辑树生成的结果和相关联的校验位分别输入至异或对比电路进行异或，从异或对比电路输出所述伴随式。
较佳的，所述的纠错电路其包括一多路选择器、复数个拼接电路，以及与所述的拼接电路等量的纠错模块，所述的多路选择器的输出端分别与复数个拼接电路相连，所述的每一个拼接电路分别与一纠错模块相连；
较佳的，所述的编码器其包括复数个异或逻辑电路以及复数个选择控制电路，其中一异或逻辑电路的输出端分别与每一个选择控制电路相连，所述的选择控制电路分别与一1位异或逻辑电路相连；
较佳的，所述的接口电路中抽取纠错数据位的抽取电路包括复数个多路选择器，每一个多路选择器的输入端分别获取取出的数据位以及地址位信号，输出的是抽取的数据；
较佳的，所述的接口电路中替换输入数据位的放回电路包括复数个传输电路，每一个传输电路分别获取取出的数据位、输入的数据位以及地址位信号，输出为经替换的新数据；
较佳的，所述的选择控制电路为两类，至少两组第一种所述的选择控制电路是由一异或逻辑电路与一多路选择器连接而成，所述的多路选择器与一地址信号选择电路相连；另一种所述的选择控制电路是由一异或逻辑电路和一与门逻辑电路连接而成。
附图说明
图1为本发明从存储器读数据的错误检查和纠错方法的步骤流程图；
图2为本发明以4输入数据为例的H矩阵的结构示意图；
图3为本发明向存储器写入数据的方法的步骤流程图；
图4为本发明存储器错误检查纠错编码电路的结构示意图；
图5为本发明存储器错误检查纠错编码电路中解码电路结构示意图；
图6为本发明存储器错误检查纠错编码电路中纠错电路结构示意图；
图7为本发明存储器错误检查纠错编码电路中编码器结构示意图；
图8A、图8B为本发明第一种选择控制电路的结构示意图；
图9A至9C为本发明第二种选择控制电路的结构示意图；
图10为本发明接口电路中提取纠错数据位的功能结构示意图；
图11为本发明接口电路中替换输入数据位的功能结构示意图。
具体实施方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。
本发明的具体实施方式具体公开的方法以及电路结构，所对应的校验的存储数据位数为4位；
请参阅图1所示，其为本发明从存储器读数据的错误检查和纠错方法的步骤流程图其包括的步骤为：
步骤a1：解码过程，其中所述的解码过程包括的步骤为：
步骤a11：从存储单元中取出数据位和校验位，根据H矩阵算出伴随式；
步骤a12：取出的数据位和校验位根据G矩阵相关性特征，通过地址信息的控制，从每四列中取出需要纠错的1位数据，将该数据和校验位以及所述伴随式一起送入到纠错过程；
步骤a2：纠错过程，其包括的步骤为：
步骤a21：根据伴随式找出从存储器中读出的数据位中抽取的数据和校验位中的出错位，并纠正该出错位的逻辑值，获得正确的校验位和数据位；
步骤a22：输出正确数据位及校验位；
其中，所述的H矩阵为G矩阵和单位矩阵组成，请参阅图2所示，其为本发明以4输入数据为例的H矩阵的结构示意图，所述H矩阵的特点在于：d15～d0为16位数据位，c4～c0为5位校验位。G矩阵分为上下两部分，上半部分特点：隔四位重复一列的相关性特征，相邻位相关性特征不一样；下半部分特点：每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同；伴随式为每一数据位和校验位在H矩阵中具有相关性的数据进行异或的值，即公式为：Syndrome＝d1^d2^......^d15^c0^c1^......^c4；这样上述步骤从存储单元中取出数据位和校验位共(16+5)位，而纠错过程得到的正确的校验位和数据位分别是5和4位；G矩阵中表示相关性的“1”的规律决定了底层电路的面积、延时、布局布线等，尤其当存储器输入输出数据位较多的时候，上层思想的设计比底层硬件的设计对电路产生的优化程度要大的多。
请参阅图3所示，其本发明向存储器写入数据的方法的步骤流程图；事实上其除了包括了上述读取数据的检查纠错的过程，还加入编码过程，其包括的完整步骤为：
步骤b1：解码过程，其中所述的解码过程包括的步骤为：
步骤b11：从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对应，校验位的位数与单位矩阵的位数相对应，其中G矩阵分为上下两部分，其中一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同；
步骤b12：取出的数据位和校验位送给接口电路，通过地址信息的控制，从每四位数据中取出相应的1位数据，将该数据和校验位一起送入到纠错过程；
步骤b2：纠错过程，其包括的步骤为：
步骤b21：根据伴随式找出从存储器中读出的数据位中抽取的数据和校验位中的出错位，并纠正该出错位的值，获得校正后的校验位和数据位；
步骤b22：输出校正后的校验位和数据位；
步骤b3：编码过程，其中包括的步骤为：
步骤b31：用输入的数据和上述步骤b22输出校正后的数据位进行异或，得到新的数据的逻辑值；再根据G矩阵中相关性特征，通过地址信息的控制把具有相关性的数据的逻辑值与原校验位异或，产生新校验位，输出送给存储器；
步骤b32：根据地址信息，将原从存储器中读取的数据相应位替换成输入的数据，产生新的数据存入存储器中；
为实现上述两种方法，本发明创作者提供了一种存储器错误检查和纠错编码电路，请参阅图4所示，其包括：一解码器1、一纠错电路2、一编码器3、一接口电路4以及相应的数据传输线路；其中，所述的解码器1与存储器相连接，将数据矩阵和校验位的单位矩阵中具有相关性的数据和校验位挑选出来，再将它们进行异或，得到伴随式；
所述的纠错电路2根据伴随式对从存储器中取出数据的错误位定位，并翻转其逻辑值，获得纠错后正确的数据；
所述的编码器3与所述的存储器相连以及纠错电路2相连接，把输入的数据和从存储器中取出并经过纠错的数据进行异或，得到新的数据的逻辑值；再根据所述G矩阵中相关性特征，通过地址信息的控制把具有相关性的数据的逻辑值与原校验位异或，产生新校验位，输出送给存储器；
所述的接口电路4与所述的存储器相连以及纠错电路2相连接，具有四个多路选择器，获得在存储器中存储的数据位，并按确定位数根据地址信息提取确定位数的数据给纠错电路2，同时获得在存储器件中取出的校验位并传给纠错电路2；还包括四个传输门以及根据地址信息选择原确定位数中的一位被输入数据替换，并存入存储器；
请参阅图5所示，其为本发明解码电路结构示意图，其是由异或门组成的异或逻辑树12以及异或对比电路11，经过异或逻辑树12生成的结果和相关联的校验位分别输入至异或对比电路11进行异或，从异或对比电路11输出所述伴随式；实现的过程为数据矩阵和校验位的单位矩阵把具有相关性的数据和校验位挑选出来，再将它们进行异或，得到伴随式。
请参阅图6所示，其为本发明纠错电路结构示意图，其包括一多路选择器21、四个拼接电路221、222、223、224，以及与所述的拼接电路等量的纠错模块231、232、233、234，所述的多路选择器21的输出端分别与四个拼接电路221、222、223、224相连，所述的每一个拼接电路分别与一纠错模块相连；其是根据G矩阵的设计规律，这样纠错电路2可以得到简化分为伴随式上半部分电路和下半部分电路，从而对4位从存储器中取出的数据进行纠错，纠错模块231、232、233、234根据伴随式定位的错误数据位翻转其逻辑值。
请参阅图7所示，其为编码电路的结构示意图，其包括六个异或逻辑电路31以及五个选择控制电路32，其中一异或逻辑电路310的输出端分别与每一个选择控制电路32相连，所述的选择控制电路321、322、323、324、325分别与一1位异或逻辑电路311、312、313、314、315相连；通过对编码电路3的合理设计，抽取数据提高可靠性的方法不会影响到整体电路的速度，其适合多比特数据的存取，而且数据位数越多越体现优势——编码电路简化程度越明显、编码率大大提高。其工作过程如下：
首先，把输入的4位数据和纠正好的4位数据每位进行异或得到新的4位数据的逻辑值，发生变化的数据位肯定为逻辑值1；
其次，这些结果哪些用来和校正后的校验位进行异或以得到新的校验位，取决于G矩阵中对应的相关性特征，并通过地址控制来实现。具备相关性的新数据和原校验位异或得到适应输入4位数据的新5位校验位，原理是：发生变化的数据位经过第一步骤变成了逻辑值1，如果在该行内它相关，则进入和原校验位的异或，从而决定新的校验位的逻辑值。结合图2，选择控制电路根据G矩阵第一行中对应已经抽取的数据，通过地址信息的控制把具有相关性的数据取出来；例如Addr[1:0]＝11，则地址选择控制电路0把四组中对应G矩阵中有“1”的第一位取出，输送给异或门和校正后的C0进行异或，得到新的C0。
参阅图8A至图9C，其分别为编码器中五个选择控制电路中的两种不同结构电路示意图，它们都是根据图2的G矩阵的相关性来设计，完成对应C0至C5的相关性数据的异或。其中图8A和图8B分别为第一种所述的选择控制电路，其是由一异或逻辑电路与一多路选择器连接而成，所述的多路选择器与一地址信号选择电路相连；图8A对应的第一种类型的选择控制电路321，其经过异或逻辑电路3211完成对应C0的相关性数据的异或；Addr[1]表示数据的位置如果是第一位或者第二位，数据之间相关；则数据的异或结果通过多路选择器3212送出；图8B对应另一个第一种类型的选择控制电路322，其通过异或逻辑电路3221完成对应C1的相关性数据的异或；Addr[0]表示数据的位置如果是第一位或者第三位，数据之间相关；则数据的异或结果通过多路选择器3222送出。
请参阅图9A至图9C所示，其为第二种所述的选择控制电路的结构示意图，其是由一异或逻辑电路和一与门逻辑电路连接而成；图9A对应的选择控制电路323完成对应C2的相关性数据的异或，根据图2所示的C2的对应的数据相关性是固定的，不需要地址选择，用与门逻辑电路3231将不相关的数据屏蔽掉，其余相关数据通过异或逻辑电路3232进行异或，结果直接送出；图9B对应的选择控制电路324完成对应C3的相关性数据的异或，根据图2所示的C3的对应的数据相关性是固定的，不需要地址选择，用与门逻辑电路3241将不相关的数据屏蔽掉，其余相关数据通过异或逻辑电路3242进行异或，结果直接送出；图9C对应的选择控制电路325完成对应C4的相关性数据的异或，根据图2所示的C4的对应的数据相关性是固定的，不需要地址选择，用与门逻辑电路3251将不相关的数据屏蔽掉，同样其余相关数据通过异或逻辑电路3252进行异或，结果直接送出。
本发明采用抽取数据位的设计主要为了在提高纠错几率的同时提高编码率并且提高编码电路速度，由于ECC只能纠出1位错误，为了防止器件受损程度大导致相邻的几位都发生错误的情况，本发明采用这种“抽取”存储器中原有的数据进行纠错，则上述情况下两个抽取的数据同时发生错误的几率非常小，所以纠正1位错误就能极大地提高存储数据的可靠性。请参阅图10所示，其为本发明接口电路中提取纠错数据位的功能结构示意图，其包括四个4选1多路选择器41，每一个多路选择器411、412、413、414的输入端分别获取取出的数据位以及地址位信号，输出的是抽取的数据；针对于本实施例其完成从每四个数据中根据地址信息选择相应的1位数据，作为被替换数据/输出的校正数据，这4位抽取的数据以及5位校验位将送至纠错电路2进行校正。
请参阅图11所示，其为本发明接口电路中替换输入数据位的功能结构示意图，其包括四个传输电路42，每一个传输电路421、422、423、424分别获取取出的数据位、输入的数据位以及地址位信号，输出为经替换的新数据；针对于本实施例其根据地址信息选择原四位数据中的1位替换成输入数据位；其余位仍保持原数据，这就完成了数据“插入”，输出数据作为新的16位数据写入存储器中。
综上所述，本发明的三大特点：
1对多数据编码，能够提高码率，降低ECC技术对芯片面积增大的比率，减少成本；
2增大码率带来的问题就是造成了编码和纠错电路的庞大，为了解决此问题，本发明另一创新所在就是简化了编码电路，即不进行全部数据的编码，只利用插入数据和校验位完成；
3简化了纠错电路，每次对存储单元的读写操作过程，只需对多数据中所选中的那个数据进行纠错即可，因为编码电路用到校验位，我们还需将多数据对应的校验位进行纠错，以保证编码电路中用到的校验位是正确的数据。
以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。
Claims (9)
1.一种从存储器读数据的错误检查和纠错方法，其特征在于，其包括的步骤为：
步骤a1：解码过程，其中所述的解码过程包括的步骤为：
步骤a11：从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对应，校验位的位数与单位矩阵的列数相对应，其中G矩阵分为上下两部分，其中一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同，伴随式为每一数据位和校验位在H矩阵中具有相关性的数据进行异或的值；
步骤a12：取出的数据位和校验位根据G矩阵相关性特征，通过地址信息的控制，从每四列中取出需要纠错的1位数据，将该数据和校验位以及所述伴随式一起进入到纠错过程；
步骤a2：纠错过程，其包括的步骤为：
步骤a21：根据伴随式找出从存储器中读出的从数据位中抽取的数据和校验位中的出错位，并纠错该出错位的逻辑值，获得正确的校验位和数据位；
步骤a22：输出正确数据位及校验位。
2.一种向存储器写入数据的方法，其特征在于，其包括的步骤为：
步骤b1：解码过程，其中所述的解码过程包括的步骤为：
步骤b11：从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对应，校验位的位数与单位矩阵的位数相对应，其中G矩阵分为上下两部分，其中一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同；
步骤b12：取出的数据位和校验位送给接口电路，通过地址信息的控制，从每四位数据中取出相应的1位数据，将该数据和校验位一起进入到纠错过程；
步骤b2：纠错过程，其包括的步骤为：
步骤b21：根据伴随式找出从存储器中读出的数据位中抽取的数据和校验位中的出错位，并纠错该出错位的值，获得校正后的校验位和数据位；
步骤b22：输出校正后的校验位和数据位；
步骤b3：编码过程，其中包括的步骤为：
步骤b31：用输入的数据和上述步骤b22输出校正后的数据位进行异或，得到新的数据的逻辑值；再根据G矩阵中相关性特征，通过地址信息的控制把具有相关性的数据的逻辑值与原校验位异或，产生新校验位，输出送给存储器；
步骤b32：根据地址信息，将原从存储器中读取的数据位相应位替换成输入的数据位，产生新的数据存入存储器中。
3.一种存储器错误检查和纠错编码电路，其特征在于，其包括：
一解码器，其与存储器相连接将数据矩阵和校验位的单位矩阵中具有相关性的数据和校验位挑选出来，再将它们进行异或，得到伴随式；
一纠错电路，根据伴随式对从存储器中取出数据的错误位定位，并翻转其逻辑值，获得纠错后正确的数据；
一编码器，其与所述的存储器相连以及纠错电路相连接，把输入的数据和从存储器中取出并经过纠错的数据进行异或，得到新的数据的逻辑值；再根据所述G矩阵中相关性特征，通过地址信息的控制把具有相关性的数据的逻辑值与原校验位异或，产生新校验位，输出送给存储器；
一接口电路，其与所述的存储器相连以及纠错电路相连接，具有复数个多路选择器，获得在存储器中存储的数据位，并按确定位数根据地址信息提取确定位数数据给纠错电路，同时获得在存储器件中取出的校验位并传给纠错电路；还包括复数个传输门以及根据地址信息选择原确定位数中的一位被输入数据替换，并存入存储器。
4.根据权利要求3所述的存储器错误检查和纠错编码电路，其特征在于，所述的解码器包括：由异或门组成的异或逻辑树以及异或对比电路，经过异或逻辑树生成的结果和相关联的校验位分别输入至异或对比电路进行异或，从异或对比电路输出所述伴随式。
5.根据权利要求3所述的存储器错误检查和纠错编码电路，其特征在于，所述的纠错电路其包括一多路选择器、复数个拼接电路，以及与所述的拼接电路等量的纠错模块，所述的多路选择器的输出端分别与复数个拼接电路相连，所述的每一个拼接电路分别与一纠错模块相连。
6.根据权利要求3所述的存储器错误检查和纠错编码电路，其特征在于，所述的编码器其包括复数个异或逻辑电路以及复数个选择控制电路，其中一异或逻辑电路的输出端分别与每一个选择控制电路相连，所述的选择控制电路分别与一1位异或逻辑电路相连。
7.根据权利要求3所述的存储器错误检查和纠错编码电路，其特征在于，所述的接口电路中抽取纠错数据位的抽取电路包括复数个多路选择器，每一个多路选择器的输入端分别获取取出的数据位以及地址位信号，输出的是抽取的数据。
8.根据权利要求3所述的存储器错误检查和纠错编码电路，其特征在于，所述的接口电路中替换输入数据位的放回电路包括复数个传输电路，每一个传输电路分别获取取出的数据位、输入的数据位以及地址位信号，输出为经替换的新数据。
9.根据权利要求6所述的存储器错误检查和纠错编码电路，其特征在于，所述的选择控制电路为两类，其中，第一类所述的选择控制电路至少有两组，其是由一异或逻辑电路与一多路选择器连接而成，所述的多路选择器与一地址信号选择电路相连；
另一类所述的选择控制电路是由一异或逻辑电路和一与门逻辑电路连接而成。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108540138A (zh) * | 2018-04-16 | 2018-09-14 | 中国科学院微电子研究所 | 一种csraa编码电路及编码器 |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7826277B2 (en) * | 2008-03-10 | 2010-11-02 | Hynix Semiconductor Inc. | Non-volatile memory device and method of operating the same |
| US8418021B2 (en) * | 2009-03-27 | 2013-04-09 | Mediatek Inc. | Storage controller with encoding/decoding circuit programmable to support different ECC requirements and related method thereof |
| CN101794623B (zh) * | 2009-06-01 | 2013-11-06 | 深圳市朗科科技股份有限公司 | 存储设备的纠错装置及方法 |
| CN101930799B (zh) * | 2009-06-23 | 2013-05-29 | 北京兆易创新科技股份有限公司 | 具有检错/纠错电路的非挥发存储器及其读写数据的方法 |
| CN103456355A (zh) * | 2012-05-31 | 2013-12-18 | 上海华虹集成电路有限责任公司 | Eeprom接口电路 |
| US9324398B2 (en) | 2013-02-04 | 2016-04-26 | Micron Technology, Inc. | Apparatuses and methods for targeted refreshing of memory |
| US9047978B2 (en) | 2013-08-26 | 2015-06-02 | Micron Technology, Inc. | Apparatuses and methods for selective row refreshes |
| JP2015219938A (ja) | 2014-05-21 | 2015-12-07 | マイクロン テクノロジー， インク． | 半導体装置 |
| CN106328209B (zh) * | 2015-06-30 | 2020-01-21 | 中国科学院电子学研究所 | 存储器单粒子多位翻转容错方法及电路 |
| CN106407037B (zh) * | 2015-07-27 | 2019-04-02 | 中国科学院电子学研究所 | 一种双端口存储器字线控制电路 |
| JP2017182854A (ja) | 2016-03-31 | 2017-10-05 | マイクロン テクノロジー， インク． | 半導体装置 |
| CN108242973B (zh) * | 2016-12-26 | 2020-10-27 | 北京邮电大学 | 一种数据纠错方法及装置 |
| US10490251B2 (en) | 2017-01-30 | 2019-11-26 | Micron Technology, Inc. | Apparatuses and methods for distributing row hammer refresh events across a memory device |
| CN107192929B (zh) * | 2017-06-21 | 2023-11-03 | 贵州电网有限责任公司电力科学研究院 | 用于特高频监测系统校验的gis局放信号源系统及使用方法 |
| CN107301881B (zh) * | 2017-06-30 | 2020-06-09 | 哈尔滨工业大学 | 一种基于4位相邻和3位突发纠错码的sram存储器抗辐射加固方法及存储器系统 |
| CN107454072B (zh) * | 2017-07-28 | 2020-04-17 | 中国人民解放军信息工程大学 | 一种多路数据内容的对比方法及装置 |
| CN107993687B (zh) * | 2018-01-12 | 2023-08-11 | 成都信息工程大学 | 一种存储器电路 |
| US10580475B2 (en) | 2018-01-22 | 2020-03-03 | Micron Technology, Inc. | Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device |
| CN112106138B (zh) | 2018-05-24 | 2024-02-27 | 美光科技公司 | 用于行锤击刷新采样的纯时间自适应采样的设备和方法 |
| US11152050B2 (en) | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
| US10685696B2 (en) | 2018-10-31 | 2020-06-16 | Micron Technology, Inc. | Apparatuses and methods for access based refresh timing |
| WO2020117686A1 (en) | 2018-12-03 | 2020-06-11 | Micron Technology, Inc. | Semiconductor device performing row hammer refresh operation |
| CN111354393B (zh) | 2018-12-21 | 2023-10-20 | 美光科技公司 | 用于目标刷新操作的时序交错的设备和方法 |
| US10957377B2 (en) | 2018-12-26 | 2021-03-23 | Micron Technology, Inc. | Apparatuses and methods for distributed targeted refresh operations |
| US10770127B2 (en) | 2019-02-06 | 2020-09-08 | Micron Technology, Inc. | Apparatuses and methods for managing row access counts |
| US11043254B2 (en) | 2019-03-19 | 2021-06-22 | Micron Technology, Inc. | Semiconductor device having cam that stores address signals |
| US11227649B2 (en) | 2019-04-04 | 2022-01-18 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of targeted refresh operations |
| US11264096B2 (en) | 2019-05-14 | 2022-03-01 | Micron Technology, Inc. | Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits |
| US11158364B2 (en) | 2019-05-31 | 2021-10-26 | Micron Technology, Inc. | Apparatuses and methods for tracking victim rows |
| US11069393B2 (en) | 2019-06-04 | 2021-07-20 | Micron Technology, Inc. | Apparatuses and methods for controlling steal rates |
| US11158373B2 (en) | 2019-06-11 | 2021-10-26 | Micron Technology, Inc. | Apparatuses, systems, and methods for determining extremum numerical values |
| US11139015B2 (en) | 2019-07-01 | 2021-10-05 | Micron Technology, Inc. | Apparatuses and methods for monitoring word line accesses |
| US10832792B1 (en) | 2019-07-01 | 2020-11-10 | Micron Technology, Inc. | Apparatuses and methods for adjusting victim data |
| US11386946B2 (en) | 2019-07-16 | 2022-07-12 | Micron Technology, Inc. | Apparatuses and methods for tracking row accesses |
| US10943636B1 (en) | 2019-08-20 | 2021-03-09 | Micron Technology, Inc. | Apparatuses and methods for analog row access tracking |
| US10964378B2 (en) | 2019-08-22 | 2021-03-30 | Micron Technology, Inc. | Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation |
| US11302374B2 (en) | 2019-08-23 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic refresh allocation |
| US11200942B2 (en) | 2019-08-23 | 2021-12-14 | Micron Technology, Inc. | Apparatuses and methods for lossy row access counting |
| US11302377B2 (en) | 2019-10-16 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic targeted refresh steals |
| CN111124741B (zh) * | 2019-12-12 | 2023-02-28 | 上海高性能集成电路设计中心 | 一种面向存储器特征的增强型校验纠错装置 |
| CN111294059B (zh) * | 2019-12-26 | 2023-06-30 | 成都海光集成电路设计有限公司 | 编码方法、译码方法、纠错方法及相关装置 |
| KR20210092391A (ko) * | 2020-01-16 | 2021-07-26 | 삼성전자주식회사 | 반도체 메모리 장치의 에러 정정 회로 및 반도체 메모리 장치 |
| US11309010B2 (en) | 2020-08-14 | 2022-04-19 | Micron Technology, Inc. | Apparatuses, systems, and methods for memory directed access pause |
| US11348631B2 (en) | 2020-08-19 | 2022-05-31 | Micron Technology, Inc. | Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed |
| US11380382B2 (en) | 2020-08-19 | 2022-07-05 | Micron Technology, Inc. | Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit |
| US11222682B1 (en) | 2020-08-31 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for providing refresh addresses |
| US11557331B2 (en) | 2020-09-23 | 2023-01-17 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh operations |
| US11222686B1 (en) | 2020-11-12 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh timing |
| US11462291B2 (en) | 2020-11-23 | 2022-10-04 | Micron Technology, Inc. | Apparatuses and methods for tracking word line accesses |
| US11264079B1 (en) | 2020-12-18 | 2022-03-01 | Micron Technology, Inc. | Apparatuses and methods for row hammer based cache lockdown |
| US11482275B2 (en) | 2021-01-20 | 2022-10-25 | Micron Technology, Inc. | Apparatuses and methods for dynamically allocated aggressor detection |
| US11600314B2 (en) | 2021-03-15 | 2023-03-07 | Micron Technology, Inc. | Apparatuses and methods for sketch circuits for refresh binning |
| US11664063B2 (en) | 2021-08-12 | 2023-05-30 | Micron Technology, Inc. | Apparatuses and methods for countering memory attacks |
| US11688451B2 (en) | 2021-11-29 | 2023-06-27 | Micron Technology, Inc. | Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking |
| US12165687B2 (en) | 2021-12-29 | 2024-12-10 | Micron Technology, Inc. | Apparatuses and methods for row hammer counter mat |
| US12125514B2 (en) | 2022-04-28 | 2024-10-22 | Micron Technology, Inc. | Apparatuses and methods for access based refresh operations |
| US12112787B2 (en) | 2022-04-28 | 2024-10-08 | Micron Technology, Inc. | Apparatuses and methods for access based targeted refresh operations |
| WO2024065794A1 (en) * | 2022-09-30 | 2024-04-04 | Intel Corporation | Evaluation and mitigation of soft-errors in parallel and distributed training and inference of transformers |
| CN115987304A (zh) * | 2023-01-31 | 2023-04-18 | 浙江力积存储科技有限公司 | 一种针对数据屏蔽的纠错方法、装置及存储介质 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745673A (en) * | 1994-09-21 | 1998-04-28 | Texas Instruments Incorporated | Memory architecture for solid state discs |
| CN1256005A (zh) * | 1998-01-21 | 2000-06-07 | 索尼株式会社 | 编码方法和存储装置 |
| CN1771565A (zh) * | 2003-08-18 | 2006-05-10 | 富士通株式会社 | 半导体存储器以及半导体存储器的操作方法 |
-
2007
- 2007-04-23 CN CN2007100986025A patent/CN101067972B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745673A (en) * | 1994-09-21 | 1998-04-28 | Texas Instruments Incorporated | Memory architecture for solid state discs |
| CN1256005A (zh) * | 1998-01-21 | 2000-06-07 | 索尼株式会社 | 编码方法和存储装置 |
| CN1771565A (zh) * | 2003-08-18 | 2006-05-10 | 富士通株式会社 | 半导体存储器以及半导体存储器的操作方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108540138A (zh) * | 2018-04-16 | 2018-09-14 | 中国科学院微电子研究所 | 一种csraa编码电路及编码器 |
| CN108540138B (zh) * | 2018-04-16 | 2022-05-17 | 中国科学院微电子研究所 | 一种csraa编码电路及编码器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101067972A (zh) | 2007-11-07 |
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