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CN101622690A - 具有自对准外延源极和漏极延伸部分的半导体器件 - Google Patents

具有自对准外延源极和漏极延伸部分的半导体器件 Download PDF

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CN101622690A
CN101622690A CN200880006389A CN200880006389A CN101622690A CN 101622690 A CN101622690 A CN 101622690A CN 200880006389 A CN200880006389 A CN 200880006389A CN 200880006389 A CN200880006389 A CN 200880006389A CN 101622690 A CN101622690 A CN 101622690A
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drain
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T·加尼
A·默西
H·戈麦斯
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Abstract

一种形成具有与晶体管的栅极电介质层非常接近的自对准源极和漏极延伸部分的晶体管的方法包括：在衬底上形成栅极叠置体；将掺杂剂注入到衬底与栅极叠置体相邻的区域中，其中掺杂剂增加衬底的蚀刻速率并限定源极和漏极延伸部分的位置；在栅极叠置体的横向相对侧上形成一对隔离层，所述隔离层位于衬底的掺杂区域的顶部上；蚀刻衬底的掺杂区域以及衬底位于掺杂区域下方的部分，其中所述掺杂区域的蚀刻速率高于衬底位于所述掺杂区域下方的部分的蚀刻速率；以及在衬底的蚀刻部分中沉积基于硅的材料。

Description

具有自对准外延源极和漏极延伸部分的半导体器件
背景技术
衬底上的电路器件(例如半导体衬底上的集成电路(IC)晶体管、电阻器、电容器等)性能的提高通常是设计、制造和操作这些器件期间考虑的主要因素。例如，在设计与制造或形成诸如在互补金属氧化物半导体(CMOS)中使用的金属氧化物半导体(MOS)晶体管半导体器件期间，常常希望增大电子在N型MOS器件(NMOS)沟道区中的运动，并增大带正电荷的空穴在P型MOS器件(PMOS)沟道区中的运动。
减小MOS器件总电阻的一种方法是对源极/漏极区和沟道区之间的区域(被称为MOS器件的尖端区域(tip region))进行掺杂。例如，可以在源极/漏极区中注入掺杂剂，并可以进行退火以使掺杂剂向沟道区扩散。
因为使用了注入和扩散方法，所以限制了控制掺杂剂浓度和位置的能力。此外，MOS器件其他部分的尺寸，例如其偏移隔离层(offset spacer)的厚度，也能够对尖端区域的位置产生很大的影响。所有这些又影响到尖端区域使掺杂剂浓度最大化并接近沟道区的能力。因此，需要改进的方法或结构来克服常规尖端区域的局限。
附图说明
图1A示出了包括源极和漏极尖端区域的常规MOS器件；
图1B示出了包括源极和漏极外延延伸部分的MOS器件；
图1C示出了隔离层厚度是如何影响MOS器件的外延延伸部分的蚀刻的；
图1D是示出UC到UC距离对隔离层厚度的依赖关系的曲线图；
图2是根据本发明的实施方式形成源极和漏极外延延伸部分的方法。；
图3A到3I示出了在执行图2的方法时形成的结构；
图4是示出根据本发明的实施方式形成的MOS器件的UC到UC距离如何较少地依赖于隔离层厚度的曲线图。
具体实施方式
这里所述的是在MOS器件中形成外延源极和漏极延伸部分的系统和方法。在以下描述中，将利用本领域技术人员为向其他本领域技术人员传达其工作内容而通常采用的术语来描述示例性实施方式的各方面。然而，本领域的技术人员将会明了，可以仅利用一些所述方面来实施本发明。出于解释的目的，对具体的数量、材料和构造进行了阐述，以便对示例性实施方式有透彻的理解。然而，本领域的技术人员将会明了，可以在没有这些具体细节的情况下实施本发明。在其他情况下，省略或简化了公知特征，以免使示例性实施方式不清楚。
将把各个操作描述为多个分立的操作，反过来讲，也是以最有助于理解本发明的方式来描述的，然而，不应将描述的顺序视为暗指这些操作必定与顺序有关。具体而言，不必按照所呈现的顺序来执行这些操作。
作为背景技术，常规金属氧化物半导体(MOS)晶体管包括源极和漏极“尖端区域”，设计所述尖端区域以降低晶体管的总电阻，同时改善短沟道效应。这些尖端区域是衬底中利用注入和扩散技术注入了诸如硼或碳的掺杂剂的部分。源极尖端区域形成在源极区和沟道区之间的区域中。类似地，漏极尖端区域形成在漏极区和沟道区之间的区域中。尖端区域最小限度地在晶体管的栅极电介质层下方扩散。
图1A示出了形成在衬底102上的常规MOS晶体管100A。通常通过将诸如硼的掺杂剂注入到衬底中或通过蚀刻衬底，然后外延沉积硅或硅锗材料来形成源极区110和漏极区112。栅极叠置体122形成在晶体管100A的沟道区120的顶部。栅极叠置体122包括栅极电介质层106和栅电极104。形成一对隔离层108使其与栅极叠置体122相邻。
如本领域所公知的，隔离层108一般在栅极电介质层106的边缘与源极和漏极区110/112中的每一个的边缘之间产生大约10到20纳米(nm)的距离。就是在这一间隔之内形成源极尖端区域110A和漏极尖端区域112A。尖端区域110A/112A与隔离层108重叠，并且可以与栅极电介质层106重叠或在其下方扩散少于10nm的距离。
通常利用注入和扩散技术制造源极尖端区域110A和漏极尖端区域112A。首先，将掺杂剂注入到源极区110和漏极区112中。可以使用的掺杂剂包括但不限于硼、砷、锗、磷、铟、或锑。掺杂剂量可以在1×1014到1×1016原子/cm3的范围内。然后对晶体管100A进行退火，以使掺杂剂向沟道区120扩散。也可以使用倾斜离子注入技术进一步将掺杂剂注入到栅极电介质层106和源极/漏极区110/112之间的那些区域中。
令人遗憾的是，如本领域技术人员将认识到的，尖端区域110A/112A的形状、掺杂剂在隔离层108下方渗透的距离以及尖端区域110A/112A的浓度梯度全部取决于掺杂剂在衬底材料中的扩散特性。例如，尖端区域的浓度在靠近源极/漏极区110/112之处将较为高，而在靠近沟道区120之处将为低。尽管非常希望，但是在不将掺杂剂驱动到沟道区120中的情况下几乎不可能使掺杂剂浓度在靠近沟道区120之处非常高。此外，源极和漏极区110/112不能被移动得更靠近沟道区120，因为可能再次将掺杂剂驱动到沟道区120中。这限制了将源极和漏极区110/112形成为与沟道区120所能靠近的程度，由此限制了可以将栅极长度缩小到什么程度。
图1B示出了利用源极和漏极“延伸部分”形成在衬底102上的改进的MOS晶体管100B。并非是在隔离层108下方注入和扩散掺杂剂以形成尖端区域，MOS晶体管100B而是使用底切蚀刻，以允许源极区110和漏极区112延伸到隔离层108和栅极电介质层106的下方。在此将源极/漏极区110/112延伸到隔离层108下方的部分称为源极延伸部分110B和漏极延伸部分112B。源极和漏极延伸部分110B/112B取代了图1A所示的较不理想的尖端区域110A/112A。
通过蚀刻衬底，包括对隔离层进行底切，然后外延沉积硅或硅锗材料来形成源极/漏极区110/112和源极/漏极延伸部分110B/112B。因此在与源极和漏极区110/112相同的工艺步骤中形成了源极和漏极延伸部分110B/112B，这减少了工艺步骤的总数。源极和漏极延伸部分110B/112B相对于源极/漏极尖端区域110A/112A还提供了其他优点。例如，与常规尖端区域不同，源极/漏极延伸部分110B/112B的晶格结构在沟道区120中引起应变，其增加了电子迁移率并因此减小了沟道中的电阻。
另一个优点是源极/漏极延伸部分110B/112B和形成沟道区120的衬底材料102之间的界面是陡峭的(abrupt)。在界面的一侧是外延沉积的掺杂硅材料，在界面的另一侧是构成沟道区120的衬底材料。这种结构使得外延源极/漏极延伸部分110B/112B能够使重掺杂硅材料非常靠近沟道区120。外延源极/漏极延伸部分110B/112B中的掺杂剂基本或完全保持在延伸部分中，而不趋向于扩散到沟道区120中。
令人遗憾的是，形成源极和漏极延伸部分110B/112B的常规方法有一些缺点。在图1B和1C中示出了一种缺点。如图所示，常规的底切蚀刻技术导致底切区域形成了子弹形轮廓。换言之，在栅极电介质层106下方少许距离处被蚀刻的衬底材料多于在直接与栅极电介质层106相邻处被蚀刻的衬底材料。这样一来，源极延伸部分110B和漏极延伸部分112B也各自具有子弹形轮廓，这在沟道区120中产生了并非最理想的应变。此外，因为在常规底切蚀刻技术中有很多变化，因此在所形成的最终源极和漏极延伸部分110B/112B中往往有很多变化。
形成源极和漏极延伸部分110B/112B的常规方法的另一缺点涉及隔离层厚度对底切蚀刻的影响，如图1B和1C所示。从图1B开始，所示的MOS晶体管100B具有偏移隔离层108，其具有第一厚度x1。进行衬底蚀刻，以对隔离层108和栅极电介质层106的一部分进行底切，从而能够形成源极和漏极延伸部分110B/112B。底切到底切(UC到UC)距离114将源极延伸部分110B与漏极延伸部分112B分隔开。
转到图1C，所示的MOS晶体管100C具有厚度为x2的偏移隔离层108。这里，厚度x2比图1B中的隔离层108的厚度x1大得多。结果，在进行衬底蚀刻时，较厚的隔离层108推出底切蚀刻，并且使源极/漏极延伸部分110B/112B形成得更加远离晶体管100C的沟道区120。因此，衬底蚀刻底切了较少的MOS晶体管100C下方的表面区域。因此，MOS晶体管100C的UC到UC距离116比MOS晶体管100B的UC到UC距离114大得多。令人遗憾的是，通过这种方式改变UC到UC距离给MOS晶体管造成大的驱动电流变化。
图1D为示出了在利用公知方法形成的器件中隔离层厚度如何影响UC到UC距离的曲线图。该曲线图提供了由线118表示的数据，示出了随着隔离层厚度的增加，UC到UC距离也增加，导致大的驱动电流变化。典型地，隔离层厚度每增加一纳米(nm)，UC到UC距离增加大约2nm。这样一来，使用常规方法形成源极/漏极延伸部分允许偏移隔离层的厚度对MOS器件的性能有巨大影响。
为了解决上述这些问题，本发明的实施方式提供了形成新颖的、自对准和外延沉积的源极和漏极延伸部分的方法。本发明的外延源极和漏极延伸部分将高掺杂硅材料设置得非常靠近MOS晶体管的沟道区。并且因为源极和漏极延伸部分是自对准的，所以相对于常规工艺而言，它们受偏移隔离层厚度的影响要小得多。
图2是构建具有自对准外延源极和漏极延伸部分的MOS晶体管的方法200。图3A到3E示出了在执行图2的方法200时形成的结构。
方法200以半导体衬底开始，在所述半导体衬底上可以形成诸如MOS晶体管的MOS器件(图2的工艺202)。可以利用体硅或绝缘体上硅底层结构形成半导体衬底。在其他实施方式中，可以利用其他材料形成半导体衬底，其他材料可以与硅结合或可以不与硅结合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然这里描述了可以形成衬底的一些材料范例，但是可以充当可制造半导体器件的基础的任何材料都落在本发明的精神和范围内。
在半导体衬底上形成栅极叠置体(204)。在本发明的一些实施方式中，可以通过沉积然后对栅极电介质层和栅电极层进行构图来形成栅极叠置体。例如，在一种实施方式中，可以利用诸如化学气相沉积(CVD)、原子层沉积(ALD)、旋涂沉积(SOD)或物理气相沉积(PVD)的常规沉积工艺将栅极电介质层均厚沉积到半导体衬底上。也可以使用其他沉积技术，例如，可以热生长栅极电介质层。接下来，可以利用诸如ALD、CVD或PVD的类似沉积技术在栅极电介质层上沉积栅电极材料。在一些实施方式中，栅电极材料为多晶硅或金属层。在一些实施方式中，栅电极材料为后来可以去除以进行替换金属栅极工艺的牺牲材料。然后可以执行常规的构图工艺，以蚀刻掉部分栅电极层和栅极电介质层，从而形成栅极叠置体。
可以由诸如二氧化硅或高k电介质材料的材料形成栅极电介质材料。可以使用的高k栅极电介质材料的范例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施方式中，高k栅极电介质层的厚度可以在大约5埃
Figure G2008800063893D00051
到大约
Figure G2008800063893D00052
之间。在其他实施方式中，可以对高k栅极电介质层进行额外的处理，例如退火工艺，以改善高k材料的质量。
图3A示出了其上形成栅极叠置体的衬底300。在这里所述的实施方式中，栅极叠置体可以包括高k栅极电介质层302和牺牲栅电极304。在其他实施方式中，栅极叠置体可以包括二氧化硅栅极电介质层和多晶硅栅电极。栅极叠置体还可以包括栅极硬掩模层306，其在处理期间可以提供某些优点或用处，例如保护栅电极304不受随后的离子注入工艺的影响。在本发明的实施方式中，可以利用常规用作硬掩模的材料，例如常规电介质材料来形成该硬掩模层306。
在形成栅极叠置体之后，执行离子注入工艺以对与栅极叠置体相邻的衬底部分进行高掺杂(206)。根据本发明的实施方式，基于其增加衬底材料的蚀刻速率的能力来选择在离子注入工艺中使用的掺杂剂，在所述衬底材料中要注入所述掺杂剂。为离子注入工艺选择的特定掺杂剂可以根据衬底材料和在随后的蚀刻工艺中使用的蚀刻剂而变化。由于大部分衬底包含大的硅、锗或锑化铟成分，所以常常选择可以增加硅、锗或锑化铟的蚀刻速率的掺杂剂。
在本发明的实施方式中，可以选择的用来增加衬底的蚀刻速率的特定掺杂剂包括但不限于碳、磷和砷。例如，可以利用5到15千电子伏(keV)之间的注入能量，以在1×1014到1×1016原子/cm3范围内的剂量使用碳。可以利用1到5keV之间的注入能量，以1×1014到5×1015原子/cm3范围内的剂量使用磷。可以利用2到5keV之间的注入能量，以在1×1014到5×1015原子/cm3范围内的剂量使用砷。
在本发明的实施方式中，离子注入基本发生在垂直方向(即垂直于衬底的方向)上。在一些实施方式中，离子注入的至少一部分可以发生在倾斜方向上，以将离子注入到栅极叠置体的下方。如上所述，如果栅电极包含金属，那么可以在栅极叠置体上形成电介质硬掩模，以防止对金属栅电极的掺杂。
接下来，执行退火，以进一步将掺杂剂驱动到衬底中，并减小离子注入工艺期间衬底所受到的任何损害(207)。注入和随后的退火可以将离子驱动到2nm到20nm之间的衬底深度。退火可以在700℃到1100℃之间的温度下持续最高达一分钟的时间，例如持续五秒的时间。
图3B示出了离子注入和扩散工艺之后的衬底300。如图所示，离子注入工艺产生了两个与栅极电介质层302相邻的掺杂区308。当暴露于适当的蚀刻剂时，掺杂区308的蚀刻速率将高于周围衬底材料的蚀刻速率。掺杂区308之一将用作正形成的MOS晶体管的源极区的一部分，包括自对准外延源极延伸部分。另一个掺杂区308将用作MOS晶体管的漏极区的一部分，包括自对准外延漏极延伸部分。在所示的实施方式中，掺杂区308的一部分位于栅极电介质层302的下方。在本发明的各实施方式中，掺杂区308的尺寸，包括它们的深度，可以根据正形成MOS晶体管的要求而变化。
接下来，在栅极叠置体的任一侧上形成隔离层(208)。可以使用常规材料，包括但不限于氧化硅或氮化硅来形成隔离层。可以基于正形成的MOS晶体管的设计要求选择隔离层的宽度。根据本发明的实施方式，隔离层的宽度不受形成外延源极和漏极延伸部分所造成的设计约束。图3C示出了衬底300，在栅电极层304和栅极电介质层302的任一侧上形成隔离层310。
在衬底上形成隔离层之后，可以执行干法蚀刻工艺以蚀刻掺杂区并蚀刻部分衬底，以形成可以在其中形成源极/漏极区和源极/漏极延伸部分的空腔(210)。所蚀刻的空腔与栅极叠置体相邻。可以将所蚀刻的空腔形成到50nm到1500nm之间的深度，该深度比掺杂区深。因此，蚀刻工艺将去除位于掺杂区下方的衬底材料。
干法蚀刻工艺使用与离子注入工艺中使用的掺杂剂互补的蚀刻剂配方，以提高掺杂区的蚀刻速率。这使得蚀刻工艺能够以快于衬底的其他部分的速率去除掺杂区。这样一来，利用蚀刻速率的适当增加，蚀刻工艺能够到完成空腔的蚀刻时从掺杂区基板去除所有的材料。这包括掺杂区底切隔离层和栅极电介质层的部分，从而限定晶体管的自对准延伸架构。增加掺杂区的蚀刻速率使得所蚀刻的源极和漏极延伸部分空腔能够底切隔离层和栅极电介质层，而UC到UC距离基本不受诸如隔离层厚度、干法蚀刻工艺的变化和其他工艺变化的因素的影响。
根据本发明的实施方式，干法蚀刻工艺可以使用发生在等离子体反应室中的氯化化学(chlorinated chemistry)。在一种实施方式中，蚀刻剂配方可以由NF3和Cl2的组合构成，其中将氩或氦用作缓冲气体或载气。活性蚀刻剂物质的流速可以在50到200标准立方厘米每分钟(SCCM)之间变化，而载气的流速可以在150到400SCCM之间变化。可以在700W到1100W范围内的功率下，以小于100W的低RF偏置，使用高能量等离子体。反应室压力可以在大约1帕斯卡(Pa)到大约2Pa的范围内。
在另一实施方式中，蚀刻剂化学物质可以由HBr和Cl2的组合构成。蚀刻剂物质的流速可以在40SCCM到100SCCM之间变化。可以在大约600W到大约1000W范围内的功率下，以小于100W的低RF偏置，使用高能量等离子体。反应室压力可以在大约0.3Pa到大约0.8Pa的范围内。在另一实施方式中，蚀刻剂化学物质可以由SE6和Cl2的组合构成。SF6的流速可以在3SCCM到10SCCM之间变化，Cl2的流速可以在20SCCM到60SCCM之间变化。可以在大约400W到大约900W范围内的功率下，在没有RF偏置的情况下或以小于50W的RF偏置，使用高能量等离子体。在这种实施方式中，可以保持低的SF6的流速和反应室压力，以降低去除速率并使控制最大化。例如，反应室压力可以在大约0.1Pa到大约0.5Pa的范围内。在另一实施方式中，蚀刻剂化学物质可以由Ar和Cl2的组合构成。这里，蚀刻剂物质的流速可以在40SCCM到80SCCM之间变化。可以在从大约400W到大约800W范围内的功率下，以大约100W到200W之间的高RF偏置，使用中等能量等离子体。反应室压力可以在大约1Pa到大约2Pa的范围内。
图3D示出了已经执行干法蚀刻工艺之后的衬底300。如图所示，形成了源极区空腔312和漏极区空腔314。此外，已经通过蚀刻掺杂区308形成源极延伸部分空腔312A和漏极延伸部分空腔314A。由于使用了增加掺杂区308的蚀刻速率的掺杂剂和蚀刻剂配方，隔离层310的厚度对蚀刻源极延伸部分空腔312A和漏极延伸部分空腔314A的影响最小。
在完成干法蚀刻工艺之后，可以应用湿法蚀刻工艺，以清洁和进一步蚀刻源极区空腔312、源极延伸部分空腔312A、漏极区空腔314以及漏极延伸部分空腔314A(212)。可以使用现有技术中公知的用于清洁硅和氧化物材料的常规湿法蚀刻化学物质。例如，可以使用能够沿晶面去除硅的湿法蚀刻化学物质。
湿法蚀刻至少用于两个目的。首先，湿法蚀刻去除诸如碳、氟、含氯氟烃的污染物以及诸如氧化硅的氧化物，以提供可以在其上执行后续处理的清洁表面。其次，湿法蚀刻沿着<111>和<001>晶面去除衬底的薄部分，以提供可以在其上发生高质量外延沉积的光滑表面。所蚀刻掉的衬底的薄部分可最高达5nm厚，并且还可以去除残余污染物。如图3E所示，湿法蚀刻使得源极区空腔312、源极延伸部分312A、漏极区空腔314和漏极延伸部分314A的边缘沿着<111>和<001>晶面。还应当指出，源极和漏极延伸部分312A和314A不具有在常规处理中发生的子弹形轮廓。
用于形成MOS晶体管的工艺的其余部分类似于常规的MOS处理技术。例如，在蚀刻工艺之后，可以利用选择性外延沉积工艺用硅合金填充源极和漏极区空腔，包括源极和漏极延伸部分(214)。因此，该外延沉积在一个工艺中形成源极和漏极区以及源极和漏极延伸部分。在一些实施方式中，硅合金可以是原位掺杂的硅锗、原位掺杂的碳化硅或原位掺杂的硅。在可选实施方式中，可以使用其他的硅合金。例如，可以使用的可选硅合金材料包括，但不限于硅化镍、硅化钛、硅化钴，并且可能掺杂有硼和/或铝的一种或多种。在一些实施方式中，可以使用CVD工艺进行沉积。
在实施方式中，沉积在源极和漏极区空腔中的硅合金材料的晶格间距与衬底材料的晶格间距不同。晶格间距的差异在MOS晶体管的沟道区中引起拉伸或压缩应力，由于在源极和漏极延伸部分中沉积硅合金而增强了所述应力。如本领域技术人员所知，决定是引起拉伸应力还是压缩应力将取决于是形成NMOS还是PMOS晶体管。
根据本发明的实施方式，对于NMOS晶体管而言，可以利用掺碳硅(carbon doped silicon)填充源极和漏极区空腔。可以以外延和选择性的方式沉积掺碳硅。在其他实施方式中，还可以用磷对掺碳硅进行原位掺杂。碳浓度可以在0.5原子百分比到3.0原子百分比的范围内。磷浓度可以在5×1019/cm3到5×1020/cm3的范围内。掺碳硅的厚度可以在到
Figure G2008800063893D00092
的范围内。掺碳和磷的硅可以表示为(C，P)ySi(1-y)。
可以在低压化学气相沉积(LPCVD)反应室中，利用多达60个沉积周期和基于硅烷(SiH4)、PH3、CH3SiH3和氯气(Cl2)化学物质的蚀刻次序，进行高掺杂(C，P)ySi(1-y)源极和漏极区的沉积。反应室温度可以在500℃到625℃之间，反应室压力可以低于20Pa。为了实现选择性、外延和高掺杂剂浓度，可以使用以下段落中所描述的工艺参数。
对于沉积阶段而言，共反应剂可以包括流速在100到400标准立方厘米每分钟(SCCM)之间的SiH4、流速在25到150SCCM之间的CH3SiH3、流速在1到25SCCM之间的PH3、以及流速在500到4000SCCM之间的H2。沉积阶段的每个周期可以持续最高达4分钟。
沉积阶段之后可以是第一清洗阶段。第一清洗可以包括流速在500SCCM到2标准升每分钟(SLM)之间的氮气以及流速在5到50SCCM之间的N2Cl2。第一清洗阶段的每个周期可以持续最高达10秒。
蚀刻阶段可以在清洗阶段之后。对于蚀刻阶段而言，共反应剂可以包括流速在5到25SCCM之间的Cl2。蚀刻阶段的每个周期可以持续最高达30秒。
蚀刻阶段之后可以是第二清洗阶段。该第二清洗可以包括流速在50SCCM扫2SLM之间的氮气以及流速在5到35SCCM之间的N2Cl2。第二清洗阶段的每个周期可以持续最高达10秒。
第二清洗阶段之后可以是第三清洗阶段。第三清洗可以包括流速在5到25SLM之间的氢气(H2)。第三清洗阶段的每个周期可以持续最高达2分钟。
根据本发明的实施方式，对于PMOS晶体管而言，可以利用硅锗填充源极和漏极区空腔。硅锗可以是外延沉积的。锗浓度可以在10原子百分比到50原子百分比的范围内。在其他实施方式中，还可以用硼对硅锗进行原位掺杂。硼浓度可以在2×1019/cm3到7×1020/cm3的范围内。硅锗的厚度可以在
Figure G2008800063893D00101
到
Figure G2008800063893D00102
的范围内。
可以在CVD反应室、LPCVD反应室或超高真空CVD(UHVCVD)中进行被掺杂的硅锗的沉积。反应室温度可以在600℃和800℃之间，反应室压力可以在1到760托之间。载气可以由流速在10到50SLM之间的范围内的氢气或氦气构成。
可以利用诸如二氯甲硅烷(DCS或SiH2Cl2)、硅烷(SiH4)或乙硅烷(Si2H6)的硅源前体气体进行沉积。例如，可以在范围在15到100SCCM之间的流量下使用DCS。沉积还可以使用锗源前体气体，例如在H2中稀释的GeH4(例如可以将GeH4稀释为1-5％)。例如，可以以1％的浓度和范围在50到300SCCM之间的流速使用稀释的GeH4。对于硼的原位掺杂，可以使用稀释的B2H6(例如可以在H2中将B2H6稀释为1-5％)。例如，可以以3％的浓度和范围在10到100SCCM之间的流速使用稀释的B2H6。在一些实施方式中，可以添加蚀刻剂以提高沉积的选择性。例如，可以以范围在50到300SCCM之间的流速添加HCl或Cl2。
图3F示出了MOS晶体管316，其中已经用硅合金填充了源极空腔312以形成源极区318，已经用硅合金填充了漏极空腔314以形成漏极区320。也填充了延伸部分以形成外延源极延伸部分318A和外延漏极延伸部分320A。如图3F所示，与通过注入和扩散技术形成且因此在尖端区域和沟道区之间没有清晰边界的常规源极和漏极尖端区域不同，本发明的自对准外延源极和漏极延伸部分具有陡峭的边界。换言之，外延源极/漏极延伸部分和沟道区之间的界面是清晰而明确的。在界面的一侧是外延沉积的掺杂硅材料，在界面的另一侧是构成沟道区的衬底材料。外延源极/漏极延伸部分中的掺杂剂基本或完全保持在延伸部分内，并不趋向于扩散到沟道区中，从而允许外延源极和漏极延伸部分能够相对于常规技术使重掺杂硅材料非常接近沟道区(即源极/漏极延伸部分318A/320A可以底切栅极电介质层302超过10nm)。如本领域技术人员将要认识到的，这又使得栅极长度能够被缩小，而不必缩短沟道区。
较靠近沟道区形成外延源极和漏极延伸部分还给沟道带来更大的流体静应力。该应力增大了沟道内的应变，从而提高了沟道中的迁移率并增大了驱动电流。还可以通过提高外延源极和漏极延伸部分的掺杂来进一步放大该应力，在硅合金的外延沉积期间这很容易控制。与尖端区域一般不在沟道区上引起应变的常规扩散工艺相比，这是一种改进。
如本领域技术人员将要认识到的，MOS晶体管316还可以经受进一步的MOS处理，例如替换栅极氧化物工艺、替换金属栅极工艺、退火或硅化工艺(salicidation process)，所述处理可以进一步改变晶体管316和/或提供必要的电互连。例如，在外延沉积源极/漏极区和源极/漏极延伸部分之后，可以在晶体管316上方沉积层间电介质(ILD)并进行平面化(216)。可以使用公知的可应用于集成电路结构的电介质层的材料，例如低k电介质材料来形成ILD。这种电介质材料包括但不限于诸如二氧化硅(SiO2)和碳掺杂氧化物(CDO)的氧化物、氮化硅、诸如过氟化环丁烷或聚四氟乙烯的有机聚合物、氟硅酸盐玻璃(FSG)以及诸如硅倍半氧烷(silsesquioxane)、硅氧烷或有机硅酸盐玻璃的有机硅酸盐。电介质层可以包括微孔或其他孔穴以进一步减小其介电常数。图3G示出了已经沉积在MOS晶体管316上方的ILD层322。
接下来，在本发明使用替换金属栅极工艺的实施方式中，可以利用蚀刻工艺去除栅极叠置体(即高k栅极电介质层302、牺牲栅电极304和硬掩模层306)(218)。用于去除这些层的方法在现有技术中是公知的。在可选实施方式中，仅去除牺牲栅极304。图3H示出了在蚀刻掉栅极叠置体时形成的沟槽开口。
如果去除了栅极电介质层，可以将新的栅极电介质层沉积到沟槽开口中(220)。这里可以使用上述高k电介质材料，例如氧化铪。也可以使用相同的沉积工艺。可以利用栅极电介质层的替换来解决在应用干法和湿法蚀刻工艺期间可能对原始栅极电介质层造成的任何损害。然后可以在栅极电介质层之上沉积金属栅电极层(222)。可以使用常规的金属沉积工艺来形成金属栅电极层，例如CVD、ALD、PVD、无电镀或电镀。图3I示出了已经沉积到沟槽开口中的高k栅极电介质层324和金属栅电极326。
根据晶体管是PMOS还是NMOS晶体管，金属栅电极层可以由P型功函数金属或N型功函数金属构成。在一些实施方式中，形成PMOS晶体管，并且可用于形成P型功函数金属层的材料包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成功函数在大约4.9eV到大约5.2eV之间的PMOS栅电极。或者，在一些实施方式中，形成NMOS晶体管，并且可用于形成N型功函数金属层的材料包括但不限于铪、锆、钛、钽、铝及它们的合金，例如包括这些元素的金属碳化物，即碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成功函数在大约3.9eV到大约4.2eV之间的NMOS栅电极。在一些实施方式中，可以沉积两个或更多的金属栅电极层。例如，可以沉积功函数金属，随后是诸如铝金属的金属栅电极填充金属。
因此，已经公开了自对准外延源极和漏极延伸部分，所述延伸部分由于掺杂硅体积(例如硼掺杂的硅锗体积)的增大与硅体积减小的结合，而减小了MOS晶体管的总电阻，并增大了沟道应变。外延源极和漏极延伸部分不具有子弹形轮廓，在沟道区与源极和漏极区之间形成陡峭的边界，并具有更容易控制的掺杂浓度，获得更加优化的源极-漏极轮廓。此外，通过选择掺杂剂和蚀刻剂配方的适当组合，本发明的实施方式能够蚀刻源极和漏极延伸部分而基本不受隔离层厚度的影响。因此，该自对准工艺提高了性能，同时使工艺变化最小化。
图4为示出了可通过本文所公开的自对准方法实现的改进的曲线图。线400表示针对利用本发明实施方式构建的MOS器件采集的数据。如图所示，与利用常规方法形成的器件相比，UC到UC距离受隔离层厚度的影响要小得多，针对常规方法形成的器件的数据由线118表示。
以上对本发明所示实施方式的描述，包括在摘要中描述的内容，并不旨在是穷举性的或将本发明限于所公开的精确形式。尽管在本文中为了说明的目的描述了本发明的具体实施方式和例子，但如本领域的技术人员将认识到的，在本发明的范围内各种等价的修改都是可能的。
可以依据以上详细描述对本发明进行这些修改。在所附权利要求书中使用的术语不应被视为将本发明限于在说明书和权利要求中所公开的具体实施方式。相反，本发明的范围完全由所附权利要求书决定，应根据权利要求解释的确立原则来解释所附权利要求书。

Claims (20)

1、一种方法，其包括：
在衬底上形成栅极叠置体；
将掺杂剂注入到所述衬底与所述栅极叠置体相邻的区域中，其中所述掺杂剂增加所述衬底的蚀刻速率；
在所述栅极叠置体的横向相对侧上形成一对隔离层，所述隔离层位于所述衬底的掺杂区域的顶部上；
蚀刻所述衬底的所述掺杂区域以及所述衬底位于所述掺杂区域下方的区域，其中所述掺杂区域的蚀刻速率高于所述衬底位于所述掺杂区域下方的区域的蚀刻速率；以及
在所述衬底的蚀刻区域中沉积含硅材料，以形成源极区和漏极区以及源极延伸部分和漏极延伸部分。
2、根据权利要求1所述的方法，还包括在注入所述掺杂剂之后对所述衬底进行退火，其中所述退火发生在大约700℃到大约1100℃之间的温度下，持续最高达五秒的时间。
3、根据权利要求1所述的方法，还包括对所述衬底的所述蚀刻区域施加湿法蚀刻，以在沉积所述含硅材料之前沿<111>和<001>晶面去除部分所述衬底。
4、根据权利要求1所述的方法，其中注入所述掺杂剂包括利用大约5keV到大约15keV之间的注入能量以大约1×1014到大约1×1016原子/cm3之间的剂量将碳注入到所述衬底中。
5、根据权利要求1所述的方法，其中注入所述掺杂剂包括利用大约1keV到大约5keV之间的注入能量以大约1×1014到大约5×1015原子/cm3之间的剂量将磷注入到所述衬底中。
6、根据权利要求1所述的方法，其中注入所述掺杂剂包括利用大约2keV到大约5keV之间的注入能量以大约1×1014和大约5×1015原子/cm3之间的剂量注入砷。
7、根据权利要求1所述的方法，其中所述蚀刻为干法蚀刻工艺，该工艺包括：
向所述衬底的所述掺杂区域以及所述衬底位于所述掺杂区域下方的区域施加NF3和Cl2；以及
在大约700W到大约1100W之间的功率下施加等离子体。
8、根据权利要求1所述的方法，其中所述蚀刻为干法蚀刻工艺，该工艺包括：
向所述衬底的所述掺杂区域以及所述衬底位于所述掺杂区域下方的区域施加HBr和Cl2；以及
在大约600W到大约1000W之间的功率下施加等离子体。
9、根据权利要求1所述的方法，其中所述蚀刻为干法蚀刻工艺，该工艺包括：
向所述衬底的所述掺杂区域以及所述衬底位于所述掺杂区域下方的区域施加SF6和Cl2；以及
在大约400W到大约900W之间的功率下施加等离子体。
10、根据权利要求1所述的方法，其中所述蚀刻为干法蚀刻工艺，该工艺包括：
向所述衬底的所述掺杂区域以及所述衬底位于所述掺杂区域下方的区域施加Ar和Cl2；以及
在大约400W到大约800W之间的功率下施加等离子体。
11、根据权利要求1所述的方法，其中所述含硅材料包括掺碳硅。
12、根据权利要求1所述的方法，其中所述含硅材料包括用碳和磷掺杂的硅。
13、根据权利要求1所述的方法，其中所述含硅材料包括用硼掺杂的硅锗。
14、根据权利要求1所述的方法，其中所述栅极叠置体包括：
高k栅极电介质层；
形成在所述高k栅极电介质层上的牺牲层；以及
形成在所述牺牲层上的硬掩模层。
15、根据权利要求14所述的方法，还包括：
在沉积所述含硅材料之后沉积ILD层；
去除所述硬掩模层和所述牺牲层以在所述隔离层之间形成沟槽；以及
将金属栅电极沉积到所述沟槽中。
16、根据权利要求14所述的方法，还包括：
在沉积所述含硅材料之后沉积ILD层；
去除所述硬掩模层、所述牺牲层和所述高k栅极电介质层以在所述隔离层之间形成沟槽；
将新的高k栅极电介质层沉积到所述沟槽中；以及
将金属栅电极沉积到所述沟槽中。
17、根据权利要求1所述的方法，其中所述源极延伸部分和所述衬底之间的界面是陡峭的，并且其中所述漏极延伸部分和所述衬底之间的界面是陡峭的。
18、根据权利要求1所述的方法，其中在所述衬底中要形成所述源极和漏极延伸部分的区域中注入所述掺杂剂。
19、根据权利要求1所述的方法，其中所述一对隔离层的厚度对所述源极延伸部分和所述漏极延伸部分的位置造成最低程度的影响。
20、根据权利要求1所述的方法，其中所述源极延伸部分和所述漏极延伸部分与晶体管的所述栅极叠置体重叠。
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