[go: up one dir, main page]

CN101981685B - [100]或[110]排列的基于半导体的大面积的柔性电子器件 - Google Patents

[100]或[110]排列的基于半导体的大面积的柔性电子器件 Download PDF

Info

Publication number
CN101981685B
CN101981685B CN200880128188.0A CN200880128188A CN101981685B CN 101981685 B CN101981685 B CN 101981685B CN 200880128188 A CN200880128188 A CN 200880128188A CN 101981685 B CN101981685 B CN 101981685B
Authority
CN
China
Prior art keywords
electronic devices
layer
devices according
semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200880128188.0A
Other languages
English (en)
Other versions
CN101981685A (zh
Inventor
阿米特·戈亚尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/011,454 external-priority patent/US8987736B2/en
Priority claimed from PCT/US2008/002944 external-priority patent/WO2008112115A1/en
Application filed by Individual filed Critical Individual
Publication of CN101981685A publication Critical patent/CN101981685A/zh
Application granted granted Critical
Publication of CN101981685B publication Critical patent/CN101981685B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02425—Conductive materials, e.g. metallic silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/812—Single quantum well structures
    • H10D62/814—Quantum box structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F10/00—Individual photovoltaic cells, e.g. solar cells
    • H10F10/10—Individual photovoltaic cells, e.g. solar cells having potential barriers
    • H10F10/14—Photovoltaic cells having only PN homojunction potential barriers
    • H10F10/142—Photovoltaic cells having only PN homojunction potential barriers comprising multiple PN homojunctions, e.g. tandem cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass
    • H10F71/121—The active layers comprising only Group IV materials
    • H10F71/1221—The active layers comprising only Group IV materials comprising polycrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/10—Semiconductor bodies
    • H10F77/16—Material structures, e.g. crystalline structures, film structures or crystal plane orientations
    • H10F77/162—Non-monocrystalline materials, e.g. semiconductor particles embedded in insulating materials
    • H10F77/164—Polycrystalline semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02568—Chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/544—Solar cells from Group III-V materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/546—Polycrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Photovoltaic Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

公开了新型制品和制造新型制品的方法，得到柔性的、大面积的{100}<100>织构的、基于半导体的电子器件。所得到的制品在光伏器件、平板显示器、热光伏器件、铁电器件、发光二极管器件、计算机硬盘驱动器器件、基于磁阻的器件、基于光致发光的器件、非易失性存储器器件、介电器件、热电器件和量子点激光器件的领域中有潜在的应用。

Description

[100]或[110]排列的基于半导体的大面积的柔性电子器件
关于联邦资助的研究或开发的声明
本发明在根据由美国能源部奖励的合同第DE-AC05-000R22725号的政府支持下作出。政府享有本发明中的某些权利。
发明领域
本发明涉及包括各种类型的半导体的高性能电子器件的制造以及由此得到的制品。 
发明背景
本国际申请是相应于在2008年1月28日提交的美国专利申请第12/011,454号的PCT申请。美国专利申请第12/011,454号是在2007年3月8日提交的美国专利申请第11/715,047号的部分继续申请。国际申请PCT/US2008/002944与美国专利申请第11/715,047号相关。美国专利申请第12/011,454号还是未公开的美国专利申请第11/498,120号的部分继续申请。
基于半导体的电子器件，例如二极管、晶体管和集成电路随处都可以看到。对于这些应用中的许多，如果器件的成本被显著地减少，那么可以设想更多的应用。特别是对于光伏应用或太阳能应用来说，对于所有的传感器来说，以及对于其他应用领域，例如铁电器件、用于固态照明应用的发光二极管、诸如计算机硬盘驱动器的存储应用、基于磁阻的器件、基于光致发光的器件，非易失性存储器应用、介电器件、热电器件来说，确实如此。
可再生能源的使用对于我们正在其中生活的这个世界的未来是必要 的。太阳能在满足全世界的能量需求上有无限的潜力。然而，在过去的二十年中，太阳能的美好前景始终未能实现。这主要是由于现在生产的太阳能电池的无法令人满意的性价比。进一步的技术革新具有实现对于降低价格以使太阳能比化石燃料便宜或在成本上与化石燃料相等所必需的经济上的和商业上的突破的潜力。
薄膜光伏电池(PV)相对于传统的基于晶片的晶体Si电池具有显著的优点。薄膜的主要优点是与单晶技术相比更低的材料和制造成本以及更高的生产率。薄膜使用晶体Si PV所需要的材料的1/20至1/100，并且看上去适合于更自动化的成本更低的生产。目前，三种膜技术正在得到来自大规模PV行业的极大关注：无定形Si、CuInSe2和CdTe。在大多数情况下，模块效率与电池效率密切相关，有由于有效面积的某些损失和某些电阻损失造成的微量的损失(～10％)。为了进一步提高效率以及为了能够可再生产地制造基于薄膜的高效率电池，需要控制限制性能的显微结构特征。虽然对于限制性能的显微结构特征的完全理解仍然是不清楚的，但是已经合理地相当明确的是，在晶界、晶粒内缺陷和杂质处的重新结合是关键的。为了最小化晶界的效应，有大晶粒或仅低能的GB的膜是一个对象。
由于单晶衬底的成本高昂到不可用，所以大多数薄膜太阳能电池是基于多晶的器件层。因为所述器件层是多晶的，所以它们不具有明确的结晶取向(crystallographic orientation)(面外和面内二者)。结晶取向可以具有两个重要的效应。第一是在结合了掺杂剂、本征缺陷和其他杂质时生长面的取向效应。上述的对多种掺杂剂的研究已经显示，基于结晶取向，可以发生1至2个数量级的变化。各向异性掺杂的一个极端的作用是Si在GaAs膜中的掺杂。Si在GaAs膜中的掺杂导致在(111)B型GaAs上的n型导电，但是在(111)A型GaAs上有p型导电。结晶取向的第二个效应是正在被沉积的膜的生长速率的变化。实验和模拟二者都已经显示，在某些条件下，生长速率作为结晶取向的函数可以以1至2个数量级变化。有大晶粒度的PV材料中的不受控制的结晶取向可以因此导致再现性问题，并且因此在大批量生产期间降低产率。当然，在多晶薄膜中的晶粒的交叉处的晶界作为不利的再结合中心。
目前被认为限制了多晶的薄膜太阳能电池性能的大多数显微结构特征可以通过在晶格匹配的单晶衬底上生长外延膜来避免。然而，单晶衬底的高成本阻止了它们在现实应用中的使用。如果晶粒度足够大(对性质有最小的影响的粒度除了别的以外取决于掺杂水平)的话，晶界的效应可以在多晶光伏薄膜中得到抑制。然而，在薄膜中，晶粒生长通常被限制为仅是膜的厚度的两倍。因此，多晶膜中的晶界具有对效率的决定性的影响。很多研究已经报告了晶界对光伏性质的影响。
虽然以上的讨论的大部分已经集中在太阳能电池应用上，但是还有许多应用，在这些应用中，当所需要的单晶的有效大小在直径上是约100μm或几百微米时，需要用于制造近似单晶的半导体膜(single crystal-likesemiconductor film)的低成本的实际上可扩大规模的方法。此外，对于某些应用来说，半导体表面/膜/晶片需要是柔性的，从而使其中弯曲的半导体可能是期望的的应用成为可能。例如，对于太阳能电池应用来说，使PV模块在其被放置时符合顶的轮廓可能是期望的。薄膜晶体管用于制造显示器。在该应用中，人们也可以容易地意识到在柔性的和大面积显示器上的用途。
对于电子器件，三维纳米点和纳米棒的有序阵列提供了把器件物理学扩展至完全的二维或三维的限制(量子线和量子点)的希望。这些低维度结构中的多维限制长期以来已经被预言将显著地改变与块体或平面异质结构相比的运输和光学性质。近年来，电荷量子化对小半导体量子点的运输的影响已经刺激了许多对其中单个电子的传递足以控制器件的单电子器件的研究。推动对量子效应的活跃研究的最重要的因素是由现代外延生长提供的迅速扩展的半导体带隙工程能力。可能的应用包括自旋晶体管和单电子晶体管。三维有序纳米点和纳米棒的其他可能的应用包括在光电子学和传感器上的潜在的应用。例如，透明基质内的发光有序纳米点的阵列可以用于使用光致发光效应的器件。其他应用包括在高效率光伏、固态照明器件等中的应用。
发明概述
本发明涉及大面积的、柔性的、基于半导体的、具有高性能的电子器件的制造。本发明得到晶体学上有织构的(crystallographically texture)半导体器件。本发明得到“单轴”织构的、“双轴”织构的以及“三轴”织构的半导体器件层的制造。器件还是“柔性的”。
如本文所使用的，“三轴织构的”是指材料中所有晶粒的三个晶轴全部相对于彼此排列。所有材料的晶胞都可以以三个坐标轴a、b和c为特征。多晶试样中的单个晶粒的取向可以由它的a、b和c晶轴与参考试样坐标系所成的角度定义。“单轴织构”是指在所有构成多晶试样的晶粒中的这些轴中的任何一个的排列。“单轴织构度(degree ofuniaxial texture)”可以使用电子背散射衍射或通过X射线衍射来测定。通常，据发现，晶粒具有取向的有特征钟形曲线的正态分布或高斯分布。这种高斯分布的半宽度(FWHM)或峰是“单轴织构度”，并且定义“织构的锐利度(sharpness ofthetexture)”。织构的锐利度还被称为“镶嵌(mosaic)”。双轴织构是指其中所有晶粒的三个晶轴中的两个以某种度或锐利度排列的情况。三轴织构是指其中所有晶粒的全部三个晶轴以某种度或锐利度排列的情况。例如，以10°的FWHM为特征的三轴织构意思是构成材料的所有晶粒的三个晶轴，即a、b和c，的取向的独立分布可以被描述为半宽度是10°的分布。
如本文所使用的，“柔性的”是指把器件围绕12英寸的心轴弯曲而未导致器件电子性质的削弱的能力。
为了实现上述的和其他的制品，并且根据如在本文中具体实施和广泛地描述的本发明的目的，本发明提供电子器件制品，其包括：(a)柔性的、大晶粒的、晶状的金属或合金衬底，其具有宏观的、[100]或[110]的单轴织构，具有以小于10度的半宽度(FWHM)为特征的锐利度，(b)在所述衬底上的至少一个缓冲层，所述至少一个缓冲层选自包括金属、合金、氮化物、硼化物、氧化物、氟化物、碳化物、硅化物、与锗的金属间合金或其组合的组，并且顶部缓冲层具有宏观的[100]或[110]的单轴织构，具有以小于10度的半宽度(FWHM)为特征的锐利度，以及(c)在所述缓冲层上的电子材料的至少一个外延层，所述电子材料的至少一个外延层选自包括但不限于基于以下的组：间接带隙半导体，例如Si、Ge、GaP；直接带 隙半导体，例如CdTe、CuInGaSe2(CIGS)、GaAs、AlGaAs、GaInP和AlInP；多频带半导体，例如像Zn1-yMnyOxTe1-x的II-O-VI材料，以及III-N-V多频带半导体，例如GaNxAs1-x-yPy，以及其组合。所述电子材料的至少一个外延层包括半导体层中的用于获得所需要的n型或p型半导体性质的其他材料的微量掺杂剂。
在本发明的优选的实施方案中，制品中的所述半导体层是主要由来自元素周期表的两个或更多个不同族的元素组成的化合物半导体，包括对于化合物AlN、AlP、AlAs、GaN、GaP、GaAs、InP、InAs、InSb、AlInGaP、AlGaAs、InGaN等的第III族(B、Al、Ga、In)和第V族(N、P、As、Sb、Bi)的化合物，以及第II族(Zn、Cd、Hg)和第VI族(O、S、Se、Te)的化合物，例如ZnS、ZnSe、ZnTe、CdTe、HgTe、CdHgTe等。除以上的二元化合物之外，也包括三元化合物(三种元素，例如InGaAs)和四元化合物(四种元素，例如InGaAsP)。
在本发明的优选的实施方案中，制品中的所述半导体层包括相同的族内的元素的元素半导体或合金，例如SiC和SiGe，或包括元素周期表的第IB族、第IIIA族和第VIA族的元素的化合物半导体，例如铜、铟、镓、铝、硒和硫的合金。
在本发明的优选的实施方案中，有织构的衬底(textured substrate)具有大于100微米的晶粒度。
根据本发明的半导体器件制品也可以包括在所述衬底上的至少一个缓冲层，该至少一个缓冲层选自包括金属、合金、氮化物、硼化物、氧化物、氟化物、碳化物、硅化物或其组合的组。
在本发明的优选的实施方案中，所述缓冲层具有选自包括以下的组的晶体结构：式AN或AO的岩盐晶体结构(rock-salt crystal structure)，其中A是金属并且N和O相应于氮和氧；式ABO3的钙钛矿晶体结构，其中A和B是金属并且O是氧；式A2B2O7的烧绿石晶体结构，其中A和B是金属并且O是氧；以及式A2O3的方铁锰矿晶体结构，其中A是金属并且O是氧。
在本发明的优选的实施方案中，所述缓冲层具有选自包括以下的组的化学式：具有式AxB1-xO和AxB1-xN的混合的岩盐晶体结构，其中A和B是不同的金属；混合的氧氮化物，例如AxB1-xNyO1-y，其中A和B是不同的金属；混合的方铁锰矿结构，例如(AxB1-x)2O3，其中A和B是不同的金属；混合的钙钛矿，例如(AxA′1-x)BO3、(AxA′1-x)(ByB′1-y)O3，其中A、A′、B和B′是不同的金属；以及混合的烧绿石，例如(AxA′1-x)2B2O7、(AxA′1-x)2(ByB′1-y)2O7，其中A、A′、B和B′是不同的金属。
在本发明的又一个优选的实施方案中，缓冲层可以是选自包括以下的组的氧化物缓冲层：γ-Al2O3(Al2O3的立方形式)；钙钛矿，例如但不限于SrTiO3、(Sr，Nb)TiO3、BaTiO3、(Ba，Ca)TiO3、LaMnO3、LaAlO3、掺杂钙钛矿，例如(La，Sr)MnO3、(La，Ca)MnO3；分层钙钛矿，例如Bi4Ti3O12；烧绿石，例如但不限于La2Zr2O7、Ca2Zr2O7、Gd2Zr2O7；萤石(flourite)，例如Y2O3、YSZ；岩盐氧化物(rock-salt oxide)，例如但不限于MgO；尖晶石，例如但不限于MgAl2O4。
在另一个优选的实施方案中，构成电子器件的缓冲堆叠选自从包括立方氮化物层、MgO/立方氮化物的多层、Y2O3/YSZ/立方氮化物的多层、Y2O3/YSZ/MgO/立方氮化物的多层、立方氧化物层、MgO/立方氧化物的多层、Y2O3/YSZ/立方氧化物的多层以及Y2O3/YSZ/MgO/立方氧化物的多层的组选择的缓冲层构造。
在另一个优选的实施方案中，构成电子器件的缓冲堆叠选自从包括TiN层、MgO/TiN的多层、Y2O3/YSZ/TiN的多层、Y2O3/YSZ/MgO/TiN的多层、立方氧化物层、MgO/γ-Al2O3的多层、Y2O3/YSZ/γ-Al2O3的多层以及Y2O3/YSZ/MgO/γ-Al2O3的多层的组选择的缓冲层构造。
缓冲层可以是硅化物缓冲层或与锗的金属间合金，所述硅化物缓冲层或与锗的金属间合金相应于有化学式MSi或MSi2、MSi3、MGe或MGe2、MGe3的层，其中M是金属，例如但不限于Ni、Cu、Fe、Ir和Co。
缓冲层也可以是相应于SiC的立方形式的碳化物层。
在优选的实施方案中，至少顶部缓冲层是导电的。
在又一个优选的实施方案中，缓冲层可以是“分等级的缓冲层”，包括有不同的晶格参数的多重缓冲层，以向半导体层提供良好的晶格匹配。
在优选的实施方案中，电子器件还包括在缓冲层和半导体器件层之间的半导体模板层，以向半导体器件层提供良好的晶格匹配。
半导体模板层可以是具有不同的晶格参数的多层的“分等级的半导体模板”层，以向半导体器件层提供良好的晶格匹配。
在优选的实施方案中，构成电子器件的衬底具有使得在衬底的面内的所有晶粒的其他两个晶轴也以有小于10度的FWHM的织构为特征的晶体学织构。
在优选的实施方案中，构成电子器件的至少一个缓冲层具有使得在衬底的面内的所有晶粒的其他两个晶轴也以有小于10度的FWHM的织构为特征的晶体学织构。
在优选的实施方案中，构成电子器件的所述电子器件层具有使得在衬底的面内的所有晶粒的其他两个晶轴以有小于10度的FWHM的织构为特征的晶体学织构。
在优选的实施方案中，衬底选自包括Cu、Ni、Al、Mo、Nb和Fe及其合金的组。
在优选的实施方案中，衬底是有在3-9at％W(原子百分数W)的范围内的W含量的Ni基合金。
在优选的实施方案中，衬底是多层复合衬底，在多层复合衬底中仅顶层具有晶体学排列，并且在该层中的所有晶粒的晶轴在所有方向相对于彼此在10度内排列。
在优选的实施方案中，衬底是多层复合衬底，在多层复合衬底中仅顶层和底层具有晶体学排列，并且在这些层中的所有晶粒的晶轴在所有方向相对于彼此在10度内排列。
在优选的实施方案中，电子器件是包括至少一个平行于衬底表面的pn结的光伏器件。
在又一个优选的实施方案中，电子器件是包括有至少两个并且优选三个平行于衬底表面的pn结的多结电池的光伏器件。
在优选的实施方案中，所述器件层的光伏转换效率大于13％并且优选大于15％。
在优选的实施方案中，所述电子器件层由在直径上与器件层不同的另一个结晶组成的排列的纳米点组成。
在又一个优选的实施方案中，纳米点的80％与器件层的法线在60度内排列。
根据本发明的电子器件可以用于选自包括光伏器件、平板显示器、热光伏器件、铁电器件、发光二极管器件、计算机硬盘驱动器器件、基于磁阻的器件、基于光致发光的器件、非易失性存储器器件、介电器件、热电器件和量子点激光器件的组的应用。
在优选的实施方案中，电子器件具有大于50平方英寸的面积。在又进一步的优选的实施方案中，电子器件具有大于113平方英寸的面积。
在优选的实施方案中，根据本发明的电子器件可以包括至少一种选自包括以下的组的器件：双端头器件，例如二极管；三端头器件，例如晶体管、晶闸管或整流器；以及多端头器件，例如微处理器、随机存取存储器、只读存储器或电荷耦合器件(charge-coupled device)。
附图简述
通过对以下的详述和附图的反复阅读，将实现对本发明以及其特征和益处的更完全的理解，在附图中：
图1示出了根据本发明的多层结构的各种实施方案的以横截面形式的理想化的示意图。图1A示出了最基本的结构，即有具有小于10°的半宽度(FWHM)的[100]或[110]的宏观的面外织构的柔性的金属或合金衬底；在该金属或合金衬底上方的有小于10°的FWHM的[100]或[110]的面外织构的单一或多重缓冲层；可选择的外延半导体模板层或分等级的半导体模板 层，以向在缓冲层上方的器件层提供改进的晶格匹配；以及最后地，外延半导体器件层，其为单一层或多层，并且选自包括但不限于基于间接带隙半导体、直接带隙半导体和多带隙半导体(multibandgap semiconductor)的层的组。图1B包括以下器件结构，其包括：有具有小于10°的FWHM的[100]或[110]的面外织构的柔性的晶状的金属或合金衬底，并且其中所有晶粒的其他两个垂直的晶轴以10°的FWHM排列；在衬底上方的单一或多重缓冲层，其有具有小于10°的FWHM的[100]或[110]的面外织构，并且其中所有晶粒的其他两个垂直的晶轴以10°以内排列；在缓冲层上方的可选择的外延半导体模板层或分等级的半导体模板层，以向器件层提供改进的晶格匹配；以及外延半导体器件层，其为单一层或多层，并且选自包括但不限于基于间接带隙半导体、直接带隙半导体和多带隙半导体的层的组。
图2示出了根据本发明的含有外延的有织构的pn结的电子器件的以横截面形式的理想化的示意图，其中pn结平行于衬底表面。图2示出了包括以下的器件：与图1所示的衬底相似的柔性的、晶状的、晶体学上有织构的金属或合金衬底；也与图1所示的缓冲层相似的晶体学上有织构的单一或多重缓冲层；可选择的外延的半导体模板层或分等级的半导体模板层，以向在缓冲层上方的器件层提供改进的晶格匹配；在顶部缓冲层或可选择的半导体模板层上的有织构的外延的p型和n型半导体层；透明导体层和有金属网格线的防反射覆层。如图2所示的这样的器件的一个用途是用于太阳能发电。
图3A示出了简单的主动矩阵有机发光二极管(active-matrix organiclight emitting diode)(AMOLED)的理想化示意图。图3B示出了根据本发明的含有三个电池的多结电池的理想化的示意图。在典型的多结电池中，有不同的带隙的各个电池被堆叠在彼此上方。各个电池以使日光首先照射在具有最大的带隙的材料上的方式堆叠。未在第一个电池中被吸收的光子被传输至第二个电池，然后第二个电池吸收剩余的太阳幅射的能量较高的部分，同时对能量较低的光子保持透过。这些选择性吸收过程持续，直到到达最终的具有最小的带隙的电池。大体上，多结器件是各个单结电池的以带隙(Eg)的递减顺序的堆叠。顶部电池捕获高能光子，并且把其余的光子传递下去以被带隙较低的电池吸收。
图4示出了某些已经在文献中报告的多结电池的横截面。示意图示出了太阳的光谱中的由多结电池捕获的部分以及这些电池的全部接近40％的预期的转换效率。图4A示出了GaInP(1.8eV)/GaAs(1.4eV)/Ge(0.7eV)的三结电池；图4B示出了GaInP(1.8eV)/GaInAs(1.25eV)/Ge(0.7eV)的三结电池；以及图4C示出了GaInP(1.8eV)/GaAs(1.4eV)/GaInAs(1.25eV)/Ge(0.7eV)的四结电池。
图5示出了根据本发明的含有两个有织构的外延的pn结的多结电子器件的以横截面形式的理想化的示意图，其中pn结平行于衬底表面。图5示出了包括以下的器件：与图1和2描述的衬底相似的柔性的、晶状的、晶体学上有织构的金属或合金衬底；晶体学上有织构的单一或多重缓冲层；可选择的外延的半导体层或在组成上分等级的(compositionally graded)模板层；包括pn结的有织构的外延的底部电池；隧道结；包括pn结的顶部电池；透明导体层；防反射覆层和金属网格线。图5所示的器件的一个用途是用于太阳能发电。
图6示出了根据本发明的含有三个有织构的pn结的多结电子器件的以横截面形式的理想化的示意图，其中pn结平行于衬底表面。图6示出了包括以下的器件：与图1和2描述的衬底相似的柔性的、晶状的、晶体学上有织构的金属或合金衬底；晶体学上有织构的单一或多重缓冲层；可选择的外延的半导体层或在组成上分等级的模板层；包括pn结的有织构的外延的底部电池；隧道结；包括pn结的中部电池；隧道结；包括pn结的顶部电池；透明导体层；防反射覆层和金属网格线。图6所示的器件的一个用途是用于太阳能发电。
图7示出了如图1-6中描绘的电子器件的以横截面形式的理想化的示意图，其中缓冲层堆叠包括很多薄缓冲层，以向在顶部缓冲模板上生长的半导体层提供良好的晶格匹配。这被称为用于向半导体提供良好的晶格匹配以最小化半导体层中的缺陷密度的“在组成上分等级的缓冲途径”。
图8示出了如图1-7中描绘的电子器件的以横截面形式的理想化的示意图，其中半导体模板层包括很多薄层，以向半导体器件层或包括pn结并且在半导体模板层的上方生长的第一电池提供良好的晶格匹配。这被称为用于向半导体器件层提供良好的晶格匹配以进一步最小化半导体器件层中的缺陷密度的“分等级的半导体途径”。
图9示出了如图1-9中描绘的电子器件的以横截面形式的理想化的示意图，其中缓冲层堆叠包括很多薄缓冲层，以向在顶部缓冲模板上生长的半导体模板层提供良好的晶格匹配。此外，半导体模板层包括很多薄层，以向半导体器件层或包括pn结并且在半导体模板层的上方生长的第一电池提供良好的晶格匹配。这被称为用于向半导体器件层提供良好的晶格匹配以最小化该层中的缺陷密度的“分等级的缓冲途径”和“分等级的半导体途径”的组合。
图10示出了有织构的柔性的NiW合金、在合金的上方的有织构的Si半导体层和介于它们之间的TiN的有织构的外延的缓冲层的以横截面形式的理想化的示意图。
图11示出了在有织构的Ni-3at％W衬底上外延生长的TiN的样品的(111)X射线极图。仅看到了四个晶体学上等效的峰，这表明强{100}<100>取向。使用 扫描测量的面内织构的半宽度(FWHM)和使用X射线衍射通过(200)ω扫描测量的面外织构的半宽度(FWHM)也在图上表示。
图12示出了Ni-3at％W/TiN/Si的样品的低放大倍数TEM横截面。在显微照片中可以清楚地辨别全部三个层。
图13示出了从在六边形网格上以0.6微米的间距获得和索引(indexing)电子背散射Kikuchi衍射图样产生的取向图像显微照片。图13A中给出的灰度等级阴影(grey scale shading)表示有小于2度的错误取向的互相连接区。图13B中给出的灰度等级阴影表示有小于3度的错误取向的互相连接区。清楚的是，硅层代表有某些镶嵌的大单晶。图像中看到的隆起状的颗粒在那里的原因是，膜是使用脉冲激光烧蚀技术生长的，已知在这种技术中会形成这样的颗粒状的特征。使用电子束蒸发或化学气相沉积来生长膜将得到平滑度很高的膜。
图14示出了Si/TiN界面的示出了外延生长的高分辨率图像。
图15示出了沿<100>的外延的硅层的平面的高分辨率的透射电子显微镜照片。插入图示出了照片的快速傅里叶变换(FFT)图样。
图16示出了来自Si/TiN/NiW的透射电子显微试样的平面图的<100>晶带轴的选区电子衍射图样，示出了Si{220}、TiN{200}和Ni{200}衍射斑的外延的排列。
图17也示出了来自Si/TiN/NiW的透射电子显微试样的平面图的<100>晶带轴的选区电子衍射图样，示出了Si{220}、TiN{200}和Ni{200}衍射斑的外延的排列。在这种情况下，可获得衍射图样的区更大。
图18示出了根据本发明的多层结构的各种实施方案的以横截面形式的理想化的示意图。图18A示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的TiN缓冲层，以及外延的Si或其他半导体器件或模板层。图18B示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的MgO缓冲层；在MgO层上方的晶体学上有织构的TiN缓冲层；以及外延的Si或其他半导体器件或模板层。图18C示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的TiN缓冲层；以及外延的Si或其他半导体器件或模板层。图18D示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的MgO缓冲层；在MgO层上方的晶体学上有织构的TiN缓冲层；以及外延的Si或其他半导体器件或模板层。
图19示出了根据本发明的多层结构的各种实施方案的以横截面形式的理想化的示意图。图19A示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的至少一个晶体学上有织构的立方氮化物缓冲层，以及外延的Si或其他半导体器件或模板层。图19B示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的MgO缓冲层；在MgO层上方的至少一个晶体学上有织构的立方氮化物缓冲层； 以及外延的Si或其他半导体器件或模板层。图19C示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的至少一个晶体学上有织构的立方氮化物缓冲层；以及外延的Si或其他半导体器件或模板层。图19D示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的MgO缓冲层；在MgO层上方的至少一个晶体学上有织构的立方氮化物缓冲层；以及外延的Si或其他半导体器件或模板层。
图20示出了根据本发明的多层结构的各种实施方案的以横截面形式的理想化的示意图。图20A示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的γ-Al2O3缓冲层，以及外延的Si或其他半导体器件或模板层。图20B示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的MgO缓冲层；在MgO层上方的晶体学上有织构的γ-Al2O3缓冲层；以及外延的Si或其他半导体器件或模板层。图20C示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的γ-Al2O3缓冲层；以及外延的Si或其他半导体器件或模板层。图20D示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的MgO缓冲层；在MgO层上方的晶体学上有织构的γ-Al2O3缓冲层；以及外延的Si或其他半导体器件或模板层。
图21示出了根据本发明的多层结构的各种实施方案的以横截面形式的理想化的示意图。图21A示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的至少一个晶体学上有织构的立方氧化物缓冲层，以及外延的Si或其他半导体器件或模板层。图21B示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的MgO缓冲层；在MgO层上方的至少一个晶体学上有织构的立方氧化物缓冲层； 以及外延的Si或其他半导体器件或模板层。图21C示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的至少一个晶体学上有织构的立方氧化物缓冲层；以及外延的Si或其他半导体器件或模板层。图21D示出了柔性的晶状的晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的MgO缓冲层；在MgO层上方的至少一个晶体学上有织构的立方氧化物缓冲层；以及外延的Si或其他半导体器件或模板层。
图22示出了根据本发明的含有晶体学上有织构的半导体器件的电子器件的以横截面形式的理想化的示意图。器件包括柔性的晶体学上有织构的金属/合金衬底；晶体学上有织构的缓冲层；可选择的晶体学上有织构的半导体模板层；硅和/或锗的晶体学上有织构的外延层；晶体学上有织构的外延的GaAs层；晶体学上有织构的外延的InGaP层；透明导体层，和可选择的防反射覆层以及金属网格线。该代表形式形成器件的一般基础。人们可以设想以这种多层堆叠的另外的半导体层或结和/或缓冲层。这样的器件的一个用途是用于太阳能发电。
图23A示出了复合衬底的以横截面形式的理想化的示意图，所述复合衬底含有无晶体学织构的或未排列的底部，并且有晶体学上有织构的或排列的顶表面，使得该层中的所有晶粒在所有方向在10度内排列。图23B示出了复合衬底的以横截面形式的理想化的示意图，所述复合衬底含有无晶体学织构的或未排列的中心，并且有晶体学上有织构的或排列的顶表面和底表面，使得该层中的所有晶粒在所有方向在10度内排列。
图24示出了有在有外延的缓冲的双轴织构的衬底上外延生长的BZO的自组装纳米点的0.2μm厚的YBa2Cu3Ox(YBCO)层的横截面透射电子显微镜(TEM)图像。在YBCO层内可以看到BaZrO3(BZO)的自组装纳米点的柱。柱垂直于YBCO的由YBCO层中的平行的晶格条纹表示的ab面，并且平行于YBCO的c轴。图中的黑色箭头示出了BZO的自组装纳米点的柱中的某些的位置。
图25示出了在衬底上外延生长的器件层内的自组装的或有序的纳米点的以横截面形式的理想化的示意图。在这种情况下，发生纳米点的有序排列，使得形成纳米点的垂直柱。
图26示出了在衬底上外延生长的器件层内的自组装的或有序的纳米点的以横截面形式的理想化的示意图。在这种情况下，可以以某种方式发生纳米点的有序排列，从而形成纳米点的倾斜的柱。
图27示出了在衬底上外延生长的器件层内的自组装的或有序的纳米点的理想化的示意图。在这种情况下，纳米点的有序排列是竖直的，然而纳米点具有如所示的向自身的弯曲。
优选的实施方案的详述
本发明涉及大面积的、柔性的、晶体学上有织构的、具有高性能的基于半导体的电子器件的制造。本发明也使这样的器件的使用卷盘到卷盘沉积(reel-to-reel deposition)进行的连续制造成为可能。
图1示出了根据本发明的多层结构的各种实施方案的以横截面形式的理想化的示意图。图1A示出了最基本的结构，即有具有小于10°的半宽度(FWHM)的[100]或[110]的宏观面外织构的柔性的金属或合金衬底；在该金属或合金衬底上方的有具有小于10°的FWHM的[100]或[110]的面外织构的单一或多重缓冲层；可选择的、外延半导体模板层或分等级的半导体模板层，以向在缓冲层上方的器件层提供改进的晶格匹配；以及最后地，外延半导体器件层，其为单一层或多层，并且选自包括但不限于基于间接带隙半导体、直接带隙半导体和多带隙半导体的组的组。图1B包括：器件结构，其包括有具有小于10°的FWHM的[100]或[110]的面外织构的柔性的、晶状的金属或合金衬底，并且其中所有晶粒的其他两个垂直的晶轴以10°的半宽度排列；在衬底上方的单一或多重缓冲层，其有具有小于10°的FWHM的[100]或[110]的面外织构，并且其中所有晶粒的其他两个垂直的晶轴以10°以内排列；在缓冲层上方的可选择的外延半导体模板层或分等级的半导体模板层，以向器件层提供改进的晶格匹配；以及外延半导体 器件层，其为单一层或多层，并且选自包括但不限于基于间接带隙半导体、直接带隙半导体和多带隙半导体的组的组。
[100]或[110]织构的半导体对于实现高器件性能是有用的。单轴织构的金属或合金模板可以通过热机械加工技术，例如轧制并且退火、压制或冲压并且退火、锻造并且退火、拉制并且退火以及挤锻并且退火，来制造。这些变形和退火步骤的组合也可以用于使用例行实验来制造具有锐利度以及明确的面外单轴织构以及大平均晶粒度的金属或合金衬底。对于所有的热机械加工途径来说，我们在本发明或本专利申请中指出的晶体学织构是退火的再结晶织构并且不是变形织构。“变形织构”是在机械变形时在金属和合金中发展成的晶体学织构，并且变形的过程得到塑性变形的晶粒。变形织构也可以具有很大的锐利度并且可以是双轴的，并且具有立方材料中的某些特定的取向。关于金属和合金中的可以由机械变形产生的典型的变形织构的细节可以在以下教科书中找到：“Structure of Metals(金属的结构)”，作者Charles Barrett和T.B.Massalski，第三版，Pergamon出版社，1980，第541-566页；“Recrystallisation and related annealing phenomena(再结晶和相关的退火现象)”，作者FJ Humphreys、M Hatherly，由Elsevier出版，2004年，第43-54页。再结晶是一种已变形的晶粒被一组新的成核且生长直到最初的晶粒已经全部被消耗的未变形的晶粒代替的过程。再结晶的详细的定义可以从本领域的文献获得，或从在线免费百科全书Wikipedia的网址http://en.wikipedia.orq/wiki/Recrystallization(metallurgy)获得。经过退火或再结晶的过程的晶体学织构被称为再结晶织构。关于如何可以通过热机械加工产生再结晶织构的细节可以在下列书中找到：题目为“Recrystallisation and related annealing phenomena(再结晶和相关的退火现象)”，作者FJ Humphreys、M Hatherly，由Elsevier出版，2004年，第327-415页；“Structure of Metals(金属的结构)”，作者Charles Barrett和T.B.Massalski，第三版，Pergamon出版社，1980，第568-582页；书中指出的所有参考文献也作为相关参考文献并入。关于形成单轴织构、双轴织构和三轴再结晶织构的方式的细节可以在上述书中找到。特别地，关于在立方、面心和体心的金属和合金中形成[100]或[110]再结晶织构的方式的细节在书中详细地讨论。在本发明中，晶体学上有织构的且充分地再结晶的金属 和合金是被特别关心的。这是因为已经被轧制的且有织构的金属和合金的表面不容易被用于其他材料的外延生长。此外，通常的变形织构不具有用于通过合适的缓冲层与半导体结合的期望的结晶取向。缓冲层用于提供化学阻挡层和半导体层在其上生长的结构模板。需要化学阻挡层以防止元素从金属/合金或陶瓷衬底向半导体层的扩散。缓冲层可以选自包括金属、合金、氮化物、硼化物、氧化物、氟化物、碳化物、硅化物或其组合的组。缓冲层可以是相应于MN的组成的氮化物缓冲层，其中N是氮并且M选自包括Ti、Ce、Y、Zr、Hf、V、Nb、Nd、La和Al及其组合的组。缓冲层可以是选自包括以下的组的氧化物缓冲层：γ-A12O3(Al2O3的立方形式)；钙钛矿，例如但不限于SrTiO3、(Sr，Nb)TiO3、BaTiO3、(Ba，Ca)TiO3、LaMnO3、LaAlO3、掺杂的钙钛矿，例如(La，Sr)MnO3、(La，Ca)MnO3；分层钙钛矿，例如Bi4Ti3O12；烧绿石，例如但不限于La2Zr2O7、Ca2Zr2O7、Gd2Zr2O7；萤石，例如Y2O3、YSZ；岩盐氧化物，例如但不限于MgO；尖晶石，例如但不限于MgAl2O4。缓冲层也可以包括有化学式MNxOy(1＜x、y＞0)的氮化物和氧化物的混合物，其中N是氮并且O是氧，并且M选自包括Ti、Ce、Y、Zr、Hf、V、Nb、Nd、La和Al及其组合的组。需要包括缓冲层的结构模板，以获得与正在生长的半导体层的良好的晶格匹配，从而最小化半导体层中的缺陷密度。
在某些情况下，在半导体器件层之前使用另外的半导体模板层。该半导体模板层也用于向半导体器件层提供更好的晶格匹配。顶部缓冲层的另一个功能是提供稳定的、平滑的并且致密的表面，以使半导体层在该表面上生长。缓冲层表面可以以化学手段或热手段调节。在化学调节中，使用以气态或溶液形式的一种或多种化学物质改性缓冲层的表面。在热调节中，缓冲层被加热至发生表面重构的高温。表面调节也可以使用标准的且已发展成熟的技术，即等离子蚀刻和反应离子蚀刻来完成(见，例如，Siliconprocessing for the VSLI Era(超大规模集成电路时代的硅处理)，第1卷，S.Wolf和R.N.Tanber编辑，第539-574页，Lattice出版社，Sunset Park，CA，1986)。
图1中所述的[100]或[110]织构的半导体器件层可以选自包括但不限 于基于以下的那些半导体器件层的组：间接带隙半导体，例如Si、Ge、GaP；直接带隙半导体，例如CdTe、CuInGaSe2(CIGS)、GaAs、AlGaAs、GaInP和AlInP；多频带半导体，例如像Zn1-yMnyOxTe1-x的II-O-VI材料，以及III-N-V多频带半导体，例如GaNxAs1-x-yPy，以及其组合。这包括半导体层中用于获得所需要的n型或p型半导电性质的其他材料的微量掺杂剂。“直接”、“间接”和“多频带”半导体的定义可以从本领域的文献获得，或从在线免费百科全书Wikipedia(http://en.wikipedia.org/wiki/Main Page)获得。例如，如Wikipedia中声明的，直接带隙半导体和间接带隙半导体的定义是，“在半导体物理学中，直接带隙意指在动量空间中导带的最小值直接位于价带的最大值的上方。在直接带隙半导体中，在导带最小值处的电子可以直接与在价带最大值处的空穴结合，同时保持动量。跨越带隙的复合的能量将以光的光子的形式发射。这就是辐射复合，也称为自发发射。在诸如晶体硅的间接带隙半导体中，导带最小值和价带最大值的动量不相同，所以跨越带隙的直接跃迁不保持动量并且是被禁止的。复合发生在有允许动量守恒的第三方，例如声子或结晶缺陷，作为媒介时。这些复合将经常释放作为声子而非光子的带隙能量，并且从而不发射光。因此，来自间接半导体的光发射非常低效和微弱。具有改进来自间接半导体的光发射的新技术。参见间接带隙，以获得解释。直接带隙半导体的主要的例子是砷化镓，一种通常在激光二极管中使用的材料。”
在本发明的优选的实施方案中，制品中的所述半导体层是主要由来自元素周期表的两个或更多个不同族的元素组成的化合物半导体，包括：第III族(B、Al、Ga、In)和第V族(N、P、As、Sb、Bi)的化合物，例如化合物AlN、AlP、AlAs、GaN、GaP、GaAs、InP、InAs、InSb、AlInGaP、AlGaAs、InGaN等，以及第II族(Zn、Cd、Hg)和第VI族(O、S、Se、Te)的化合物，例如ZnS、ZnSe、ZnTe、CdTe、HgTe、CdHgTe等。除以上的二元化合物之外，也包括三元化合物(三种元素，例如InGaAs)和四元化合物(四种元素，例如InGaAsP)。
制品中的半导体层也可以包括相同的族内的元素的元素半导体或合金，例如SiC和SiGe，或包括元素周期表的第IB族、第IIIA族和第VIA 族的元素的化合物半导体，例如铜、铟、镓、铝、硒和硫的合金。
图2示出了根据本发明的含有外延的、有织构的pn结的电子器件的以横截面形式的理想化的示意图，其中pn结平行于衬底表面。图2示出了包括以下的器件：与图1所示的衬底相似的柔性的、晶状的、晶体学上有织构的金属或合金衬底；也与图1所示的缓冲层相似的晶体学上有织构的单一或多重缓冲层；可选择的外延的半导体模板层或分等级的半导体模板层，以向在缓冲层上方的器件层提供改进的晶格匹配；在顶部缓冲层或可选择的半导体模板层上的有织构的、外延的p型和n型半导体层；透明导体层；和有金属网格线的防反射覆层。p型半导体通过实施掺杂过程来获得，在掺杂过程中，某些类型的原子被结合入半导体中，以提高自由的(在这种情况下，正的)电荷载体的数量。当掺杂材料被加入时，掺杂材料从半导体原子带走(接受)弱束缚的(weakly-bound)外层电子。这种类型的掺杂剂也称为受体材料(acceptor material)，并且已经失去电子的半导体原子被称为空穴。p型掺杂的目的是产生丰富的空穴。对于硅的情况，用三价原子(通常来自元素周期表的第IIIA族，例如硼或铝)代替进入晶格中。结果是从对于硅晶格来说正常的四个共价键中的一个失去一个电子。从而，掺杂剂原子可以从毗邻的原子的共价键接受电子以使第四个键完整。这样的掺杂剂被称为受体。掺杂剂原子接受电子，导致从毗邻的原子的一个键的一半的损失，并且导致“空穴”的形成。每个空穴与附近的负电荷的掺杂剂离子相关联，并且半导体作为整体保持电中性。然而，一旦每个空穴已经在点阵中形成，那么在所述空穴的位置处的原子中的一个质子将是“暴露”的，并且再不会被电子中和。因此，空穴起一定量的正电荷的作用。当加入了足够大数量的受主原子时，空穴的数量很大地超过被热激发的电子的数量。因此，空穴是占多数的载体，而电子是p型材料中占少数的载体。n型半导体通过实施掺杂过程来获得，即通过向四价半导体(valence-four semiconductor)加入五价元素(valence-five element)的杂质，以增加自由的(在这种情况下，负的)电荷载体的数量。当掺杂材料被加入时，掺杂材料向半导体原子放弃(给出)弱束缚的外层电子。这种类型的掺杂剂也称为供体材料(donor material)，因为其放弃了其电子中的某些。n型掺杂的目的是在材料中产生丰富的可移动的或“载体”电子。为 了帮助理解实现n型掺杂的方式，考虑硅(Si)的情况。Si原子具有四个价电子，其中每个与四个毗邻的Si原子中的一个形成共价键。如果有五个价电子的原子，例如磷(P)、砷(As)或锑(Sb)，被结合入晶格代替Si原子，则该原子将具有四个共价键和一个游离的电子。该额外的电子仅与原子微弱地结合，并且可以被容易地激发入导带中。在常温，基本上所有这样的电子都被激发入导带中。由于这些电子的激发不导致空穴的形成，所以在这样的材料中电子的数量远超出空穴的数量。在这种情况下，电子是占多数的载体，并且空穴是占少数的载体。因为五电子原子具有额外的电子可“给出”，所以它们被称作供体原子。因此，可以通过元素的合适的掺杂来制造p型半导体和n型半导体。图2中的器件涉及p-n结，其中结平行于衬底表面。p型层和n型层的结合被称为单电池。图2所示的这种器件仅是可以基于本发明制造的可能的器件结构的简单的例子。这样的器件的可能的用途是作为把日光转化为电能的太阳能电池或光伏电池。可以改变层，即p型或n型，的顺序。此外，在某些情况下，包括其中过量的可移动空穴浓度非常大的p+层可能是期望的。相似地，可以沉积n+层。这样的层也可以用于制造器件中的电触点。
图1和图2所示的基本结构可以用于制造大范围的电子器件，例如光伏器件、平板显示器、热光伏器件、铁电器件、发光二极管器件、计算机硬盘驱动器器件、基于磁阻的器件、基于光致发光的器件、非易失性存储器器件、介电器件、热电器件和量子点激光器件。可以容易地设想的电子器件是双端头器件，例如二极管；三端头器件，例如晶体管、晶闸管或整流器；以及多端头器件，例如微处理器、随机存取存储器、只读存储器或电荷耦合器件。
最令人激动的应用中的某些是在光伏电池或太阳能电池中以及用于显示器，例如薄膜晶体管。在这两个领域中，已经有在金属衬底上使用薄膜的趋势。然而，对于这些情况，半导体是无定形的或多晶的，并且因此有比从相同的半导体的单晶器件获得的性能低的性能。力学上柔性的电子仪器具有在物理的和力学的限制不允许使用刚性衬底之处实现新型的应用的潜力。此外，使用柔性的衬底，可以设想与有显著地高于正常的分立 的半导体器件制造的处理量的印刷机相似的滚动式制造(roll-to-rollmanufacturing)。在上文提到的应用中的某些中，存在相比其他半导体器件的相对宽松的器件要求。三轴织构的近似单晶的半导体层和器件在大面积的柔性的金属、合金和陶瓷衬底上的结合可以极大改变这些领域中的这些应用。在柔性的衬底上的单晶器件将得到有高效率的光伏电池和有更高的电子迁移率的薄膜晶体管(TFT)。
在柔性的金属或合金箔上制造TFT电路引起了极大关注。见，例如，Thesis S.D.和Wagner S.，“Amorphous silicon thin-film transistors on steel foilsubstrates(钢箔衬底上的非晶硅薄膜晶体管)，”IEEE Electron Device Lett.，vol.17，no.12，pp.578-580，Dec.1996；Serikawa T.和Omata F.，“High-mobility poly-Si TFT′s fabricated on flexible stainless steel substrates(在柔性不锈钢衬底上制造的高迁移率多晶硅TFT)，”IEEE ElectronDevice Lett.，vol.20，no.11，pp.574-576，Nov.1999；Afentakis T.和Hatalis M.，“High performance polysilicon circuits on thin metal foils(薄金属箔上的高性能多晶硅电路)，”Proc.SPIE，vol.5004，pp.122-126，2003；Howell R.S.，Stewart M.，Karnik S.V.，Saha S.K.和Hatalis M.K.，IEEE Electron DeviceLett.，vol.21，no.2，pp.70-72，Feb.2000。在所有这四篇论文中，结果是有取向的多晶的或非晶的Si层。在使用多晶Si的大多数情况下，多晶Si是Si的激光晶化层。Si的非晶层首先被沉积至衬底上，然后是结晶步骤。也可以使用提供高加热速率的红外灯来完成该结晶。可以使用相似的过程制造本发明公开的在衬底上的外延硅。这种首先沉积非晶Si的前驱物膜然后进行后续的结晶步骤的过程被称为“非原位(ex-situ)”过程。晶体硅也可以在高温下直接外延沉积在近似单晶的衬底上。在柔性的金属、合金和陶瓷衬底上的三轴织构的单晶器件将得到有比可以使用非取向的硅制造的薄膜晶体管的电子迁移率高的电子迁移率的薄膜晶体管(TFT)，并且因此真正地具有极大改变这种应用的潜力。先进的平板显示器，包括主动矩阵液晶显示器(LCD)(active matrix liquid crystal display)，已经主要使用厚玻璃作为衬底，厚玻璃提供透明度和稳定性方面的优点，但是非常脆弱且沉重。本文提出的衬底将是坚固的且重量轻的，并且由于器件层是三轴织构的或近似单晶的，该衬底将具有比刚性玻璃衬底上可能有的那些性能优异 得多的性能。平板显示器应用的范围很广，并且包括计算机监视器、电视、大型电子广告牌、手机、计算器和在整套的电子消费品上的显示屏。对于便携式显示器、主动矩阵液晶显示器(AMLCD)和主动矩阵有机发光二极管(AMOLED)，使用在玻璃上的低温处理的多晶Si正在被广泛地考虑用于大规模应用。主动矩阵OLED(AMOLED)显示器由有机发光二极管(OLED)像素组成，其中有机发光二极管像素已经被沉积或结合到薄膜晶体管(TFT)阵列上，以形成在被电激发时发光的像素矩阵。与被动矩阵OLED显示器相反，如果电是逐行分布的，那么主动矩阵TFT后面板作为控制流动通过每个OLED像素的电流的量的开关的阵列。TFT阵列连续地控制流向像素的电流，以信号控制每个像素发光的亮度。通常，这种连续的电流由在每个像素的至少两个TFT控制，一个开始和停止存储电容器的充电，并且第二个向像素提供产生恒定电流所需要的水平的电压源。因此，AMOLED始终运行(即，用于整个帧扫描)，避免了对被动矩阵运行所需要的非常高的电流的需要。用于制造TFT阵列的多晶硅后面板技术是当今的用于OLED的首选技术(technology-of-choice)，因为其提供满足OLED电流驱动要求的合理的迁移率(见，例如，Afentakis T.，Hatalis M.，Voutsas T.和Hartzell J.，“Poly-silicon TFT AM-OLED on thin flexible metalsubstrates(薄柔性金属衬底上的多晶硅TFT AM-OLED)，”Proc.SPIE，vol.5004，pp.187-191，2003)。多晶硅技术还允许驱动电路直接在衬底上的结合。然而，有许多需要克服的关键的挑战：减少多晶硅的阈电压不均匀性，以及证明商业上可行的生产率。该问题可以有望使用本发明的器件来解决，在本发明的器件中，半导体器件层的三轴织构的或近似单晶的性质将降低不均匀性并且提高生产率，显著地提高迁移率并且仍然是重量轻的，因为没有使用玻璃。图3A示出简单的AMOLED器件的示意图。图3A，当与图1和2联合时，示出了可以制造基于本发明的AMOLED的方式，其中使用本发明制造了TFT/衬底阵列。
本发明公开的器件的一个重要应用是在光伏领域。图2中示意性地示出的器件可以用作光伏电池或太阳能电池。这些器件将是大面积的且柔性的，并且可以被放在屋顶上。柔性的太阳能电池还对太空应用有用，因为光伏组件的大阵列或线管可以被包裹起来并且然后在太空中展开。
制造效率更高的太阳能电池的一种方式是找到将从日光的光谱的更大的部分-从红外线至可见光至紫外线-捕获能量的材料。当光伏材料吸收含有与其带隙相同的量的能量的光波时，能量从光子传递至光伏材料。带隙是把电子从材料的价带推动至电子在其中自由地流动的导带所需要的能量(Eg)。图3B示出了含有三个有不同的带隙的光伏电池的器件的示意图。这种结构也称为级联电池(cascade cell)或叠层电池(tandem cell)，这种结构可以通过捕获太阳光谱的更大的部分而实现更高的总转换效率。在该典型的多结电池中，具有不同的带隙的各个电池被堆叠在彼此上方。各个电池以使日光首先照射在具有最大的带隙的材料上的方式被堆叠。未在第一个电池中被吸收的光子被传输至第二个电池，然后第二个电池吸收剩余的太阳幅射的能量较高的部分并对能量较低的光子保持透过。这些选择性吸收过程持续，直到到达最终的具有最小的带隙的电池。这样的多结电池可以得到非常高的效率。多结电池的原理可以从现有技术获得(MartinA.Green，Keith Emery，Klaus Bücher，David L.King，Sanekazu Igari，“Solarcell efficiency tables(version 11)(太阳能电池效率表(第11版)，”Progressin Photovoltaics：Research and Applications，第6卷，第1期，第35-42页，1999年5月4日；Karam，N.H.；King，R.R.；Cavicchi，B.T.；Krut，D.D.；Ermer，J.H.；Haddad，M.；Li Cai；Joslin，D.E.；Takahashi，M.；Eldredge，J.W.；Nishikawa，W.T.；Lillington，D.R.；Keyes，B.M.；Ahrenkiel，R.K.，“Development and characterization of high-efficiency Ga0.5ln0.5P/GaAs/Gedual-and triple-junction solar cells(高效率Ga0.5ln0.5P/GaAs/Ge双结和三结太阳能电池的开发和表征)，”Electron Devices，IEEE Transactions on，Vol.46，No.10，pp.2116-2125，Oct.1999；H.Hou，K.Reinhardt，S.Kurtz，J.Gee，A.Allerman，B.Hammons，P.Chang，E.Jones，Novel InGaAsN pn junction forhigh-efficiency multiple-junction solar cells(用于高效率多重结太阳能电池的新型InGaAsN pn结)，The Second World Conference on PV EnergyConversion(第二届世界PV能量转换会议)，1998，pp.3600-3603；D.Friedman，J.Geisz，S.Kurtz，J.Olson，1-eV GaInNAs solar cells for ultra highefficiency multijunction devices(用于超高效率多结器件的1-eV GaInNAs太阳能电池)，第二届国际PV能量转换会议，1998，pp.3-7；T.V.Torchynska 和G.Polupan，“High efficiency solar cells for space applications(用于空间应用的高效率太阳能电池)，”Superficies y Vacio 17(3)，21-25，2004年9月；R.McConnell和M.Symko-Davies，“DOE High Performance Concentrator PV Project(DOE高性能聚光器PV工程)，”Intemational Conference on Solar Concentrators for the Generation of Electricity or Hydrogen(关于用于发电或制氢的太阳聚光器的国际会议)，1-5 May 2005，Scottsdale，Arizona，NREL/CD-520-38172)。
图4示出了某些已经在文献中报告的多结电池的横截面。示意图示出了太阳的光谱中的被多结电池捕获的部分以及这些电池的全部接近40％的预期的转换效率。图4A示出了GaInP(1.8eV)/GaAs(1.4eV)/Ge(0.7eV)的三结电池；图4B示出了GaInP(1.8eV)/GaInAs(1.25eV)/Ge(0.7eV)的三结电池；以及图4C示出了GaInP(1.8eV)/GaAs(1.4eV)/GaInAs(1.25eV)/Ge(0.7eV)的四结电池。明显的是，捕获太阳的光谱的更多的部分的优点是更高的转换效率。图5示出了根据本发明的含有两个有织构的外延的pn结的多结电子器件的以横截面形式的理想化的示意图，其中pn结平行于衬底表面。图5示出了包括以下的器件：与图1和2描述的衬底相似的柔性的、晶状的、晶体学上有织构的金属或合金衬底；晶体学上有织构的单一或多重缓冲层；可选择的外延的半导体层或在组成上分等级的模板层；包括pn结的有织构的、外延的底部电池；隧道结；包括pn结的顶部电池；透明导体层；防反射覆层和金属网格线。图5所示的器件的一个用途是用于太阳能发电。图6示出了根据本发明的含有三个有织构的pn结的多结电子器件的以横截面形式的理想化的示意图，其中pn结平行于衬底表面。图6示出了包括以下的器件：与图1和2描述的衬底相似的柔性的、晶状的、晶体学上有织构的金属或合金衬底；晶体学上有织构的单一或多重缓冲层；可选择的外延的半导体层或在组成上分等级的模板层；包括pn结的、有织构的、外延的底部电池；隧道结；包括pn结的中部电池；隧道结；包括pn结的顶部电池；透明导体层；防反射覆层和金属网格线。同样地，图6所示的器件的一个用途是用于太阳能发电。
电子器件的性能取决于缺陷密度。降低主动半导体层中的缺陷密度的一个方式是降低其与顶部缓冲层的晶格失配。这可以使用“分等级的缓冲层”途径完成。图7示出了如图1-6中描绘的电子器件的以横截面形式的理想化的示意图，其中缓冲层堆叠包括很多有逐渐地不同的(graduallydiffering)晶格参数的薄缓冲层，以向在顶部缓冲模板上生长的半导体层提供良好的晶格匹配。这被称为用于向半导体提供良好的晶格匹配以最小化半导体层中的缺陷密度的“分等级的缓冲途径”。需要被沉积的分等级的晶格参数缓冲的层的数量取决于半导体和衬底之间的晶格失配。
为了使更高质量的外延成为可能并且降低半导体层中的缺陷密度的与半导体层的更好的晶格匹配也可以通过使用混合的或掺杂的岩盐结构缓冲层、混合的或掺杂的钙钛矿缓冲层、混合的或掺杂的烧绿石缓冲层来获得。例如，可以使用混合的岩盐结构氧化物(AO，其中A是金属)、氮化物(AN，其中A是金属)和氧氮化物(ANxO1-x，其中A是金属)、混合的钙钛矿(ABO3，其中A和B是金属)、混合的烧绿石(A2B2O7，其中A和B是金属)或混合的方铁锰矿(A2O3，其中A是金属)结构氧化物缓冲层来控制晶格常数，以获得与半导体层的更好的晶格匹配。以下的混合的氧化物和氮化物缓冲层是受到特别的关注的：
1)混合的岩盐结构氧化物和氮化物，例如AxB1-xO和AxB1-xN，其中A和B是不同的金属。例如，Ba0.64Sr0.36O，BaO和SrO的固溶体，提供与Si的优良的晶格匹配。
2)混合的氧氮化物，例如AxB1-xNyO1-y，其中A和B是不同的金属。
3)混合的方铁锰矿结构，例如(AxB1-x)2O3，其中A和B是不同的金属。
4)混合的钙钛矿(AxA′1-x)BO3、(AxA′1-x)(ByB′1-y)O3，其中A、A′、B和B′是不同的金属。例如，Ca0.95Sr0.05TiO3，CaTiO3和SrTiO3的固溶体，提供与Si的优良的晶格匹配。
5)混合的烧绿石(AxA′1-x)2B2O7、(AxA′1-x)2(ByB′1-y)2O7，其中A、A′、B和B′是不同的金属。
在某些情况下，使用“分等级的半导体模板”途径降低构成电子器件的 主动半导体层中的缺陷密度是更期望的。图8示出了如图1-7中描绘的电子器件的以横截面形式的理想化的示意图，其中半导体模板层包括很多有逐渐地不同的晶格参数的薄层，以向半导体器件层或包括pn结并且在半导体模板层的上方生长的第一电池提供良好的晶格匹配。这被称为用于向半导体器件层提供良好的晶格匹配以进一步最小化半导体器件层中的缺陷密度的“分等级的半导体途径”。在最后的情况中，人们可以设想“分等级的缓冲层”和“分等级的半导体模板”途径的组合。图9示出了如图1-8中描绘的电子器件的以横截面形式的理想化的示意图，其中缓冲层堆叠包括很多薄缓冲层，以向在顶部缓冲模板上生长的半导体模板层提供良好的晶格匹配。此外，半导体模板层包括很多薄层，以向半导体器件层或包括pn结并且在半导体模板层的上方生长的第一电池提供良好的晶格匹配。这被称为用于向半导体器件层提供良好的晶格匹配以最小化该层中的缺陷密度的“分等级的缓冲途径”和“分等级的半导体途径”的组合。
实施例1：通过相继地把立方金属或合金通过压缩压制或锻造至大的总变形并且然后再结晶退火制备了[100]单轴织构的金属衬底。例如，使用有3-9at％W的NiW合金，将其以单轴挤压压缩为90％的变形，然后在炉中在高于合金的一次再结晶温度的温度退火。所形成的一次再结晶织构是[100]织构。通过把退火温度升高至接近1000℃的高温，形成了大于100μm的平均晶粒度。然后在衬底上沉积外延的缓冲层。例如，在温度范围为300℃-600℃的沉积温度下，使用化学气相沉积(CVD)沉积外延的TiN层。然后在范围为300℃-900℃的沉积温度下，使用CVD型工艺沉积外延的Si层。这导致[100]单轴织构的Si器件层的形成。可选择地，通过改变Si层的沉积条件，获得与[100]织构相对的[110]晶体学织构。
实施例2：通过相继地把立方金属或合金通过压缩压制至大的总变形并且然后再结晶退火制备了[110]单轴织构的金属衬底。例如，使用有3-9at％W的NiW合金，将其以单轴挤压压缩为90％的变形，然后在炉中在高于合金的一次再结晶温度的温度退火。所形成的一次再结晶织构是[110]织构。通过把退火温度升高至接近1000℃的高温，形成了大于100μm的平均晶粒度。然后在衬底上沉积外延的缓冲层。例如，在温度范围为300 ℃-600℃的沉积温度下，使用化学气相沉积(CVD)沉积外延的TiN层。然后在范围为300℃-900℃的沉积温度下，使用CVD型工艺沉积外延的Si层。这导致[110]单轴织构的Si器件层的形成。可选择地，通过改变Si层的沉积条件，获得与[100]织构相对的[100]晶体学织构。
实施例3：图10示出了晶体学上有织构的、柔性的NiW合金与在合金的上方的有织构的Si半导体层和介于它们之间的有织构的TiN的外延的缓冲层的以横截面形式的理想化的示意图。这种器件与图1A和B描绘的器件一致。通过把由粉末冶金得到的合金线圈从约120密耳的厚度连续轧制为厚度为约2密耳或50微米的箔制备了[100]织构的双轴织构的Ni-3at％W。箔或带材的已轧制的晶体学织构是极大变形的FCC金属的标准Cu型轧制织构。在把带材脱脂和干燥之后，把带材装载入容纳射频感应加热炉的卷盘到卷盘高真空(10-8托)室中。带材在～3×10-7托的硫化氢气体的局部压力下以使每个部分在二十分钟内被加热至1250℃的速率被拉动通过炉的热区，以在带材的表面上形成硫c(2×2)超结构。在高温退火之后，NiW带材是完全的立方织构的，并且具有相应于取向{100}<100>的锐利的织构，并且还具有相应于c(2×2)硫超结构的表面重构。然后把TiN和Si层二者外延沉积在NiW带材上。使用化学计量的热压TiN靶生长TiN。通过在3×10-8托的基准压力下在700℃下以约2-3J/cm2的激光能量进行15分钟的脉冲激光烧蚀并且以10Hz的重复率沉积这些膜。图11示出了在三轴织构的Ni-3at％W衬底上外延生长的TiN的样品的典型的(111)X射线极图。仅看到了四个晶体学上等效的峰，这表明强{100}<100>取向。使用 扫描测量的面内织构的半宽度(FWHM)和使用X射线衍射通过(200)ω扫描测量的面外织构的半宽度(FWHM)也在图上表示。面内织构FWHM通常是约6.6，并且面外FWHM对于沿衬底的轧制方向的偏差(rocking)是3.2并且对于围绕轧制方向的偏差是6.6。在计入ω扫描的宽度之后的 扫描的“真正的”FWHM是约～5°。然后使用能量密度为5-7J-cm -2的KrF(λ＝248nm，τ＝25ns)脉冲准分子激光器以～10-7托的基准真空把硅膜沉积在TiN层上。初始地，在Si沉积期间的最初2分钟内，烧蚀速率是2Hz，并且衬底温度在650℃-700℃的范围内。在这之后，把用于生长的温度降低至520℃-550℃的温度范围，并且以10Hz的重复率进行Si生 长15分钟。图12示出了Ni-3at％W/TiN/Si的样品的低放大倍数TEM横截面。在显微照片中可以清楚地辨别全部三个层。TiN层是约110nm厚并且Si膜是约1μm厚。图13示出了从在六边形网格上以0.6微米的间距获得和索引的电子背散射Kikuchi衍射图产生的取向图像显微照片。图13A中给出的灰度等级阴影表示有小于2度的错误取向的互相连接区。图13B中给出的灰度等级阴影表示有小于3度的错误取向的互相连接区。清楚的是，硅层代表有某些镶嵌的大单晶。图像中看到的隆起状的颗粒在那里的原因是，膜是使用脉冲激光烧蚀技术生长的，已知在这种技术中会形成这样的颗粒状的特征。使用电子束蒸发或化学气相沉积来生长膜将得到平滑度很高的膜。图13显示，外延的、高度取向的、三轴织构的Si膜可以被沉积在三轴织构的NiW/TiN衬底上。图14显示示出了外延生长的Si/TiN界面的高分辨率横截面图像。显微照片清楚地显示出生长的外延本质以及TiN层和Si层之间的界面的锐利度。图15示出了沿<100>方向取的外延的硅层的平面的高分辨率的透射电子显微镜照片。插入图示出了照片的快速傅里叶变换(FFT)图样。明显的是，外延的Si膜正在被TiN缓冲的NiW上生长。图16示出了Si/TiN/NiW的透射电子显微法试样的平面图的<100>晶带轴的选区衍射图样，示出了Si{220}、TiN{200}和Ni{200}衍射斑的外延的排列。来自全部三个层的斑在衍射图中清楚地可见并且做了标记。在Si和TiN之间有45°的旋转，而在Ni上的TiN也具有立方上的立方的(cubeon cube)外延的关系。图17也示出了来自Si/TiN/NiW的透射电子显微法试样的平面图的<100>晶带轴的选区衍射图样，示出了Si{220}、TiN{200}和Ni{200}衍射斑的外延的排列。在这种情况下，获得衍射图样的区更大。虽然在这种情况下硅是使用脉冲激光烧蚀沉积的，但是有很多可用于Si沉积的技术。这些技术中的许多最近已经得到了综述(见，例如，MichelleJ.McCann，Kylie R.Catchpole，Klaus J.Weber，Andrew W.Blakers，“A reviewof thin-film crystalline silicon for solar cell applications.Part 1：Nativesubstrates(关于用于太阳能电池应用的薄膜晶体硅的综述。第1部分：天然衬底)，”Solar Energy Materials and Solar Cells，第68卷，第2期，2001年5月，第135-171页；Kylie R.Catchpole，Michelle J.McCann，Klaus J.Weber和Andrew W.Blakers，“A review of thin-film crystalline silicon for solar cell applications.Part 2：Foreign substrates(关于用于太阳能电池应用的薄膜晶体硅的综述。第1部分：外来衬底)，”Solar Energy Materials and SolarCells，第68卷，第2期，2001年5月，第173-215页)。电子束蒸发溅射(electron-beam evaporation sputtering)、离子束溅射、化学气相沉积、金属有机化学气相沉积(metallorganic chemical vapor deposition)和燃烧化学气相沉积(combustion chemical vapor deposition)的技术是用于缓冲层和半导体层的沉积中的技术。
同样重要的是应注意，在有单一缓冲层或多重缓冲层的情况下，在之后的层的沉积期间在顶部缓冲层的下方可以形成不具有以期望的取向的晶体学织构的反应层。这些反应层不影响器件层的取向，因为在器件层上方有合适地取向的缓冲的层。通常，在多层体系中可以发生多晶的、无晶体学织构的反应层的形成，只要其在被讨论的层的上方的合适地取向的层的沉积完成之后形成。
在硅层中存在某些第一级的连贯的孪晶界。因此，Si层不是完全不含有缺陷。然而，这样的连贯的孪晶界不是相当不利的并且不是电子学上主动的(Hjemas，P.C，Lohne，O.，Wandera，A.，Tathgar，H.S.，“The effect of grainorientations on the efficiency of multicrystalline solar cells(晶粒取向对多晶太阳能电池的效率的影响)，”Solid State Phenonema，vol.95-96，pp.217-222，2004；B.Cunningham，H.Strunk and D.G.Ast，“First and second order twinboundaries in edge defined film growth silicon ribbon(在边缘界定的膜生长硅带中的第一级和第二级孪晶界)，Appl.Phys.Lett.，40，pp.237-239，982)。虽然在所制造的膜中未清楚地观察到其他的缺陷，但是如果有成核的其他缺陷，它们可以被钝化以成为电学上非活性的或电子上几乎无害的。这样的需要钝化的缺陷通常发生在用于太阳能电池制造的单晶晶片和带中。有许多的现有技术证实了这样的缺陷可以被钝化(M.Rinio，M.Kaes，G.Hahn和D.Borchert，“Hydrogen passivation of extended defects in multicrystallinesilicon solar cells(多晶硅太阳能电池中的扩展缺陷的氢气钝化)，”发表于the 21th European Photovoltaic Solar Energy Conference and Exhibition(第21届欧洲光伏太阳能会议暨博览会)，Dresden(德累斯顿)，德国，2006年9 月4-8日；A.Ebong，M.HiIaIi，A.Rohtagi，D.Meier和D.S.Ruby，“Beltfurnace gettering and passivation of n-web silicon for high-efficiencyscreen-printed front-surface field solar cells(用于高效率网印刷前表面区太阳能电池的n-网络硅的直通炉消气和钝化)，”Progress in Photovoltaics：Research and Applications，9，pp.327-332，2001；C.H.Seager，D.J.Sharp和J.K.G.Panitz，“Passivation of grain boundaries in silicon(硅中晶界的钝化)，”J.Vac.Sci.&tech.，20，pp.430-435，1982；N.H.Nickel，N.M.Johnson和W.B.Jackson，“Hydrigen passivation of grain boundary defects in polycrystallinesilicon thin films(多晶硅薄膜中的晶界缺陷的氢钝化)，”Appl.Phys.Lett.，62，pp.3285-3287，1993；A.Ashok，“Research in hydrogen passivation of defectsand impurities in silicon(关于硅中缺陷和杂质的氢钝化的研究)，”NRELReport No.NREL/SR-520-36096，2004年5月；M.Lipinski，P.Panek，S.Kluska，P.Zieba，A.Szyszka和B.Paszkiewicz，“Defect passivation ofmulticrystalline silicon solar cells by silicon nitride coatings(多晶硅太阳能电池的使用氮化硅包覆的缺陷钝化)，”Materials Science-Poland，vol.24，pp.1003-1007，2006；V.Yelundur，“Understanding and implementation ofhydrogen passivation of defects in string ribbon silicon for high-efficiency，manufacturable，silicon solar cells(用于高效率可制造的硅太阳能电池的拉丝带硅中的缺陷的氢钝化的了解和实现)，”Ph.D thesis，Georgia Institute ofTechnology，Atlanta，GA，Nov.2003)。
虽然金属或合金衬底中所有类型的单轴织构、双轴织构或三轴织构都是关注的，但是受到特别关注的是三种类型的结晶取向。这些包括{100}<100>、{110}<100>和{210}<100>取向。在所有这些中，<100>方向平行于经过热机械处理、轧制和再结晶的带材的长轴。{100}<100>通过在高于金属或合金的一次再结晶温度的温度退火来产生。{110}<100>和{210}<100>取向通过在高于金属或合金的二次再结晶温度的温度退火来产生。{100}<100>取向在许多面心立方金属和合金，例如Ni、Al和Cu基合金，中容易产生。{110}<100>织构在体心立方金属和合金，例如铁基合金，中最容易产生。{210}<100>取向在诸如Ni-Fe合金的合金中容易产生。用于制造这样的有织构的衬底的热机械加工可以被扩展至制造具有任意 长度的长的且宽的衬底。
在全世界的光伏工业中使用的硅晶片的非常大的部分是以8英寸晶片的形式，而电子工业拒绝使用8英寸晶片。这些含有许多缺陷的晶片另外是晶体学上单晶的，并且具有50.2平方英寸(50.2平方英寸)的面积。最近，全世界的电子制造车间已经更换设备以适应更大的12英寸直径的硅晶片。光伏工业有可能使用被拒绝的含有缺陷的具有12英寸的直径以及113平方英寸的面积的晶片。然而，这是可用的且可以在全世界生长的单晶晶片的最大的可能大小。本发明允许人们制造大于50.2平方英寸或113.0平方英寸的柔性的、大面积的、单晶的或近似单晶的半导体材料。可以使用热机械加工制造有织构的金属和合金衬底，以生产具有{100}<100>、{110}<100>和{210}<100>织构的材料。在这样的情况下，可以制造大面积的衬底的连续的片，在其上沉积外延层，得到三轴织构的电子器件。具有超过100米的长度和接近一米的宽度的衬底是可能的。此外，如之前教导的，某些用于连续地生产单晶或单一晶粒金属和/或合金衬底的方法是可能的。
除通过热机械加工途径的织构化之外，还有其他的已知的制造有织构的柔性的衬底的途径，例如离子束辅助沉积(IBAD)、倾斜衬底沉积(ISD)和在磁场的存在下的沉积。IBAD工艺在美国专利第6,632,539、6,214,772、5,650,378、5,872,080、5,432,151、6,361,598、5,872,080、6,190,752、6,756,139、6,884,527、6,899,928、6,921,741号中描述；ISD工艺在美国专利第6,190,752和6,265,353号中描述；并且由在磁场的存在下的沉积形成的双轴织构在美国专利第6346181号中描述；所有这些专利都以引用方式并入本文。对在非取向的多晶衬底上的单轴织构的金属和/或合金膜的沉积后离子轰击(Post-deposition ion-bombardment)也可以通过选择性的晶粒生长过程而得到面内织构，并且在极端的情况下，膜可以成为三轴织构的。在所有这些工艺中，使用了柔性的、多晶的、无织构的衬底或非晶衬底，缓冲层沉积在这些衬底上。关键的缓冲层中的一个是使用IBAD、ISD或在磁场中的沉积而沉积在该衬底上的双轴织构的层。一旦生长了有织构的缓冲层，则半导体层在有织构的缓冲层上外延生长。在上述情况中的每一个中，可 以生长不可能通过硅或任何其他半导体的单晶生长得到的有大于113.0平方英寸的面积的器件。
图18示出了根据本发明和实施例1的多层结构的各种另外的优选的实施方案的以横截面形式的理想化的示意图。图18A示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的TiN缓冲层，以及外延的Si或其他半导体器件或模板层。
实施例4：以双轴织构的Ni-3at％W衬底开始，通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下生长10-75nm厚的MgO的外延层。随后通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的TiN的外延层。随后使用化学气相沉积在300℃-900℃的温度范围沉积外延的Si层。图18B示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的MgO缓冲层；在MgO层上方的晶体学上有织构的TiN缓冲层；以及外延的Si或其他半导体器件或模板层。
实施例5：以双轴织构的Ni-3at％W衬底开始，通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下生长10-75nm厚的Y2O3的外延层。随后通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的YSZ的外延层。随后通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的TiN的外延层。随后使用化学气相沉积在300℃-900℃的温度范围沉积外延的Si层。图18C示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的TiN缓冲层；以及外延的Si或其他半导体器件或模板层。
实施例6：以双轴织构的Ni-3at％W衬底开始，通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下生长10-75nm厚的Y2O3的外延层。随后通过电子束蒸发、溅射、脉冲激光 烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的YSZ的外延层。随后通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的MgO的外延层。随后通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的TiN的外延层。随后使用化学气相沉积在300℃-900℃的温度范围沉积外延的Si层。图18D示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的MgO缓冲层；在MgO层上方的晶体学上有织构的TiN缓冲层；以及外延的Si或其他半导体器件或模板层。在图18所示的情况中的每个中，可以在顶部缓冲层与半导体器件或模板层的界面处形成氮化物层，例如氮化硅或氮化锗层。该层不一定需要是有织构的或外延的。
图19示出了根据本发明的多层结构的各种实施方案的另外的以横截面形式的理想化的示意图。图19A示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的至少一个晶体学上有织构的立方氮化物缓冲层，以及外延的Si或其他半导体器件或模板层。图19B示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的MgO缓冲层；在MgO层上方的至少一个晶体学上有织构的立方氮化物缓冲层；以及外延的Si或其他半导体器件或模板层。图19C示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的至少一个晶体学上有织构的立方氮化物缓冲层；以及外延的Si或其他半导体器件或模板层。图19D示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的MgO缓冲层；在MgO层上方的至少一个晶体学上有织构的立方氮化物缓冲层；以及外延的Si或其他半导体器件或模板层。在图19所示的情况中的每个中，可以在顶部缓冲层与半导体器件或模板层的界面处形成氮化物层，例如氮化硅或氮化锗层。该层不一定需要 是有织构的或外延的。
实施例7：以双轴织构的Ni-3at％W衬底开始，通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下生长10-75nm厚的γ-Al2O3的外延层。随后使用化学气相沉积在300℃-900℃的温度范围沉积外延的Si层。在文献中存在许多关于Si在γ-Al2O3上的外延生长的报告(见，例如，Liwen tan，Qiyuan Wang，Jun Wang，Yuanhuan Yu，Zhongli Liu和Lanying Lin，“Fabrication of novel double-hetero-epitaxial SOIstructure Si/γ-Al2O3/Si(新型双异质外延SOI结构Si/γ-Al2O3/Si的制造)，”Journal of Crystal Growth，vol.247，pp.255-260，2003；K.Sawada，M.Ishida，T.Nakamura和N.Ohtake，“Metalorganic moelecular beam epitaxy of films onSi at low growth temperatures(低生长温度下在Si上的膜的金属有机分子束外延)，”Appl.Phys.Lett.，vol.52，pp.1672-1674，1988；M.Shahjahan，Y.Koji，K.Sawada和M.Ishida，“Fabrication of resonance tunnel diode bygamma-Al2O3/Si multiple heterostructures(使用γ-Al2O3/Si多重异质结构制造谐振隧道二极管)，”Japan.J.of Appl.Phys.Part 1，vol.41(4B)，pp.2602-2605，2002)。图20示出了根据本发明和本实施例的多层结构的各种实施方案的以横截面形式的理想化的示意图。图20A示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的γ-Al2O3缓冲层，以及外延的Si或其他半导体器件或模板层。
实施例8：以双轴织构的Ni-3at％W衬底开始，使用电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-700℃的衬底温度下在NiW衬底上外延沉积10-75nm厚的MgO或TiN层。随后通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的γ-Al2O3的外延层。随后使用化学气相沉积在300℃-900℃的温度范围沉积外延的Si层。图20B示出了根据本发明和本实施例的示意图。图20B示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的MgO缓冲层；在MgO层上方的晶体学上有织构的γ-Al2O3缓冲层；以及外延的Si或其他半导体器件或模板层。
实施例9：以双轴织构的Ni-3at％W衬底开始，使用电子束蒸发、溅 射、脉冲激光烧蚀或化学气相沉积在范围为300℃-700℃的衬底温度下在NiW衬底上外延沉积10-75nm厚的Y2O3层。随后通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的YSZ的外延层。随后通过电子束蒸发或溅射或脉冲激光沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的γ-Al2O3的外延层。随后使用化学气相沉积在500℃-900℃的温度范围沉积外延的Si层。图20C示出了根据本发明和本实施例的示意图。图20C示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的γ-Al2O3缓冲层；以及外延的Si或其他半导体器件或模板层。
实施例10：以双轴织构的Ni-3at％W衬底开始，使用电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-700℃的衬底温度下在NiW衬底上外延沉积10-75nm厚的Y2O3层。随后通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的YSZ的外延层。随后通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的MgO的外延层。随后通过电子束蒸发、溅射、脉冲激光烧蚀或化学气相沉积在范围为300℃-850℃的衬底温度下沉积10-75nm厚的γ-Al2O3的外延层。随后使用化学气相沉积在300℃-900℃的温度范围沉积外延的Si层。图20D示出了根据本发明和本实施例的示意图。图20D示出了柔性的、晶状的、晶体学上有织构的金属或合金衬底；在衬底上方的晶体学上有织构的Y2O3缓冲层；在Y2O3层上方的晶体学上有织构的YSZ缓冲层；在YSZ层上方的晶体学上有织构的MgO缓冲层；在MgO层上方的晶体学上有织构的γ-Al2O3缓冲层；以及外延的Si或其他半导体器件或模板层。图21示出了与图20相似的配置，不同的是可以使用任何其他立方氧化物代替γ-Al2O3缓冲层。该立方氧化物层也可以是分等级的氧化物层，以向外延的半导体层提供更好的晶格匹配。
实施例11：以实施例1-10的实验程序开始，把锗(Ge)或Si沉积在 顶部缓冲层或可选择的半导体模板层上。随后通过化学气相沉积沉积外延的GaAs层。随后沉积外延的InGaP层。然后沉积透明导体，随后沉积防反射覆层和金属网格线。现在制造了图22示意性地示出的器件。上文在图3B、4、5和6中已经讨论了制造这样的多结器件的目的，并且目标是通过捕获太阳的光谱的更大的部分来提高光电转换效率。可以根据实施例1-10中的教导制备有缓冲层和可选择的有织构的半导体模板层的衬底。在本实施例所示的器件的制造期间，可以在顶部缓冲层的界面处形成无织构的或有织构的反应层，以与半导体一起形成氮化物或氧化物，例如氮化硅或二氧化硅层。
实施例12：以有平滑和清洁的表面的多晶的、柔性的Ni合金衬底开始(可以通过化学蚀刻和/或平坦化、反应离子蚀刻、机械抛光或通过电抛光来清洁衬底的表面并且使其更平滑)，使用倾斜衬底沉积(ISD)通过电子束蒸发沉积晶体学上有织构的MgO层。在通过倾斜衬底沉积技术沉积MgO层之前，可以沉积可选择的非晶的或多晶的层。在ISD期间，衬底在沉积期间以25°-30°的角度朝向MgO蒸气倾斜。使用＞3nm/s的高沉积速率。使用遮蔽(shadowing)进行的生长选择导致仅MgO晶粒有良好的面内排列和约20°的表面倾斜。使用溅射在该MgO层上沉积TiN层。随后沉积外延的硅层。对于进一步的缓冲层结合，适用实施例1-11中的教导。
实施例13：以实施例10的实验程序开始，在外延的Si层上沉积锗(Ge)层。随后通过化学气相沉积沉积外延的GaAs层。随后沉积外延的InGaP层。然后沉积透明导体，随后沉积防反射覆层和金属网格线。
实施例14：以有平滑和清洁的表面的多晶的、柔性的Ni合金衬底开始(可以通过化学蚀刻和/或平坦化、反应离子蚀刻、机械抛光或通过电抛光来清洁衬底的表面并且使其更平滑)，使用倾斜衬底沉积(ISD)通过电子束蒸发沉积晶体学上有织构的MgO层。在通过倾斜衬底沉积技术沉积MgO层之前，可以沉积可选择的非晶的或多晶的层。在ISD期间，衬底在沉积期间以25°-30°的角度朝向MgO蒸气倾斜。使用＞3nm/s的高沉积速率。使用遮蔽进行的生长选择导致仅MgO晶粒有良好的面内排列和约20°的表面倾斜。在范围为700℃-850℃的衬底温度下使用电子束蒸发在该 MgO层上沉积50nm厚的γ-Al2O3的外延层。随后沉积外延的硅层。
实施例15：以实施例14的实验程序开始，在外延的Si层上沉积锗(Ge)层。随后通过化学气相沉积沉积外延的GaAs层。随后沉积外延的InGaP层。然后沉积透明导体，随后沉积防反射覆层和金属网格线。
实施例16：以有平滑和清洁的表面的多晶的、柔性的Ni合金衬底开始(可以通过化学蚀刻和/或使用非晶层的沉积的平坦化、反应离子蚀刻、机械抛光或通过电抛光来清洁衬底的表面并且使其更平滑)，使用美国专利6190752教导的工艺，使用离子束辅助沉积(IBAD)，通过电子束蒸发或溅射沉积晶体学上有织构的MgO层。在通过IBAD技术沉积MgO层之前，可以沉积可选择的非晶的或多晶的层。然后使用溅射、蒸发或化学气相沉积在该离子辅助沉积的层上直接沉积TiN层。随后沉积外延的硅层。
实施例17：以实施例16的实验程序开始，在外延的Si层上沉积锗(Ge)层。随后通过化学气相沉积沉积外延的GaAs层。随后沉积外延的InGaP层。然后沉积透明导体，随后沉积防反射覆层和金属网格线。
实施例18：以有平滑和清洁的表面的多晶的、柔性的Ni合金衬底开始(可以通过化学蚀刻和/或平坦化、反应离子蚀刻、机械抛光或通过电抛光来清洁衬底的表面并且使其更平滑)，使用R.Hühne，S. B.Holzapfel，“Thin biaxially textured TiN films on amorphous substratesprepared by ion-beam assisted pulsed laser deposition(通过离子束辅助脉冲激光沉积在非晶衬底上制备薄双轴织构的TiN膜)，”Appl.Phys.Lett.，vol.85，pp.2744-2746，2004教导的工艺，使用离子束辅助沉积(IBAD)，通过电子束蒸发沉积晶体学上有织构的TiN层。然后不使用离子辅助完成同质外延的TiN的可选择的沉积。在通过IBAD技术沉积MgO层之前，可以沉积可选择的非晶的或多晶的层。随后沉积外延的硅层。
实施例19：以实施例18的实验程序开始，在外延的Si层上沉积锗(Ge)层。随后通过化学气相沉积沉积外延的GaAs层。随后沉积外延的InGaP层。然后沉积透明导体，随后沉积防反射覆层和金属网格线。
实施例20：以实施例1中的教导开始，形成NiW/TiN/Si的异质结构。 然后在Si层上沉积Si-Ge的分等级的半导体模板层。在硅和锗之间有4％的晶格失配。如果直接通过外延沉积在Si层上沉积，那么该晶格失配在Ge膜上施加巨大的应力，并且可以导致出现许多晶体缺陷。因此，当Si-Ge层生长时，锗的含量被逐渐升高至几乎为纯锗。Ge层提供用于GaAs的生长的优良的晶格匹配。分等级的半导体模板途径还降低了上方的半导体模板层和半导体器件层之间的热膨胀失配(thermal expansion mismatch)。
实施例21：以实施例1中的教导开始，形成NiW/TiN的异质结构。然后沉积在组成上分等级的氮化物层，以在顶层中形成与硅的良好的晶格匹配。然后在“分等级的缓冲层”上外延沉积Si。然后在Si层上沉积Si-Ge的分等级的半导体模板层。在硅和锗之间有4％的晶格失配。如果直接通过外延沉积在Si层上沉积，那么该晶格失配在Ge膜上施加巨大的应力，并且可以导致出现许多晶体缺陷。因此，当Si-Ge层生长时，锗的含量被逐渐升高至几乎为纯锗。Ge层提供用于GaAs的生长的优良的晶格匹配。分等级的半导体模板途径还降低了上方的半导体模板层和半导体器件层之间的热膨胀失配。
实施例22：以双轴织构的Ni-3at％W衬底开始，使用电子束蒸发、溅射或化学气相沉积在范围为300℃-700℃的衬底温度下在NiW衬底上外延沉积10-75nm厚的Y2O3层。随后根据Jin-Hyo Boo，S.A.Ustin和W.Ho，“Supersonic jet epitaxy of single crystalline cubic SiC thin films on Sisubstrates from t-Butyldimethvlsilane(在Si衬底上由叔丁基二甲基硅烷进行单一晶状的立方SiC薄膜的超音速射流外延)，”Thin solid Films，vol.324，pp.124-128，1998的程序，使用化学气相沉积沉积10-75nm厚的立方SiC或β-SiC的外延层。随后使用化学气相沉积在300℃-900℃的温度范围沉积外延的Si层。
虽然GaAs层可以如上文描述的与大面积的、柔性的衬底相结合，但是GaAs也可以直接在钙钛矿氧化物例如SrTiO3上生长(见，例如，K.Eisenbeiser，R.Emrick，R.Droopad，Z.Yu，J.Finder，S.Rockwell，J.Holmes，C.Overgaard，and W.Ooms，“GaAs MESFETs Fabricated on Si SubstratesUsing a SrTiO3 Buffer Layer(在Si衬底上使用SrTiO3缓冲层制造的GaAs MESFET)，”IEEE Electron Device Letters，Vol.23，No.6，pp.300-302，2002；Droopad R，Yu ZY，Li H，Liang Y，Overgaard C，Demkov A，Zhang XD，MooreK，Eisenbeiser K，Hu M，Curless J，Finder J，“Development of integrated heterostructures on silicon by MBE(在硅上通过MBE生长一体的异质结构)，”Journal of Crystal Growth，vol.251(1-4)，pp.638-644，2003)。在该研究中报道了用于诸如GaAs的化合物半导体的外延生长的顺应性的衬底。首先在Si单晶晶片上外延生长钙钛矿型缓冲层，例如SrTiO3。在生长之后，在SrTiO3层和Si衬底之间形成厚度为约20埃的SiO2的薄非晶层。该薄非晶层作为在力学上与Si衬底去耦合(decoupled)的弹性膜。如果也保持SrTiO3层薄至约50埃，那么GaAs层和Si之间的最终的失配比4％低得多，如果GaAs直接在Si上生长的话。这当然得到有较少的缺陷的较高质量的GaAs层。
实施例23：以双轴织构的Ni-3at％W衬底开始，使用电子束蒸发、溅射或化学气相沉积在范围为300℃-700℃的衬底温度下在NiW衬底上外延沉积10-75nm厚的Y2O3层。随后在300℃-700℃的衬底沉积温度下使用射频溅射(rf-sputtering)在Y2O3层上外延沉积100nm厚的SrTiO3层。然后使用在K.Eisenbeiser，R.Emrick，R.Droopad，Z.Yu，J.Finder，S.Rockwell，J.Holmes，C.Overgaard和W.Ooms，“GaAs MESFETs Fabricated on SiSubstrates Using a SrTiO3 Buffer Layer，”IEEE Electron Device Letters，Vol.23，No.6，pp.300-302，2002以及Droopad R，Yu ZY，Li H，Liang Y，OvergaardC，Demkov A，Zhang XD，Moore K，Eisenbeiser K，Hu M，Curless J，Finder J，“Development of integrated hetero structures on silicon by MBE，”Journal ofCrystal Growth，vol.251(1-4)，pp.638-644，2003中概述的程序，使用分子束外延(MBE)在SrTiO3层上异质外延沉积GaAs层。
实施例24：以有平滑和清洁的表面的多晶的、柔性的Ni合金衬底开始(可以通过化学蚀刻和/或平坦化、反应离子蚀刻、机械抛光或通过电抛光来清洁衬底的表面并且使其更平滑)，在室温使用磁控溅射沉积50nm厚的SiO2层。然后在高真空条件下沉积单轴织构的金薄膜。在沉积金膜之前，用1keVAr+轰击1分钟来清洁SiO2层的表面，得到金膜中的强(111) 纤维织构。然后用1.0-3.5MeV N+、Ne+和Ar+离子，以与表面法线成35.24的角度的离子束方向照射金薄膜。使用1017离子/cm2的离子流密度(ionfluence)和在10-100nA范围的范围内的靶电流，取决于离子种类。在照射期间把温度保持在液氮温度。在该程序之后，金膜在所有方向都展现出织构。用于制造近似单晶的金膜的程序在现有技术中更详细地概述(OlligesS，Gruber P，Bardill A，Ehrler D，Carstanj en HD和Spolenak R，“Convertingpolycrystals into single crystals-Selective grain growth by high-energy ionbombardment(把多晶体转化为单晶--使用高能离子轰击的选择性晶粒生长)，”Acta Meterialia，vol.54，pp.5393-5399)。然后使用反应溅射在该金膜上外延沉积TiN层，随后通过CVD外延沉积Si层。这得到在多晶衬底上的晶体学上有织构的半导体层。
另一种可以在其上外延沉积包括缓冲层和半导体器件层的多层以得到高性能的合适的衬底是单轴织构的但是具有大平均晶粒度的衬底。例如，已熟知，简单地通过单轴挤压，可以在很多金属和合金中获得非常锐利的单轴织构。单轴织构使所有晶粒的垂直于衬底的轴线都排列。如果现在通过退火和/或反常晶粒生长提高平均晶粒度，那么平均晶粒度可以成为非常大的并且在直径上超过100微米。只要晶粒度比半导体的复合长度大，那么半导体层将基本上不受从衬底蔓延入半导体层中的晶界的影响。当衬底本身是非取向的且多晶的或非晶的时，也可以在缓冲层中赋予有大晶粒度的强单轴织构。这可以通过反常晶粒生长(例如，参考现有技术J.M.E.Harper，J.Gupta，D.A.Smith，J.W.Chang，K.L.Holloway，D.P.Tracey和D.B.Knorr，“Crystallographic texture change during abnormal grain growth inCu-Co thin films(在Cu-Co薄膜中的反常晶粒生长期间的晶体学织构改变)，”Appl.Phys.Lett，vol.65，pp.177-179，1994)或通过离子轰击的晶粒生长(例如，参考现有技术T.Ohmi，T.Saito，M.Otsuki，T.Shibuta and T.Nitta，“Formation of copper thin films by a low kinetic energy particle process(通过低动能粒子工艺形成铜薄膜)，”J.of Electrochemical Soc，vol.138，pp.1089-1097，1991)来完成。在所有这些情况中，器件实际上具有有大晶粒度的“局部的”三轴织构。这种在长度尺度上大于用于制造多晶器件层的半导体的复合长度的局部的双轴织构将导致具有与基本上是单晶的光伏电 池的效率相似的效率的光伏电池，因为晶界将不影响性能。
可以使用很多技术进行半导体层的沉积。这些技术中的许多最近已经得到了综述(见，例如，Michelle J.McCann，Kylie R.Catchpole，Klaus J.Weber，Andrew W.Blakers，“A review of thin-film crystalline silicon for solarcell applications.Part 1：Native substrates，”Solar Energy Materials and SolarCells，第68卷，第2期，2001年5月，第135-171页；Kylie R.Catchpole，Michelle J.McCann，Klaus J.Weber和Andrew W. Blakers，“A review ofthin-film crystalline silicon for solar cell applications.Part 2：Foreignsubstrates”，Solar Energy Materials and Solar Cells，第68卷，第2期，2001年5月，第173-215页)。此外，任何低温沉积技术也都是受到关注的，因为其将进一步减少元素从金属/合金衬底至半导体器件层的相互扩散。已经探索出许多用于Si的低温沉积技术(见，例如，Lars Oberbeck，Jan Schmidt，Thomas A.Wagner和RaIf B.Bergman，“High rate deposition of epitaxiallayers for efficient low-temperature thin film epitaxial silicon solar cells(高效低温薄膜外延硅太阳能电池的外延层的高速率沉积)，”Progress inPhotovoltaics ：Research and Applications，vol.9，pp.333-340，2001；J.Carabe和J.J.Gandia，“Thin-film-silicon Solar Cells(薄膜硅太阳能电池)，”OPTO-Electronics Review，vol.12，pp.1-6，2004；S Summers，H S Reehal和G H Shirkoohi，“The effects of varying plasma parameters on silicon thin filmgrowth by ECR plasma CVD(不同的等离子参数对使用ECR等离子CVD的硅薄膜生长的影响)，”J.Phys.D：Appl.Phys.Vol.34，pp.2782-2791，2001；Thomas A.Wagner，Ph.D thesis，“Low temperature silicon epitaxy：Defects and electronic properties(低温硅外延：缺陷和电子性质)，”Institut furPhysikalische Elektronik der Universit at Stuttgart(斯图加特大学物理电子学院学报)，2003；Hattangady，S.V.，Posthill，J.B.，Fountain，G.G，Rudder R.A.，Mantini和M.J.，Markunas，R.J.，“Epitaxial silicon deposition at 300℃ withremote plasma processing using SiH4/H2mixtures(在300℃使用SiH4/H2混合物用远程等离子处理的外延硅沉积)，”Appl.Phys.Lett.，vol.59(3)，pp.339-341，1991；Wagner，T.A.，Oberbeck，L.，and Bergmann，R.B.，“Lowtemperature epitaxial silicon films deposited by ion-assisted deposition(通过离 子辅助沉积沉积的低温外延硅薄膜)，”Materials Science&EngineeringB-Solid State Materials for Advanced Technology，vol.89，pp.1-3，2002；Overbeck，L.，Schmidt，J.，Wagner，T.A.，and Bergmann R.B.，“High-ratedeposition of epitaxial layers for efficient low-temperature thin film epitaxialsilicon solar cells(高效低温薄膜外延硅太阳能电池的外延层的高速率沉积)，”Progress in Photovoltaics，vol.9(5)，pp.333-340，2001；Thiesen，J.，Iwaniczko，E.，Jones，K.M.，Mahan，A.，and Crandall，R.，“Growth of epitaxialsilicon at low temperatures using hot-wire chemical vapor deposition(低温下使用热线化学气相沉积生长外延硅)，”Appl.Phys.Lett.，vol.75(7)，pp.992-994，1999；Ohmi，T.，Hashimoto，K.，Morita，M.，Shibata，T.，“Study onfurther reducing the epitaxial silicon temperature down to 250℃in low-energybias sputtering(关于在低能偏压溅射中将外延硅温度进一步下降制250℃的研究)，”Journal of Appl.Phys.，vol.69(4)，pp.2062-2071，1991)。
关于用于半导体层的沉积的低温化学气相沉积(CVD)工艺，热线CVD(Qi Wang，Charles W.Teplin，Paul Stradins，Bobby To，Kim M.Jones和Howard M.Branz，“Significant improvement in silicon chemical vapordeposition epitaxy above the surface dehydrogenation temperature(硅化学气相沉积外延在高于表面脱氢温度时的显著改善)，”J.of Appl.Phys.，100，093520，2006以及Charles W.Teplin，Qi Wang，Eugene Iwaniczko，Kim M.Jones，Mowafak  Al-Jassim，Robert C.Reedy，Howard M.Branz，“Low-temperature silicon homoepitaxy by hot-wire chemical vapor depositionwith a Ta filament(通过使用Ta丝的热电阻线化学气相沉积进行的低温硅同质外延)，”Journal of Crystal Growth 287(2006)414-418)、等离子辅助CVD(“Very Low Temperature Epitaxial Growth of Silicon Films for SolarCells(太阳能电池的硅膜的极低温外延生长)，”Jap.J.of Appl.Phys.46，12，7612-7618，2007)、ECR等离子CVD、中等离子体CVD(mesoplasma CVD)(Jose Mario A.Diaz，Munetaka Sawayanagi，Makoto Kambara，andToyonobu Yoshida，“Electrical Properties of Thick Epitaxial  Silicon FilmsDeposited at High Rates and Low Temperatures by Mesoplasma ChemicalVapor Deposition(以高速率和低温通过中等离子化学气相沉积沉积的厚外 延硅膜)，”Japanese Journal of Applied Physics，Vol.46，No.8A，2007，pp.5315-5317)和气体射流等离子体CVD(R.G.Sharafutdinoov，V.M.Karsten，S.Ya.Khmel，A.G.Cherkov，A.K.Gutakovskii，L.D.Pokrovsky和O.I.Semenova，“Epitaxial silicon films deposited at high rates by gas-jet electronbeam plasma CVD(通过气体射流电子束等离子CVD以高速率沉积的外延硅膜)，”Surface and Coatings Technology，第174-175卷，2003年9月-10月，第1178-1181页)、电子束激发的等离子体CVD(Yagi，Y.，Motegi，H.，Ohshita，Y.，Kojima，N.，Yamaguchi，M.，“High-speed growth of silicon thinfilms by EBEP-CVD using Si2H6(通过使用Si2H6的EBEP-CVD高速生长硅薄膜)，”第三届光电能量转换国际会议，2003，第2卷，第12-16期，2003年5月，第1667-1670页Vol.2)是受到关注的。
也可以使用非原位工艺沉积半导体层。在该工艺中，首先沉积半导体层的前驱物膜，随后使半导体层外延结晶(见，例如，标题为“Fabricationmethod for crystalilne semiconductor on foreign substrates(用于在异质衬底上制造晶状半导体的方法)”的国际专利申请第WO 2004/033769A1号；Ngo Duong Sinh，Gudrun Andra，Fritz Falk，Ekkehart Ose，Joachim Bergmann，“Optimization of Layered Laser Crystallization for Thin-Film CrystallineSilicon Solar Cells(用于薄膜晶体硅太阳能电池的分层激光结晶的优化)，”Solar Energy Materials&Solar Cells 74(2002)，295-303；Nickel，N.H.；Brendel，K.；Saleh，R.，“Laser crystallization of hydrogenated amorphoussilicon(氢化非晶硅的激光结晶)，”Physica status solidi.C.Conferences andcritical reviews，vol.1，no5，pp.1154-1168，2004；J.B.Boyce，J.P.Lu，，J.Ho，R.A.Street，K.van Schuylenbergh and Y.Wang，“Pulsed laser crystallizationof amorphous silicon for polysilicon flat panelimagers(用于多晶硅平板成像仪的非晶硅的脉冲激光器结晶)，”Journal of Non-Crystalline Solids，Vol.299-302，pp.731-735，2002；Lulli，G.；Merli，P.G.；Antisari，M.Vittori，“Solid-phase epitaxy of amorphous silicon induced by electron irradiation atroom temperature(在室温下由电子辐射诱导的非晶硅的固相外延)，”Physical Review B(Condensed Matter)，第36卷，第15期，1987年11月15日，pp.8038-8042；Mohadjeri，B.；Linnros，J.；Svensson，B.G.；Ostling， M.，“Nickel-enhanced solid-phase epitaxial regrowth of amorphous silicon(非晶硅的以镍增强的固相外延再生长)，”Physical Review Letters，第68卷，第12期，1992年3月23日，pp.1872-1875；Yann Civale，Lis K.Nanver，PeterHadley，Egbert J.G.Goudena，and Hugo Schellevis，“Sub-500℃ Solid-PhaseEpitaxy of Ultra-Abrupt p+-Silicon Elevated Contacts and Diodes(超突变硅表层接触器和二极管的在500℃以下的固相外延)，”IEEE Electron DeviceLetters，Vol.27，2006；Cline H.E.，“A single crystal silicon thin-film formed bysecondary recrystallization(通过二次再结晶形成的单晶硅薄膜)，”Journal ofAppl.Phys.，vol.55(12)，pp.4392-4397，1984；Santos，P.V.；Trampert，A.；Dondeo，F.；Comedi，D.；Zhu，H.J.；Ploog，K.H.；Zanatta，A.R.；Chambouleyron，I.“Epitaxial pulsed laser crystallization of amorphousgermanium on GaAs(非晶锗在GaAs上的外延脉冲激光结晶)，”Journal ofApplied Physics，Vol.90，pp.2575-2581，2001；T.Sameshima，H.Watakabe，H.Kanno，T.Sadoh  和M.Miyao，“Pulsed laser crystallization ofsilicon-germanium films(硅-锗膜的脉冲激光结晶)，”Thin Solid Films Vol.487pp.67-71，2005；R.D.Ott，P.Kadolkar，C.A.Blue，A.C.Cole和G.B.Thompson，“The Pulse Thermal Processing of Nanocrystalline SiliconThin-Films(纳米晶硅薄膜的脉冲热处理)，”JOM，vol.56，pp.45-47，Oct.，2004)。
基于多晶的Cu(In，Ga)Se2(CIGS)薄膜的太阳能电池也是受到极大关注的，并且已经证实了实验室规模的19.2％的记录效率。这种工艺在柔性的衬底上的扩大规模在工业中持续进行，然而在生产过程中获得的效率是低得多的。即使使用CIGS薄膜制造的高效率太阳能电池也是多晶的，有约2μm的平均晶粒度。到目前为止，晶界在CIGS太阳能电池中的确切的效应或影响尚未得到很多的证实。已经提出，氧可以钝化原本将是有害的晶界(见，例如，D.Cahen and R.Noufi，“Defect chemical explanation for theeffect of air anneal on CdS/CuInSe2 solar cell performance(对于空气退火对CdS/CuInSe2太阳能电池性能的影响的缺陷化学解释)，”Appl.Phys.Lett.，vol.54，pp.558-560，1989)。还已经提出，钠(Na)向晶界的扩散催化这种有益的氧化(见，例如，L.Kronik，D.Cahen，and H.W.Schock，“Effects of Sodium on Polycrystalline Cu(In，Ga)Se2 and Its Solar Cell Performance(钠对多晶Cu(In，Ga)Se2和其太阳能电池性能的影响)，”Advanced Materials，vol.10，pp.31-36，1999)。还已经提出，在晶界处的复合电荷载体与块体的复合电荷载体不同(见，例如，M.J.Romero，K.Ramanathan，M.A.Contreras，M.M.Al-Jassim，R. Noufi，and P.Sheldon，“Cathodoluminescence ofCu(In，Ga)Se2 thin films used in high-efficiency solar cells(用于高效率太阳能电池中的Cu(In，Ga)Se2薄膜的阴极发光)，”Appl.Phys.Lett.，vol.83，pp.4770-4772，2003)。已经提出，由于在晶界处的较宽的缺口，在晶界处发生本征的钝化(intrinsic passivation)(见，例如Persson C，Zunger A.，“Anomalous grain boundary physics in polycrystalline CuInSe2：the existenceof a hole barrier(多晶CuInSe2中的异常的晶界物理学：空穴阻挡的存在)，”Phys.Rev.Lett.vol.91，pp.266401-266406，2003)。已经提出，在晶界处的有益的局部内建势(built-in potential)依赖于Ga含量(见，例如，C.-S.Jiang，R.Noufi，K.Ramanathan，J.A.AbuShama，H.R.Moutinho和M.M.Al-Jassim，“Local Built-in Potential on Grain Boundary of Cu(In，Ga)Se2 Thin Films(Cu(In，Ga)Se2薄膜的晶界上的局部内建势)，”会议论文，NREL/CP-520-36981，2005)。已经报道，在晶界处有Cu含量的减少并且这导致晶界的较少的有害影响(见，例如，M.J.Hetzer，Y.M.Strzhemechny，M.Gao，M.A.Contreras，A.Zunger和L.J.Brillson，“Direct observation ofcopper depletion and potential changes at copper indium gallium diselenidegrain boundaries(对于在铜铟镓二硒化物晶界处的铜耗尽和电位变化的直接观察)，”Appl.Phys.Lett.vol.86，pp.162105-162107，2005)。还已经提出，晶体学织构对于较高效率的基于CIGS的太阳能电池也是重要的，(见，例如，S.Chaisitsak，A.Yamada and M.Konagai，“Preferred Orientation Controlof Cu(In1-xGax)Se2(x≈0.28)Thin Films and Its Influence on Solar CellCharacteristics(对Cu(In1-xGax)Se2(x≈0.28)薄膜的优先取向控制以及其对太阳能电池特性的影响)，”Jpn.J.Appl.Phys.vol.41，pp.507-513，2002)。汇总起来，以上这些研究提出，虽然晶界在基于CIGS的太阳能电池中可能通常不是非常有害的，但是重要的是晶界是何种组成，以控制其电子活性。这需要对于晶界结构的非常良好的控制，这在无规织构或不良单轴织 构的CIGS膜中是不可能的。如果通过制造晶体学上有织构的电池控制所有CIGS晶粒的取向，则在生产中(in run after run)，CIGS膜晶界的组成将是相同的。这将允许人们在工业设置中制造有非常高的效率的大面积的基于CIGS的电池，而这在目前是不可能的。
图23示出了可以用于本发明的金属或合金衬底的变化形式。图23A示出了复合衬底的以横截面形式的理想化的示意图，所述复合衬底含有无晶体学织构的或未排列的底部，并且有晶体学上有织构的或排列的顶表面，使得该层中的所有晶粒在所有方向在10度内排列。图23B示出了复合衬底的以横截面形式的理想化的示意图，所述复合衬底含有无晶体学织构的或未排列的中心，并且有晶体学上有织构的或排列的顶表面和底表面，使得该层中的所有晶粒在所有方向在10度内排列。
本发明涉及的柔性的电子仪器或电路的其他应用是在柔性、空间节省或生产限制因素限制了刚性电路板或手动接线的适用性的各种应用中作为连接物。柔性电路的另一个普遍的应用是在计算机键盘制造中；当今制造的大多数键盘使用柔性电路作为开关矩阵。
在电子工业中通常进行器件层或膜在衬底上以外延的方式的制造，用于许多应用，例如涉及超导体、半导体、磁性材料和电光材料的那些应用。在这些应用中的许多中，通过结合纳米点、纳米棒或纳米粒子第二相材料的有序阵列，可以显著地改进或增强器件层的性能。在其它情况下，纳米点、纳米棒或纳米粒子第二相材料的有序阵列的结合可以得到不使用这种方式就不可能得到的新的和新颖的性质。此外，在这些应用中的许多中，需要大面积的且长的器件层。这可以通过含有纳米点、纳米棒或纳米粒子第二相材料的有序阵列的器件层在双轴织构的衬底上的外延生长来实现。例如，在高温超导体领域，可以使用金属带材，以通过在人工制造的双轴织构的衬底上的外延生长形成具有长的(km)长度的外延超导层，用于诸如低损耗电力线的应用。可以使用热机械织构化，通过离子束辅助沉积或通过倾斜衬底沉积制造人工制造的晶体学上有织构的衬底(专利以引用方式并入，如在上文关于制造这样的衬底的方式的教导内容中说明的)。
在本发明的优选的实施方案中，在器件层的生长期间结合第二相材料 的自组装纳米点。这可以使用许多其中膜的沉积在高温进行的原位沉积技术来进行。原位膜沉积技术包括脉冲激光烧蚀(PLD)、化学气相沉积(CVD)、分子化学气相沉积(MOCVD)、直流电(DC)或射频(rf)溅射、电子束共蒸发、热共蒸发和脉冲电子沉积(PED)。
由于第二相和基体膜(matrix film)之间的不相称应变(misfit strain)，形成了第二相材料的自组装纳米点和/或纳米棒。当正在生长的外延膜的晶格参数与第二相材料的晶格参数不同时，发生晶格失配，得到不相称应变。纳米点和/或纳米棒自身自组装，以最小化应变并且因此最小化复合膜的能量。在膜生长期间使用的特定的沉积条件以及所结合的第二相的组成或体积分数控制纳米点和/或纳米棒的大小、形状和取向。具有在膜基体和构成纳米点和/或纳米棒的材料之间的大于3％的晶格失配是优选的。在等于或高于该晶格失配的情况下，得到显著的应变，并且得到纳米点和纳米棒的明确的有序排列。
此外，在进行单独的或同时的沉积时在器件层内结合第二相材料的这样的自组装纳米点和/或纳米棒的能力是本发明的另一个重要的益处。这显著地减少了制造这样的新颖的器件层的复杂性。本发明的特定实现在组成为YBa2Cu3Ox(YBCO)的高温超导膜中得到了证实，在所述高温超导膜中，组成为BaZrO3(BZO)的第二相纳米点和纳米棒在同时的沉积期间使用PLD从含有YBCO和BZO的纳米粉末的混合物的单一靶结合。
实施例23：通过从包括YBCO粉末和所选择的非超导相的纳米粒子的混合物的单一靶进行激光烧蚀来结合非超导相的自组装纳米点和纳米棒。材料例如BZO、CaZrO3(CZO)、YSZ、BaxSr1-xTiO3(BST)等的纳米粒子可从供应商例如Sigma-Aldrich商购获得。把这些有范围在10-100nm的锐利的粒度分布的纳米粒子通过机械混合与YBCO粉末良好地混合，然后冷压以形成最初的靶。然后在流动的氧气中在950℃烧结靶。然后把靶安装在脉冲激光沉积(PLD)实验设备中的靶托上。在技术上重要的有Ni-5at％W(50μm)/Y2O3(75nm)/YSZ(75nm)/CeO2(75nm)的构成的轧制辅助双轴织构衬底(RABiTS)衬底上进行沉积。使用XeCl(308nm)准分子激光器LPX 305，以10Hz的重复率、790℃的衬底沉积温度和120 mTorr的氧分压，进行PLD沉积。
通过机械混合预形成的YBCO微米级粉末和商品BZO纳米粉末，随后冷压和烧结以形成靶来制备PLD靶。在由热机械加工制造的并且有组成Ni-3at％W或Ni-5at％W的近似单晶的双轴织构的衬底上生长膜。在复合器件层的生长之前，在金属合金衬底上沉积Y2O3、氧化钇稳定化的氧化锆(yttria stabilized zirconia)(YSZ)和CeO2的外延的多层缓冲层。把衬底安装在加热器部件上，并且把组件加热至预设定的沉积温度。通过常规实验测定膜生长的最优温度。还通过常规实验测定用于PLD的靶和沉积膜的衬底之间的最优距离。还通过常规实验测定在沉积期间使用以形成其中YBCO和BZO是稳定的区域(regime)的背景气体压力。图24示出了有在有外延的缓冲的双轴织构的衬底上外延生长的BZO的自组装纳米点的0.2μm厚的YBa2Cu3Ox(YBCO)层的横截面透射电子显微(TEM)图像。在YBCO层内可以看到BaZrO3(BZO)的自组装纳米点的柱。柱垂直于YBCO的由YBCO层中的平行的晶格条纹表示的ab面，并且平行于YBCO的c轴。图中的黑色箭头示出了BZO的自组装纳米点的柱中的某些的位置。图25以更概括的方式示出了这种期望的结构的横截面的示意图。图中示出了在含有第二相材料的自组装纳米点的晶体学上有织构的衬底上的外延器件膜。在这种情况下，自组装纳米点的所有的柱都在垂直于衬底的方向良好地排列。图26示出了在含有第二相材料的自组装纳米点的晶体学上有织构的衬底上的外延器件膜的示意图，其中自组装纳米点的柱相对于垂直于衬底的方向良好地倾斜。图27示出了在含有第二相材料的自组装纳米点的晶体学上有织构的衬底上的外延器件膜的示意图，其中自组装纳米点不是平坦的而是弯曲的。在膜生长期间也可以发生图25、26和27所示的效应的组合。
因为本发明得到晶体学上有织构的或近似单晶的器件，所以它们的性能是优良的。然而，本发明还得到成本较低的器件。例如，在晶体硅太阳能电池模块的典型的生产成本分析中，Si衬底的切断、电池处理和模块组装占模块的总成本的70％。使用本发明制造太阳能电池，不需要切断和模块组装。模块组装涉及把很多已处理的Si晶片组装为模块，其单独地占太 .阳能电池模块的总成本的35％。在本发明中，可以使用连续的或静态的过程制造非常大面积的有织构的太阳能电池。然后是合适地对器件设计型式，以在大面积模块中划分各种电池。
根据本发明的电子器件可以用于选自包括光伏器件、平板显示器、热光伏器件、铁电器件、发光二极管器件、计算机硬盘驱动器器件、基于磁阻的器件、基于光致发光的器件、非易失性存储器器件、介电器件、热电器件和量子点激光器件的组的应用。在优选的实施方案中，电子器件具有大于50平方英寸的面积。在又进一步的优选的实施方案中，电子器件具有大于113平方英寸的面积。根据本发明的电子器件可以包括至少一种选自包括以下的组的器件：双端头器件，例如二极管；三端头器件，例如晶体管、晶闸管或整流器；以及多端头器件，例如微处理器、随机存取存储器、只读存储器或电荷耦合器件。
应当理解，本文所描述的实施例和实施方案仅用于阐述性的目的，并且根据这些实施例和实施方案进行的各种修改或变化将被本领域的技术人员提出并且被包括在本申请的精神和范围内。本发明可以采取其他特定形式，而不偏离本发明的精神或本质的属性。

Claims (63)

1.一种多晶电子器件，包括：
a.柔性的、多晶的金属或合金衬底，其具有[100]或[110]的宏观的、单一的、面外的、单轴的再结晶织构，具有以小于10度的半宽度(FWHM)为特征的织构的镶嵌或锐利度，且也具有以小于10度的FWHM为特征的单一的、面内的织构，所述衬底具有表面；
b.在所述衬底表面上具有至少一个外延缓冲层，所述至少一个外延缓冲层选自包括金属、合金、氮化物、硼化物、氧化物、氟化物、碳化物、硅化物、与锗的金属间合金或其组合的组，所述外延缓冲层具有[100]或[110]的宏观的、单一的、面外的、单轴织构，具有以小于10度的半宽度(FWHM)为特征的织构的镶嵌或锐利度，且也具有以小于10度的FWHM为特征的单一的、面内的织构，所述缓冲层具有表面；
c.在所述缓冲层表面上具有至少一个多晶的、半导体材料的外延层，所述外延层具有[100]或[110]的宏观的、面外的、单一的、单轴织构，具有以小于10度的半宽度(FWHM)为特征的织构的镶嵌或锐利度，所述外延层也具有以小于10度的FWHM为特征的单一的、面内的织构；
d.所述半导体选自包括间接带隙半导体、直接带隙半导体、多频带半导体或其组合的组。
2.根据权利要求1所述的电子器件，其中，所述间接带隙半导体是Si、Ge或GaP。
3.根据权利要求1所述的电子器件，其中，所述直接带隙半导体是CdTe、CuInGaSe2(CIGS)、GaAs、AlGaAs、GaInP或AlInP。
4.根据权利要求1所述的电子器件，其中，所述多频带半导体是II-O-VI材料或III-N-V材料。
5.根据权利要求4所述的电子器件，其中，所述II-O-VI材料是Zn1-yMnyOxTe1-x。
6.根据权利要求4所述的电子器件，其中，所述III-N-V材料是GaNxAs1-x-yPy。
7.根据权利要求1-6中任一项所述的电子器件，其中，所述至少一个半导体材料的外延层包括用于获得所需要的n型或p型半导体性质的微量掺杂剂。
8.根据权利要求1所述的电子器件，其中，所述至少一个半导体材料的外延层是主要由来自元素周期表的两个或更多个不同族的元素组成的化合物半导体，包括第III族和第V族的化合物，以及第II族和第VI族的化合物。
9.根据权利要求8所述的电子器件，其中，所述第III族化合物选自B、Al、Ga和In，所述第V族化合物选自N、P、As、Sb和Bi，所述第II族化合物选自Zn、Cd和Hg，而所述第VI族化合物选自O、S、Se和Te。
10.根据权利要求8或9所述的电子器件，其中，所述化合物半导体是二元的且包括来自所述第III族和第V族的化合物。
11.根据权利要求10所述的电子器件，其中，所述化合物半导体是AlN、AlP、AlAs、GaN、GaP、GaAs、InP、InAs或InSb。
12.根据权利要求8或9所述的电子器件，其中，所述化合物半导体是二元的且包括来自所述第II族和第VI族的化合物。
13.根据权利要求12所述的电子器件，其中，所述化合物半导体是ZnS、ZnSe、ZnTe、CdTe或HgTe。
14.根据权利要求8或9所述的电子器件，其中，所述化合物半导体是三元的。
15.根据权利要求14所述的电子器件，其中，所述化合物半导体是InGaAs、AlGaAs、InGaN或CdHgTe。
16.根据权利要求8或9所述的电子器件，其中，所述化合物半导体是四元的。
17.根据权利要求16所述的电子器件，其中，所述化合物半导体是InGaAsP或AlInGaP。
18.根据权利要求1所述的电子器件，其中，所述至少一个半导体材料的外延层相应于相同的族内的元素的元素半导体或合金，或包括元素周期表的第IB族、第IIIA族和第VIA族的元素的化合物半导体。
19.根据权利要求18所述的电子器件，其中，所述相同的族内的元素的元素半导体或合金是SiC或SiGe。
20.根据权利要求18所述的电子器件，其中，所述包括元素周期表的第IB族、第IIIA族和第VIA族的元素的化合物半导体是铜、铟、镓、铝、硒和硫的合金。
21.根据权利要求1所述的电子器件，其中，所述衬底具有大于100微米的平均晶粒度。
22.根据权利要求1所述的电子器件，其中，所述至少一个缓冲层具有选自包括以下的组的晶体结构：式AN或AO的岩盐晶体结构，其中A是金属并且N和O相应于氮和氧；式ABO3的钙钛矿晶体结构，其中A和B是金属并且O是氧；式A2B2O7的烧绿石晶体结构，其中A和B是金属并且O是氧；以及式A2O3的方铁锰矿晶体结构，其中A是金属并且O是氧。
23.根据权利要求1所述的电子器件，其中，所述至少一个缓冲层具有选自包括以下的组的化学式：具有式AxB1-xO和AxB1-xN的混合的岩盐晶体结构，其中A和B是不同的金属；具有式AxB1-xNyO1-y的混合的氧氮化物，其中A和B是不同的金属；具有式(AxB1-x)2O3的混合的方铁锰矿结构，其中A和B是不同的金属；具有式(AxA'1-x)BO3、(AxA'1-x)(ByB'1-y)O3的混合的钙钛矿，其中A、A'、B和B'是不同的金属；以及具有式(AxA'1-x)2B2O7、(AxA'1-x)2(ByB'1-y)2O7的混合的烧绿石，其中A、A'、B和B'是不同的金属。
24.根据权利要求1所述的电子器件，其中，所述至少一个缓冲层是氧化物缓冲层，所述氧化物缓冲层选自包括以下的组：γ-Al2O3(Al2O3的立方形式)；钙钛矿；掺杂钙钛矿；分层钙钛矿；烧绿石；萤石；岩盐氧化物和尖晶石。
25.根据权利要求24所述的电子器件，其中，所述钙钛矿是SrTiO3、(Sr,Nb)TiO3、BaTiO3、(Ba,Ca)TiO3、LaMnO3或LaAlO3。
26.根据权利要求24所述的电子器件，其中，所述掺杂钙钛矿是(La,Sr)MnO3或(La,Ca)MnO3。
27.根据权利要求24所述的电子器件，其中，所述分层钙钛矿是Bi4Ti3O12。
28.根据权利要求24所述的电子器件，其中，所述烧绿石是La2Zr2O7、Ca2Zr2O7或Gd2Zr2O7。
29.根据权利要求24所述的电子器件，其中，所述萤石是Y2O3或YSZ。
30.根据权利要求24所述的电子器件，其中，所述岩盐氧化物是MgO。
31.根据权利要求24所述的电子器件，其中，所述尖晶石是MgAl2O4。
32.根据权利要求1所述的电子器件，其中，所述至少一个缓冲层是硅化物缓冲层或与锗的金属间合金，所述硅化物缓冲层或与锗的金属间合金相应于具有化学式MSi或MSi2、MSi3、MGe或MGe2、MGe3的层，其中M是金属。
33.根据权利要求32所述的电子器件，其中，所述金属是Ni、Cu、Fe、Ir或Co。
34.根据权利要求1所述的电子器件，其中，所述至少一个缓冲层是碳化物缓冲层，所述碳化物缓冲层相应于SiC的立方形式。
35.根据权利要求1所述的电子器件，其中，所述至少一个缓冲层是“在组成上分等级的缓冲层”，包括具有不同的晶格参数的多重缓冲层，以向所述至少一个半导体材料的外延层提供良好的晶格匹配。
36.根据权利要求1所述的电子器件，还包括在最后的缓冲层上方的半导体模板层，以向所述至少一个半导体材料的外延层提供良好的晶格匹配，其中，所述至少一个缓冲层是“在组成上分等级的缓冲层”，包括具有不同的晶格参数的多重缓冲层，以向所述半导体模板层提供良好的晶格匹配。
37.根据权利要求1所述的电子器件，其中，所述至少一个缓冲层是导电的。
38.根据权利要求1所述的电子器件，还包括在最后的缓冲层上方的半导体模板层，以向所述至少一个半导体材料的外延层提供良好的晶格匹配。
39.根据权利要求38所述的电子器件，其中，所述半导体模板层是具有不同的晶格参数的多层的“在组成上分等级的半导体模板”层，以向所述至少一个半导体材料的外延层提供良好的晶格匹配。
40.根据权利要求1所述的电子器件，其中，所述衬底选自包括Cu、Ni、Al、Mo、Nb和Fe及其合金的组。
41.根据权利要求1所述的电子器件，其中，所述至少一个缓冲层是缓冲堆叠。
42.根据权利要求41所述的电子器件，其中，所述缓冲堆叠选自包括立方氮化物层、MgO/立方氮化物的多层、Y2O3/YSZ/立方氮化物的多层、Y2O3/YSZ/MgO/立方氮化物的多层、立方氧化物层、MgO/立方氧化物的多层、Y2O3/YSZ/立方氧化物的多层以及Y2O3/YSZ/MgO/立方氧化物的多层的缓冲层构造。
43.根据权利要求42所述的电子器件，其中，所述立方氮化物层是TiN。
44.根据权利要求42所述的电子器件，其中，所述立方氧化物层是γ-Al2O3。
45.根据权利要求42所述的电子器件，其中，所述立方氮化物是在组成上分等级的氮化物层，以向所述至少一个半导体材料的外延层或在最后的缓冲层上方的半导体模板层提供良好的晶格匹配。
46.根据权利要求42所述的电子器件，其中，所述立方氧化物是在组成上分等级的氧化物层，以向所述至少一个半导体材料的外延层或在最后的缓冲层上方的半导体模板层提供良好的晶格匹配。
47.根据权利要求1所述的电子器件，其中，所述至少一个缓冲层是多晶的和晶体学上未排列的，并且是器件堆叠中两个相邻的层之间的反应的结果。
48.根据权利要求1所述的电子器件，其中，所述金属或合金衬底是多层复合衬底，其中仅顶层具有结晶学的排列，并且在该顶层中的所有晶粒的所有三个晶轴在所有方向相对于彼此在10度内排列。
49.根据权利要求1所述的电子器件，其中，所述金属或合金衬底是多层复合衬底，其中仅顶层和底层具有结晶学的排列，并且在所述顶层和所述底层中的所有晶粒的所有三个晶轴在所有方向相对于彼此在10度内排列。
50.根据权利要求1所述的电子器件，其中，所述衬底中的至少一部分包括具有3-9原子百分数的W含量的Ni基合金。
51.根据权利要求1所述的电子器件，其中，所述电子器件选自包括光伏器件、平板显示器、热光伏器件、铁电器件、发光二极管器件、计算机硬盘驱动器器件、基于磁阻的器件、基于光致发光的器件、非易失性存储器器件、介电器件、热电器件和量子点激光器件的组。
52.根据权利要求1所述的电子器件，其中，所述电子器件包括至少一种选自包括以下的组的器件：双端头器件；三端头器件以及多端头器件。
53.根据权利要求52所述的电子器件，其中，所述双端头器件是二极管。
54.根据权利要求52所述的电子器件，其中，所述三端头器件是晶体管、晶闸管或整流器。
55.根据权利要求52所述的电子器件，其中，所述多端头器件是微处理器、随机存取存储器、只读存储器或电荷耦合器件。
56.根据权利要求1所述的电子器件，其中，所述电子器件形成平板主动矩阵液晶显示器(AMLCD)或平板主动矩阵有机发光二极管(AMOLED)显示器的部件。
57.根据权利要求1所述的电子器件，其中，所述电子器件是包括至少一个平行于衬底表面的pn结的光伏器件。
58.根据权利要求57所述的电子器件，其中，所述光伏器件包括具有至少两个平行于所述衬底表面的pn结的多结电池。
59.根据权利要求58所述的电子器件，其中，所述光伏器件包括具有三个平行于所述衬底表面的pn结的多结电池。
60.根据权利要求57所述的电子器件，其中，所述光伏器件的转换效率大于13％。
61.根据权利要求57所述的电子器件，其中，所述光伏器件的转换效率大于15％。
62.根据权利要求1所述的电子器件，其中，电子器件层由与所述器件层不同的另一结晶组成的排列的纳米点组成，其中纳米点的直径在2-100纳米的范围内。
63.根据权利要求62所述的电子器件，其中，所述纳米点的80％与所述器件层的法线在60度内排列。
CN200880128188.0A 2008-01-28 2008-09-09 [100]或[110]排列的基于半导体的大面积的柔性电子器件 Expired - Fee Related CN101981685B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US12/011,454 2008-01-28
US12/011,454 US8987736B2 (en) 2000-07-10 2008-01-28 [100] or [110] aligned, semiconductor-based, large-area, flexible, electronic devices
PCT/US2008/002944 WO2008112115A1 (en) 2007-03-08 2008-03-06 Novel, semiconductor-based, large-area, flexible, electronic devices
USPCT/US2008/002944 2008-06-03
PCT/US2008/010513 WO2009096932A1 (en) 2008-01-28 2008-09-09 [100] or [110] aligned, semiconductor-based, large-area, flexible, electronic devices

Publications (2)

Publication Number Publication Date
CN101981685A CN101981685A (zh) 2011-02-23
CN101981685B true CN101981685B (zh) 2015-05-20

Family

ID=40913073

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880128188.0A Expired - Fee Related CN101981685B (zh) 2008-01-28 2008-09-09 [100]或[110]排列的基于半导体的大面积的柔性电子器件

Country Status (5)

Country Link
EP (1) EP2250664A4 (zh)
CN (1) CN101981685B (zh)
AU (1) AU2008349510B2 (zh)
CA (1) CA2745269A1 (zh)
WO (1) WO2009096932A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449223A (zh) * 2018-10-26 2019-03-08 超晶科技（北京）有限公司 铟镓氮铋材料和使用该材料的激光器和探测器及制备方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8961687B2 (en) 2009-08-31 2015-02-24 Alliance For Sustainable Energy, Llc Lattice matched crystalline substrates for cubic nitride semiconductor growth
US8575471B2 (en) 2009-08-31 2013-11-05 Alliance For Sustainable Energy, Llc Lattice matched semiconductor growth on crystalline metallic substrates
CN103098216A (zh) * 2010-06-24 2013-05-08 Glo公司 具有用于定向纳米线生长的缓冲层的衬底
JP5817327B2 (ja) * 2010-09-29 2015-11-18 東ソー株式会社 酸化物焼結体、その製造方法、それを用いて得られる酸化物透明導電膜及び太陽電池
WO2012074523A1 (en) 2010-12-01 2012-06-07 Alliance For Sustainable Energy, Llc Methods of producing free-standing semiconductors using sacrificial buffer layers and recyclable substrates
WO2012074524A1 (en) 2010-12-01 2012-06-07 Alliance For Sustainable Energy, Llc Coincident site lattice-matched growth of semiconductors on substrates using compliant buffer layers
TWI602315B (zh) * 2013-03-08 2017-10-11 索泰克公司 具有經組構成效能更佳之低帶隙主動層之感光元件及相關方法
CA2953185C (en) * 2014-07-02 2024-06-11 University Of Copenhagen A semiconductor josephson junction and a transmon qubit related thereto
US20160247886A1 (en) * 2015-02-19 2016-08-25 Hermes-Epitek Corp. Semiconductor template and manufacturing method thereof
WO2018080033A1 (ko) * 2016-10-25 2018-05-03 삼성에스디아이 주식회사 감온 소자를 위한 고정 구조를 갖는 전지 모듈
CN109103230B (zh) * 2018-08-27 2022-02-08 武汉天马微电子有限公司 一种oled显示面板、oled显示面板的制作方法及显示装置
CN109285919A (zh) * 2018-09-28 2019-01-29 王敏 一种铜铟镓硒太阳能电池薄膜缓冲层材料的制备方法
CN110911510B (zh) * 2019-11-20 2021-02-26 电子科技大学中山学院 一种含超晶格结构的硅基氮化物五结太阳电池
CN112510122B (zh) * 2021-02-07 2021-07-06 中山德华芯片技术有限公司 一种免切割的柔性砷化镓太阳电池及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040003768A1 (en) * 2002-07-03 2004-01-08 Amit Goyal Textured substrate tape and devices thereof
WO2005055285A2 (en) * 2003-12-01 2005-06-16 The Regents Of The University Of California Multiband semiconductor compositions for photovoltaic devices
US20060115964A1 (en) * 2004-11-30 2006-06-01 Findikoglu Alp T Near single-crystalline, high-carrier-mobility silicon thin film on a polycrystalline/amorphous substrate
US20060138448A1 (en) * 2004-12-24 2006-06-29 Toshiba Ceramics Co., Ltd. Compound semiconductor and compound semiconductor device using the same
US20070044832A1 (en) * 2005-08-25 2007-03-01 Fritzemeier Leslie G Photovoltaic template

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304342A (en) * 1992-06-11 1994-04-19 Hall Jr H Tracy Carbide/metal composite material and a process therefor
US5872080A (en) * 1995-04-19 1999-02-16 The Regents Of The University Of California High temperature superconducting thick films
US5994156A (en) * 1997-09-12 1999-11-30 Sharp Laboratories Of America, Inc. Method of making gate and source lines in TFT LCD panels using pure aluminum metal
KR100352976B1 (ko) * 1999-12-24 2002-09-18 한국기계연구원 전기도금법에 의한 2축 집합조직을 갖는 니켈 도금층 및 그 제조방법
US6455166B1 (en) * 2000-05-11 2002-09-24 The University Of Chicago Metallic substrates for high temperature superconductors
US6784139B1 (en) * 2000-07-10 2004-08-31 Applied Thin Films, Inc. Conductive and robust nitride buffer layers on biaxially textured substrates
US6617283B2 (en) * 2001-06-22 2003-09-09 Ut-Battelle, Llc Method of depositing an electrically conductive oxide buffer layer on a textured substrate and articles formed therefrom
US6872988B1 (en) * 2004-03-23 2005-03-29 Ut-Battelle, Llc Semiconductor films on flexible iridium substrates
US20060208257A1 (en) * 2005-03-15 2006-09-21 Branz Howard M Method for low-temperature, hetero-epitaxial growth of thin film cSi on amorphous and multi-crystalline substrates and c-Si devices on amorphous, multi-crystalline, and crystalline substrates
US7879161B2 (en) * 2007-08-08 2011-02-01 Ut-Battelle, Llc Strong, non-magnetic, cube textured alloy substrates
CA2742128C (en) * 2008-01-28 2016-11-29 Amit Goyal Semiconductor-based large-area flexible electronic devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040003768A1 (en) * 2002-07-03 2004-01-08 Amit Goyal Textured substrate tape and devices thereof
WO2005055285A2 (en) * 2003-12-01 2005-06-16 The Regents Of The University Of California Multiband semiconductor compositions for photovoltaic devices
US20060115964A1 (en) * 2004-11-30 2006-06-01 Findikoglu Alp T Near single-crystalline, high-carrier-mobility silicon thin film on a polycrystalline/amorphous substrate
US20060138448A1 (en) * 2004-12-24 2006-06-29 Toshiba Ceramics Co., Ltd. Compound semiconductor and compound semiconductor device using the same
US20070044832A1 (en) * 2005-08-25 2007-03-01 Fritzemeier Leslie G Photovoltaic template

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449223A (zh) * 2018-10-26 2019-03-08 超晶科技（北京）有限公司 铟镓氮铋材料和使用该材料的激光器和探测器及制备方法

Also Published As

Publication number Publication date
CN101981685A (zh) 2011-02-23
EP2250664A4 (en) 2013-07-17
EP2250664A1 (en) 2010-11-17
AU2008349510B2 (en) 2012-05-10
AU2008349510A1 (en) 2009-08-06
CA2745269A1 (en) 2009-08-06
WO2009096932A1 (en) 2009-08-06
HK1150095A1 (zh) 2011-10-28

Similar Documents

Publication Publication Date Title
US8987736B2 (en) [100] or [110] aligned, semiconductor-based, large-area, flexible, electronic devices
CN101981685B (zh) [100]或[110]排列的基于半导体的大面积的柔性电子器件
US8178221B2 (en) {100}&lt;100&gt; or 45°-rotated {100}&lt;100&gt;, semiconductor-based, large-area, flexible, electronic devices
CA2742128C (en) Semiconductor-based large-area flexible electronic devices
US8795854B2 (en) Semiconductor-based, large-area, flexible, electronic devices on {110}&lt;100&gt; oriented substrates
US7906229B2 (en) Semiconductor-based, large-area, flexible, electronic devices
EP2266135B1 (en) Semiconductor-based, large-area, flexible, electronic devices on {110}&lt;100&gt;oriented substrates
Dutta et al. Flexible GaAs solar cells on roll-to-roll processed epitaxial Ge films on metal foils: A route towards low-cost and high-performance III–V photovoltaics
US20110027937A1 (en) Methods of forming photovoltaic devices
Wee et al. Heteroepitaxial film silicon solar cell grown on Ni-W foils
US8236603B1 (en) Polycrystalline semiconductor layers and methods for forming the same
Rathi et al. Thin film III–V photovoltaics using single-cry stalline-like, flexible substrates
HK1151387A (zh) 在{110}&lt;100&gt;取向的襯底上的基於半導體的大面積的柔性電子器件
HK1150095B (zh) [100]或[110]排列的基於半導體的大面積的柔性電子器件
HK1150093B (zh) 基於半導體的大面積柔性電子器件
HK1148112B (zh) {110}&lt;100&gt;取向襯底上的基於半導體的大面積靈活電子器件
Goyal {100}< 100> or 45. degree.-rotated {100}< 100>, semiconductor-based, large-area, flexible, electronic devices
Goyal et al. Low cost, single crystal-like substrates for practical, high efficiency solar cells
Rathi et al. Reduced Defect Density in Single-Crystalline-like GaAs thin Film on Flexible Metal Substrates by using Superlattice Structures
Bailey et al. Thin film poly III–V space solar cells
Gao et al. Optimization of a single crystalline-like germanium thin film growth on inexpensive flexible substrates and fabrication of germanium bottom junction

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1150095

Country of ref document: HK

C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1150095

Country of ref document: HK

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150520

Termination date: 20190909