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CN102447383A - 整合转换器的半导体组件及其封装结构 - Google Patents

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CN102447383A
CN102447383A CN2010105094577A CN201010509457A CN102447383A CN 102447383 A CN102447383 A CN 102447383A CN 2010105094577 A CN2010105094577 A CN 2010105094577A CN 201010509457 A CN201010509457 A CN 201010509457A CN 102447383 A CN102447383 A CN 102447383A
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lead foot
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Sinopower Semiconductor Inc
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Abstract

本发明公开了半导体组件，其包括一具有一第一导电类型的半导体基底、至少一高侧晶体管组件以及至少一低侧晶体管组件。高侧晶体管组件包括一具有一第二导电类型的高侧基体掺杂区、一具有第一导电类型的高侧源极掺杂区以及一具有第一导电类型的漏极掺杂区。高侧基体掺杂区设于半导体基底内，且高侧源极掺杂区与漏极掺杂区设于高侧基体掺杂区内。高侧源极掺杂区电性连接半导体基底，且半导体基底作为低侧晶体管组件的一漏极。借此，可增加高侧晶体管组件与低侧晶体管组件的大小，进而降低电源转换的功率损耗。

Description

整合转换器的半导体组件及其封装结构
技术领域
本发明涉及一种半导体组件及其封装结构，尤指一种整合转换器的半导体组件及其封装结构。
背景技术
电子装置通常包含有不同的组件，每一组件所需的操作电压可能都不同。因此，在电子装置中，需要通过直流对直流电压转换电路，来达到电压准位的调节(升压或降压)，并使之稳定在所设定的电压数值。依不同的电源需求，可延伸出许多不同型态的直流对直流电压转换器，但其皆源自于降压式转换器(Buck/Step Down Converter)及升压式转换器(Boost/Step Up Converter)。
公知降压转换器是由一高侧N型金属氧化物半导体场效晶体管(high sideNMOSFET)组件以及一低侧N型金属氧化物半导体场效晶体管(low sideNMOSFET)组件所构成。并且，为了使高侧NMOSFET组件与低侧NMOSFET组件可电性连接至电路板上，一般需封装至同一封装结构中。
请参考图1，图1为公知降压转换器封装结构示意图。如图1所示，公知降压转换器封装结构10包括一导线架12、一高侧NMOSFET组件14、一低侧NMOSFET组件16、一肖特基二极管(Schottky diode)18以及一封装胶体20。导线架12包括一第一导脚12a、一第二导脚12b、一第三导脚12c、一第四导脚12d、一第五导脚12e、一第六导脚12f、一第七导脚12g、一第八导脚12h、一第一芯片承座12i以及一第二芯片承座12j。第一导脚12a以及第二导脚12b与第一芯片承座12i连接在一起，且第五导脚12e、第六导脚12f以及第七导脚12g与第二芯片承座12j连接在一起。高侧NMOSFET组件14设于第一芯片承座12i上，使高侧NMOSFET组件14的漏极电性连接至第一芯片承座12i，且高侧NMOSFET组件14的源极14b以及栅极14c分别通过金线22电性连接至第七导脚12g以及第八导脚12h。此外，低侧NMOSFET组件16与肖特基二极管18设于第二芯片承座12j上，使低侧NMOSFET组件16的漏极与肖特基二极管18的N型端电性连接至第二芯片承座12j，且低侧NMOSFET组件16的源极16b通过金线22电性连接肖特基二极管18的P型端以及第四导脚12d，而低侧NMOSFET组件16的栅极16c则通过金线22电性连接至第三导脚12c。因此，第一导脚12a与第二导脚12b即代表高侧NMOSFET组件14的漏极，且第三导脚12c代表低侧NMOSFET组件16的栅极16c。第四导脚12d代表低侧NMOSFET组件16的源极16b，且第五导脚12e、第六导脚12f以及第七导脚12g代表高侧NMOSFET组件14的源极14b以及低侧NMOSFET组件16的漏极。第八导脚12h代表高侧NMOSFET组件14的栅极14c。
于公知降压转换器封装结构10中，由于高侧NMOSFET组件14的漏极与低侧NMOSFET组件16的漏极皆位于组件芯片的下表面，因此导线架12需具有彼此电性隔离的第一芯片承座12i与第二芯片承座12j，用以分别设置高侧NMOSFET组件14以及低侧NMOSFET组件16，才能避免高侧NMOSFET组件14的漏极与低侧NMOSFET组件16的漏极电性连接。如此一来，第一芯片承座12i与第二芯片承座12j之间需具有一定距离的间隙，一般为250微米，并且高侧NMOSFET组件14距离第一芯片承座12i边缘的宽度以及低侧NMOSFET组件16距离第二芯片承座12j边缘的宽度皆亦须约略为250微米，以避免于设置高侧NMOSFET组件14与低侧NMOSFET组件16时，高侧NMOSFET组件14与低侧NMOSFET组件16的位置分别超出第一芯片承座12i与第二芯片承座12j。
由此可知，高侧NMOSFET组件14与低侧NMOSFET组件16的间距至少需750微米。于固定封装结构的大小时，高侧NMOSFET组件14与低侧NMOSFET组件16的大小因而会随之被限制住。借此，高侧NMOSFET组件14的漏极与源极14b之间与低侧NMOSFET组件16的漏极与源极16b之间的开启电阻会受到组件芯片的缩小而相对应增加，进而增加电压转换的功率损失。
并且，在公知降压转换器封装结构10中，高侧NMOSFET组件14的源极14b电性连接至低侧NMOSFET组件16的漏极，因此为了达到此目的，公知降压转换器封装结构10须利用金线将高侧NMOSFET组件14的源极14b电性连接至第七导脚12g，并通过第七导脚12g与第二芯片承座12j连接在一起，才能使高侧NMOSFET组件14的源极14b电性连接至低侧NMOSFET组件16的漏极。因此，高侧NMOSFET组件14的源极14b与低侧NMOSFET组件16的漏极之间的电阻亦会受到传递路径的限制，因而亦造成电压转换的功率损失。
因此，降低公知降压转换器的封装结构中所产生的功率损失实为业界极力改善的目标。
发明内容
本发明的主要目的在于提供一种整合转换器的半导体组件及其封装结构，以降低转换器的封装结构中所产生的功率损失。
为达上述的目的，本发明提供一种整合转换器的半导体组件。半导体组件包括一半导体基底、至少一高侧晶体管组件、一高侧漏极金属层、一高侧栅极金属层、一共同金属层、至少一低侧晶体管组件、一低侧源极金属层、一低侧栅极金属层以及一第一层间介电层。半导体基底定义有一高侧晶体管组件区以及一低侧晶体管组件区，且半导体基底具有一第一导电类型。高侧晶体管组件设于高侧晶体管组件区内，且高侧晶体管组件包括一高侧基体掺杂区、一轻漏极掺杂区、一漏极掺杂区、一高侧源极掺杂区以及一高侧栅极导电层。高侧基体掺杂区设于高侧晶体管组件区的半导体基底内，且高侧基体掺杂区具有一第二导电类型。轻漏极掺杂区设于高侧基体掺杂区内，且轻漏极掺杂区具有第一导电类型。漏极掺杂区设于轻漏极掺杂区内，且漏极掺杂区具有第一导电类型。高侧源极掺杂区设于轻漏极掺杂区一侧的高侧基体掺杂区内，且高侧源极掺杂区具有第一导电类型。高侧栅极导电层设于轻漏极掺杂区与高侧源极掺杂区之间的高侧基体掺杂区上。高侧漏极金属层设于高侧晶体管组件区的半导体基底上，且电性连接漏极掺杂区。高侧栅极金属层设于高侧晶体管组件区的半导体基底上，且电性连接至高侧栅极导电层。共同金属层设于半导体基底下，且电性连接高侧源极掺杂区与半导体基底。低侧晶体管组件设于低侧晶体管组件区内，且低侧晶体管组件具有一栅极、一源极以及一漏极，其中半导体基底作为低侧晶体管组件的漏极。低侧源极金属层设于低侧晶体管组件区的半导体基底上，且电性连接低侧晶体管组件的源极。低侧栅极金属层设于低侧晶体管组件的半导体基底上，且电性连接低侧晶体管组件的栅极。第一层间介电层设于半导体基底与高侧漏极金属层以及低侧源极金属层之间。
为达上述的目的，本发明提供一种整合转换器的半导体组件封装结构。半导体组件封装结构包括一导线架、一半导体组件以及一封装体。导线架包括一芯片承座、一第一导脚、一第二导脚、一第三导脚、一第四导脚、一第五导脚、一第六导脚、一第七导脚以及一第八导脚。芯片承座具有一第一侧以及一相对于第一侧的第二侧。第一导脚、第二导脚、第三导脚以及第四导脚设于芯片承座的第一侧，且第三导脚与第四导脚电性连接芯片承座。第五导脚、第六导脚、第七导脚以及第八导脚设于芯片承座的第二侧，且第六导脚与第五导脚相连接，而第八导脚与第七导脚相连接。半导体组件设于芯片承座上，且半导体组件包括一半导体基底、至少一高侧晶体管组件、一高侧漏极金属层、一高侧栅极金属层、一共同金属层、至少一低侧晶体管组件、一低侧源极金属层、一低侧栅极金属层以及一第一层间介电层。半导体基底定义有一高侧晶体管组件区以及一低侧晶体管组件区，且半导体基底具有一第一导电类型。高侧晶体管组件设于高侧晶体管组件区内，且高侧晶体管组件包括一高侧基体掺杂区、一轻漏极掺杂区、一漏极掺杂区、一高侧源极掺杂区以及一高侧栅极导电层。高侧基体掺杂区设于高侧晶体管组件区的半导体基底内，且高侧基体掺杂区具有一第二导电类型。轻漏极掺杂区设于高侧基体掺杂区内，且轻漏极掺杂区具有第一导电类型。漏极掺杂区设于轻漏极掺杂区内，且漏极掺杂区具有第一导电类型。高侧源极掺杂区设于轻漏极掺杂区一侧的高侧基体掺杂区内，且高侧源极掺杂区具有第一导电类型。高侧栅极导电层设于轻漏极掺杂区与高侧源极掺杂区之间的高侧基体掺杂区上。高侧漏极金属层设于高侧晶体管组件区的半导体基底上，且电性连接漏极掺杂区。高侧栅极金属层设于高侧晶体管组件区的半导体基底上，且电性连接至高侧栅极导电层。共同金属层设于半导体基底下，且电性连接高侧源极掺杂区与半导体基底。低侧晶体管组件设于低侧晶体管组件区内，且低侧晶体管组件具有一栅极、一源极以及一漏极，其中半导体基底作为低侧晶体管组件的漏极。低侧源极金属层设于低侧晶体管组件区的半导体基底上，且电性连接低侧晶体管组件的源极。低侧栅极金属层设于低侧晶体管组件的半导体基底上，且电性连接低侧晶体管组件的栅极。第一层间介电层设于半导体基底与高侧漏极金属层以及低侧源极金属层之间。封装体包覆半导体组件以及部分导线架。
综上所述，本发明的半导体组件是于同一半导体基底上制作出高侧晶体管组件与低侧晶体管组件，使半导体组件封装结构仅需利用一芯片承座来设置一半导体组件，且设置于芯片承座的半导体组件可增加半导体基底的面积或增加高侧晶体管组件与低侧晶体管组件的大小，借此高侧晶体管组件的漏极与源极之间与低侧晶体管组件的漏极与源极之间的开启电阻可被提高，进而降低电源转换的功率损耗。
附图说明
图1为公知降压转换器的封装结构示意图。
图2为本发明第一实施例的整合转换器的半导体组件的封装结构的上视示意图。
图3至图7为本发明第一实施例整合转换器的半导体组件的制作方法示意图。
图8为利用本发明半导体组件来做切换的一转换器的电路示意图。
图9为本发明第一实施例的半导体组件封装结构的另一实施态样。
图10为本发明第一实施例的半导体组件封装结构又一实施态样。
图11为本发明第二实施例的半导体组件的剖面示意图。
图12为本发明第二实施例的半导体组件封装结构的上视示意图。
图13为本发明第三实施例的半导体组件以及其封装结构的上视示意图。
图14为本发明第四实施例的半导体组件封装结构的上视示意图。
其中，附图标记说明如下：
10     降压转换器封装结构    12     导线架
12a    第一导脚              12b    第二导脚
12c    第三导脚              12d    第四导脚
12e    第五导脚              12f    第六导脚
12g    第七导脚              12h    第八导脚
12i    第一芯片承座          12j    第二芯片承座
14     高侧NMOSFET组件       14b    源极
14c    栅极                  16     低侧NMOSFET组件
16b    源极                  16c    栅极
18     肖特基二极管          20     封装胶体
22     金线                  100    半导体组件
102    半导体基底            104    高侧晶体管组件
106    低侧晶体管组件        108    上表面
110    下表面                112    高侧晶体管组件区
114    低侧晶体管组件区      116    基材
118    外延层                120    高侧基体掺杂区
122    轻漏极掺杂区          124    漏极掺杂区
126    高侧源极掺杂区        128    第一绝缘层
130    高侧栅极导电层        132    第一层间介电层
134    第一接触掺杂区        136    第一接触插塞
138    第二接触插塞          140    第三接触插塞
142    第二接触掺杂区        144    沟槽
146    第二绝缘层            148    低侧栅极导电层
150    低侧基体掺杂区        152    低侧源极掺杂区
154    第三接触掺杂区        156    第四接触插塞
158    第二层间介电层        160    高侧漏极金属层
162    高侧源极金属层        164    高侧栅极金属层
166    共同金属层            168    低侧源极金属层
170    低侧栅极金属层        172    基体掺杂区
174    第一接触洞            176    第二接触洞
178    第三接触洞            180    第四接触洞
182    第五接触洞            184    第四接触掺杂区
186    第五接触插塞          200    半导体组件封装结构
202    导线架                202a   芯片承座
202b   第一导脚              202c   第二导脚
202d   第三导脚              202e   第四导脚
202f   第五导脚              202g   第六导脚
202h   第七导脚              202i   第八导脚
204    封装体                206    第一导电组件
208    第二导电组件          210    第三导电组件
212    第四导电组件          214    第五导电组件
216    控制组件              218    方向
300    半导体组件            302    第二层间介电层
304    第二接触插塞          306    高侧漏极金属层
350    半导体组件封装结构    352    第四导电组件
400    半导体组件            450    半导体组件封装结构
500    半导体组件        550    半导体组件封装结构
Vin    输入端            Vout   输出端
L      电感              D      肖特基二极管
C      电容              R      负载电阻
具体实施方式
请参考图2至图4，图2为本发明第一实施例的整合转换器的半导体组件的封装结构的上视示意图，图3为图2沿着AA’线的剖面示意图，且图4为图2沿着BB’线的剖面示意图。如图2至图4所示，本实施例的半导体组件100包括一半导体基底102、至少一高侧晶体管组件104以及至少一低侧晶体管组件106。半导体基底102具有一上表面108以及一下表面110，且半导体基底102的上表面108定义有一高侧晶体管组件区112以及一低侧晶体管组件区114，其中高侧晶体管组件104设置于高侧晶体管组件区112内，且低侧晶体管组件106设置于低侧晶体管组件区114内。此外，半导体基底102具有一第一导电类型，且本实施例的第一导电类型以N型为例，但不以此为限。半导体基底102包括一基材116以及一外延层118，其中外延层118设于基材116。基材116可包括例如硅基材的材料，且基材116的掺杂浓度高于外延层118的掺杂浓度。由于半导体组件100的耐压能力随着外延层118的厚度增加及掺杂浓度降低而增加，因此外延层118的厚度可视耐压需求加以调整。
于本实施例中，高侧晶体管组件104包括一高侧基体掺杂区120、一轻漏极掺杂(light-doped drain，LDD)区122、一漏极掺杂区124、至少一高侧源极掺杂区126、一第一绝缘层128以及至少一高侧栅极导电层130。高侧基体掺杂区120设于高侧晶体管组件区112的半导体基底102内，且高侧基体掺杂区120具有一第二导电类型。本实施例的第二导电类型以P型为例，但不以此为限。本发明的第一导电类型与第二导电类型不限分别为N型与P型，亦可互换。轻漏极掺杂区122设于高侧基体掺杂区120内，且轻漏极掺杂区122具有第一导电类型。漏极掺杂区124设于轻漏极掺杂区122内，且漏极掺杂区124具有第一导电类型。并且，轻漏极掺杂区122与漏极掺杂区124可作为高侧晶体管组件104的漏极。高侧源极掺杂区126设于轻漏极掺杂区122一侧的高侧基体掺杂区120内，且高侧源极掺杂区126具有第一导电类型。高侧源极掺杂区126可作为高侧晶体管组件104的源极，且位于轻漏极掺杂区122与高侧源极掺杂区126之间的高侧基体掺杂区120可作为高侧晶体管组件104的信道区。本实施例的高侧源极掺杂区126与漏极掺杂区124的掺杂浓度高于轻漏极掺杂区122的掺杂浓度，且轻漏极掺杂区122是用于承受从漏极掺杂区124传来的高电压，以避免高电压破坏高侧晶体管组件104的结构。由此可知，高侧晶体管组件104为一横向扩散金属氧化物半导体(laterally diffused metal-oxide-semiconductor，LDMOS)组件。此外，第一绝缘层128覆盖于半导体基底102的上表面108，且高侧栅极导电层130设于轻漏极掺杂区122与高侧源极掺杂区126之间的高侧基体掺杂区120上，以作为高侧晶体管组件104的栅极。本发明的高侧晶体管组件104不限于仅具有单一高侧源极掺杂区126与单一高侧栅极导电层130，可根据所欲形成高侧晶体管组件104的数量来调整高侧源极掺杂区126与高侧栅极导电层130的数量，亦即高侧晶体管组件104可包括二个高侧源极掺杂区126，分别设于轻漏极掺杂区122两侧的高侧基体掺杂区120内，本发明不以此为限。
再者，本实施例的半导体组件100另包括一第一层间介电层132、一第一接触掺杂区134、一第一接触插塞136、至少一第二接触插塞138以及一第三接触插塞140，且高侧晶体管组件104另包括一第二接触掺杂区142。第一层间介电层132覆盖于第一绝缘层128上。第一接触掺杂区134设于高侧晶体管组件区112的高侧基体掺杂区120一侧的半导体基底102内，且第一接触掺杂区134具有第二导电类型。第一接触插塞136设于第一接触掺杂区134上，并贯穿第一绝缘层128以及第一层间介电层132。第二接触掺杂区142设于高侧源极掺杂区126下的高侧基体掺杂区120内，且第二接触掺杂区142具有第二导电类型。第二接触插塞138设于第二接触掺杂区142上，并贯穿高侧源极掺杂区126、第一绝缘层128以及第一层间介电层132。第三接触插塞140位于轻漏极掺杂区122上，且贯穿漏极掺杂区124、第一绝缘层128以及第一层间介电层132。
于本实施例中，低侧晶体管组件区114的半导体基底102具有至少一沟槽144。低侧晶体管组件106包括一第二绝缘层146、一低侧栅极导电层148、一低侧基体掺杂区150、一低侧源极掺杂区152、一第三接触掺杂区154以及一第四接触插塞156。第二绝缘层146覆盖于沟槽144内的半导体基底102上，且本实施例的第一绝缘层128与第二绝缘层146的材料可包括例如硼磷硅玻璃(BPSG)或其它硅氧化物等材料所形成的介电层，但不限于此。低侧栅极导电层148设于沟槽144内，且作为低侧晶体管组件106的栅极。本实施例的高侧栅极导电层130与低侧栅极导电层148的材料可包括例如掺杂的多晶硅材料，但不限于此。低侧基体掺杂区150设于低侧晶体管组件区114的沟槽144一侧的半导体基底102内，且低侧基体掺杂区150具有第二导电类型。低侧源极掺杂区152设于低侧基体掺杂区150内，且低侧源极掺杂区152具有第一导电类型，并作为低侧晶体管组件106的源极。第三接触掺杂区154设于低侧源极掺杂区152下的低侧基体掺杂区150内，且具有第二导电类型。第四接触插塞156设于第三接触掺杂区154上，并贯穿低侧源极掺杂区152、第一绝缘层128以及第一层间介电层132。另外，本实施例的位于低侧晶体管组件区114的半导体基底102是作为低侧晶体管组件106的漏极，且位于低侧源极掺杂区152与半导体基底102之间并邻近第二绝缘层146的低侧基体掺杂区150是作为低侧晶体管组件106的信道区。由此可知，本实施例的低侧晶体管组件106为一沟槽式金氧半导体晶体管组件，但不限于此。并且，本发明所形成的沟槽144的数量不限仅为单一个，亦可为多个，并可根据所欲形成低侧晶体管组件的数量来做相对应的调整。
此外，本实施例的半导体组件100另包括一第二层间介电层158、一高侧漏极金属层160、一高侧源极金属层162、一高侧栅极金属层164、一共同金属层166、一低侧源极金属层168以及一低侧栅极金属层170。第二层间介电层158设置于第一层间介电层132上，且暴露出部分第一接触插塞136、部分第二接触插塞138以及部分第三接触插塞140。高侧漏极金属层160设于高侧晶体管组件区112的第一层间介电层132、第二层间介电层158以及第三接触插塞140上，且通过第三接触插塞140电性连接至漏极掺杂区124与轻漏极掺杂区122。高侧源极金属层162设于高侧晶体管组件区112的第一层间介电层132、第二层间介电层158、第一接触插塞136以及第二接触插塞138上，并位于高侧漏极金属层160的一侧，且通过第一接触插塞136电性连接至第一接触掺杂区134与外延层118，并通过第二接触插塞138电性连接至高侧源极掺杂区126与第二接触掺杂区142。值得注意的是，本实施例的高侧漏极金属层160与高侧源极金属层162分别与第一接触插塞136、第二接触插塞138以及第三接触插塞140部分重迭，但本实施例的第二层间介电层158不仅设置于高侧漏极金属层160与第一接触插塞136以及第二接触插塞138之间，亦设置于高侧源极金属层162与第三接触插塞140之间，以电性隔离高侧漏极金属层160与第一接触插塞136以及第二接触插塞138，且电性隔离高侧源极金属层162与第三接触插塞140。因此，高侧漏极金属层160可与高侧晶体管组件104的源极电性隔离，且高侧源极金属层162可与高侧晶体管组件104的漏极电性隔离。本实施例的第一层间介电层132与第二层间介电层158的材料可包括例如硼磷硅玻璃(BPSG)或其它硅氧化物等材料所形成的介电层，但不限于此。
此外，高侧栅极金属层164设于高侧晶体管组件区112的第一层间介电层132，并围绕高侧漏极金属层160与高侧源极金属层162，且电性连接至高侧栅极导电层130。共同金属层166设于半导体基底102的下表面110，借此可电性连接高侧源极掺杂区126与半导体基底102。低侧源极金属层168设于低侧晶体管组件区114的半导体基底102上，且通过第四接触插塞156电性连接至低侧源极掺杂区152。低侧栅极金属层170设于低侧晶体管组件106的半导体基底102上，且电性连接低侧栅极导电层148。值得注意的是，本实施例的半导体组件100利用第一接触插塞136将高侧源极金属层162电性连接至作为低侧晶体管组件106的漏极的半导体基底102，借此高侧晶体管组件104的源极可电性连接低侧晶体管组件106的漏极，并电性连接至共同金属层166。
由此可知，本实施例的半导体组件100将高侧晶体管组件104与低侧晶体管组件106制作于同一半导体基底102，并通过第一接触插塞136将高侧晶体管组件104的源极与低侧晶体管组件106的漏极电性连接在一起，使高侧晶体管组件104与低侧晶体管组件106可整合为一转换器。
以下将描述本实施例半导体组件的制作方法，且第一导电类型与第二导电类型分别以N型与P型为例，但本发明不限于此。请参考图5至图7，且一并参考图3与图4。图3至图7为本发明第一实施例整合转换器的半导体组件的制作方法示意图。如图5所示，首先提供N型半导体基底102。然后，利用一第一道光掩膜配合光刻暨蚀刻工艺，于低侧晶体管组件区114内的N型半导体基底102的上表面108形成沟槽144。接着，于沟槽144内的N型半导体基底102上覆盖第二绝缘层146，并且于沟槽144内填入低侧栅极导电层148。随后，利用一第二道光掩膜配合光刻暨蚀刻工艺，进行一P型离子注入工艺以及一驱入工艺，于高侧晶体管组件区112的N型半导体基底102内形成P型高侧基体掺杂区120、于沟槽144一侧的N型半导体基底102内形成P型低侧基体掺杂区150以及于位于低侧晶体管组件区114的边缘的半导体基底102内形成一P型基体掺杂区172。由于P型高侧基体掺杂区120与P型低侧基体掺杂区150同时形成，因此具有相同深度。用于形成P型掺杂区的离子注入工艺所注入的离子包括例如硼离子或氟化硼离子等掺质离子，但不以此为限。接着，利用一第三道光掩膜配合光刻暨蚀刻工艺，进行一N型离子注入工艺以及一驱入工艺，于P型高侧基体掺杂区120内形成N型轻漏极掺杂区122。
然后，如图6所示，利用一第四道光掩膜配合光刻暨蚀刻工艺，于N型轻漏极掺杂区122一侧的P型高侧基体掺杂区120内形成N型高侧源极掺杂区126、于高侧晶体管组件区112的N型轻漏极掺杂区122内形成N型漏极掺杂区124以及于P型低侧基体掺杂区150内形成N型低侧源极掺杂区152。接着，于N型半导体基底102的上表面108覆盖第一绝缘层128。然后，利用一第五道光掩膜配合光刻暨蚀刻工艺，于N型轻漏极掺杂区122与N型高侧源极掺杂区126之间的第一绝缘层128上形成高侧栅极导电层130。
接着，如图7所示，于第一绝缘层128与高侧栅极导电层130上覆盖第一层间介电层132，并且再利用一第六道光掩膜配合光刻暨蚀刻工艺，于第一层间介电层132中形成一第一接触洞174、至少一第二接触洞176、一第三接触洞178、一第四接触洞180以及一第五接触洞182。第一接触洞174贯穿高侧晶体管组件区112的第一层间介电层132以及第一绝缘层128，并暴露出高侧晶体管组件区112与低侧晶体管组件区114之间的N型半导体基底102的一部分。第二接触洞176贯穿第一层间介电层132、第一绝缘层128以及N型高侧源极掺杂区126，并暴露出P型高侧基体掺杂区120。第三接触洞178贯穿第一层间介电层132、第一绝缘层128与N型漏极掺杂区124，并暴露出N型轻漏极掺杂区122。第四接触洞180贯穿低侧晶体管组件区114的第一层间介电层132、第一绝缘层128以及N型低侧源极掺杂区152，并暴露出P型低侧基体掺杂区150。第五接触洞182贯穿第一层间介电层132与第一绝缘层128，并暴露出P型基体掺杂区172。然后，利用一第七道光掩膜配合光刻暨蚀刻工艺，进行一P型离子注入工艺以及一驱入工艺，于第一接触洞174所暴露的N型半导体基底102内形成第一P型接触掺杂区134、于第二接触洞176所暴露出的P型高侧基体掺杂区120内形成第二P型接触掺杂区142、于第四接触洞180所暴露出的P型低侧基体掺杂区150内形成第三P型接触掺杂区154、以及于第五接触洞182所暴露出的P型基体掺杂区172内形成一第四P型接触掺杂区184。接着，形成第一接触插塞136填满第一接触洞174、形成第二接触插塞138填满第二接触洞176、形成第三接触插塞140填满第三接触洞178、形成第四接触插塞156填满第四接触洞180以及形成一第五接触插塞186填满第五接触洞182。
然后，如图3与图4所示，利用一第八道光掩膜配合光刻暨蚀刻工艺，于高侧晶体管组件区112的第一层间介电层132上形成一第二层间介电层158，且第二层间介电层158暴露出第一接触插塞136以及第二接触插塞138的一部分与第三接触插塞140的一部分。接着，利用一第九道光掩膜配合光刻暨蚀刻工艺，于高侧晶体管组件区112的第二层间介电层158上形成高侧漏极金属层160、高侧源极金属层162以及高侧栅极金属层(未示于图3与图4中)，以及于低侧晶体管组件区114的第一层间介电层132上形成低侧源极金属层168以及低侧栅极金属层(未示于图3与图4中)。最后，再于N型半导体基底102的下表面110形成一共同金属层166，至此已完成本实施例的整合转换器的半导体组件100。本发明形成共同金属层166、低侧源极金属层168、高侧源极金属层162以及高侧漏极金属层160的材料可为如铝铜(AlCu)、铝硅铜(AlSiCu)、钛钨(TiW)、氮化钛(TiN)、钨等金属，但不以此为限。
此外，本发明另提供整合转换器的半导体组件的封装结构。请继续参考图2。本实施例的半导体组件封装结构200包括一导线架202、一整合转换器的半导体组件100以及一封装体204。导线架202包括一芯片承座202a、一第一导脚202b、一第二导脚202c、一第三导脚202d、一第四导脚202e、一第五导脚202f、一第六导脚202g、一第七导脚202h以及一第八导脚202i。芯片承座202a具有一第一侧以及一相对于第一侧的第二侧。第一导脚202b、第二导脚202c、第三导脚202d以及第四导脚202e设于芯片承座202a的第一侧，且沿着一方向218依序排列。第五导脚202f、第六导脚202g、第七导脚202h以及第八导脚202i设于芯片承座202a的第二侧，且第八导脚202i、第七导脚202h、第六导脚202g以及第五导脚202f沿着此方向218依序排列。并且，第三导脚202d与第四导脚202e相连接，而第七导脚202h与第八导脚202i相连接。第五导脚202f与第六导脚202g相连接，并与芯片承座202a相连接，因而电性连接芯片承座202a。此外，半导体组件100利用一导电胶黏贴于芯片承座202a上，使半导体组件100的共同金属层电性连接至芯片承座202a，进而电性连接至第五导脚202f与第六导脚202g。
于本实施例中，半导体组件封装结构200另包括一第一导电组件206、一第二导电组件208、一第三导电组件210、一第四导电组件212以及一第五导电组件214。第一导电组件206分别电性连接高侧栅极金属层164与第一导脚202b，且第二导电组件208电性连接低侧栅极金属层170与第二导脚202c。第三导电组件210电性连接低侧源极金属层168与第三导脚202d以及第四导脚202e，第四导电组件212电性连接高侧漏极金属层160与第七导脚202h以及第八导脚202i，且第五导电组件214电性连接高侧源极金属层162与第五导脚202f以及第六导脚202g。因此，第一导脚202b代表高侧晶体管组件104的栅极导脚，第二导脚202c代表低侧晶体管组件106的栅极导脚，第三导脚202d与第四导脚202e代表低侧晶体管组件106的源极导脚，第五导脚202f与第六导脚202g代表高侧晶体管组件104的源极导脚与低侧晶体管组件106的漏极导脚，且第七导脚202h与第八导脚202i代表高侧晶体管组件104的漏极导脚。本实施例的第一导电组件206与第二导电组件208为金属导线，其材料包括金或铜，但不限于此。并且，本实施例的第三导电组件210、第四导电组件212以及第五导电组件214为一金属片，其材料包括铜，但不限于此。此外，封装体204包覆半导体组件100、第一导电组件206、第二导电组件208、第三导电组件210、第四导电组件212、第五导电组件214以及部分导线架，用以保护半导体组件100，且避免半导体组件100电性连接至导线架202的导电组件被破坏。本实施例的封装体204可包括例如环氧树脂的封装材料，但本发明不限于此。
值得注意的是，本实施例的半导体组件封装结构200仅需设置一半导体组件100，因此不需将芯片承座202a分为两个。于固定封装结构大小的情况下，本实施例的芯片承座202a的面积可大于公知第一芯片承座与第二芯片承座的总面积，使设置于芯片承座202a的半导体组件100可增加半导体基底102的面积或增加高侧晶体管组件104与低侧晶体管组件106的大小。借此，高侧晶体管组件104的漏极与源极之间与低侧晶体管组件106的漏极与源极之间的开启电阻可被提高，进而降低电源转换的功率损耗。并且，代表低侧晶体管组件106的栅极导脚的第二导脚202c邻近于代表低侧晶体管组件106的源极导脚的第三导脚202d与第四导脚202e，以缩短低侧晶体管组件106的栅极与源极间的距离，并降低串联于低侧晶体管组件106的栅极与源极的电阻值与电感值，使低侧晶体管组件106的栅极于接收讯号时不致于延迟动作。
请参考图8，且一并参考图2。图8为利用本发明半导体组件来做切换的一转换器的电路示意图。如图2与图8所示，高侧晶体管组件104的栅极电性连接至一控制组件216，且低侧晶体管组件106的栅极电性连接至控制组件216，因此代表高侧晶体管组件104的栅极导脚的第一导脚202b与代表低侧晶体管组件106的栅极导脚的第二导脚202c分别电性连接至控制组件216。低侧晶体管组件106的源极电性连接至一接地端GND，使代表低侧晶体管组件106的源极导脚的第三导脚202d与第四导脚202e电性连接至接地端GND。高侧晶体管组件104的漏极电性连接至一输入端Vin，使代表高侧晶体管组件104的漏极导脚的第七导脚202h与第八导脚202i电性连接至输入端Vin。并且，高侧晶体管组件104的源极与低侧晶体管组件106的漏极的共同连接点电性连接至一电感L的一端以及一肖特基二极管D的一端，使代表高侧晶体管组件104的源极导脚与低侧晶体管组件106的漏极导脚的第五导脚202f与第六导脚202g电性连接至电感L的一端与肖特基二极管D的一端。电感L的另一端电性连接至一输出端Vout以及一电容C的一端，且肖特基二极管D的另一端以及电容C的另一端电性连接至接地端GND。此外，一负载电阻R电性连接于输出端Vout与接地端GND之间。值得说明的是，电性连接至输入端Vin的第七导脚202h与第八导脚202i以及经由电感L电性连接至输出端Vout的第五导脚202f与第六导脚202g设置于芯片承座202a的同一侧，使串联于输入端Vin与输出端Vout之间的电阻值、电感值以及电容值降低，进而提升半导体组件封装结构200的电压转换效率。
此外，本发明的第三导电组件、第四导电组件与第五导电组件并不限为金属片，亦可为其它导电组件。请参考图9与图10，图9为本发明第一实施例的半导体组件封装结构的另一实施态样，且图10为本发明第一实施例的半导体组件封装结构又一实施态样。如图9所示，相较于上述第一实施例，本实施态样的第三导电组件210、第四导电组件212以及第五导电组件214为一金属引线带，其材料包括铝，但不限于此。如图10所示，相较于上述第一实施例，本实施态样的第三导电组件210、第四导电组件212以及第五导电组件214分别为多条金属导线。
另外，本发明的半导体组件的第一N型源极掺杂区并不限于利用高侧源极金属层与第一接触插塞电性连接至N型半导体基底。请参考图11，图11为本发明第二实施例的半导体组件的剖面示意图。下文将继续揭示本发明的其它实施例，然为了简化说明并突显各实施例之间的差异，下文中将使用相同标号标注相同组件，并不再对重复部分作赘述。如图11所示，相较于第一实施例，本实施例的半导体组件300并未包括高侧源极金属层以及第一接触插塞，来电性连接高侧源极掺杂区126以及半导体基底102，且本实施例的第二层间介电层302完全覆盖第二接触插塞304，以电性隔离高侧漏极金属层306与第二接触插塞304。借此，本实施例的高侧漏极金属层306的面积可大于第一实施例的高侧漏极金属层160的面积。并且，为了将高侧源极掺杂区126电性连接至半导体基底102，本实施例的第二接触插塞304贯穿第二接触掺杂区142、高侧基体掺杂区120以及外延层118，使高侧源极掺杂区126可通过第二接触插塞304电性连接半导体基底102，因此高侧晶体管组件104的源极可电性连接低侧晶体管组件106的漏极。并且，本实施例的第二接触插塞304的深度大于第三接触插塞140的深度。本实施例半导体组件的制作方法另可于形成接触掺杂区的步骤与形成接触插塞的步骤之间，利用一第十道光掩膜配合光刻暨蚀刻工艺，继续蚀刻第二接触洞176，使第二接触洞176贯穿第二接触掺杂区142、高侧基体掺杂区120以及外延层118，而延伸至基材116。然后，再进行接触插塞的工艺，以形成第二接触插塞304。因此，本实施例的第二接触插塞304除了贯穿第二接触掺杂区142、高侧基体掺杂区120以及外延层118外，另贯穿了第一层间介电层132与高侧源极掺杂区126。不过，本发明的第二接触插塞304不限于贯穿外延层118，亦可未贯穿外延层118，而仅与外延层118相接触。
本发明另利用第二实施例的半导体组件提供一半导体组件封装结构。请参考图12，图12为本发明第二实施例的半导体组件封装结构的上视示意图。如图12所示，相较于第一实施例，由于本实施例的半导体组件300未包括高侧源极金属层，因此本实施例的半导体组件封装结构350未包括第五导电组件。并且，本实施例的高侧漏极金属层306大于第一实施例的高侧漏极金属层160的面积，因此第四导电组件352与高侧漏极金属层306的接触面积可大于第一实施例的第四导电组件212与高侧漏极金属层160的接触面积，使高侧晶体管组件104的漏极与输入端之间的电阻值减小。
此外，本发明的导线架的结构并不限于上述实施例的结构。请参考图13，图13为本发明第三实施例的半导体组件以及其封装结构的上视示意图。如图13所示，相较于第一实施例，本实施例的半导体组件封装结构450的第五导脚202f、第六导脚202g、第七导脚202h以及第八导脚202i的排列方向与第一实施例的排列方向相反，亦即本实施例的第五导脚202f、第六导脚202g、第七导脚202h以及第八导脚202i沿着此方向218依序排列，且第五导脚202f与第六导脚202g仍与芯片承座202a相连接。值得注意的是，为了使本实施例半导体组件400的高侧源极金属层162仍与共同金属层166电性连接，本实施例的半导体组件400的高侧源极金属层162与高侧漏极金属层160亦须与第一实施例的高侧漏极金属层与高侧源极金属层的排列位置相反，即本实施例的高侧源极金属层162与漏极金属层160沿着此方向218依序排列。由此可知，本实施例代表高侧晶体管组件104的源极导脚的第五导脚202f与第六导脚202g以及代表高侧晶体管组件104的栅极导脚的第一导脚202b设于邻近封装体204的同一侧，借此可缩短高侧晶体管组件104的源极导脚与栅极导脚间的距离，以降低串联于高侧晶体管组件104的栅极导脚以及源极导脚的电阻值与电感值，使高侧晶体管组件104的栅极于接收讯号时不致于延迟动作。
此外，本发明的半导体组件封装结构亦可将第二实施例的半导体组件封装于第三实施例的导线架上。请参考图14，图14为本发明第四实施例的半导体组件封装结构的上视示意图。如图14所示，相较于第三实施例，本实施例的半导体组件500未包括高侧源极金属层，因此本实施例的半导体组件封装结构550未包括第五导电组件。并且，本实施例的高侧漏极金属层306大于第三实施例的高侧漏极金属层306的面积，因此第四导电组件352与高侧漏极金属层306的接触面积可大于第一实施例的第四导电组件212与高侧漏极金属层160的接触面积，使高侧晶体管组件104的漏极与输入端之间的电阻值减小。
综上所述，本发明的半导体组件是于同一半导体基底上制作出高侧晶体管组件与低侧晶体管组件，并通过接触插塞将高侧晶体管组件的源极与低侧晶体管组件的漏极电性连接在一起，使作为转换器的高侧晶体管组件与低侧晶体管组件可整合在一起。借此，半导体组件封装结构仅需利用一芯片承座来设置一半导体组件，使设置于芯片承座的半导体组件可增加半导体基底的面积或增加高侧晶体管组件与低侧晶体管组件的大小。借此，高侧晶体管组件的漏极与源极之间与低侧晶体管组件的漏极与源极之间的开启电阻可被提高，进而降低电源转换的功率损耗。并且，本发明的半导体组件封装结构进一步将电性连接至输入端的第七导脚与第八导脚以及接近输出端的第五导脚与第六导脚设置于芯片承座的同一侧，使串联于输入端与输出端之间的电阻值、电感值以及电容值降低，进而可提升半导体组件封装结构的电压转换效率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (21)

1.一种整合转换器的半导体组件，其特征在于，包括：
一半导体基底，该半导体基底定义有一高侧晶体管组件区以及一低侧晶体管组件区，且该半导体基底具有一第一导电类型；
一高侧晶体管组件，设于该高侧晶体管组件区内，且该高侧晶体管组件包括：
一高侧基体掺杂区，设于该高侧晶体管组件区的该半导体基底内，且该高侧基体掺杂区具有一第二导电类型；
一轻漏极掺杂区，设于该高侧基体掺杂区内，且该轻漏极掺杂区具有该第一导电类型；
一漏极掺杂区，设于该轻漏极掺杂区内，且该漏极掺杂区具有该第一导电类型；
一高侧源极掺杂区，设于该轻漏极掺杂区一侧的该高侧基体掺杂区内，且该高侧源极掺杂区具有该第一导电类型；以及
一高侧栅极导电层，设于该轻漏极掺杂区与该高侧源极掺杂区之间的该高侧基体掺杂区上；
一高侧漏极金属层，设于该高侧晶体管组件区的该半导体基底上，且电性连接该漏极掺杂区；
一高侧栅极金属层，设于该高侧晶体管组件区的该半导体基底上，且电性连接至该高侧栅极导电层；
一共同金属层，设于该半导体基底下，且电性连接该高侧源极掺杂区与该半导体基底；
一低侧晶体管组件，设于该低侧晶体管组件区内，且该低侧晶体管组件具有一栅极、一源极以及一漏极，其中该半导体基底作为该低侧晶体管组件的该漏极；
一低侧源极金属层，设于该低侧晶体管组件区的该半导体基底上，且电性连接该低侧晶体管组件的该源极；
一低侧栅极金属层，设于该低侧晶体管组件的该半导体基底上，且电性连接该低侧晶体管组件的该栅极；以及
一第一层间介电层，设于该半导体基底与该高侧漏极金属层以及该低侧源极金属层之间。
2.如权利要求1所述的半导体组件，其特征在于，另包括一高侧源极金属层，设于该高侧晶体管组件区的该第一层间介电层上，且电性连接该半导体基底与该高侧源极掺杂区。
3.如权利要求2所述的半导体组件，其特征在于，另包括：
一第一接触插塞，贯穿该第一层间介电层，且电性连接该高侧源极金属层与该半导体基底；以及
一第二接触插塞，贯穿该第一层间介电层与该高侧源极掺杂区，且电性连接该高侧源极金属层与该高侧源极掺杂区。
4.如权利要求3所述的半导体组件，其特征在于，另包括一第三接触插塞，贯穿该第一层间介电层与该漏极掺杂区，且电性连接该高侧漏极金属层、该漏极掺杂区与该轻漏极掺杂区。
5.如权利要求4所述的半导体组件，其特征在于，另包括一第二层间介电层，设于该第一层间介电层上，且电性隔离该高侧漏极金属层与该第一接触插塞以及该第二接触插塞，以及电性隔离该高侧源极金属层与该第三接触插塞。
6.如权利要求1所述的半导体组件，其特征在于，另包括：
一第二接触插塞，贯穿该第一层间介电层、该高侧源极掺杂区以及该高侧基体掺杂区，且电性连接该高侧源极掺杂区与该半导体基底；以及
一第三接触插塞，贯穿该第一层间介电层与该漏极掺杂区，且电性连接该高侧漏极金属层与该漏极掺杂区以及该轻漏极掺杂区。
7.如权利要求6所述的半导体组件，其特征在于，另包括一第二层间介电层，设于该第二接触插塞与该高侧漏极金属层之间，以电性隔离该高侧漏极金属层与该第二接触插塞。
8.如权利要求6所述的半导体组件，其特征在于，其中该第二接触插塞的深度大于该第三接触插塞的深度。
9.如权利要求1所述的半导体组件，其特征在于，另包括一接触掺杂区，设于该高侧基体掺杂区一侧的该半导体基底内，且电性连接该高侧源极金属层，并具有该第二导电类型。
10.如权利要求1所述的半导体组件，其特征在于，其中该低侧晶体管组件区的该半导体基底具有一沟槽，且该低侧晶体管组件包括：
一绝缘层，覆盖于该沟槽内的该半导体基底上；
一低侧栅极导电层，设于该沟槽内，且作为该低侧晶体管组件的该栅极；
一低侧基体掺杂区，设于该沟槽一侧的该半导体基底内，且该低侧基体掺杂区具有该第二导电类型；以及
一低侧源极掺杂区，设于该低侧基体掺杂区内，且该低侧源极掺杂区具有该第一导电类型，并作为该低侧晶体管组件的该源极。
11.如权利要求10所述的半导体组件，其特征在于，其中该高侧基体掺杂区与该低侧基体掺杂区具有相同深度。
12.一种整合转换器的半导体组件封装结构，其特征在于，包括：
一导线架，包括：
一芯片承座，具有一第一侧以及一相对于该第一侧的第二侧；
一第一导脚，设于该芯片承座的该第一侧；
一第二导脚，设于该芯片承座的该第一侧；
一第三导脚，设于该芯片承座的该第一侧；
一第四导脚，设于该芯片承座的该第一侧，且该第三导脚与该第四导脚电性连接该芯片承座；
一第五导脚，设于该芯片承座的该第二侧；
一第六导脚，设于该芯片承座的该第二侧，并与该第五导脚相连接；
一第七导脚，设于该芯片承座的该第二侧；以及
一第八导脚，设于该芯片承座的该第二侧，并与该第七导脚相连接；
一半导体组件，设于该芯片承座上，且该半导体组件包括：
一半导体基底，该半导体基底定义有一高侧晶体管组件区以及一低侧晶体管组件区，且该半导体基底具有一第一导电类型；
一高侧晶体管组件，设于该高侧晶体管组件区内，且该高侧晶体管组件包括：
一高侧基体掺杂区，设于该高侧晶体管组件区的该半导体基底内，且该高侧基体掺杂区具有一第二导电类型；
一轻漏极掺杂区，设于该高侧基体掺杂区内，且该轻漏极掺杂区具有该第一导电类型；
一漏极掺杂区，设于该轻漏极掺杂区内，且该漏极掺杂区具有该第一导电类型；
一高侧源极掺杂区，设于该轻漏极掺杂区一侧的该高侧基体掺杂区内，且该高侧源极掺杂区具有该第一导电类型；以及
一高侧栅极导电层，设于该轻漏极掺杂区与该高侧源极掺杂区之间的该高侧基体掺杂区上；
一高侧漏极金属层，设于该高侧晶体管组件区的该半导体基底上，且电性连接该漏极掺杂区；
一高侧栅极金属层，设于该高侧晶体管组件区的该半导体基底上，且电性连接至该高侧栅极导电层；
一共同金属层，设于该半导体基底下，且电性连接该高侧源极掺杂区与该半导体基底；
一低侧晶体管组件，设于该低侧晶体管组件区内，且该低侧晶体管组件具有一栅极、一源极以及一漏极，其中该半导体基底作为该低侧晶体管组件的该漏极；
一低侧源极金属层，设于该低侧晶体管组件区的该半导体基底上，且电性连接该低侧晶体管组件的该源极；
一低侧栅极金属层，设于该低侧晶体管组件的该半导体基底上，且电性连接该低侧晶体管组件的该栅极；以及
一第一层间介电层，设于该半导体基底与该高侧漏极金属层以及该低侧源极金属层之间；以及
一封装体，包覆该半导体组件以及部分该导线架。
13.如权利要求12所述的半导体组件封装结构，其特征在于，另包括一第一导电组件、一第二导电组件、一第三导电组件以及一第四导电组件，该第一导电组件电性连接高侧栅极金属层与该第一导脚，该第二导电组件电性连接该低侧栅极金属层与该第二导脚，该第三导电组件电性连接该低侧源极金属层与该第三导脚以及该第四导脚，且该第四导电组件电性连接该高侧漏极金属层与该第七导脚以及该第八导脚。
14.如权利要求13所述的半导体组件封装结构，其特征在于，其中该第一导电组件与该第二导电组件分别为一金属导线。
15.如权利要求13所述的半导体组件封装结构，其特征在于，其中该第三导电组件与该第四导电组件分别为一金属引线带。
16.如权利要求13所述的半导体组件封装结构，其特征在于，其中该第三导电组件与该第四导电组件分别为一金属片。
17.如权利要求13所述的半导体组件封装结构，其特征在于，其中该第三导电组件与该第四导电组件分别为多条金属导线。
18.如权利要求13所述的半导体组件封装结构，其特征在于，另包括一高侧源极金属层，设于该高侧晶体管组件区的该第一层间介电层上，且电性连接该半导体基底与该高侧源极掺杂区。
19.如权利要求18所述的半导体组件封装结构，其特征在于，另包括一第五导电组件，电性连接该高侧源极金属层与该第五导脚以及该第六导脚。
20.如权利要求12所述的半导体组件封装结构，其特征在于，其中该第一导脚、该第二导脚、该第三导脚以及该第四导脚沿着一方向依序排列，且该第八导脚、该第七导脚、该第六导脚以及该第五导脚沿着该方向依序排列。
21.如权利要求12所述的半导体组件封装结构，其特征在于，其中该第一导脚、该第二导脚、该第三导脚以及该第四导脚沿着一方向依序排列，且该第五导脚、该第六导脚、该第七导脚以及该第八导脚沿着该方向依序排列。
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