CN102545901B - 基于逐次比较量化器的二阶前馈Sigma-Delta调制器 - Google Patents
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Abstract
本发明公开了一种基于逐次比较量化的前馈二阶Sigma-Delta调制器。本发明所述的Sigma-Delta调制器包括现有技术的两个基于开关电容结构的积分器(1)、一个多比特逐次比较量化器(2)、一个基于数据权重平均算法由二进制码转换成温度码的数字电路(3)、一个基于电容的反馈数模转换器(4)、一个计算出输入信号和反馈数模转换器输出信号之间差值的第一加法器单元(5)。一个在前馈通路上的直接由逐次比较器的多输入采样开关电容阵列构成的第二加法器单元(6)，该加法器单元取代了目前通过额外的模拟加法器功能电路或数字加法器功能电路。本发明得到的Sigma-Delta调制器，具有超低功耗，高分辨率的特点。
Description
技术领域
本发明涉及一种Sigma-Delta模数转换器，属于集成电路领域。
背景技术
随着消费类手持电子设备广泛需求和医用人体感应检测系统的专业应用，对高精度、低功耗、低成本模数转换器需求日渐广泛。然而随着集成电路工艺的不断更新并伴随着电源电压的降低与晶体管的本征增益的下降，导致模拟电路设计难度加大。所以需要我们在低电压下采用创新性的低功耗设计思路来满足系统上的要求。对于低功耗、高精度、低成本模数转换器的设计采用前馈Sigma-Delta结构的模数转换器已成为一个趋势。其中关键部分就在于Sigma-Delta调制器。
采用前馈结构可以使输入信号不通过运算法放大器，从而避免运算放大器的非线性失真导致的调制器性能下降，可以在低电源电压下得到高性能的模数转换器。传统的二阶前馈Sigma-Delta调制器结构如图1所示，主要由两个积分器，一个量化器前的加法器，一个量化器，一个反馈数模转换器，一个把第一阶积分器输出信号放大2倍的放大器，一个计算出输入信号和反馈数模转换器输出信号之间差值的加法器构成。输入信号X与第一阶积分器输出信号放大两倍后的信号和第二阶积分器输出信号相加后输入到量化器，经过量化后，量化器输出信号Y经过DAC转换后与输入信号相减得到U，U输入到第一阶积分器。为保证高精度性能，量化器通常采用多比特位宽的量化器。采用多比特位宽量化器的优点在于可以在不增加Sigma-Delta调制器过采样率的条件下，提高调制器的噪声谐波抑制比，同时可以提高系统的稳定性。
量化器前的加法器电路通常由额外的有源或无源模拟电路构成，在一些新的设计中甚至把加法器功能放到数字域实现。额外电路的增加不可避免地带来功耗的损失。
发明内容
有鉴于此，本发明实施例的目的在于提供一种新的电路结构，用于去除额外的加法器电路，从而进一步降低电路功耗。
本发明是采用以下技术方案实现的：
它包括本发明的用于逐次比较量化的多输入采样电容阵列构成的第二加法器单元6以及现有技术的两个开关电容积分器1、多比特逐次比较量化器2、基于数据权重平均算法的由二进制码转换成温度码功能的数字电路3、反馈电容式数模转换器4、用于计算输入信号与电容式数模转换器输出信号差值的第一加法器单元5构成的二阶前馈Sigma-Delta调制器，结构如图2所示。
第二加法器单元第一种结构：第二加法器单元由2N个单位电容构成，N的取值范围为2到8。所有电容的上极板与一个开关K的一端相连，该开关另一端与一电压驱动器B3输出端相连。2N-1个电容的下极板通过三个开关KN-1,1,KN-1,2,KN-1,3与第一阶积分器输出端，电压驱动器B1输出端，电压驱动器B2输出端相连；2N-2个电容的下极板通过三个开关KN-2,1,KN-2,2,KN-2,3与第二阶积分器输出端，电压驱动器B1输出端，电压驱动器B2输出端相连；2N-3个，2N-4个，…2N-(N-1)个，2N-N个电容的下极板通过与之对应的KN-3,1、KN-3,2、KN-3,3，KN-4,1、KN-4,2、KN-4,3，…，KN-(N-1),1、KN-(N-1),2、KN-(N-1),3，KN-N,1、KN-N,2、KN-N,3与信号输入端，电压驱动器B1输出端，电压驱动器B2输出相连；最后一个电容的下极板通过两个开关KL,1、KL,2与信号输入端，电压驱动器B2输出端相连。
第二加法器单元第二种结构：第二加法器单元由2N个单位电容构成，N的取值范围为2到8。所有电容的上极板与一个开关K的一端相连，该开关另一端与一电压驱动器B3输出端相连。2N-1个电容的下极板通过三个开关KN-1,1,KN-1,2,KN-1,3与第一阶积分器输出端，电压驱动器B1输出端，电压驱动器B2输出端相连；2N-2个电容的下极板通过三个开关KN-2,1,KN-2,2,KN-2,3与信号输入端，电压驱动器B1输出端，电压驱动器B2输出端相连；2N-3个，2N-4个，…2N-(N-1)个，2N-N个电容的下极板通过与之对应的KN-3,1、KN-3,2、KN-3,3，KN-4,1、KN-4,2、KN-4,3，…，KN-(N-1),1、KN-(N-1),2、KN-(N-1),3，KN-N,1、KN-N,2、KN-N,3与第二阶积分器输出端，电压驱动器B1输出端，电压驱动器B2输出相连；最后一个电容的下极板通过两个开关KL,1、KL,2与第二阶积分器输出端，电压驱动器B2输出端相连。
调制器输入端分别与第一加法器单元和第二加法器单元相连；
第一加法器单元输出端与第一阶积分器输入端相连；
第一阶积分器输出端分别与第二加法器单元和第二阶积分器输入端相连；
第二阶积分器输出端与第二加法器单元相连；
第二加法器单元输出端与多比特逐次比较量化器相连，同时多比特逐次比较量化器通过反馈信号线与第二加法器单元相连；
多比特逐次比较量化器输出端与基于数据权重平均算法的数字电路相连；
基于数据权重平均算法的数字电路输出端与基于单位电容结构的反馈数模转换器相连；
反馈数模转换器输出端与第一加法器单元相连。
该调制器输入信号直接输入到第一加法器单元和第二加法器单元；
第一加法器单元输出信号输入到第一阶积分器输入端；
第一阶积分器输出信号输入到第二阶积分器同时将该信号输入到第二加法器单元；
第二阶积分器输出信号输入到第二加法器单元；
第二加法器单元对上述三个信号，即输入信号、第一阶积分器输出信号、第二阶积分器输出信号进行信号采样。在信号采样时刻，输入信号、第一阶积分器输出信号、第二阶积分器输出信号分别输入到第二加法器单元内的不同电容上，输入信号、第一阶积分器输出信号、第二阶积分器输出信号对应的信号采样电容容值的比例为1：2：1。当第二加法器单元采用第一种结构，在信号采样时刻，开关KN-1,1、KN-2,1、KN-3,1、KN-4,1、…、KN-(N-1),1、KN-N,1、KL,1、K闭合，其他开关断开。第一阶积分器输出信号通过开关KN-1,1输入到2N-1个电容的下极板；第二阶积分器输出信号通过开关KN-2,1输入到2N-2个电容的下极板；输入信号通过开关KN-3,1、KN-4,1、…、KN-(N-1),1、KN-N,1、KL,1输入到2N-3个，2N-4个，…2N-(N-1)个，2N-N个和最后一个电容上。所有电容的上极板在信号采样时刻通过开关K与电压驱动器B3输出端相连。当第二加法器单元采用第二种结构，在信号采样时刻，开关KN-1,1、KN-2,1、KN-3,1、KN-4,1、…、KN-(N-1),1、KN-N,1、KL,1、K闭合，其他开关断开。第一阶积分器输出信号通过开关KN-1,1输入到2N-1个电容的下极板；输入信号通过开关KN-2,1输入到2N-2个电容的下极板；第二阶积分器输出信号通过开关KN-3,1、KN-4,1、…、KN-(N-1),1、KN-N,1、KL,1输入到2N-3个，2N-4个，…2N-(N-1)个，2N-N个和最后一个电容上。所有电容的上极板通过开关K与电压驱动器B3输出端相连。
采样后，多比特逐次比较量化器对采样信号进行N次的逐次比较、量化。在N次比较、量化期间，开关KN-1,1、KN-2,1、KN-3,1、KN-4,1、…、KN-(N-1),1、KN-N,1、KL,1、K断开，KL,2闭合，最后一个电容的下级板与电压驱动器B2输出端相连，所有电容的上极板与比较量化器输入端相连。在进行第一次比较、量化时，开关KN-1,2首先闭合，KN-1,3断开，开关KN-2,2、KN-3,2、…、KN-(N-1),2、KN-N,2断开，开关KN-2,3、KN-3,3、…、KN-(N-1),3、KN-N,3闭合。2N-1个电容的下极板通过开关KN-1,2与电压驱动器B1输出端相连，2N-2个、2N-3个、…、2N-(N-1)个、2N-N个电容的下极板通过开关KN-2,3、KN-3,3、…、KN-(N-1),3、KN-N,3与电压驱动器B2输出端相连。多比特逐次比较量化器进行一次比较、量化，得到一位二进制码，若该值为1，则KN-1,2断开，KN-1,3闭合，2N-1个电容的下极板通过开关KN-1,3与电压驱动器B2输出端相连；若该值为0，则KN-1,2保持闭合，KN-1,3断开，2N-1个电容的下极板通过开关KN-1,2与电压驱动器B1输出端相连，到此完成了第一次比较、量化。第一次比较、量化结束后，开始第二次比较、量化。第二次比较、量化期间开关KN-1,2,KN-1,3状态同第一次比较、量化结束时状态保持一致。在进行第二次比较、量化时，开关KN-2,2首先闭合，KN-2,3断开，开关KN-3,2、…、KN-(N-1),2、KN-N,2断开，开关KN-3,3、…、KN-(N-1),3、KN-N,3闭合，2N-2个电容的下极板通过开关KN-2,2与电压驱动器B1输出端相连，2N-3个、…、2N-(N-1)个、2N-N个电容的下极板通过开关KN-3,3、…、KN-(N-1),3、KN-N,3与电压驱动器B2输出端相连。多比特逐次比较量化器进行一次比较、量化，得到一位二进制码，若该值为1，则KN-2,2断开，KN-2,3闭合，2N-2个电容的下极板通过开关KN-2,3与电压驱动器B2输出端相连，若该值为0，则KN-2,2保持闭合，KN-2,3断开，2N-2个电容的下极板通过开关KN-2,2与电压驱动器B1输出端相连，到此完成了第二次比较、量化。第二次比较、量化结束后，开始第三次比较、量化。第三次比较、量化期间，开关KN-1,2,KN-1,3状态同第一次比较、量化结束时状态保持一致，开关KN-2,2,KN-2,3状态同第二次比较、量化结束时状态保持一致。在进行第三次比较、量化时，开关KN-3,2首先闭合，KN-3,3断开，开关KN-4,2、…、KN-(N-1),2、KN-N,2断开，开关KN-4,3、…、KN-(N-1),3、KN-N,3闭合。2N-3个电容的下极板通过开关KN-3,2与电压驱动器B1输出端相连，2N-4个、…、2N-(N-1)个、2N-N个电容的下极板通过开关KN-4,3、…、KN-(N-1),3、KN-N,3与电压驱动器B2输出端相连。多比特逐次比较量化器进行一次比较、量化，得到一位二进制码，若该值为1，则KN-3,2断开，KN-3,3闭合，2N-3个电容的下极板通过开关KN-3,3与电压驱动器B2输出端相连，若该值为0，则KN-3,2保持闭合，KN-3,3断开，2N-3个电容的下极板通过开关KN-3,2与电压驱动器B1输出端相连，到此完成了第三次比较、量化。依次类推，第N次比较、量化期间，开关KN-1,2,KN-1,3状态同第一次比较、量化结束时状态保持一致，开关KN-2,2,KN-2,3状态同第二次比较、量化结束时状态保持一致，…，开关KN-(N-1),2,KN-(N-1),3状态同第N-1次比较、量化结束时状态保持一致。在进行第N次比较、量化时，开关KN-N,2首先闭合，KN-N,3断开，2N-N个电容的下极板通过开关KN-N,2与电压驱动器B1输出端相连，多比特逐次比较量化器进行一次比较、量化，得到一位二进制码，若该值为1，则KN-N,2断开，KN-N,3闭合，2N-N个电容的下极板通过开关KN-N,3与电压驱动器B2输出端相连，若该值为0，则KN-N,2保持闭合，KN-N,3断开，2N-N个电容的下极板通过开关KN-N,2与电压驱动器B1输出端相连，到此完成了第N次比较、量化。
多比特逐次比较量化器完成量化后输出的多比特二进制码通过基于数据权重平均算法的数字电路转换成温度码；
输出的温度码控制基于电容结构的反馈数模转换器得到数模转换器输出信号；将数模转换器的输出信号输入到第一加法器单元与输入信号作差，作差后的信号输入到第一阶积分器的输入端。
在本发明中，输入模拟信号Vin、第一阶积分器输出信号Vin1、第二阶积分器输出信号Vin2在采样时刻分别被多输入电容阵列组成的第二加法器单元内的电容进行下极板采样，图3为第二加法器单元一种结构的采样时刻示意图。在采样时刻第二加法器单元有别于传统的逐次比较量化器采样阵列电容只对单一的输入信号进行采样。在比较时刻，第二加法器单元电容阵列恢复成现有技术的逐次比较量化器类二进制权重采样电容阵列，图4为第二加法器单元一种结构在第一次比较时刻电路结构图。利用电荷守恒定律，可以得到：
其中其中Vref3为输入共模信号，Vref2、Vref1为比较器参考电压。从式(1)中可以看出本发明的多输入电容阵列在采样、比较的一个周期内实现了对第一阶积分器输出信号Vin1放大2倍，实现了输入模拟信号Vin、放大2倍第一阶积分器输出信号Vin1、第二阶积分器输出信号Vin2的相加功能，同时把2Vin1+Vin2+Vin的相加量做了缩小4倍的运算。式(1)中右侧第二项常数系数是由于系统结构所引入的衰减系数，可以通过增大输入信号Vin或降低量化器参考电压VR进行补偿。
本发明的Sigma-Delta调制器中采用现有技术基于开关电容结构的积分电路实现两阶积分器，用于积累输入信号与反馈数模转换器的输出之间的差值。
本发明的Sigma-Delta调制器中的多比特逐次比较量化器采用现有技术的逐次比较量化器，逐次比较量化器内采用高效能的比较器，用于降低功耗。
本发明的Sigma-Delta调制器中的二进制码转换成温度码数字逻辑基于现有技术数据权重平均算法设计实现，用来降低由多比特数模转产生的非线性错误。
本发明的Sigma-Delta调制器中的反馈数模转换器采用现有技术基于单位电容元件设计实现。
本发明的Sigma-Delta调制器中的用于计算输入信号与电容式数模转换器输出信号差值的第一加法器单元通过第一阶积分器中的采样电容实现。
本发明与现有技术相比，具有以下的优点和有益效果：
本发明所述的Sigma-Delta调制器中，加法功能由逐次比较量化器前的多输入采样电容阵列实现，去除了额外的模拟或数字加法器电路，使得整个电路功耗降低，节省了电路面积，降低了生产成本。
附图说明
图1为传统的二阶前馈Sigma-Delta调制器结构框图；
图2为本发明的二阶前馈Sigma-Delta调制器结构框图；
图3为第二加法器单元一种结构电容阵列采样时刻示意图；
图4为第二加法器单元一种结构电容阵列第一次比较时刻示意图；
图5为本发明实施例提供的Sigma-Delta调制器电路结构图；
图6为本发明实施例提供的Sigma-Delta调制器电路时序图；
图7为本发明实施例提供的斩波稳定放大器结构框图；
图8为本发明实施例提供的大范围套筒式运算放大器电路结构图；
图9为本发明实施例提供的低功耗比较电路结构图；
图10A为本发明实施例提供的异步时钟控制电路；
图10B为本发明实施例提供的异步时钟时序框图；
图11为本发明实施例提供的数据权重平均算法示意图；
其中1表示两个基于开关电容结构的积分器，2表示逐次比较量化器，3表示基于数据权重平均算法由二进制码转换成温度码的数字电路，4表示反馈数模转换器，5表示第一加法器单元，6表示第二加法器单元，50表示斩波稳定运算放大器，51表示4比特异步逐次比较量化器，52表示4比特二进制码转换成15比特温度码数字逻辑模块，53表示4比特反馈数模转换器，70表示pMOS开关，71表示自举开关，101表示异步时钟单元。
具体实施方式
本发明实施例提出了一种采用多输入采样开关电容阵列加法器的基于4比特异步逐次比较量化器的前馈二阶低通Sigma-Delta调制器，图5是用单端电路结构示意图描述的该差分结构实现的调制器。电路包含了两个基于现有技术的开关电容结构积分电路，其中第一阶积分器内的运算放大器是采用斩波稳定运算放大器50结构实现的；第二加法器单元6，一个基于现有技术的4比特异步逐次比较量化器51，一个基于现有技术的把4比特二进制码转换成15比特温度码数字逻辑模块52，一个基于现有技术的单位电容结构的4比特反馈数模转换器53。其时序如图6所示。前馈结构能够降低系统对积分器中运算放大器非线性的要求，降低模拟电路设计难度。多比特量化器可以在不增加系统过采样率和积分器阶数条件下提高系统的信号对噪声失真比。
在低通Sigma-Delta调制器中，贡献低频噪声最多的模拟电路是位于第一阶积分器中的运算放大器。为了抑制低频噪声，第一阶积分器中的运算放大器采用现有技术的斩波稳定(chopper stabilization)放大器，如图7所示。该放大器的输入开关采用pMOS开关70；输出开关采用现有技术的自举开关71，其作用保证传输信号的线性度。开关控制时钟采用现有技术的两相非交叠的时钟设计，时序如图6所示。
采用本发明中的第二加法器单元，加法器的输出值不可避免地伴随着系统衰减，其系数为该系统衰减可以通过增大输入信号或降低量化器参考电压进行抵消。本实施例采用将输入信号增大1倍同时将量化器参考电压降低1倍的方法来抵消该系统衰减。输入信号增大导致积分器中运算放大器需要处理更大动态范围的信号。本实施例中采用现有技术的大范围套筒式结构的运算放大器，如图8所示。运放输入输出大范围的动态性能是通过让套筒结构的尾电流源晶体管工作在线性区来实现的。该电路在中芯国际65nm工艺下进行设计，电源电压为1V，通过电路仿真可知，在负载电容是10pF的条件下，运算放大器的增益达到54dB，增益带宽积达到14MHz。
本实施例中多比特逐次比较量化器采用现有技术的4比特异步逐次比较量化器。传统的多比特量化器通常采用Flash结构的模数转换器。这种电路结构面积大，功耗高，不适于低功耗应用。采用逐次比较量化器可以解决上述问题，而且该结构量化器只包含一个比较器，可以消除由多个比较器带来的比较器失调电压失配的问题。本实施例量化器中的比较器采用现有技术的低功耗比较器，如图9所示，该结构没有直流偏置电路，能够达到超低的静态功耗，平均功耗只与采样频率相关。
异步时钟控制电路用来产生量化器中比较器的比较时钟CLK，和第一阶积分期的积分时钟ΦF，如图10A所示。异步时钟单元101采用现有技术实现，采用该技术的电路首次发表于“A 30fJ/Conversion-Step8b 0-to10MS/s Asynchronous SAR ADC in 90nm CMOS”2010 IEEEISSCC Dig.Tech.Papers,pp388-389，本实例中异步时序控制如图10B所示。
本实施例中第二加法器单元采用第一种结构的第二加法器单元。在信号采样时刻，第二加法器单元内开关K3,1、K2,1、K1,1、K0,1、KL,1、K闭合，其他开关断开。第一阶积分器输出信号通过开关K3,1输入到23个电容的下极板；第二阶积分器输出信号通过开关K2,1输入到22个电容的下极板；输入信号通过开关K1,1、K,1、KL,1输入到21个，2个和最后一个电容上。所有电容的上极板通过开关K与电压驱动器B3输出端相连。如图11所示。
采样后，4比特逐次比较量化器对采样信号进行4次的逐次比较、量化。在比较、量化期间，开关K3,1、K2,1、K1,1、K,1、KL,1、K断开，KL,2闭合，最后一个电容的下级板与电压驱动器B2输出端相连，所有电容的上极板与比较量化器输入相连。在进行第一次比较、量化时，开关K3,2首先闭合，K3,3断开，开关K2,2、K1,2、K,2断开，开关K2,3、K1,3、K0,3闭合。23个电容的下极板通过开关K3,2与电压驱动器B1输出端相连，22个、21个、20个电容的下极板通过开关K2,3、K1,3、K,3与电压驱动器B2输出端相连，如图12所示。4比特逐次比较量化器进行一次比较、量化，得到一位二进制码，若该值为1，则K3,2断开，K3,3闭合，23个电容的下极板通过开关K3,3与电压驱动器B2输出端相连，若该值为0，则K3,2保持闭合，K3,3断开，23个电容的下极板通过开关K3,2与电压驱动器B1输出端相连，到此完成了第一次比较、量化。第一次比较、量化结束后，开始第二次比较、量化。第二次比较、量化期间开关K3,2,K3,3状态同第一次比较、量化结束时状态保持一致。在进行第二次比较、量化时，开关K2,2首先闭合，K2,3断开，开关K1,2、K,2断开，开关K1,3、K,3闭合。22个电容的下极板通过开关K2,2与电压驱动器B1输出端相连，21个、20个电容的下极板通过开关K1,3、K0,3与电压驱动器B2输出端相连。4比特逐次比较量化器进行一次比较、量化，得到一位二进制码，若该值为1，则K2,2断开，K2,3闭合，22个电容的下极板通过开关K2,3与电压驱动器B2输出端相连，若该值为0，则K2,2保持闭合，K2,3断开，22个电容的下极板通过开关K2,2与电压驱动器B1输出端相连，到此完成了第二次比较、量化。第二次比较、量化结束后，开始第三次比较、量化。第三次比较、量化期间，开关K3,2,K3,3状态同第一次比较、量化结束时状态保持一致，开关K2,2,K2,3状态同第二次比较、量化结束时状态保持一致。在进行第三次比较、量化时，开关K1,2首先闭合，K1,3断开，开关K,2断开，开关K,3闭合。21个电容的下极板通过开关K1,2与电压驱动器B1输出端相连，2个电容的下极板通过开关K0,3与电压驱动器B2输出端相连。4比特逐次比较量化器进行一次比较、量化，得到一位二进制码，若该值为1，则K1,2断开，K1,3闭合，21个电容的下极板通过开关K1,3与电压驱动器B2输出端相连，若该值为0，则K1,2保持闭合，K1,3断开，21个电容的下极板通过开关K1,2与电压驱动器B1输出端相连，到此完成了第三次比较、量化。第4次比较、量化期间，开关K3,2,K3,3状态同第一次比较、量化结束时状态保持一致，开关K2,2,K2,3状态同第二次比较、量化结束时状态保持一致，开关K1,2,K1,3状态同第三次比较、量化结束时状态保持一致。在进行第四次比较、量化时，开关K,2首先闭合，K0,3断开，20个电容的下极板通过开关K,2与电压驱动器B1输出端相连，4比特逐次比较量化器进行一次比较、量化，得到一位二进制码，若该值为1，则K0,2断开，K,3闭合，2个电容的下极板通过开关K,3与电压驱动器B2输出端相连，若该值为0，则K,2保持闭合，K0,3断开，20个电容的下极板通过开关K,2与电压驱动器B1输出端相连，到此完成了第四次比较、量化。其中Vref3为输入共模信号，Vref2、Vref1为比较器参考电压。在本实施例中，Vref3＝0.6V，Vref2＝0.35V，Vref1＝0V。
4比特二进制码转换成15比特温度码逻辑数字电路时基于现有技术数据权重平均算法设计实现，在将二进制码转换成温度码的同时还伴随基于上一次输出温度码的结果对本次输出温度码进行移位的操作，算法示意图如图13所示。
4比特反馈数模转换器53根据基于现有技术的单元电容结构设计实现。输出的温度码送入到数模转换器，控制15路电路支路上的开关。例如，当第一路电容支路的输入控制信号为高电平时，即该路对应的温度码信号为1，该路的控制开关逻辑在时钟ΦF1为高时，ΦP1为高，ΦP1控制的开关闭合，ΦN1为低，ΦN1控制的开关断开，电容CF1的下级板与Vrefp相接；当第一路电容支路的输入控制信号为低电平时，即该路对应的温度码信号为0，该路的控制开关逻辑在时钟ΦF1为高时，ΦN1为高，ΦN1控制的开关闭合，ΦP1为低，ΦP1控制的开关断开，电容CF1的下级板与Vrefn相接；其中Vrefp为高反馈参考电压，Vrefn为低反馈参考电压，即Vrefp>Vrefn。在本实施例中，Vrefp＝0.7V，Vrefn＝0V。
用于计算输入信号与电容式数模转换器输出信号差值的加法器通过第一阶的阶积分器中采样电容S1实现。
本实施例在中芯国际65nm CMOS工艺下进行设计，通过电路仿真可知，在输入信号为5kHz的正弦信号，其峰峰值为600mV，采样频率为1MHz的情况下，Sigma-Delta调制器最大信号噪声谐波比可达到94分贝，电路整体功耗为340uW。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (1)
1.一种Sigma-Delta调制器，其特征在于：它包括两个基于开关电容电路的积分器，一个多比特逐次比较量化器，一个基于数据权重平均算法的由二进制码转换成温度码功能的数字电路，一个基于单位电容结构的反馈数模转换器；一个第一加法器单元；一个第二加法器单元；
第二加法器单元第一种结构：第二加法器单元包括2N个单位电容，N的取值范围为2到8；所有电容的上极板与一个开关K的一端相连，该开关另一端与一电压驱动器B3输出端相连；2N-1个电容的下极板通过三个开关KN-1，1，KN-1，2，KN-1，3与第一阶积分器输出端，电压驱动器B1输出端，电压驱动器B2输出端相连；2N-2个电容的下极板分别通过三个开关KN-2，1，KN-2，2，KN-2，3与第二阶积分器输出端，电压驱动器B1输出端，电压驱动器B2输出端相连；2N-3个，2N-4个，···2N-(N-1)个，2N-N个电容的下极板通过与之对应的KN-3，1、KN-3，2、KN-3，3，KN-4，1、KN-4，2、KN-4，3，···，KN-(N-1)，1、KN-(N-1)，2、KN-(N-1)，3，KN-N，1、KN-N，2、KN-N，3与信号输入端，电压驱动器B1输出端，电压驱动器B2输出相连；最后一个电容的下极板通过两个开关KL，1、KL，2与信号输入端，电压驱动器B2输出端相连；
第二加法器单元第二种结构：第二加法器单元包括2N个单位电容，N的取值范围为2到8；所有电容的上极板与一个开关K的一端相连，该开关另一端与一电压驱动器B3输出端相连；2N-1个电容的下极板通过三个开关KN-1，1，KN-1，2，KN-1，3与第一阶积分器输出端，电压驱动器B1输出端，电压驱动器B2输出端相连；2N-2个电容的下极板分别通过三个开关KN-2，1，KN-2，2，KN-2，3与信号输入端，电压驱动器B1输出端，电压驱动器B2输出端相连；2N-3个，2N-4个，···2N-(N-1)个，2N-N个电容的下极板通过与之对应的KN-3，1、KN-3，2、KN-3，3，KN-4，1、KN-4，2、KN-4，3，···，KN-(N-1)，1、KN-(N-1)，2、KN-(N-1)，3，KN-N，1、KN-N，2、KN-N，3与第二阶积分器输出端，电压驱动器B1输出端，电压驱动器B2输出相连；最后一个电容的下极板通过两个开关KL，1、KL，2与第二阶积分器输出端，电压驱动器B2输出端相连；
调制器输入端分别与第一加法器单元和第二加法器单元相连；
第一加法器单元输出端与第一阶积分器输入端相连；
第一阶积分器输出端分别与第二加法器单元和第二阶积分器输入端相连；
第二阶积分器输出端与第二加法器单元相连；
第二加法器单元输出端与多比特逐次比较量化器相连，同时多比特逐次比较量化器通过反馈信号线与第二加法器单元相连；
多比特逐次比较量化器输出端与基于数据权重平均算法的数字电路相连；
基于数据权重平均算法的数字电路输出端与基于单位电容结构的反馈数模转换器相连；
反馈数模转换器输出端与第一加法器单元相连。
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