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CN102610527A - 提高共源运算放大器频率特性的mos器件制造方法 - Google Patents

提高共源运算放大器频率特性的mos器件制造方法 Download PDF

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CN102610527A
CN102610527A CN2012100812289A CN201210081228A CN102610527A CN 102610527 A CN102610527 A CN 102610527A CN 2012100812289 A CN2012100812289 A CN 2012100812289A CN 201210081228 A CN201210081228 A CN 201210081228A CN 102610527 A CN102610527 A CN 102610527A
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CN
China
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drain
heavily doped
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operational amplifier
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Pending
Application number
CN2012100812289A
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English (en)
Inventor
俞柳江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
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Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN2012100812289A priority Critical patent/CN102610527A/zh
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种提高共源运算放大器频率特性的MOS器件制造方法，通过利用中性离子对侧墙层进行离子注入，离子注入方向与垂直于所述衬底方向成一夹角且向源极方向倾斜，在共源极运算放大器的MOS器件的源漏端形成不同形貌的侧墙，使得刻蚀后漏极的侧墙宽度增大，而源极的侧墙宽度减小，在接下来的源漏重掺杂注入和退火工艺后，漏极的掺杂离子与器件沟道距离被拉远，源极的掺杂离子与器件沟道的距离被拉近，在保持器件性能不变的情况下，减小了漏极的寄生交叠电容，从而提高了共源极运算放大器的频率响应特性。

Description

提高共源运算放大器频率特性的MOS器件制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种提高共源运算放大器频率特性的MOS器件制造方法。
背景技术
CMOS(互补金属氧化物半导体)运算放大器，是各种电路的基础单元之一。随着信息技术的发展，对于信息数据的处理速度要求越来越高，对其中采用的CMOS运算放大器的频率响应特性要求也越来越高。然而，CMOS器件的寄生电容随着工作频率的升高起到越来越大的负面作用，如何减小这些寄生电容对CMOS运算放大器的影响，已经成为提高CMOS运算放大器频率响应特性的关键。
密勒电容是一个等效电容，其描述的是跨接在运算放大器的输出端与输入端之间的反馈电容(CC)对运算放大器频率特性的影响。如图1A所示的一个运算放大器电路，一个戴维南电源(VA)11通过一个戴维南电阻(RA)12驱动这个电路，在输出端(Vout)17设有第一电阻(RL)15和第一电容(CL)16组成的相移电路作为负载，输入端(Vin)18和输出端17通过一个反馈电容(CC)13相连，放大器14的电压增益值为Av，即Vout＝AV*Vin。密勒电容对于电路的频率特性的影响称为密勒效应。请参照图1B，其为图1A的等效电路图，密勒效应是通过放大输入电容来起作用的，即密勒电容(CM)13’可以使得器件或者电路的等效输入电容增大(1+Av)倍，其中CM＝CC*(1+Av)。因此很小的反馈电容(CC)13即可造成器件或者电路的频率特性大大降低。
请参照图2，其为现有技术中共源极运算放大器的电路的示意图所述共源极运算放大器的电路通常包括一个NMOS(N型金属氧化物半导体)晶体管22和一个输出电阻(Rout)25，输出端24为NMOS晶体管22的漏端，输入端21为NMOS的栅端。在输出端和输入端之间，由于存在栅漏的寄生交叠电容(Cgd)23，构成一个反馈电容，由于密勒效应，寄生交叠电容23会严重降低共源极运算放大器的频率响应特性。如何在保持器件性能不变的前提下，减小寄生的交叠电容，成为提高共源极运算放大器频率响应特性的关键。
如图3A～3C所示，对于制备共源极放大器中NMOS器件，通常工艺中，包括：
首先，提供衬底31，所述衬底31包括源极区域和漏极区域，所述源极区域中形成有源极延伸区34，所述漏极区域中形成有漏极延伸区35，所述衬底31上形成有栅极结构32，随后在衬底31和栅极结构32上沉积形成侧墙沉积层33，如图3A所示；
接下来，采用各向异性的干法刻蚀工艺对侧墙沉积层33进行刻蚀，以在源极区域上方形成源极侧墙33a，在漏极区域上方形成漏极侧墙33b，所述源极侧墙33a和漏极侧墙33b为对称结构，如图3B所示；
然后，进行源漏重掺杂以及退火工艺，在衬底中形成源极重掺杂区341和漏极重掺杂区351，可以得知，源极重掺杂区341和漏极重掺杂区351的位置受源极侧墙33a和漏极侧墙33b的影响，即，源极重掺杂区341和漏极重掺杂区351中掺杂离子距离器件沟道的距离由侧墙的宽度所决定。
发明内容
本发明的目的在于提供一种能够有效提高共源运算放大器频率特性的MOS器件制造方法。
为解决上述技术问题，本发明提供一种提高共源运算放大器频率特性的MOS器件制造方法，包括：在衬底上形成栅极结构，所述衬底包括源极结构和漏极结构；以所述栅极结构为掩膜，在栅极结构两侧的衬底内进行轻掺杂，形成源极延伸区和漏极延伸区；在所述衬底上形成侧墙沉积层；采用中性离子对所述侧墙沉积层进行离子注入，所述离子注入方向与垂直于所述衬底方向成一夹角且向源极方向倾斜；对所述侧墙沉积层进行刻蚀，以在所述源极区域上方形成源极侧墙，在所述漏极区域上方形成漏极侧墙，所述源极侧墙的截面宽度小于所述漏极侧墙的截面宽度；进行源漏重掺杂以及退火工艺，形成源极重掺杂区和漏极重掺杂区，所述漏极重掺杂区和源极重掺杂区为非对称结构，所述源极重掺杂区比漏极重掺杂区更靠近沟道。
较佳的，在所述的提高共源运算放大器频率特性的MOS器件制造方法中，所述离子注入方向夹角为5度-45度。
较佳的，所述中性离子为锗离子或氙离子。
本发明采用中性离子对所述侧墙沉积层进行离子注入，所述离子注入方向与垂直于所述衬底方向成一夹角且向源极方向倾斜，使得源极区域上方的侧墙沉积层的刻蚀速率要高于漏极区域上方的侧墙沉积层，因此最终刻蚀后的侧墙，在源极的宽度会减小，在漏极的宽度会增大。进行完源漏重掺杂和退火工艺，由于掺杂离子与器件沟道的距离由侧墙的宽度所决定，掺杂后漏极的掺杂离子与器件沟道的距离被拉远，使得漏极重掺杂区域栅极结构之间的交叠面积减小，从而减小了MOS器件漏极与栅极之间的寄生交叠电容，减小了共源极放大器的密勒电容，从而提高了共源极放大器的频率响应特性。
附图说明
图1A～1B为密勒电容对元算放大器频率特性的影响示意图；
图2为共源极运算放大器的密勒电容示意图；
图3A～3C为现有技术中侧墙刻蚀方法中的器件剖面示意图；
图4A～4F为本发明一具体实施例的提高共源运算放大器频率特性的MOS器件制造方法中的器件剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明一具体实施例的提高共源运算放大器频率特性的MOS器件制造方法，包括：
请参照图4A，提供衬底41，在衬底41上形成栅极结构42，所述衬底41包括源极区域和漏极区域，所述源极区域是指后续要形成源极延伸区和源极重掺杂区的区域，同理，所述漏极区域是指后续要形成漏极延伸区和漏极重掺杂区的区域；
请参照图4B，以栅极结构42为掩膜，在栅极结构42两侧的衬底41内进行轻掺杂，形成源极延伸区43和漏极延伸区44；
请参照图4C，在上述衬底41和栅极结构42上形成侧墙沉积层45，所述侧墙沉积层45包括覆盖在源极区域上方的侧墙沉积层以及覆盖在漏极区域上方的侧墙沉积层，其中，侧墙沉积层材质为氧化硅或氮化硅；
请参照图4D，采用中性离子对衬底41和栅极结构42上的侧墙沉积层45进行离子注入，其中所述中性离子可为锗、氙等离子，离子注入方向与垂直于衬底方向成一夹角α并向源极方向倾斜，夹角α大小为5度-45度。本发明实施例采用锗离子对源极上方的侧墙沉积层进行离子注入，离子注入方向为15度至30度之间的角度，优选为25度。由于离子注入方向向源极倾斜，漏极延伸区44上方(即栅极42侧壁角落处，图中虚线所示区域)的侧墙沉积层452因为栅极结构阻挡未被离子注入，而其它的侧墙沉积层因为被离子注入而发生变化，在后续刻蚀过程中被离子注入的部分刻蚀速率变大，故，被离子注入的侧墙沉积层451的刻蚀速率大于未被注入的侧墙沉积层452的刻蚀速率；
请参照图4E，对侧墙沉积层45进行刻蚀，因为被离子注入的侧墙沉积层451的刻蚀速率要高于漏极延伸区44上方(栅极42侧壁角落处)的侧墙沉积层452的刻蚀速率，适当调节刻蚀机台的侧墙刻蚀菜单(recipe)，最终刻蚀后的侧墙，在源极的宽度会减小，在漏极会增大，即源极侧墙451A的宽度小于漏极侧墙452A的宽度；
请参照图4F，对上述器件进行源漏重掺杂以及退火步骤，在源漏重掺杂以及退火工艺中，由于掺杂离子与器件沟道的距离由侧墙的宽度所决定，因此掺杂后，源极重掺杂区431的掺杂离子与器件沟道的距离被拉近，漏极重掺杂区441的掺杂离子与器件沟道的距离被拉远，使得漏极重掺杂区与栅极结构之间的交叠区域面积减小，从而减小了MOS器件漏极与栅极之间的寄生交叠电容，减小了共源极运算放大器的密勒电容，从而提高了共源极放大器的频率特性。
此外，由于在漏极重掺杂区的掺杂离子与沟道的距离被拉远的同时，源极重掺杂区的掺杂离子与沟道的距离被拉近，总的源漏重掺杂离子之间的距离保持不变，因此器件的有效沟道长度(Effective ChannelLength)基本保持不变，器件的其他性能得以保持。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范例所作的均等变化与修饰，皆应属于本发明权利要求涵盖范围。

Claims (3)

1.一种提高共源运算放大器频率特性的MOS器件制造方法，其特征在于，包括：
在衬底上形成栅极结构，所述衬底包括源极结构和漏极结构；
以所述栅极结构为掩膜，在栅极结构两侧的衬底内进行轻掺杂，形成源极延伸区和漏极延伸区；
在所述衬底上形成侧墙沉积层；
采用中性离子对所述侧墙沉积层进行离子注入，所述离子注入方向与垂直于所述衬底方向成一夹角且向源极方向倾斜；
对所述侧墙沉积层进行刻蚀，以在所述源极区域上方形成源极侧墙，在所述漏极区域上方形成漏极侧墙，所述源极侧墙的截面宽度小于所述漏极侧墙的截面宽度；
进行源漏重掺杂以及退火工艺，形成源极重掺杂区和漏极重掺杂区，所述漏极重掺杂区和源极重掺杂区为非对称结构，所述源极重掺杂区比漏极重掺杂区更靠近沟道。
2.如权利要求1所述的提高共源运算放大器频率特性的MOS器件制造方法，其特征在于，所述离子注入方向夹角为5度-45度。
3.如权利要求1所述的提高共源极运算放大器频率特性的MOS器件制造方法，其特征在于，所述中性离子为锗离子或氙离子。
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