CN103548139B

CN103548139B - 用于静电释放保护的设备

Info

Publication number: CN103548139B
Application number: CN201280022570.XA
Authority: CN
Inventors: E·科尼
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2011-05-11
Filing date: 2012-05-09
Publication date: 2016-08-17
Anticipated expiration: 2032-05-09
Also published as: US20120286396A1; CN103548139A; US8421189B2; WO2012154875A1; EP2707901B1; EP2707901A1

Abstract

一种设备包括静电释放(ESD)保护装置。在一个实施例中，保护装置在防止其发生瞬间电事件的内部电路的第一节点和第二节点之间。保护装置包括双极型器件或硅控整流器(SCR)。双极型器件或SCR可具有修改的结构或附加电路以具有选择的保持电压和/或触发电压来提高对内部电路的保护。附加电路可包括一个或多个电阻器、一个或多个二极管、和/或计时器电路，以将双极型器件或SCR的触发和/或保持电压调节成期望电平。保护装置可提供针对例如从大约100V至330V的瞬间电压的保护。

Description

用于静电释放保护的设备

技术领域

本发明的实施例涉及电子装置，更具体地说在一个或多个实施例中涉及静电释放保护。

背景技术

电子系统可能暴露至瞬间电事件，或者暴露至具有相对短持续时间、相对较快的变化电压和高功率的电信号。例如，瞬间电事件可包括电荷从物体或人向电子系统的突然释放而引起的静电释放(ESD/EOS)事件。

瞬间电事件可能由于相对于较小面积的集成电路(IC)的过压情况和高程度的功耗而损坏电子系统内的IC。高功耗可增大电路温度，并导致大量问题，例如栅氧击穿、结损坏、金属损坏和表面电荷累计。而且，瞬间电事件可引起封闭(低阻抗路径的不利出现)，从而使得IC的功能混乱并且由于封闭电流路径中的自热而潜在地导致了对IC的永久损害。因此，需要提供一种具有针对这种瞬间电事件的保护的IC。

发明内容

在一个实施例中，一种设备，包括：电耦接在第一节点和第二节点之间的内部电路；以及电耦接在第一节点和第二节点之间的保护装置。保护装置被配置成保护内部电路以防止瞬间电事件。保护装置包括：具有第一类型的掺杂的埋层510；位于埋层上方的第一塞体540，并具有第一类型的掺杂，且掺杂浓度高于埋层，第一塞体具有从保护装置俯视看到的环形；埋层上方的第一阱520，其被第一塞体横向环绕，第一阱具有第一类型的掺杂且掺杂浓度低于第一塞体的掺杂浓度；横向环绕第一塞体的第二塞体530，第二塞体具有不同于第一类型的第二类型的掺杂；第一区域550，其至少部分地处于与埋层相对的第一阱520的端部中，而且电耦接至第一节点，第一区域具有第二类型的掺杂且掺杂浓度高于第二塞体530的掺杂浓度；处于第二塞体530的顶部中的第二区域560，其电耦接至第二节点，第二区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；以及电阻器，其电耦接在第一区域550和第一塞体540之间，其中电阻器处于第一区域和第一塞体的外部。

在另一实施例中，一种设备包括：电耦接在第一节点和第二节点之间的内部电路；以及电耦接在第一节点和第二节点之间的保护装置，其中保护装置被配置成保护内部电路以防止瞬间电事件。保护装置包括：具有第一类型的掺杂的埋层；直接位于埋层上方的第一塞体，并具有第一类型的掺杂，且掺杂浓度高于埋层的掺杂浓度，第一塞体具有俯视看到的环形；直接位于埋层上方的第一阱，其被第一塞体横向环绕，第一阱具有第一类型的掺杂且掺杂浓度低于第一塞体的掺杂浓度；横向环绕第一塞体的第二塞体，第二塞体具有不同于第一类型的第二类型的掺杂；第一区域，其至少部分地处于与埋层相对的第一阱520的端部中，而且电耦接至第一节点，第一区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；处于第二塞体的顶部中的第二区域，其电耦接至第二节点，第二区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度。

在又一实施例中，一种设备包括：电耦接在第一节点和第二节点之间的内部电路；以及电耦接在第一节点和第二节点之间的保护装置，其中保护装置被配置成保护内部电路以防止瞬间电事件。保护装置包括：具有第一类型的掺杂的埋层；位于埋层上方的第一塞体，并具有第一类型的掺杂，且掺杂浓度高于埋层的掺杂浓度，第一塞体具有俯视看到的环形；位于埋层上方的第一阱，其被第一塞体横向环绕，第一阱具有第一类型的掺杂且掺杂浓度低于第一塞体的掺杂浓度；横向环绕第一塞体的第二塞体，第二塞体具有不同于第一类型的第二类型的掺杂；第一区域，其处于第一阱的顶部中，而且电耦接至第一节点，第一区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；处于第二塞体的顶部中的第二区域，其电耦接至第二节点，第二区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；以及二极管阵列，其包括串行连接在第一塞体和第二区域之间的一个或多个二极管。

在又一实施例中，一种设备包括：电耦接在第一节点和第二节点之间的内部电路；以及电耦接在第一节点和第二节点之间的保护装置，其中保护装置被配置成保护内部电路以防止瞬间电事件。保护装置包括：具有第一类型的掺杂的埋层；位于埋层上方的第一塞体，并具有第一类型的掺杂，且掺杂浓度高于埋层的掺杂浓度，第一塞体具有俯视看到的环形；位于埋层上方的第一阱，其被第一塞体横向环绕，第一阱具有第一类型的掺杂且掺杂浓度低于第一塞体的掺杂浓度；横向环绕第一塞体的第二塞体，第二塞体具有不同于第一类型的第二类型的掺杂；第一区域，其处于第一阱的顶部中，而且电耦接至第一节点，第一区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度，其中第一区域处于第一阱的顶部中并且至少部分地处于第一塞体的顶部的至少一部分中；以及处于第二塞体的顶部中的第二区域，其电耦接至第二节点，第二区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度。

在又一实施例中，一种设备包括：电耦接在第一节点和第二节点之间的内部电路；以及电耦接在第一节点和第二节点之间的保护装置，其中保护装置被配置成保护内部电路以防止瞬间电事件。保护装置包括：具有第一类型的掺杂的埋层；位于埋层上方的第一塞体，并具有第一类型的掺杂，且掺杂浓度高于埋层的掺杂浓度，第一塞体具有俯视看到的环形；位于埋层上方的第一阱，其被第一塞体横向环绕，第一阱具有第一类型的掺杂且掺杂浓度低于第一塞体的掺杂浓度；横向环绕第一塞体的第二塞体，第二塞体具有不同于第一类型的第二类型的掺杂；处于第一阱的顶部中的第一区域，第一区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；处于第二塞体的顶部中的第二区域，其电耦接至第二节点，第二区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；第一电阻器，其电耦接在第一区域和第一节点之间；以及第二电阻器，其电耦接至第一塞体。

在又一实施例中，一种设备包括：电耦接在第一节点和第二节点之间的内部电路；以及电耦接在第一节点和第二节点之间的保护装置，其中保护装置被配置成保护内部电路以防止瞬间电事件。保护装置包括：具有阳极、栅极和阴极的硅控整流器(SCR)，其中节点电耦接至第一节点，阴极电耦接至第二节点；以及二极管阵列，其包括串行连接在硅控整流器的栅极和阳极之间的多个二极管，并且所述多个二极管被布置成使得当二极管击穿时二极管向SCR传导电流以使得SCR导通。

在又一实施例中，一种设备，包括：电耦接在第一节点和第二节点之间的内部电路；以及电耦接在第一节点和第二节点之间的保护装置，其中保护装置被配置成保护内部电路以防止瞬间电事件。保护装置包括：硅控整流器(SCR)，其具有阳极、栅极和阴极，其中阳极电耦接至第一节点，阴极电耦接至第二节点；以及电阻器，其电耦接在SCR的栅极和阴极之间。

在又一实施例中，一种设备包括：电耦接在第一节点和第二节点之间的内部电路；以及电耦接在第一节点和第二节点之间的保护装置，其中保护装置被配置成保护内部电路以防止瞬间电事件。保护装置包括具有阳极、栅极和阴极的硅控整流器(SCR)，其中阳极电耦接至第一节点，阴极电耦接至第二节点。SCR包括：具有第一类型的掺杂的衬底；第一阱，其布置在衬底的第一上部部分中，并具有不同于第一类型的第二类型的掺杂；第二阱，其布置在衬底的第二上部部分中，并与第一阱横向隔开以使得衬底的第三上部部分横向地插在第一和第二阱之间，第二阱具有第二类型的掺杂，第三上部部分具有第一类型的掺杂；布置在第一阱的顶部中的第一区域，其具有第二类型的掺杂且掺杂浓度高于第一阱，第一区域电耦接至第二节点；布置在第二阱的顶部中的第二区域，其具有第二类型的掺杂且掺杂浓度高于第二阱；第三区域，其布置在第一阱中与第一区域邻接以使得第三区域横向地插在第一区域和衬底的第三上部部分之间，第三区域具有第一类型的掺杂且掺杂浓度高于衬底；第四区域，其布置在第二阱中与第二区域域邻接以使得第四区域横向地插在第二区域和衬底的第三上部部分之间，第四区域具有第一类型的掺杂且掺杂浓度高于衬底，第四区域电耦接至第一节点；以及栅极接触部，其布置在衬底的第三上部部分。第三区域具有在从第一区域至衬底的第三上部部分的方向上延伸的横向尺寸，其中第三区域的横向尺寸大于第一区域沿所述方向的横向尺寸。

在又一实施例中，一种设备包括：电耦接在第一节点和第二节点(3)之间的内部电路；以及电耦接在第一节点和第二节点之间的保护装置，其中保护装置被配置成保护内部电路以防止瞬间电事件。保护装置包括：具有阳极、栅极和阴极的硅控整流器(SCR)，其中阳极电耦接至第一节点，阳极电耦接至第一节点；第一电阻器，其电耦接在SCR的阴极和第二节点之间；以及第二电阻器，其电耦接至SCR的栅极。

在又一实施例中，一种设备包括：电耦接在第一节点和第二节点之间的内部电路；以及电耦接在第一节点和第二节点之间的保护装置，其中保护装置被配置成保护内部电路以防止瞬间电事件。保护装置包括：具有第一端、第二端和第三端的双极型器件，其中第一端电耦接至第一节点，第三端电耦接至第二节点；阻抗块，其电耦接在双极型器件的第二端和第一电压基准之间，其中阻抗块被配置成具有变化的阻抗；以及阻抗控制电路，其被配置成改变阻抗块的阻抗。

附图说明

图1是根据一个实施例的包含内部电路和ESD保护电路的电子系统的示意框图。

图2是图示出一个示例ESD保护装置的的输入电流和输入电压之间的关系的示图。

图3是根据一个实施例的ESD保护电路的框图。

图4A是传统双极型ESD保护装置的俯视图。

图4B是沿线4B-4B截取的图4A的传统双极型ESD保护装置的截面图。

图5A是根据一个实施例的双极型ESD保护装置的俯视图。

图5B沿线5B-5B截取的图5A的双极型ESD保护装置的截面图。

图5C是根据另一实施例的双极型ESD保护装置的截面图。

图5D是根据又一实施例的双极型ESD保护装置的截面图。

图5E是根据又一实施例的双极型ESD保护装置的截面图。

图6A是示出了具有二极管TLP可调节触发机制的ESD保护装置的传输线脉冲(TLP)电压和TLP电流之间的关系的示图。

图6B是示出了具有双极型TLP可调节触发机制的ESD保护装置的集电极-基极间隔和触发电压之间的关系的示图。

图6C是示出了根据实施例的具有不同保持电压的ESD保护装置的传输线脉冲(TLP)电压和TLP电流之间的关系的示图。

图6D是示出了根据一个实施例的ESD保护装置传输线脉冲(TLP)电压和横向距离之间的关系的示图。

图7A是传统硅控整流器(SCR)ESD保护装置的截面图。

图7B是图6A的传统SCR ESD保护装置的电路图。

图7C是图6A的传统SCR ESD保护装置的符号。

图8A是根据另一实施例的SCR ESD保护装置的俯视图。

图8B是沿线8B-8B截取的装置800的截面图。

图8C是图8A的SCR ESD保护装置的电路图。

图8D是示出了图8A-8C的保护装置的传输线脉冲(TLP)电压和TLP电流之间的关系的示图。

图9A是根据又一实施例的SCR ESD保护装置的截面图。

图9B是根据又一实施例的SCR ESD保护装置的截面图。

图10A是根据又一实施例的SCR ESD保护装置的截面图。

图10B是图10A的SCR ESD保护装置的电路图。

图10C是根据一个实施例的在图10A的SCR ESD保护装置中使用的电阻器的分解示意图。

图11A是根据一个实施例的SCR ESD保护装置的电路图。

图11B是图示出图11A的ESD保护装置的输出电流和输入电压之间的关系的示图。

图12是根据一个实施例的双极型ESD保护装置的电路图。

具体实施方式

以下对具体实施例的详细描述代表了本发明特定实施例的各种说明。但是，本发明可按照权利要求所限定和覆盖的多种不同方式来实现。在说明书中，对附图标记了参考标号，其中类似的参考标号表示相同或者功能类似的元素。

本文使用的诸如“上”、“下”、“上方”等之类的术语指的是附图所示定位的器件，并且应该进行相应的解释。还应该理解的是，由于半导体器件(例如晶体管)内的区域是通过利用不同杂质对半导体材料的不同部分进行掺杂或使杂质的浓度不同来进行定义的，所以不同区域之间的具体物理边界可能不会实际存在于完成的器件中，相反，区域可能从一个转换成另一个。附图所示的一些边界具有这样的类型，并且仅仅为了方便读者而被图示为突变结构。在上述实施例中，p型区域可包括p型半导体材料，例如硼，作为掺杂物。而且，n型区域可包括n型半导体材料，例如磷，作为掺杂物。技术人员将构想出上述区域中的掺杂物的各种浓度。

在本文描述的所有实施例中，除非有相反的意思表示，否则标记为“N”或“n”的区域、层、或阱可包含n型掺杂物，标记为“P”或“p”的区域、层、或阱可包含p型掺杂物。而且，“N+”、“n+”、“P+”和“p+”表示分别比“N”、“n”、“P”和“p”更高的掺杂浓度。而且，“n”、“N”、“p”和“P”示分别比“n-”、“N-”、“p-”和“P-”更高的掺杂浓度。

在本文描述的实施例中，术语“叠加”在意思上类似于“布置在上方”。除非有相反的意思表示，否则当第一层叠加于第二层上时，第一层处于第二层上方，而且可直接或者间接接触第二层。当第一层直接处于第二层上方时，第一层的下表面接触第二层的上表面。

静电释放保护的概览

参见图1，下面将描述根据一个实施例的包含内部电路和保护电路的电子装置。所示的电子装置100包括第一电源轨线101、第二电源轨线102、内部电路103、第一至第五保护电路110-150、以及第一至第四节点161-164。第三节点163可能也被称为“输入节点”。第四节点164可能也被称为“输出节点”。

在一个实施例中，保护电路110-150与内部电路103集成在用于片上系统应用的公共半导体衬底上。在其它实施例中，保护电路110-150中的一个或多个可被布置在独立的IC中、在布置在用于片上封装应用的公共封装中、以及点耦接至内部电路103。

第一电源轨线101电耦接至第一电压源Vcc，第二电源轨线102电耦接至第二电压源Vee。在一个实施例中，第一电压源Vcc可提供介于大约0V和大约300V之间的电压，例如，大约250V。第二电压源Vee可提供介于大约-300V和大约0V之间的电压，例如，0V。

内部电路103分别在第一和第二节点161、162处电耦接至第一和第二电源轨线101、102，以便接收电能。内部电路103可包括使用静电释放保护的具有任意配置和功能的一个或多个集成电路(IC)。内部电路103可包括电耦接至第三节点163的输入103a以及电耦接至第四节点164的输出103b。在一些实施例中，电子装置还可包括处于第三节点163和输入103a之间和/或处于第四节点164和输出103b之间的电阻器以便在ESD事件期间减小流向内部电路103的电流。内部电路103可接收输入103a处的输入电压信号V_IN，并在输出103b处输出一个输出电压信号V_OUT。

在图示的实施例中，第一保护电路110具有电耦接至第三节点163的第一端、以及电耦接至第二节点162的第二端。第一保护电路110可用来保护耦接至内部电路103的输入103a的第三节点163以防止在第三节点163和第二电源轨线102(或者，耦接至内部电路103的一些其它节点或焊盘)之间发生具有超过第一电源轨线101的电压的电压的ESD事件。

第二保护电路120具有电耦接至第一节点161的第一端以及电耦接至第二节点162的第二端。第二保护电路120可用来保护内部电路103以防止在第一和第二电源轨线101、102之间发生ESD事件。

第三保护电路130具有电耦接至第四节点164的第一端以及电耦接至第二节点162的第二端。第三保护电路130可用来保护耦接至内部电路103的输出103b的第四节点164以防止在第四节点164和第二电源轨线102(或者，耦接至内部电路103的一些其它节点或焊盘)之间发生具有超过第一电源轨线101的电压的电压的ESD事件。

第四保护电路140具有电耦接至第一节点161以及电耦接至第三节点163的第二端。第四保护电路140可用来保护第三节点163以防止在第三节点163和第一电源轨线101(或者，耦接至内部电路103的一些其它节点或焊盘)之间发生具有超过第一电源轨线101的电压的电压的ESD事件。

第五保护电路150具有电耦接至第一节点161的第一端以及电耦接至第四节点164的第二端。第五保护电路150可用来保护第四节点164以防止在第四节点164和第一电源轨线101(或者，耦接至内部电路103的一些其它节点或焊盘)之间发生具有超过第一电源轨线101的电压的电压的ESD事件。

在一些实施例中，保护电路可具有图2所示的电流-电压特性。理想地，保护电路不通过电流，直到触发电压V_T到达。触发电压V_T应当小于正被保护的内部电路的的击穿电压V_B。一旦触发电压V_T到达，保护电路开始传导电流，而且保护电路两端的电压回落至幅值比触发电压V_T小的保持电压V_H。根据保持电压V_H，理想地，将会出现电流的增大而没有保护电路两端的电压的增大。但是，实际上，由于保护电路内部的电阻，保护电路两端的电压可能随着区域30中的电流增大而稍微增大。

保持电压V_H应当比(就幅值而言)电源轨线电压V_S(例如，图1中的Vcc)大例如至少大约4或5V(可替换地，比电源轨线电压高大约10％)，从而适应温度变化和工艺变化。否则，一旦保护电路被触发，则其可能被重置成不导通状态。在保护电路两端的电压降低至低于保持电压V_H之后，保护电路可自己重置，由此返回高阻抗状态。技术人员可以理解的是，保护电路的特性可以随着内部电路103的配置而有较大变化。

具有多范围的ESD保护的ESD保护装置

参见图3，下面将描述静电释放(ESD)保护装置的一个实施例。所图示的保护装置300可包括第一ESD保护电路310、第二ESD保护电路320和第三ESD保护电路330。保护电路310-330并行地电耦接在第一端T1和第二端T2之间。

例如，所图示的保护装置300可形成图1的保护电路110-150中的任意保护电路。第一和第二端T1、T2可以是耦接至保护装置的图1的节点161、162、163、164中的两个，以便为图1的内部电路103提供ESD保护。

在一个实施例中，第一ESD保护电路310可在低电压范围(例如，从大约10V至100V的范围)内提供ESD保护，而且第二ESD保护电路320可在中等电压范围(例如，从大约100V至200V的范围)内提供ESD保护。第三ESD保护电路330可在(例如，从大约200V至330V的范围)内提供ESD保护。在其它实施例中，保护电路310-330的电压的范围可能出现较大变化，这取决于随着电路310-330。在一些实施例中，电路310-330中的一个或两个被包含在保护装置300中。本领域普通技术人员可以很容易地想到其它数量的电路。

在一个实施例中，如将结合图4-6D或12来描述的那样，ESD保护装置可具有双极型器件配置。在其它实施例中，如将结合图7A-11B来描述的那样，ESD保护装置可具有硅控整流器配置。

具有双极型器件配置的ESD保护装置

参见图4A和4B，具有双极型晶体管配置的传统的ESD保护装置将在下面予以描述。图示的ESD保护装置400可以是绝缘体上硅(SOI)绝缘阱器件。这样，保护装置400处于在绝缘的阱中形成的与同一单片集成电路上的该阱外的器件隔离的其自己的半导体材料“岛”上。在本示例中，处理晶圆作为承载衬底401，其具有由晶圆上的二氧化硅形成的埋氧层402。

沟槽侧壁403a-403d也被形成(通常由二氧化硅形形成)从而将由层402和侧壁403a-403d形成的阱中的形成保护装置400的硅岛隔离出来。用于形成层402和侧壁403a-403d的工艺可以是传统的制造工艺。在其它配置中，半导体材料的阱可以是隔离的结。这样的阱可被称为隔离的或者绝缘的阱。保护装置400可包括P埋层410、P阱420、N塞体430、P塞体440、N+发射极区域450和N+集电极区域460。保护装置400的组成部分可通过双极型工艺或BiCMOS工艺形成。

P埋层410被形成在埋氧层402上，其包含p型掺杂物。P阱420被形成在P埋层410上。N塞体430被形成在埋氧层402上，其邻接P阱420，由此使得N塞体430在围绕并接触P阱420和P塞体440的同时被侧壁403a-403d围绕并接触。N塞体430包括处于其顶部的N+集电极区域460。N塞体430可形成集电极环。

P塞体440具有环形形状，由此其围绕P阱420的中央部分420a，同时叠加至P阱420的其它部分上。此外，P塞体440横向地围绕N+发射极区域450。P塞体440的深度Dp(自衬底401的上表面算起)小于P阱420，大于N+发射极区域450。N+发射极区域450在P阱420的中央部分420a上方，并且被P塞体440横向围绕。

在保护装置400中，横向双极型晶体管480被形成以具有N+发射极区域450处的发射极E、P塞体440处的基极B、以及N塞体430和N+集电极区域460处的集电极C。晶体管480的发射极和集电极可分别电耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以是图1的节点161、162、163、164中的任意两个。

N+发射极区域450(或发射极)和N塞体430(或集电极)之间的横向距离DL确定了保护装置400的触发电压V_T。因此，可通过选择横向距离DL来调节保护装置400的触发电压V_T。在一些示例中，横向距离DL可以介于大约1μm和大约12μm之间，或者可选地介于大约5μm和大约15μm之间。

流经ESD保护装置中的双极型晶体管的电流可由下面的等式(1)表示。在本文中，该电流可被称为“阶跃恢复电流”(Is)。

Is≈β·kV_H 等式(1)

在等式(1)中，β是双极型晶体管的增益，k是比例常数，VH是晶体管的保持电压。因此，VH反比于该增益。可通过改变晶体管的增益来调节保持电压VH。

保护装置400可有效地操作来在过电压情况(或传输线脉冲(TLP))具有低于100V(或者优选地大约70V)的最大电压时提供ESD保护。在这样的情况下，保护装置400的触发电压可以低于100V。

但是，如果保护装置400在介于大约100V和200V之间的电压范围内在过电压情况下操作，则保护装置400还应该具有处于电压范围内的触发电压。这可以通过增大用于具有小于100V的触发电压的装置400的横向距离DL来实现。但是，当横向距离DL增大时，从横向双极型晶体管480的集电极(图4B的N+集电极区域460)流向发射极(图4B的N+发射极区域450)的电流变得集中在它们之间小区域。这可能导致保护装置400的温度的提高，这可能明显地损坏装置。因此，需要ESD保护装置能够在介于大约100V和大约200V之间的电压范围内的过电压情况下工作。

参见图5A和5B，下面将描述根据一个实施例的ESD保护装置。图示的ESD保护装置500A可以是绝缘体上硅(SOI)绝缘阱器件。这样，保护装置500A处于在绝缘的阱中形成的与同一单片集成电路上的该阱外的器件隔离的其自己的半导体材料“岛”上。在本示例中，处理晶圆501作为承载衬底，其具有由晶圆501上的二氧化硅形成的埋氧层502。

沟槽侧壁503a-503d也被形成(通常由二氧化硅形形成)从而将由层502和侧壁503a-503d形成的阱中的形成保护装置500A的硅岛隔离出来。用于形成层502和侧壁503a-503d的工艺可以是传统的制造工艺。在其它配置中，半导体材料的阱可以是隔离的结。这样的阱可被称为隔离的或者绝缘的阱。

保护装置500A可包括P埋层510、P阱520、N塞体530、P+塞体540、N+发射极区域550和N+集电极区域560。例如，保护装置500A的组成部分可通过双极型工艺或BiCMOS工艺形成。P埋层510、P阱520、N塞体530、N+发射极区域550和N+集电极区域560的配置可以是结合图4A和4B的P埋层410、P阱420、N塞体430、N+发射极区域450和N+集电极区域460描述的那样。

在装置500A中，横向双极型晶体管580被配置成具有N+发射极区域550处的发射极E、P+塞体540处的基极B、以及N塞体530和N+集电极区域560处的集电极C。晶体管580的发射极和集电极可分别耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以图1的节点161、162、163、164中的任意两个。

在图示的实施例中，N+发射极区域550和P+塞体540电耦接至发射极-基极电阻器590，以使得电阻器590的第一末端耦接至N+发射极区域550，而且电阻器590的第二末端耦接至P+塞体540。发射极-基极电阻器590可具有大约80Ω至大约5kΩ的电阻R。发射极-基极电阻器590有利于大致穿过N+发射极区域550和N塞体530之间的区域的电流的均匀分布，从而减小温度的上升。

由此，n+发射极区域550(或发射极)和N塞体530(或集电极)之间的横向距离D1可能增大至具有介于大约100V和大约200V之间的触发电压VT而不损坏保护装置500A。图6A示出了具有二极管TLP可调节触发机制的ESD保护装置的传输线脉冲(TLP)电压和TLP电流之间的关系。在二极管TLP可调节触发机制中，二极管触发电压对应于反向偏置的PN结实现碰撞电离以产生电流时的电压。利用具有二极管TLP可调节触发机制的ESD保护装置，可通过改变定义二极管结的n型和p型区域之间的版图间隔(例如，图4B的横向距离DL)来调节二极管触发电压。

图6B示出了图5A和5B的具有a双极型TLP可调节触发机制的保护装置500A的横向距离D1和触发电压之间的关系。在保护装置500中，集电极-基极结基本上与pn结二极管的pn结相同。但是，pn结内置于得到由二极管击穿产生的碰撞电离电流的双极型器件中，由此，双极型器件的击穿电压与双极型器件的二极管击穿和增益有关。因此，在双极型TLP可调节触发机制中，双极型触发电压基本上与二极管触发电压相同，不同之处在于反向偏置的二极管是放大了碰撞电离电流的双极型器件放的一部分。由此，双极型触发电压的值小于二极管结触发电压，这取决于双极型器件的增益。

此外，保护装置500A的P+塞体540与图4A和4B的P塞体440的不同之处在于其向下延伸以接触P埋层510的上表面。通过具有比图4B的P塞体440更深的P+塞体540，使得图5B的晶体管580的增益β2小于图4B的晶体管480的增益β1。这样，晶体管580的保持电压V_H2可大于晶体管480的保持电压V_H1，如下面的等式(2)所示。

V_{H 2} = V_{H 1} \frac{β 1}{β 2}

等式(2)

在另一实施例中，可通过增大P+塞体540的掺杂浓度来降低晶体管580的增益β2。例如，P+塞体540的掺杂浓度可介于大约1×10¹⁵/cm³和大约5×10¹⁸/cm³之间。在又一实施例中，可通过增大P+塞体540的深度和掺杂浓度来降低晶体管580的增益β2。在可选实施例中，可通过改变晶体管580的增益来调节晶体管580的保持电压。利用P+塞体540的横向距离D1或掺杂浓度，可调节增益。

图6C示出了保护装置的TLP电压和TLP电流之间的关系的示例。图6C还示出了具有不同P塞体配置的装置400和500A的触发电压和保持电压V_H1和V_H2。

在又一实施例中，通过使得n+发射极550(或发射极)和N塞体530(或集电极)之间具有选择的横向距离D1，可调节保护装置500A的保持电压。图6D示出了保护装置500的横向距离D1和TLP保持电压之间的关系。

再次参见图3，在一个实施例中，第一ESD保护电路310可具有前面结合图4A和4B描述的结构，第二ESD保护电路320可具有可具有前面结合图5A和5B描述的结构。在这样的实施例中，第一和第二ESD保护电路310、320可以以相同结构或者具有不同尺寸或间隔的类似结构来实现，这取决于期望的ESD电压范围。而且，通过一个无源元件，例如图5B的基极-发射极电阻器590，第二ESD保护电路320可提供更高电压下的期望的ESD保护而无损坏。

参见图5C，下面将描述根据另一实施例的ESD保护双极型器件。图示的ESD保护双极型器件500C可以是绝缘体上硅(SOI)绝缘阱器件。在图示的实施例中，处理晶圆501作为承载衬底，其具有由晶圆501上的二氧化硅形成的埋氧层502。

ESD保护双极型器件500C可包括沟槽侧壁503c、503d、P埋层510、P阱520、N塞体530、P+塞体540、N+发射极区域550和N+集电极区域560。处理晶圆501、埋氧层502、沟槽侧壁503c，503d、P埋层510、P阱520、N塞体530、P+塞体540、N+发射极区域550和N+集电极区域560的配置可以是前面结合图5A和5B描述的那样。在另一实施例中，P+塞体540的配置可以是前面结合图4B的P塞体440描述的那样。装置500C的发射极E和集电极C可分别耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以是图1的节点161、162、163、164中的任意两个。

ESD保护双极型器件500C还可包括串行耦接在P+塞体540和N+集电极区域560之间的p-n结二极管的阵列591。二极管的阵列591可包括第一至第n二极管591a-591n，其中n可以是等于或大于1的整数。第一二极管591a可包括耦接至P+塞体540的阳极以及耦接至阵列591中的第二二极管的阳极的阴极。第n二极管591n可包括耦接至阵列591中的第(n-1)二极管的阴极的阳极以及耦接至N+集电极区域560的阴极。

通过选择阵列591中二极管的数量，双极型器件500C的触发电压可被调节成期望电平。例如，通过增加一个或多个二极管至阵列591，双极型器件500C的触发电压可增大。

参见图5D，下面将描述根据另一实施例的ESD保护双极型器件。图示的ESD保护双极型器件500D可以是绝缘体上硅(SOI)绝缘阱器件。在图示的实施例中，处理晶圆501作为承载衬底，其具有由晶圆501上的二氧化硅形成的埋氧层502。

ESD保护双极型器件500D可包括沟槽侧壁503c，503d、P埋层510、P阱520、N塞体530、P+塞体540，延伸的N+发射极区域550’以及N+集电极区域560。处理晶圆501、埋氧层502、沟槽侧壁503c，503d、P埋层510、P阱520、N塞体530、P+塞体540和N+集电极区域560的配置可以是前面结合图5A和5B描述的那样。在另一实施例中，P+塞体540的配置可以是前面结合图4B的P塞体440描述的那样。装置500D的发射极E和集电极C可分别耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以是图1的节点161、162、163、164中的任意两个。

在所图示的ESD保护双极型器件500D中，延伸的N+发射极区域550’延伸通过P+塞体540的顶部，并可接触N塞体530。在另一实施例中，延伸的N+发射极区域550’延伸通过仅仅P+塞体540的顶部的一部分，并且不接触N塞体530。

通过具有延伸的N+发射极区域550’，装置500D的触发电压可被调节。不同于具有激烈的碰撞电离结触发机制，装置500D可具有更有抵抗性的穿通机制来使得装置500D导通，这就增大了结触发电压。

参见图5E，下面将描述根据另一实施例的ESD保护双极型器件。图示的ESD保护双极型器件500E可以是绝缘体上硅(SOI)绝缘阱器件。在图示的实施例中，处理晶圆501作为承载衬底，其具有由晶圆501上的二氧化硅形成的埋氧层502。

ESD保护双极型器件500E可包括沟槽侧壁503c、503d、P埋层510、P阱520、N塞体530、P+塞体540、N+发射极区域550和N+集电极区域560。处理晶圆501、埋氧层502、沟槽侧壁503c，503d、P埋层510、P阱520、N塞体530、P+塞体540、N+发射极区域550和N+集电极区域560的配置可以是前面结合图5A和5B描述的那样。在另一实施例中，P+塞体540的配置可以是前面结合图4B的P塞体440描述的那样。

ESD保护双极型器件500E还可包括电耦接至P+塞体540的基极电阻器595a以及电耦接至N+发射极区域550的发射极电阻器595b。基极电阻器595a可具有大约0Ω至大约200Ω的电阻Zb。发射极电阻器595b可具有大约0Ω至大约200Ω的电阻Ze。在一个实施例中，发射极电阻器595b可具有后面将结合图10C描述的结构。

发射极电阻器595b可具有第一末端和第二末端。发射极电阻器595b的第一末端可耦接至N+发射极区域550。装置500E发射极电阻器595b和集电极C可分别耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以是图1的节点161、162、163、164中的任意两个。

如果Zb接近0，装置500E可具有相对高的保持电压。相反，如果Ze接近0，装置500E可具有相对低的保持电压。在上述两个极端配置之间的配置中，随着Ze增大至大于Zb，装置500E的保持电压可增大。

具有硅控整流器配置的ESD保护装置

参见图7A至7C，下面将描述具有硅控整流器(SCR)配置的传统的ESD保护装置。图示的保护装置700包括p型衬底701、第一n阱710、第二n阱720、第一n+区域721、第二n+区域722、第一p+区域731和第二p+区域732。

第一n阱710和第二n阱720被形成在p型衬底701中，而且通过在它们之间插入的衬底701的中央部分701a而彼此隔开。第一和第二n阱710、720具有从衬底701的上表面开始的第一深度D1。第一n+区域721被形成在第一n阱710中，并具有从衬底701的上表面开始的第二深度D2。

第一p+区域731被形成在第一n阱710中，并具有从衬底701的上表面开始的第二深度D2。第一p+区域731被形成为邻接第一n+区域721，以使得第一p+区域731横向地插在第一n+区域721和第一n阱710的顶部之间。

第二p+区域732被形成在第二n阱720中，并具有从衬底701的上表面开始的第二深度D2。第二p+区域732被形成为邻接第二n+区域722，以使得第二p+区域732横向地插在第二n+区域722和第二n阱720的顶部之间。

在图示的实施例中，硅控整流器被形成为具有第一双极型晶体管751和第二双极型晶体管752。第一双极型晶体管751可以是具有第一n+区域721处的发射极、p型衬底701处的基极以及第二n阱720处的集电极的NPN双极型晶体管。第二双极型晶体管752可以是具有第二p+区域732处的发射极、第二n阱720处的基极以及p型衬底701处的集电极的PNP双极型晶体管。

图7B示出了第一和第二晶体管751、752的电路图。图7B所示的电路形成了硅控整流器(SCR)750。在硅控整流器750中，第二晶体管752的发射极也可称为SCR750的阳极。第一晶体管751的发射极也可称为阴极of the SCR750。此外，第一晶体管751的基极和第二晶体管752的集电极彼此电耦接，并且可被称为SCR750的栅极。图7C中示出了具有阳极、阴极和栅极的SCR的符号。SCR750的阳极和阴极电耦接至内部电路的ESD保护的两个节点，例如如图1所示。

图7A的保护装置700可被用来提供介于大约200V和大约300V之间的触发电压。但是，保护装置700对于针对这样的相对高的电压的结触发机制可能具有热失控，并且可能由于激烈的碰撞电离而对于这样高的结触发电压产生破坏性的功能高峰。此外，保护装置700可具有相对高的功能阶跃恢复电流，其注入了比掺杂浓度更多的自由载流子，并且由此很难通过控制保持电压关闭装置700。而且，需要外部地控制保护装置700的NPN和PNP晶体管751、752的增益。此外，需要通过在高电压下传导大电流并同时减低或保持装置的版图面积来提供相对高的功能ESD额定。

参见图8A-8C，下面将描述根据一个实施例的具有硅控整流器(SCR)配置的ESD保护装置。图示的保护装置800包括SCR器件801和二极管阵列802。图8A是装置800的俯视图，图8B是沿线8B-8B截取的装置800的截面图。图8C是装置800的示意电路图。在一些实施例中，SCR器件801可以是绝缘体上硅(SOI)绝缘阱器件。这样，SCR器件801处于在绝缘的阱中形成的与同一单片集成电路上的该阱外的器件隔离的其自己的半导体材料“岛”上。

SCR器件801可包括a p型区域810、第一n阱820和第二n阱830。第一n阱820被p型区域810横向围绕。p型区域810被第二n阱830横向围绕。p型区域810和第二n阱830具有从上向下俯视看到的环形形状。

SCR器件801还可包括第一n+区域821、第二n+区域822、第一p+区域831、第二p+区域832和栅极接触部811。第一n+区域821被形成在第一n阱820中，并在图8A中的y方向上延伸，具有从上向俯视看到的长条的形状。第一p+区域831也被形成在第一n阱820中，并横向围绕第一n+区域821，形成从上向下俯视看到的环形形状。第二n+区域822被形成在第二n阱830中，沿着第二n阱830延伸，形成从上向下俯视看到的环形形状。第二p+区域832也被形成在第二n阱830中，并沿第二n阱830延伸，且邻接第二n+区域822。第二p+区域832还具有从上向下俯视看到的环形形状，并被第二n+区域822横向围绕和接触。栅极接触部811被形成在p型区域810上，并延伸以形成从上向下俯视看到的环形形状。

第一n+区域821可作为SCR器件801的阴极，第二p+区域832可作为SCR器件801的阳极。SCR器件801的阴极和阳极可分别电耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以是图1的节点161、162、163、164中的任意两个。

二极管阵列802可包括串联的一个或多个p-n结二极管，如图8C所示。二极管阵列802可包括一个或多个二极管，例如，第一至第n二极管851-859，其中n是等于或大于1的整数。第一二极管851可具有电耦接至SCR器件801的栅极接触部811的阳极、以及与第二二极管852的阳极电耦接的阴极。第二二极管852具有与第一二极管851的阴极电耦接的阳极、以及与第三二极管853的阳极电耦接的阴极。按照这样的方式，第i二极管具有与第(i-1)二极管的阴极电耦接的阳极、以及与第(i+1)二极管的阳极电耦接的阴极，其中i是2至n-1的整数。第n二极管859具有电耦接至第(n-1)二极管858的阴极的阳极、以及电耦接至SCR器件801的第二p+区域832(阳极)的阴极。

在图8A中，二极管851-859被图示为矩阵形式。但是，技术人员可以理解的是可以按照任意合适的布局来布置二极管851-859。

通过选择阵列802中二极管的数量，SCR器件801的触发电压可被调节成期望电平。例如，阵列802的一个或多个二极管的增加会使得SCR器件801的触发电压增大大约7V至大约267V。当二极管被方向偏置时，它们具有较低的击穿电压，例如，7V。但是，当使用二极管的阵列时；总的击穿电压是所有二极管之和。当这些二极管击穿时，它们传导电流至SCR并使其导通。一旦SCR导通，则它会吸收整个ESD事件。所以，二极管仅仅作为可通过改变二极管的数量来进行调节的SCR的结触发。

图8D示出了SCR器件801的传输线脉冲(TLP)电压和TLP电流随着二极管阵列802中二极管的数量的变化的关系。图8D示出了SCR器件801的触发电压可通过增大二极管的数量来提高。在图8D中，通过二极管阵列802中二极管的数量更多的器件来产生具有更高触发电压的斜率。

参见图9A，将描述根据另一实施例的具有硅控整流器(SCR)配置的ESD保护装置。所图示的SCR器件900A包括p型衬底701、第一n阱710、第二n阱720、第一n+区域721、第二n+区域722、第一p+区域731和第二p+区域732。衬底701和区域或阱710、720、721、722、731、732的细节可以是前面结合图7A的衬底701和区域或阱710、720、721、722、731、732描述的那样。

第一n+区域721可作为SCR器件900A的阴极，第二p+区域732可作为SCR器件900A的阳极。SCR器件900A的阴极和阳极可分别电耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以是图1的节点161、162、163、164中的任意两个。

但是，SCR器件900A具有经由栅极接触部(未示出)耦接在第一n+区域721和p型衬底701的中央部分701a之间的发射极-基极电阻器950。发射极-基极电阻器950的电阻R_BE可以为大约80Ω至大约15kΩ。发射极-基极电阻器950的电阻R_BE可被调节以改变装置900A的保持电压。在所图示的保护装置中，触发电压可由碰撞电离确定，这可通过改变n-阱(the集电极)710和中央部分(the基极)701a之间的间隔来调节。发射极-基极电阻器950还可用来降低结触发电压下的热失控。

参见图9B，下面将描述根据另一实施例的具有硅控整流器(SCR)配置的ESD保护装置。图示的SCR器件900B包括p型衬底701、第一n阱710、第二n阱720、第一n+区域721、第二n+区域722、第一p+区域931和第二p+区域932。

第一n+区域721可作为SCR器件900B的阴极，第二p+区域932可作为SCR器件900B的阳极。SCR器件900B的阴极和阳极可分别电耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以是图1的节点161、162、163、164中的任意两个。衬底701和区域/阱710、720、721、722、931、932的其它细节可以是前面结合图7A的衬底701和区域/阱710、720、721、722、731、732描述的那样，除了第一p+区域931和第二p+区域932的横向尺寸大于图7A的第一p+区域731和第二p+区域732。

第一p+区域931和第二p+区域932中的每一个可具有介于大约2μm和大约20μm之间的长度L1，而图7A的第一p+区域731和第二p+区域732可具有介于大约2μm和大约20μm之间的长度。第一p+区域931和第二p+区域932中的每一个具有与p型衬底的中央部分701a相距的间隔S1。间隔S1可以是大约5μm至大约30μm。

通过具有上述配置，装置900B的触发电压可被调节。不同于具有激烈的碰撞电离结触发机制，装置900B可具有更有抵抗性的穿通，这就使得随着p+区域s 931、932的长度增大而增大了触发电压。

参见图10A和10B，下面将描述根据另一实施例的具有硅控整流器(SCR)配置的ESD保护装置。图示的保护装置可包括具有p型衬底701、第一n阱710、第二n阱720、第一n+区域721、第二n+区域722、第一p+区域731和第二p+区域732的SCR器件1000。

第二n+区域722可作为SCR器件1000的阴极，第一p+区域731可作为SCR器件1000的阳极。SCR器件1000的阴极和阳极可分别电耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以是图1的节点161、162、163、164中的任意两个。衬底701和区域/阱710、720、721、722、731、732的其它细节可以是前面结合图7A的衬底701和区域/阱710、720、721、722、731、732描述的那样。

保护装置还包括电耦接至SCR器件1001的栅极的基极电阻器1060以及电耦接至SCR器件1001的阳极(或发射极)的发射极电阻器1070。基极电阻器1060的电阻Zb可以是大约0Ω至大约200Ω。发射极电阻器1070的电阻Ze可以是大约0Ω至大约200Ω图10B示出了与保护装置等效的电路。

在操作期间，基极电流Ib被分成流向基极电阻器1060的第一基极电流I_b1以及流向发射极电阻器1070的第二基极电流I_b2。而且，装置1000可具有发射极电流Ie。SCR器件1000可具有可由下述等式(3-1)至(3-3)表示的增益βn’。

β_{n}^{'} = \frac{I_{e}}{I_{b}} = β_{n} \frac{I_{b 2}}{I_{b}}

等式(3-1)

β_{n}^{'} = β_{n} (1 - \frac{I_{b 1}}{I_{b}})

等式(3-2)

β_{n}^{'} \approx β_{n} (1 - (\frac{Z_{e}}{Z_{b} + Z_{e}}))

等式(3-3)

在等式(3-1)至(3-3)中，βn是NPN晶体管751(图10B)的增益。如果Zb为0，则βn’也接近0，因此βn’×βp小于1。Βp是PNP晶体管752的增益。在这样的配置中，SCR器件1000可具有相对高的保持电压。相反，如果Ze为0，βn’也接近βn的值，因此βn’×βp大于1。在这样的配置中，SCR器件1000可具有相对低的保持电压。

在上述两个极端配置之间的配置中，增益βn’随着Zb与Ze之比变化。随着Ze增大至大于Zb，装置1000的保持电压可增大。下面的表格1示出了发射极和基极电阻器1070、1060的示例电阻值以及各个电阻值下的保持电压V_H。

表1

参见图10C，下面将描述用于提供图10A和10B的发射极电阻Ze的阻抗结构的一个实施例。在图示的实施例中，阻抗结构1080包括第一金属化线圈1081以及第一金属化线圈1081上方的第二金属化线圈1082。虽然作为分解示意图的图10C示出了金属化线圈1081、1082彼此分开，但是金属化线圈1081、1082在中心彼此电耦接。

阻抗结构1080耦接至装置1000，以使得第一末端耦接至第二n+区域722来接收发射极电流Ie，而且第二末端用来输出发射极电流Ie。第一金属化线圈1081向着中心盘旋以使得发射极电流Ie按照顺时针方向流动，而第二金属化线圈1082向着中心盘旋以使得发射极电流Ie按照逆时针方向流动。该配置取消了来自第一和第二金属化线圈1081、1082的自感应而为发射极电阻器1070提供了期望的电阻值。在一个实施例中，阻抗结构1080可由铝形成。阻抗结构1080相对地不易受到ESD事件的影响。在本文中，阻抗结构1080可被称为逆流金属双线线圈。

参见图11A，将描述根据另一实施例的具有硅控整流器(SCR)配置的ESD保护装置。所图示的保护装置1100包括硅控整流器(SCR)1110、栅极电阻器1112、计时器1120、第一电压源1130、第二电压源1140、基极阻抗块1160、发射极阻抗块1170以及第一至第五节点N1-N5。

SCR 1110可具有经由第二节点N2电耦接至第一电压源1130的阳极、经由第一节点N1电耦接至发射极阻抗块1170的阴极、以及经由第三节点N3电耦接至栅极电阻器1112的栅极。SCR 1110的阴极和阳极可分别电耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以是图1的节点161、162、163、164中的任意两个。对于对称SCR器件，阳极和阴极相同，因此对SCR器件的连接极性不重要。但是，对于非对称SCR器件，SCR器件应当被正确地连接至电压基准，例如Vcc和Vee。SCR 1110的其它细节可以是前面结合图7A、7B、8A-8C、9A和9B中的任意一个或多个描述的那样。

栅极电阻器1112可具有耦接至第三节点N3的第一末端、以及耦接至电压基准(例如接地)的第二末端。栅极电阻器1112的电阻R3可以是大约1kΩ至大约30kΩ，例如，15kΩ。

计时器1120用于延迟基极阻抗块1160的切换接通。计时器1120可以是RC计时器，也可包括串联在第一节点N1和电压基准(例如接地)之间的计时器电容器1131以及计时器电阻器1132。计时器电容器1131和计时器电阻器1132在第五节点N5彼此耦接。计时器电容器1131可具有大约0pF至大约100pF的电容C1，例如，2pF。计时器电阻器1132可具有大约0MΩ至大约10MΩ的电阻R2，例如，2MΩ。

第一电压源1130包括耦接至第二节点N2的正极以及耦接至第二电压源1140的负极。第二电压源1140可具有与第一电压源1130的负极耦接的正极以及与电压基准的正极耦接的负极，例如接地。

基极阻抗块1160用来提供基极阻抗，类似于图10A和10B的基极电阻器1060。但是，响应于计时器1120的操作，基极阻抗块1160在延迟时间导通以提供阻抗。基极阻抗块1160可包括一个或多个晶体管1161-1167和基极电阻器1169。

晶体管1161-1167彼此并行耦接在第三节点N3和第四节点N4之间。在图示的实施例中，基极阻抗块1160中包含七个晶体管，但是晶体管的数量可以改变，这取决于基极阻抗块1160期望提供的阻抗。晶体管1161-1167的每一个可以是NMOS晶体管，其源极耦接至第四节点N4，漏极耦接至第三节点N3，栅极耦接至第五节点N5。在其它实施例中，基极阻抗块1160可被修改为包括一个或多个PMOS晶体管或NPN或PNP双极型晶体管以取代NMOS晶体管1161-1167。基极电阻器1169具有耦接至第四节点N4的第一末端以及耦接至电压基准(例如接地)的第二末端。

发射极阻抗块1170可包括发射极电阻器。发射极电阻器可提供与图10A和10B的发射极电阻器1070的电阻类似的电阻。发射极电阻器1170可具有大约0Ω至大约200Ω(例如，9Ω)的电阻R1。在一个实施例中，发射极电阻器可具有图10C所示的结构。

在操作期间，当ESD事件发生时，计时器1120在与计时器1120的时间常量τ基本相等的时间段期间延迟晶体管1161-1167的导通。时间常量τ可等于R2×C1。在与时间常量基本相等的时间段期间，基极阻抗Zb实质上大于发射极阻抗Ze。因此，装置1100的增益βn’接近SCR 1110的NPN晶体管的增益βn。

在该时间段之后，晶体管1161-1167导通，从而实质上减小基极阻抗Zb。因此，基极阻抗Zb实质上小于发射极阻抗Ze。因此，装置1100的增益βn’接近0。因此，装置1100的保持电压可通过计时器1120的操作来降低。

图11B示出了装置1100的TLP电压和TLP电流之间的关系。在图11B中，触发电压为大约250V，但是保持电压相对较低，为大约40V。

参见图12，将描述根据另一实施例的具有双极型器件的ESD保护装置。所图示的保护装置1200包括双极型晶体管1210、基极电阻器1212、计时器1120、第一电压源1130、第二电压源1140、基极阻抗块1160、发射极阻抗块1170以及第一至第五节点N1-N5。

双极型晶体管1210可具有经由第二节点N2电耦接至第一电压源1130V的集电极、经由第一节点N1电耦接至发射极阻抗块1170的发射极、以及经由第三节点N3电耦接至基极电阻器1212的基极。双极型晶体管1210的集电极和发射极可分别电耦接至被保护内部电路的第一和第二节点。例如，第一和第二节点可以是图1的节点161、162、163、164中的任意两个。图示的双极型晶体管1210是非对称器件，因此其集电极应该连接至第二节点N2，其发射极应该连接至第一节点N1。双极型晶体管1210的其它细节可以是前面结合图4A和4B、5A和5B、5C、5D和5E中的任意一个或多个描述的那样。

基极电阻器1212可具有耦接至第三节点N3的第一末端以及耦接至电压基准(例如接地)的第二末端。基极电阻器1212可具有大约1kΩ至大约30kΩ的电阻R3，例如，15kΩ。计时器1120、第一电压源1130、第二电压源1140、基极阻抗块1160、发射极阻抗块1170的配置可以是前面结合图11A描述的那样。

在操作期间，当ESD事件发生时，计时器1120在与计时器1120的时间常量τ基本相等的时间段期间延迟晶体管1161-1167的导通。时间常量τ可等于R2×C1。在与时间常量基本相等的时间段期间，晶体管1161-1167导通，从而实际上减小基极阻抗Zb。因此，基极阻抗Zb实质上小于发射极阻抗Ze。因此，装置1200的增益接近，因此，装置1200的保持电压可通过计时器1120的操作来减小。

在一些实施例中，前面结合图4A和4B、5A和5B、5C、5D、5E、7A-7C、8A-8C、9A、9B、10A-10C、11A和12描述的一个或多个实施例可组合以形成一个或多个ESD器件从而覆盖电压的宽范围，如图3所示。

在前面描述的所有实施例中，保护装置可包括具有n型和p型掺杂物之一的层、区域和阱。在其它实施例中，保护装置的所有层、区域和阱的掺杂类型可与上述实施例所示的情况下相反，而且同样的原理和优势仍适用于这些其它实施例。此外，交换二极管的p和n颠倒了二极管(例如，二极管阵列802(图8C)中的二极管)的阳极和阴极。

应用

因此，技术人员将理解的是，实施例的配置和原理可适用于可通过上述ESD保护装置来防止过电压或电压不足的情况的任意装置。采用上述保护方案的装置可实施在各种电子装置或集成电路中。电子装置的示例可包括但不限于消费电子产品、消费电子产品的部分、电子测试设备等。电子装置的示例还可包括光网或其它通信网络的电路以及磁盘驱动电路。消费电子产品可包括但不限于移动电话、手机基站、电话、电视机、计算机监视器、计算机、手持计算机、上网本、平板电脑、数字书、个人数字助理(PDA)、立体音响系统、磁带记录机或播放器、DVD播放器、CD播放器、VCR、DVR、MP3播放器、无线电、摄像录像机、相机、数码相机、便携存储芯片、复印机、传真机、扫描器、多功能外围设备、腕表、时钟等。而且，电子装置可包括未完工的产品。

前述说明以及权利要求可表示被“连接”或“耦接”在一起的元素或特征。就此处的使用而言，除非相反地明确说明，否则“连接”指的是一个元素/特征直接或间接连接至另一元素/特征，并且并非必须是机械的。类似地，除非相反地明确说明，否则“耦接”指的是一个元素/特征直接或间接耦接至另一元素/特征，并且并非必须是机械的。因此，虽然附图所示的各种方案描绘了元素和组件的示例配置，但是其它的插入元素、装置、特征或组件可出现在实际实施例中(假设所示电路的功能不会受到不利的影响)。

虽然已经针对具体实施例描述了本发明，但是对于本领域普通技术人员而言显而易见的其它实施例，包括不提供前述所有特征和优势的实施例，也包含在本发明的范围内。而且，上述各种实施例可组合以提供进一步的实施例。而且，一个实施例中示出的具体特征也可并入其它实施例。从而，本发明的范围仅仅由所附权利要求所限定。

Claims

1.一种用于静电释放保护的设备，包括：

电耦接在第一节点和第二节点之间的内部电路；以及

电耦接在第一节点和第二节点之间的保护装置，其中保护装置被配置成保护内部电路以防止瞬间电事件，保护装置包括：

具有第一类型的掺杂的埋层(510)；

位于埋层上方的第一塞体(540)，并具有第一类型的掺杂，且掺杂浓度高于埋层，第一塞体具有从保护装置俯视看到的环形；

埋层上方的第一阱(520)，其被第一塞体横向环绕，第一阱具有第一类型的掺杂且掺杂浓度低于第一塞体的掺杂浓度；

横向环绕第一塞体的第二塞体(530)，第二塞体具有不同于第一类型的第二类型的掺杂；

第一区域(550)，其至少部分地处于与埋层相对的第一阱(520)的端部中，而且电耦接至第一节点，第一区域具有第二类型的掺杂且掺杂浓度高于第二塞体(530)的掺杂浓度；

处于第二塞体(530)的顶部中的第二区域(560)，其电耦接至第二节点，第二区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；以及

电阻器，其电耦接在第一区域(550)和第一塞体(540)之间，其中电阻器处于第一区域和第一塞体的外部。

2.根据权利要求1所述的设备，其中电阻器的电阻处于80欧姆(Ω)至5千欧(kΩ)的范围内。

3.根据权利要求1所述的设备，其中第一区域、第二区域、第一阱、第一塞体和第二塞体被配置成在第一节点和第二节点之间存在过压情况时操作作为一个双极型器件。

4.根据权利要求3所述的设备，其中双极型器件被配置成具有第一区域处的发射极、第一塞体处的基极、以及第二塞体和第二区域处的集电极。

5.根据权利要求1所述的设备，其中第一塞体处于埋层上以使得第一塞体的底部接触埋层的上表面。

6.根据权利要求1所述的设备，其中第一阱(520)和第二塞体(530)分隔的横向距离大于12微米(μm)。

7.根据权利要求6所述的设备，其中第一阱和第二塞体分隔的横向距离大于15μm。

8.根据权利要求1所述的设备，其中第一塞体的掺杂浓度处于1×10¹⁵/立方厘米(1×10¹⁵/cm³)和5×10¹⁸/立方厘米(5×10¹⁸/cm³)之间的范围内。

9.根据权利要求1所述的设备，其中保护装置具有大于大约100V的触发电压。

10.根据权利要求9所述的设备，其中保护装置具有介于100V和200V之间的范围的触发电压。

11.根据权利要求1所述的设备，其中保护装置处于由绝缘侧壁和绝缘层定义的阱中，其中绝缘侧壁横向环绕第二塞体，其中绝缘层处于埋层和第二塞体下方。

12.一种用于静电释放保护的设备，包括：

电耦接在第一节点和第二节点之间的内部电路；以及

具有第一类型的掺杂的埋层；

直接位于埋层上方的第一塞体，并具有第一类型的掺杂，且掺杂浓度高于埋层的掺杂浓度，第一塞体具有俯视看到的环形；

直接位于埋层上方的第一阱，其被第一塞体横向环绕，第一阱具有第一类型的掺杂且掺杂浓度低于第一塞体的掺杂浓度；

横向环绕第一塞体的第二塞体，第二塞体具有不同于第一类型的第二类型的掺杂；

第一区域，其至少部分地处于与埋层相对的第一阱的端部中，而且电耦接至第一节点，第一区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；

处于第二塞体的顶部中的第二区域，其电耦接至第二节点，第二区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度。

13.根据权利要求12所述的设备，其中第一区域、第二区域、第一阱、第一塞体和第二塞体被配置成在存在过压情况时操作作为一个双极型器件，并且其中双极型器件被配置成具有第一区域处的发射极、第一塞体处的基极、以及第二塞体和第二区域处的集电极。

14.一种用于静电释放保护的设备，包括：

电耦接在第一节点和第二节点之间的内部电路；以及

具有第一类型的掺杂的埋层；

位于埋层上方的第一塞体，并具有第一类型的掺杂，且掺杂浓度高于埋层的掺杂浓度，第一塞体具有俯视看到的环形；

位于埋层上方的第一阱，其被第一塞体横向环绕，第一阱具有第一类型的掺杂且掺杂浓度低于第一塞体的掺杂浓度；

第一区域，其处于第一阱的顶部中，而且电耦接至第一节点，第一区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；

处于第二塞体的顶部中的第二区域，其电耦接至第二节点，第二区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；以及

二极管阵列，其包括串行连接在第一塞体和第二区域之间的一个或多个二极管，

其中二极管阵列包括第一至第n二极管，每个二极管具有阳极和阴极,n是等于或大于1的整数，其中第一二极管的阳极电耦接至第一塞体，而且其中第n二极管的阴极电耦接至第二区域。

15.根据权利要求14所述的设备，其中第一区域、第二区域、第一阱、第一塞体和第二塞体被配置成在存在过压情况时操作作为一个双极型器件，并且其中双极型器件被配置成具有第一区域处的发射极、第一塞体处的基极、以及第二塞体和第二区域处的集电极。

16.一种用于静电释放保护的设备，包括：

电耦接在第一节点和第二节点之间的内部电路；以及

具有第一类型的掺杂的埋层；

第一区域，其处于第一阱的顶部中，而且电耦接至第一节点，第一区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度，其中第一区域处于第一阱的顶部中并且至少部分地处于第一塞体的顶部的至少一部分中；以及

17.根据权利要求16所述的设备，其中第一区域延伸为至少接触第二塞体的一部分。

18.一种用于静电释放保护的设备，包括：

电耦接在第一节点和第二节点之间的内部电路；以及

具有第一类型的掺杂的埋层；

处于第一阱的顶部中的第一区域，第一区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；

处于第二塞体的顶部中的第二区域，其电耦接至第二节点，第二区域具有第二类型的掺杂且掺杂浓度高于第二塞体的掺杂浓度；

第一电阻器，其电耦接在第一区域和第一节点之间；以及

第二电阻器，其电耦接至第一塞体。

19.根据权利要求18所述的设备，其中第一电阻器包括：

第一线圈，其第一末端电耦接至第一区域，其中第一线圈沿着顺时针和逆时针方向中的一个方向朝着第一线圈的中心盘旋；以及

第一线圈下方的第二线圈，其第二末端电耦接至第一节点，其中第二线圈沿着顺时针和逆时针方向中的另一个方向朝第二线圈的中心盘旋，其中第一和第二线圈的中心彼此电耦接。