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CN114078548A - 可编程存储器 - Google Patents

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CN114078548A
CN114078548A CN202010831329.8A CN202010831329A CN114078548A CN 114078548 A CN114078548 A CN 114078548A CN 202010831329 A CN202010831329 A CN 202010831329A CN 114078548 A CN114078548 A CN 114078548A
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fuse
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pmos
fuse unit
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Inventor
晏颖
金建明
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Shanghai Huali Microelectronics Corp
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Shanghai Huali Microelectronics Corp
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Abstract

本发明公开了一种可编程存储器，其反熔丝单元是在常规反熔丝单元的反熔丝编程管和控制管之间增加一个熔丝，使该反熔丝单元具备了2次编程能力，既可以通过击穿反熔丝编程管的栅‑源隔离层实现正常编程，又可又利用熔丝熔断再次修正编程，可以对正常编程结果进行修正编程，改变反熔丝单元在正常编程后的逻辑状态。该可编程存储器，可以直接利用再次编程方法对错误位进行修正，简化了电路和版图设计，版图面积更小，可靠性更高，增加了适用性和灵活性，同时又继续保持反熔丝单元原有的数据可靠和安全的特点。

Description

可编程存储器
技术领域
本发明涉及集成电路设计技术，特别涉及一种可以对编程结果进行一次修正操作的可编程存储器。
背景技术
反熔丝(anti-fuse)和熔丝(eFuse)都属于一次性可编程存储器(One TimeProgramable，OTP)结构。这两种可编程存储器结构都采用标准CMOS工艺，单元面积小，降低总成本，安全性好。
反熔丝(anti-fuse)通过击穿编程管的多晶硅层和N+扩散层之间绝缘层，使得两层之间的电阻值发生变化(减小)，导致等效逻辑值改变，实现“1”到“0”编程，反熔丝(anti-fuse)可编程存储器只能编程一次，即“1”→“0”，限制其应用范围和灵活性。
熔丝(eFuse)则是依据电子迁移特性，通过熔断熔丝，导致熔丝两端电阻值改变的方式实现芯片编程。同样只能编程一次，极大地限制了用户现场使用条件和产品生产测试能力，冗余性差。
常规反熔丝(anti-fuse)单元如图1所示。如果要对采用常规反熔丝(anti-fuse)单元的一次性可编程存储器的编程结果进行修正，经常采用冗余位(bit)而实现，即在正常位(bit)外增加冗余位。经过对冗余位的编程，将错误位(bit)所在的地址信息和实际值记录在冗余区域。如果输入的位(bit)地址正好是错误发生的地址时，系统会忽略其存储的错误值，而把对应的正确值读出。采用冗余位(bit)实现编程结果修正，电路和版图设计复杂，会增大版图面积，可靠性不高。
发明内容
本发明要解决的技术问题是提供一种可编程存储器，其反熔丝单元可以直接利用再次编程方法对错误位进行修正，简化了电路和版图设计，版图面积更小，可靠性更高，增加了适用性和灵活性，同时又继续保持反熔丝单元原有的数据可靠和安全的特点。
为解决上述技术问题，本发明提供的可编程存储器，其包括至少一个反熔丝单元；所述反熔丝单元包括一个反熔丝编程管M0、一根熔丝EF和第一控制管MN1；
所述反熔丝编程管M0的源极接所述熔丝EF一端，并作为反熔丝单元的VQ端；
所述反熔丝编程管M0的栅极作为反熔丝单元的读出检测端S；
所述熔丝EF另一端接所述第一控制管MN1的漏端。
较佳的，所述第一控制管MN1为NMOS管；
所述第一控制管MN1，其源端用于接地GND，其栅端用于接第一位线BLC1。
较佳的，所述反熔丝单元还包括第一PMOS选择管MP1、第二PMOS选择管MP2及第二控制管MN2；
所述第一PMOS选择管MP1，其源端用于接击穿工作电压VPPH，其栅端接第一位线BLC1，其漏端接所述反熔丝编程管M0的栅极；
所述第一PMOS选择管MP1，用于为反熔丝单元提供正常编程所需的击穿工作电压VPPH；
所述第二PMOS选择管MP2，其漏端接反熔丝单元的VQ端，其源端用于接熔断电压VDDQ，其栅端接第二位线BLC2；
所述第二PMOS选择管MP2，用于为反熔丝单元提供修正编程操作所需的熔断电压VDDQ；
所述第二控制管MN2为NMOS管，其漏端接反熔丝单元的VQ端，其栅端接第三位线BLC3，其源端用于接地GND；
所述第一控制管MN1，其栅端接第一位线BLC1。
较佳的，所述反熔丝单元，在编程前处于初始状态；
所述反熔丝单元，在初始状态时，反熔丝编程管M0的栅端和源端之间呈现高电阻状态，而熔丝EF则呈现低电阻，由于两者串联，所以在编程前，整个反熔丝单元的读出检测端S到地GND呈现高电阻状态，其逻辑态定义为“1”。
较佳的，所述反熔丝单元，进行正常编程操作时，在第一PMOS选择管MP1的源端施加击穿工作电压VPPH，击穿工作电压VPPH大于第一PMOS选择管MP1的栅源绝缘层击穿电压，所述第二PMOS选择管MP2的源端接0电压；第一位线BLC1为高电平使所述第一PMOS选择管MP1导通并使所述第一控制管MN1断开，第二位线BLC2为低电平使所述第二PMOS选择管MP2断开，第三位线BLC3为低电平使所述第二控制管MN2导通；
所述反熔丝单元，进行正常编程操作时，反熔丝编程管M0的栅端与源端之间电压达到击穿工作电压VPPH，并击穿反熔丝编程管M0栅源间绝缘层，使得反熔丝编程管M0栅源间的电阻急剧下降到1KΩ到20KΩ欧姆之间，电流从读出检测端S流经反熔丝编程管MO、第二控制管MN2到地GND，此时熔丝EF上没有电流通过，熔丝EF电阻状态维持不变；
所述反熔丝单元，进行正常编程后，从读出检测端S到地GND呈现低电阻状态，整个反熔丝单元被编程为逻辑态“0”。
较佳的，对正常编程后的反熔丝单元进行修正编程操作时，第一PMOS选择管MP1的源端接0电压，第二PMOS选择管MP2的源端接熔断电压VDDQ，第一位线BLC1为低电平使第一PMOS选择MP1断开并使所述第一控制管MN1导通，第二位线BLC2为高电平使第二PMOS选择MP2导通，第三位线BLC3为高电平使所述第二控制管MN2断开；熔断电压VDDQ导致编程电流流过熔丝EF,发生电迁移现象，导致熔丝EF熔断二电阻增大，使得整个反熔丝单元进行修正编程操作后，从读出检测端S到地GND呈现高电阻状态，即整个反熔丝单元被再编程为逻辑态“1”。
较佳的，反熔丝单元的读出检测端S接检测放大模块SA；
所述检测放大模块SA，在反熔丝单元进行读取操作时，根据读出检测端S和地GND之间的等效电阻值转换为逻辑值输出。
较佳的，在反熔丝单元进行读取操作时，第一PMOS选择管MP1、第二PMOS选择管MP2断开，第一控制管MN1导通，第二控制管MN2断开；
读电流从检测放大模块SA、反熔丝编程管M0、熔丝EF、第一控制管MN1到地GND。
较佳的，在反熔丝单元进行读取操作时，第一位线BLC1为高电平使第一PMOS选择管MP1断开并使第一控制管MN1导通，第二位线BLC2为高电平使第二PMOS选择管MP2断开，第三位线BLC3为0电压使第二控制管MN2断开。
本发明的可编程存储器，一个反熔丝编程管M0、一个熔丝EF和一个控制管串联构成一个反熔丝单元，是在常规反熔丝单元的反熔丝编程管和控制管之间增加一个熔丝，使该反熔丝单元具备了2次编程能力，既可以通过击穿反熔丝编程管的栅-源隔离层(大电阻变小)实现正常编程，又可又利用熔丝熔断(电阻值增大)再次修正编程，可以对正常编程结果(从逻辑1到0)进行修正编程，改变反熔丝单元在正常编程后的逻辑状态，即在对反熔丝单元进行正常编程操作后，用户可以对正常编程结果进行1次修正(可以把逻辑0修复为逻辑1)。该可编程存储器，可以直接利用再次编程方法对错误位进行修正，简化了电路和版图设计，版图面积更小，可靠性更高，增加了适用性和灵活性，同时又继续保持反熔丝单元原有的数据可靠和安全的特点。
附图说明
为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是常规反熔丝单元电路图；
图2是本发明的可编程存储器一实施例反熔丝单元电路图；
图3是本发明的可编程存储器一实施例反熔丝单元基本应用电路；
图4是本发明的可编程存储器一实施例反熔丝单元正常编程状态示意图；
图5是本发明的可编程存储器一实施例反熔丝单元修正编程状态示意图；
图6是本发明的可编程存储器一实施例反熔丝单元读取状态示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
可编程存储器包括至少一个反熔丝(anti-fuse)单元；
如图2所示，所述反熔丝单元包括一个反熔丝编程管M0、一根熔丝(efuse)EF和第一控制管MN1；
所述反熔丝编程管M0的源极接所述熔丝EF一端，并作为反熔丝单元的VQ端；
所述反熔丝编程管M0的栅极作为反熔丝单元的读出检测端S；
所述熔丝EF另一端接所述第一控制管MN1的漏端。
较佳的，所述第一控制管MN1为NMOS管；
所述第一控制管MN1，其源端用于接地GND，其栅端用于接第一位线BLC1。
实施例一的可编程存储器，一个反熔丝编程管M0、一个熔丝EF和一个控制管串联构成一个反熔丝单元，是在常规反熔丝单元的反熔丝编程管和控制管之间增加一个熔丝，使该反熔丝单元具备了2次编程能力，既可以通过击穿反熔丝编程管的栅-源隔离层(大电阻变小)实现正常编程，又可又利用熔丝熔断(电阻值增大)再次修正编程，可以对正常编程结果(从逻辑1到0)进行修正编程，改变反熔丝单元在正常编程后的逻辑状态，即在对反熔丝单元进行正常编程操作后，用户可以对正常编程结果进行1次修正(可以把逻辑0修复为逻辑1)。该可编程存储器，可以直接利用再次编程方法对错误位进行修正，简化了电路和版图设计，版图面积更小，可靠性更高，增加了适用性和灵活性，同时又继续保持反熔丝单元原有的数据可靠和安全的特点。
实施例二
基于实施一的可编程存储器，如图3所示，所述反熔丝单元还包括第一PMOS选择管MP1、第二PMOS选择管MP2及第二控制管MN2；
所述第一PMOS选择管MP1，其源端用于接击穿工作电压VPPH，其栅端接第一位线BLC1，其漏端接所述反熔丝编程管M0的栅极；
所述第一PMOS选择管MP1，用于为反熔丝单元提供正常编程所需的击穿工作电压VPPH；
所述第二PMOS选择管MP2，其漏端接反熔丝单元的VQ端，其源端用于接熔断电压VDDQ，其栅端接第二位线BLC2；
所述第二PMOS选择管MP2，用于为反熔丝单元提供修正编程操作所需的熔断电压VDDQ；
所述第二控制管MN2为NMOS管，其漏端接反熔丝单元的VQ端，其栅端接第三位线BLC3，其源端用于接地GND；
所述第一控制管MN1，其栅端接第一位线BLC1。
实施例三
基于实施二的可编程存储器，所述反熔丝单元，在编程前处于初始状态(pre)；
如图3所示，所述反熔丝单元，在初始状态(编程前)时，反熔丝编程管M0的栅端和源端之间呈现高电阻状态，而熔丝EF则呈现低电阻，由于两者串联，所以在编程前，整个反熔丝单元的读出检测端S到地GND呈现高电阻状态，其逻辑态定义为“1”。
如图4所示(虚线表示断路)，所述反熔丝单元，进行正常编程操作时，在第一PMOS选择管MP1的源端施加击穿工作电压VPPH，击穿工作电压VPPH大于第一PMOS选择管MP1的栅源绝缘层击穿电压，所述第二PMOS选择管MP2的源端接0电压；第一位线BLC1为高电平使所述第一PMOS选择管MP1导通并使所述第一控制管MN1断开，第二位线BLC2为低电平使所述第二PMOS选择管MP2断开，第三位线BLC3为低电平使所述第二控制管MN2导通；
所述反熔丝单元，进行正常编程操作时，反熔丝(anti-fuse)编程管M0的栅端与源端之间电压达到击穿工作电压VPPH，并击穿反熔丝(anti-fuse)编程管栅源间绝缘层，使得反熔丝(anti-fuse)编程管M0栅源间的电阻急剧下降到1KΩ到20KΩ欧姆之间，电流从读出检测端S流经反熔丝(anti-fuse)编程管MO、第二控制管MN2到地GND，此时熔丝(efuse)EF上没有电流通过，熔丝(efuse)EF电阻状态维持不变；
所述反熔丝单元，进行正常编程后，从读出检测端S到地GND呈现低电阻状态，整个反熔丝单元被编程为逻辑态“0”。
如图5所示(虚线表示断路)，对正常编程后的反熔丝单元进行修正编程操作时，第一PMOS选择管MP1的源端接0电压，第二PMOS选择管MP2的源端接熔断电压VDDQ，第一位线BLC1为低电平使第一PMOS选择MP1断开并使所述第一控制管MN1导通，第二位线BLC2为高电平使第二PMOS选择MP2导通，第三位线BLC3为高电平使所述第二控制管MN2断开；熔断电压VDDQ导致编程电流流过熔丝(efuse)EF,发生电迁移现象，导致熔丝(efuse)EF熔断而电阻增大，而反熔丝(anti-fuse)编程管栅源之间仍然维持被击穿的低阻状态不变，使得整个反熔丝单元进行修正编程操作后，从读出检测端S到地GND呈现高电阻状态，即整个反熔丝单元被再编程为逻辑态“1”。
实施三的可编程存储器，可以直接利用再次编程方法对错误位进行修正，可以简化了可编程存储器电路和版图设计，版图面积更小，可靠性更高。
实施例四
基于实施三的可编程存储器，反熔丝单元的读出检测端S接检测放大模块(SenseAmplifier)SA；
所述检测放大模块SA，在反熔丝单元进行读取操作时，根据读出检测端S和地GND之间的等效电阻值转换为逻辑值输出。
较佳的，在反熔丝单元进行读取操作时，第一PMOS选择管MP1、第二PMOS选择管MP2断开，第一控制管MN1导通，第二控制管MN2断开；
读电流从检测放大模块SA、反熔丝(anti-fuse)编程管M0、熔丝EF、第一控制管MN1到地GND。
较佳的，如图6所示(虚线表示断路)，在反熔丝单元进行读取操作时，第一位线BLC1为高电平VDD使第一PMOS选择管MP1断开并使第一控制管MN1导通，第二位线BLC2为高电平VDD使第二PMOS选择管MP2断开，第三位线BLC3为0电压使第二控制管MN2断开。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (9)

1.一种可编程存储器，其包括至少一个反熔丝单元；其特征在于，所述反熔丝单元包括一个反熔丝编程管(M0)、一根熔丝(EF)和第一控制管(MN1)；
所述反熔丝编程管(M0)的源极接所述熔丝(EF)一端，并作为反熔丝单元的VQ端；
所述反熔丝编程管(M0)的栅极作为反熔丝单元的读出检测端(S)；
所述熔丝(EF)另一端接所述第一控制管(MN1)的漏端。
2.根据权利要求1所述的可编程存储器，其特征在于，
所述第一控制管(MN1)为NMOS管；
所述第一控制管(MN1)，其源端用于接地(GND)，其栅端用于接第一位线(BLC1)。
3.根据权利要求2所述的可编程存储器，其特征在于，
所述反熔丝单元还包括第一PMOS选择管(MP1)、第二PMOS选择管(MP2)及第二控制管(MN2)；
所述第一PMOS选择管(MP1)，其源端用于接击穿工作电压(VPPH)，其栅端接第一位线(BLC1)，其漏端接所述反熔丝编程管(M0)的栅极；
所述第一PMOS选择管(MP1)，用于为反熔丝单元提供正常编程所需的击穿工作电压(VPPH)；
所述第二PMOS选择管(MP2)，其漏端接反熔丝单元的VQ端，其源端用于接熔断电压(VDDQ)，其栅端接第二位线(BLC2)；
所述第二PMOS选择管(MP2)，用于为反熔丝单元提供修正编程操作所需的熔断电压(VDDQ)；
所述第二控制管(MN2)为NMOS管，其漏端接反熔丝单元的VQ端，其栅端接第三位线(BLC3)，其源端用于接地(GND)；
所述第一控制管(MN1)，其栅端接第一位线(BLC1)。
4.根据权利要求3所述的可编程存储器，其特征在于，
所述反熔丝单元，在编程前处于初始状态；
所述反熔丝单元，在初始状态时，反熔丝编程管(M0)的栅端和源端之间呈现高电阻状态，而熔丝(EF)则呈现低电阻，由于两者串联，所以在编程前，整个反熔丝单元的读出检测端(S)到地(GND)呈现高电阻状态，其逻辑态定义为“1”。
5.根据权利要求4所述的可编程存储器，其特征在于，
所述反熔丝单元，进行正常编程操作时，在第一PMOS选择管(MP1)的源端施加击穿工作电压(VPPH)，击穿工作电压(VPPH)大于第一PMOS选择管(MP1)的栅源绝缘层击穿电压，所述第二PMOS选择管(MP2)的源端接0电压；第一位线(BLC1)为高电平使所述第一PMOS选择管(MP1)导通并使所述第一控制管(MN1)断开，第二位线(BLC2)为低电平使所述第二PMOS选择管(MP2)断开，第三位线(BLC3)为低电平使所述第二控制管(MN2)导通；
所述反熔丝单元，进行正常编程操作时，反熔丝编程管(M0)的栅端与源端之间电压达到击穿工作电压(VPPH)，并击穿反熔丝编程管(M0)栅源间绝缘层，使得反熔丝编程管(M0)栅源间的电阻急剧下降到1KΩ到20KΩ欧姆之间，电流从读出检测端(S)流经反熔丝编程管(M0)、第二控制管(MN2)到地(GND)，此时熔丝(EF)上没有电流通过，熔丝(EF)电阻状态维持不变；
所述反熔丝单元，进行正常编程后，从读出检测端(S)到地(GND)呈现低电阻状态，整个反熔丝单元被编程为逻辑态“0”。
6.根据权利要求5所述的可编程存储器，其特征在于，
对正常编程后的反熔丝单元进行修正编程操作时，第一PMOS选择管(MP1)的源端接0电压，第二PMOS选择管(MP2)的源端接熔断电压(VDDQ)，第一位线(BLC1)为低电平使第一PMOS选择(MP1)断开并使所述第一控制管(MN1)导通，第二位线(BLC2)为高电平使第二PMOS选择(MP2)导通，第三位线(BLC3)为高电平使所述第二控制管(MN2)断开；熔断电压(VDDQ)导致编程电流流过熔丝(EF),发生电迁移现象，导致熔丝(EF)熔断二电阻增大，使得整个反熔丝单元进行修正编程操作后，从读出检测端(S)到地(GND)呈现高电阻状态，即整个反熔丝单元被再编程为逻辑态“1”。
7.根据权利要求1到6任一项所述的可编程存储器，其特征在于，
反熔丝单元的读出检测端(S)接检测放大模块(SA)；
所述检测放大模块(SA)，在反熔丝单元进行读取操作时，根据读出检测端(S)和地(GND)之间的等效电阻值转换为逻辑值输出。
8.根据权利要求7所述的可编程存储器，其特征在于，
在反熔丝单元进行读取操作时，第一PMOS选择管(MP1)、第二PMOS选择管(MP2)断开，第一控制管(MN1)导通，第二控制管(MN2)断开；
读电流从检测放大模块(SA)、反熔丝编程管(M0)、熔丝(EF)、第一控制管(MN1)到地(GND)。
9.根据权利要求8所述的可编程存储器，其特征在于，
在反熔丝单元进行读取操作时，第一位线(BLC1)为高电平使第一PMOS选择管(MP1)断开并使第一控制管(MN1)导通，第二位线(BLC2)为高电平使第二PMOS选择管(MP2)断开，第三位线(BLC3)为0电压使第二控制管(MN2)断开。
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