CN115240580B - 栅极驱动电路、显示面板和显示模组 - Google Patents

Abstract

本申请公开了一种栅极驱动电路、显示面板和显示模组。栅极驱动电路包括级联的多个移位寄存器，每个移位寄存器的时钟信号输入端对应设置有调节模块，每个调节模块用于在对应的移位寄存器输出栅压信号时调节栅极驱动电路的时钟信号线负载，以调节时钟信号的上升沿时间和下降沿时间。栅极驱动电路中每个移位寄存器设置有相应的调节模块，调节时钟信号线的线阻负载，从而改变栅极驱动电路的栅压输出波形。当时钟信号线负载加大，栅压输出波形上升沿时间和下降沿时间增加，栅压跳变缓慢，对共电极耦合拉动效应越弱，从而栅极驱动电路通过调整栅压跳变对共电极的耦合拉动强弱，有效改善相应的显示不良。

Description

栅极驱动电路、显示面板和显示模组

技术领域

本申请涉及显示技术领域，特别涉及一种栅极驱动电路、显示面板和显示模组。

背景技术

在相关技术中，在现有常见面板像素设计结构中，薄膜晶体管(TFT)器件栅极(Gate)走线贯穿整个显示区域，栅极走线与数据信号线(data)、共电极(Com)等均存在耦合电容，栅极走线与共电极耦合电容为Cgc。正常显示过程中，栅极逐行打开，栅极电压在高低(VGH/VGL)电压间切换，Cgc的存在使得Com电压(Vcom)随栅压切换而拉动，栅极电压由VGL变为VGH时，Vcom被上拉，反之，Vcom被下拉。

发明内容

本申请的实施方式提供了一种栅极驱动电路、显示面板和显示模组。

本申请实施方式的栅极驱动电路包括级联的多个移位寄存器，每个移位寄存器的时钟信号输入端对应设置有调节模块，每个所述调节模块用于在对应的所述移位寄存器输出栅压信号时调节所述栅极驱动电路的时钟信号线负载，以调节时钟信号的上升沿时间和下降沿时间。

在某些实施方式中，所述调节模块包括信号锁存单元，调节电阻和开关单元，所述信号锁存单元连接所述开关单元、所述移位寄存器和初始信号线，所述开关单元连接所述调节电阻的一端和时钟信号线，所述信号锁存单元在对应的所述移位寄存器输出的栅压信号和所述初始信号线提供的初始信号的作用下，控制所述开关单元将所述调节电阻与所述移位寄存器对应的所述时钟信号线段并联连接。

在某些实施方式中，所述调节电阻的阻值和对应的所述时钟信号线段的线组的比值为1：1。

在某些实施方式中，所述开关单元包括第一晶体管，所述第一晶体管的栅极连接所述信号锁存单元的输出端，所述第一晶体管的第一极连接所述调节电阻的第一端，所述第一晶体管的第二端连接对应的所述移位寄存器的时钟信号端和对应的所述时钟信号线段的第一端，所述信号锁存单元的第一输入端连接所述初始信号线，所述信号锁存单元的第二输入端连接对应的所述移位寄存器的输出端，所述调节电阻的第二端连接对应的所述时钟信号线段的第二端。

在某些实施方式中，所述信号锁存单元包括第二晶体管，第三晶体管和第四晶体管，所述第二晶体管和所述第三晶体管为N沟道晶体管，所述第四晶体管为P沟道晶体管，所述第二晶体管的第一极连接第一电源端，所述第二晶体管的栅极和第二极连接所述信号锁存单元的输出端，所述第三晶体管的栅极连接对应的所述移位寄存器的输出端，所述第三晶体管的第一极连接所述初始信号线，所述第三晶体管的第二极连接所述信号锁存单元的输出端，所述第四晶体管的第一极和栅极连接所述信号锁存单元的输出端，所述第四晶体管的第二极连接第二电源端。

在某些实施方式中，所述栅极驱动电路设置于显示面板，所述显示面板包括依次层叠设置的衬底基板、栅极层、源漏极层和透明导电层，所述时钟信号线位于所述栅极层，所述调节电阻位于所述源漏极层。

在某些实施方式中，所述调节模块还包括调节电容，所述调节电容连接所述调节电阻的一端和地。

在某些实施方式中，所述栅极层包括第一极板，所述调节电阻在所述栅极层上的投影至少部分与所述第一极板重合形成所述调节电容。

在某些实施方式中，所述透明导电层包括第二极板，所述调节电阻在所述透明导电层上的投影至少部分与所述第二极板重合形成所述调节电容。

在某些实施方式中，所述栅极层包括第一极板，所述透明导电层包括第二极板，所述调节电阻在所述栅极层上的投影至少部分与所述第一极板重合且所述调节电阻在所述透明导电层上的投影至少部分与所述第二极板重合形成所述调节电容。

本申请实施方式的显示面板包括本申请实施方式的栅极驱动电路。

本申请实施方式的显示模组包括时序控制器、波形整合电路和本申请实施方式的显示面板，所述时序控制器用于向所述显示面板提供时钟信号；所述波形整合电路连接所述显示面板和所述时序控制器，所述波形整合电路用于调节所述时序控制器提供的时钟信号的上升沿时间和下降沿时间。

在某些实施方式中，所述波形整合电路包括整合电阻和整合电容，所述整合电阻串联连接在所述时序控制器和所述显示面板之间，所述整合电容连接所述整合电阻的一端和地。

在某些实施方式中，所述波形整合电路的RC响应时间和所述显示面板的像素充电时间成反比。

在某些实施方式中，所述波形整合电路的RC响应时间不大于3us。

在某些实施方式中，所述波形整合电路位于所述显示面板。

在某些实施方式中，所述显示模组包括电路板，所述电路板连接所述时序控制器和所述显示面板，所述波形整合电路设置在所述电路板。

本申请实施方式的栅极驱动电路、显示面板和显示模组中，栅极驱动电路中每个移位寄存器设置有相应的调节模块，调节时钟信号线的线阻负载，从而改变栅极驱动电路的栅压输出波形。当时钟信号线负载加大，栅压输出波形上升沿时间和下降沿时间增加，栅压跳变缓慢，对共电极耦合拉动效应越弱，从而栅极驱动电路通过调整栅压跳变对共电极的耦合拉动强弱，有效改善相应的显示不良。

本申请的实施方式的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实施方式的实践了解到。

附图说明

本申请的上述和/或附加的方面和优点从结合下面附图对实施方式的描述中将变得明显和容易理解，其中：

图1是本申请实施方式的栅极驱动电路的电路结构示意图。

图2是本申请实施方式的时钟信号线不同负载情况下栅压信号输出波形与共电极拉动信号变换示意图。

图3是本申请实施方式的信号锁存单元的电路结构示意图。

图4是本申请实施方式的信号锁存单元的控制时序示意图。

图5是本申请实施方式的显示面板的膜层结构示意图。

图6是本申请实施方式的显示模组的电路结构示意图。

具体实施方式

下面详细描述本申请的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。

在本申请的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

对于触控和显示驱动集成(Touch and display dirver integration；TDDI)的显示面板，显示区共电极分块设计，每一个块，在显示时段分别为独立的共电极，在触控时段为独立的触控单元。该结构的特殊性，导致共电极块边缘区域，栅极对共电极的上下拉动无法抵消，显示不均匀，发生感应触点(sensor pad)横纹。同样，对于帧内触控模式，显示与触控切换节点，栅极对共电极的上下拉动也无法抵消，容易发生帧内触控横纹。

在现有技术中，可以通过增强集成电路(Integrated Circuit；IC)驱动供给，增强共电极拉动后回复能力，或通过特殊驱动时序调整，尽量抵消共电极上下拉动，而这样的方案需要通过IC调整实现，受IC调节能力限制，改善效果常不理想。一些方案还可以通过栅极输出波形调整，减小栅压跳变对共电极的拉动，而栅极输出波形调整现有IC基本无法支持，需单独增加栅极驱动IC，增加显示面板的成本。

请参阅图1和图2，本申请实施方式提供的一种栅极驱动电路10包括级联的多个移位寄存器12，每个移位寄存器12的时钟信号输入端对应设置有调节模块14，每个调节模块14用于在对应的移位寄存器12输出栅压信号时调节栅极驱动电路10的时钟信号线16负载，以调节时钟信号的上升沿时间tr和下降沿时间tf。

可以理解，栅极驱动电路10的每个移位寄存器12均与时钟信号线16连接，由时钟信号线16提供时钟信号输入。移位寄存器12逐行输出相应的栅压信号GOA-output，实现显示面板100的逐行扫描。时钟信号线16本身存在线电阻，沿移位寄存器12排列的方向由近端至远端可将时钟信号线16分为多个时钟信号线段162，可等效为RA1，RA2，……，RAN，RAN+1等，共N+1个串联电阻。

本申请实施方式的栅极驱动电路10中，每个移位寄存器12设置有相应的调节模块14，在相应移位寄存器12输出栅压信号时调节时钟信号线16接入电路的线阻负载，从而改变栅极驱动电路10的栅压输出波形。当时钟信号线16的线阻负载减小，栅压输出波形上升沿时间tr和下降沿时间tf增加，栅压跳变缓慢，对共电极耦合拉动效应越弱，从而栅极驱动电路10通过调整栅压跳变对共电极的耦合拉动强弱，有效改善相应的显示不良。如图2所示的示例中，上半部分示出的波形为时钟信号线不同负载情况下栅压信号输出波形，下半部分波形为时钟信号线不同负载情况下共电极拉动波形，其中，R1＞R2＞R3。

在某些实施方式中，调节模块14包括信号锁存单元142，调节电阻144和开关单元146，信号锁存单元142连接开关单元146、移位寄存器12和初始信号线18，开关单元146连接调节电阻144的一端和时钟信号线16，信号锁存单元142在对应的移位寄存器12输出的栅压信号和初始信号线18提供的初始信号的作用下，控制开关单元146将调节电阻144与移位寄存器12对应的时钟信号线段162并联连接。

如此，通过锁存单元在栅压信号和初始信号的作用下进行信号锁存，控制开关单元146将调节电阻144与移位寄存器12对应的时钟信号线16端并联连接，减小时钟信号线16接入电路的线阻负载。

具体的，多个调节模块14的调节电阻144可以串联连接，即栅极驱动电路10引入RB1，RB2，……，RBN，RBN+1等，共N+1个串联电阻，且调节电阻144RB1，RB2，……，RBN，RBN+1等分别与时钟信号线段162RA1，RA2，……，RAN，RAN+1通过一个开关单元146并联，由信号锁存器控制开关单元146导通或断开以控制对应的调节电阻144与相应移位寄存器12对应的时钟信号线段162并联。

当所有调节模块14的开关单元146都断开时，RB1，RB2，……，RBN，RBN+1不起作用，时钟信号线16的负载电阻为N+1个时钟信号线段162的串联电阻之和：RA1+RA2+……+RAN+RAN+1。

当第i个移位寄存器12对应调节模块14的开关单元146导通时，时钟信号线16的线阻负载变为(RA1+RA2+……+RAi)*(RB1+RB2+……+RBi)/(RA1+RA2+……+RAi+RB1+RB2+……+RBi)+RAi+1+……+RAN+1,由于加入了并联的调节电阻144的，时钟信号线16的线阻负载减小。

在某些实施方式中，开关单元146包括第一晶体管M1，第一晶体管M1的栅极连接信号锁存单元142的输出端，第一晶体管M1的第一极连接调节电阻144的第一端，第一晶体管M1的第二端连接对应的移位寄存器12的时钟信号端和对应的时钟信号线段162的第一端，信号锁存单元142的第一输入端连接初始信号线18，信号锁存单元142的第二输入端连接对应的移位寄存器12的输出端，调节电阻144的第二端连接对应的时钟信号线段162的第二端。

需要说明的是，本申请实施方式的第一晶体管M1以N沟道晶体管为例进行说明，第一晶体管M1的第一极可以是源极，第一晶体管M1的第二极可以是漏极。当然，在实际应用时，第一晶体管M1的类型不限于此，例如，也可以是P型晶体管。

其中，信号锁存单元142可以根据对应移位寄存器12输出的栅压信号对初始信号进行锁存，从而保持第一晶体管M1的导通，实现单一初始号线控制所有第一晶体管M1导通或断开。栅极驱动电路10逐行输出栅压信号(高电平信号)，信号锁存单元142在其触发下逐行工作。第i行移位寄存器12输出高电平信号时，第i行信号锁存单元142开始工作，此时对应的初始信号线18输出高电平信号，则信号锁存单元142也输出高高电平信号，打开第i行的第一晶体管M1，调整时钟信号线16的线阻负载。反之，则信号锁存单元142输出低电平信号，关闭对应的第一晶体管M1。

在某些实施方式中，调节电阻144的阻值和对应的时钟信号线段162的线组的比值为1：1。

如此，根据时钟信号线16的线阻设计调节电阻144的阻值，有利于调节栅压信号输出波形上升沿时间tr和下降沿时间tf。

在一个示例中，对于13寸左右2560*1600分辨率，且刷新频率为60Hz的α-Si面板，将调节电阻144的阻值和对应的时钟信号线段162的线组的比值设置约为1:1，在不考虑挂载电容的情况下，有挂载调节电阻144的栅压信号输出波形的上升沿时间tr和下降沿时间tf可以较无挂载调节电阻144的栅压信号输出波形的上升沿时间tr和下降沿时间tf提升一倍。

请参阅图3，在某些实施方式中，信号锁存单元142包括第二晶体管M2，第三晶体管M3和第四晶体管M4，第二晶体管M2和第三晶体管M3为N沟道晶体管，第四晶体管M4为P沟道晶体管，第二晶体管M2的第一极连接第一电源端VDD，第二晶体管M2的栅极和第二极连接信号锁存单元142的输出端，第三晶体管M3的栅极连接对应的移位寄存器12的输出端，第三晶体管M3的第一极连接初始信号线18，第三晶体管M3的第二极连接信号锁存单元142的输出端，第四晶体管M4的第一极和栅极连接信号锁存单元142的输出端，第四晶体管M4的第二极连接第二电源端V22。

如此，通过第二晶体管M2、第三晶体管M3和第四晶体管M4的连接设置实现信号锁存功能。其中，第一电源端VDD接收高电平信号，第二电源端V22接入低电平信号。

具体的，请参阅图4，当对应的移位寄存器12输出高电平信号时，第三晶体管M3导通，此时，若初始信号线18输出高电平信号，则第二晶体管M2导通，信号锁存单元142的输出端持续输出高电平信号。若初始信号线18输出低电平信号，则第四晶体管M4导通，信号锁存单元142的输出端持续输出低电平信号，实现了对初始信号的锁存。

请参阅图5，在某些实施方式中，栅极驱动电路10设置于显示面板100，显示面板100包括依次层叠设置的衬底基板21、栅极层22、源漏极层23和透明导电层24，时钟信号线16位于栅极层22，调节电阻144位于源漏极层23。

如此，栅极驱动电路10可以和显示面板100采用相同的工艺制作晶体管和内部走线，合理设置时钟信号线16和调节电阻144。

在某些实施方式中，调节模块14还包括调节电容(图未示出)，调节电容连接调节电阻144的一端和地。

时钟信号线16除了调节电阻144外，还可以挂载调节电容，通过调节电阻144和调节电容的配合，可以调节栅压输出波形上升沿时间tr和下降沿时间tf，从而栅极驱动电路10通过调整栅压跳变对共电极的耦合拉动强弱，有效改善相应的显示不良。

在某些实施方式中，栅极层22包括第一极板C(Gate)，调节电阻144在栅极层22上的投影至少部分与第一极板C(Gate)重合形成调节电容。

如此，通过显示面板100不同膜层之间的电路设计，使得调节电阻144和栅极层22上的第一极板C(Gate)至少部分地重合以形成调节电容。

具体的，栅极驱动电路10的时钟信号线16采用栅极层22金属走线，每个移位寄存器12长度对应的时钟信号线段162的线阻为RAN，调节电阻144直接采用源漏极层23金属走线且时钟信号线16平行，每个移位寄存器12长度对应的调节电阻144的线阻为RBN。调节电阻144走线所在的源漏极层23金属与时钟信号线16所在的栅极层22金属在起始端通过过孔连接。调节电阻144走线源漏极层23上、下方分别平行设置透明导电层24和栅极层22，并通过绝缘层隔开。透明导电层24和栅极层22，在无源漏极层23金属的地方，通过过孔直接连接。

在某些实施方式中，透明导电层24包括第二极板C(ITO)，调节电阻144在透明导电层24上的投影至少部分与第二极板C(ITO)重合形成调节电容。

如此，通过显示面板100不同膜层之间的电路设计，使得调节电阻144和源漏极层23上的第二极板C(ITO)至少部分地重合以形成调节电容。

在某些实施方式中，栅极层22包括第一极板C(Gate)，透明导电层24包括第二极板C(ITO)，调节电阻144在栅极层22上的投影至少部分与第一极板C(Gate)重合且调节电阻144在透明导电层24上的投影至少部分与第二极板C(ITO)重合形成调节电容。

如此，通过显示面板100不同膜层之间的电路设计，使得调节电阻144和栅极层22、源漏极层23上的第一极板C(Gate)和第二极板C(ITO)至少部分地重合以形成调节电容。此时，调节电容的电容值为调节电阻144与第一极板C(Gate)形成电容C1以及调节电阻144与第二极板C(ITO)形成电容C2的电容值之和，采用双电容设计可以增大单位面积挂载电容容值，减小挂载电容对显示面板100边框尺寸的影响。

本申请实施方式的显示面板100包括本申请实施方式的栅极驱动电路10。

请参阅图6，本申请实施方式的显示面板100中，栅极驱动电路10的每个移位寄存器12设置有相应的调节模块14，在相应移位寄存器12输出栅压信号时调节时钟信号线16接入电路的线阻负载，从而改变栅极驱动电路10的栅压输出波形。当时钟信号线16的线阻负载减小，栅压输出波形上升沿时间tr和下降沿时间tf增加，栅压跳变缓慢，对共电极耦合拉动效应越弱，从而栅极驱动电路10通过调整栅压跳变对共电极的耦合拉动强弱，有效改善相应的显示不良。

本申请实施方式的显示模组1000包括时序控制器200、波形整合电路300和本申请实施方式的显示面板100，时序控制器200用于向显示面板100提供时钟信号；波形整合电路300连接显示面板100和时序控制器200，波形整合电路300用于调节时序控制器200提供的时钟信号的上升沿时间tr和下降沿时间tf。

本申请实施方式的显示模组1000中，通过波形整合电路300对时序控制器200输出的时钟信号进行调节，且每个移位寄存器12设置有相应的调节模块14，在相应移位寄存器12输出栅压信号时调节时钟信号线16接入电路的线阻负载，从而改变栅极驱动电路10的栅压输出波形。使得栅压输出波形上升沿时间tr和下降沿时间tf增加，栅压跳变缓慢，对共电极耦合拉动效应越弱，从而栅极驱动电路10通过调整栅压跳变对共电极的耦合拉动强弱，有效改善相应的显示不良。

需要说明的是，除了调节模块14和波形整合电路200配合的实施方式外，在其他实施方式中，调节模块14和波形整合电路200可以分别单独实施，即只在栅极驱动电路10中设计调节模块14对时钟信号线16的线阻负载进行调节，或者仅采用波形整合电路200对输入至显示面板100的时钟信号进行波形整合，从而改变栅极驱动电路10的栅压输出波形。

在某些实施方式中，波形整合电路300包括整合电阻R0和整合电容C0，整合电阻R0串联连接在时序控制器200和显示面板100之间，整合电容C0连接整合电阻R0的一端和地。

如此，通过串联整合电阻R0以及并联整合电容C0，可进行时钟信号波形整合，增大栅压信号输出波形上升沿时间tr和下降沿时间tf，减小栅压信号跳变对共电极的拉动效应。

在某些实施方式中，波形整合电路300的RC响应时间和显示面板100的像素充电时间成反比。

可以理解，串联整合电阻R0阻值和并联整合电容C0容值越大，可以使得栅压信号跳变对共电极的拉动越小，横纹改善效果更明显，但由于时钟信号上升沿时间tr和下降沿时间tf增加会挤占每行像素充电时间，因此，在显示面板100刷新时间确定的情况下，波形整合电路300的RC响应时间和显示面板100的像素充电时间成反比，保证显示面板100像素充电时间。

在某些实施方式中，波形整合电路300的RC响应时间不大于3us。

具体的，不同类型的显示面板100中，波形整合电路300的RC响应时间可以不同。

在一个示例中，对于13寸左右2560*1600分辨率且刷新频率60Hz的α-Si显示面板100。单根栅极信号线的负载电阻数量级约为千欧级，例如为4KΩ，等效电容数量级约为百pF级，例如为300pF，R*C(即上升沿时间tr或下降沿时间tf)为us级，为1.2us，此时对应的共电极拉动约为几十到上百mV数量级。可以在设置整合电阻R0和整合电容C0时应充分考虑像素充电时间，R0*C0应控制在2.8us以内。

此外，其他示例中，LTPS产品由于充电时间需求低，R0*C0上限可以更高。

在某些实施方式中，波形整合电路300位于显示面板100。

如此，波形整合电路300可以集成于显示面板100，可以减少外围电路设计。

在某些实施方式中，显示模组1000包括电路板(图未示出)，电路板连接时序控制器200和显示面板100，波形整合电路300设置在电路板。

如此，可以通过电路板设置波形整合电路300，无需变换显示面板100的制作工艺。

在某些实施方式中，电路板包括印刷电路板、柔性电路板和/或软硬结合板等。

在某些实施方式中，显示模组1000还包括信号放大电路400，信号放大电路400连接时序控制器200和波形整合电路300。

如此，通过信号放大电路400对时序控制器200输出的时钟信号进行放大。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

尽管已经示出和描述了本申请的实施方式，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (16)

1.一种栅极驱动电路，其特征在于，包括级联的多个移位寄存器，每个移位寄存器的时钟信号输入端对应设置有调节模块，每个所述调节模块用于在对应的所述移位寄存器输出栅压信号时调节所述栅极驱动电路的时钟信号线负载，以调节时钟信号的上升沿时间和下降沿时间；

其中，所述调节模块包括信号锁存单元，调节电阻和开关单元，所述信号锁存单元连接所述开关单元、所述移位寄存器和初始信号线，所述开关单元连接所述调节电阻的一端和时钟信号线，所述信号锁存单元在对应的所述移位寄存器输出的栅压信号和所述初始信号线提供的初始信号的作用下，控制所述开关单元将所述调节电阻与所述移位寄存器对应的时钟信号线段并联连接。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述调节电阻的阻值和对应的所述时钟信号线段的线组的比值为1：1。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述开关单元包括第一晶体管，所述第一晶体管的栅极连接所述信号锁存单元的输出端，所述第一晶体管的第一极连接所述调节电阻的第一端，所述第一晶体管的第二端连接对应的所述移位寄存器的时钟信号端和对应的所述时钟信号线段的第一端，所述信号锁存单元的第一输入端连接所述初始信号线，所述信号锁存单元的第二输入端连接对应的所述移位寄存器的输出端，所述调节电阻的第二端连接对应的所述时钟信号线段的第二端。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述信号锁存单元包括第二晶体管，第三晶体管和第四晶体管，所述第二晶体管和所述第三晶体管为N沟道晶体管，所述第四晶体管为P沟道晶体管，所述第二晶体管的第一极连接第一电源端，所述第二晶体管的栅极和第二极连接所述信号锁存单元的输出端，所述第三晶体管的栅极连接对应的所述移位寄存器的输出端，所述第三晶体管的第一极连接所述初始信号线，所述第三晶体管的第二极连接所述信号锁存单元的输出端，所述第四晶体管的第一极和栅极连接所述信号锁存单元的输出端，所述第四晶体管的第二极连接第二电源端。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路设置于显示面板，所述显示面板包括依次层叠设置的衬底基板、栅极层、源漏极层和透明导电层，所述时钟信号线位于所述栅极层，所述调节电阻位于所述源漏极层。

6.根据权利要求5所述的栅极驱动电路，其特征在于，所述调节模块还包括调节电容，所述调节电容连接所述调节电阻的一端和地。

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述栅极层包括第一极板，所述调节电阻在所述栅极层上的投影至少部分与所述第一极板重合形成所述调节电容。

8.根据权利要求6所述的栅极驱动电路，其特征在于，所述透明导电层包括第二极板，所述调节电阻在所述透明导电层上的投影至少部分与所述第二极板重合形成所述调节电容。

9.根据权利要求6所述的栅极驱动电路，其特征在于，所述栅极层包括第一极板，所述透明导电层包括第二极板，所述调节电阻在所述栅极层上的投影至少部分与所述第一极板重合且所述调节电阻在所述透明导电层上的投影至少部分与所述第二极板重合形成所述调节电容。

10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的栅极驱动电路。

11.一种显示模组，其特征在于，包括：

权利要求10所述的显示面板；

时序控制器，用于向所述显示面板提供时钟信号；

波形整合电路，所述波形整合电路连接所述显示面板和所述时序控制器，所述波形整合电路用于调节所述时序控制器提供的时钟信号的上升沿时间和下降沿时间。

12.根据权利要求11所述的显示模组，其特征在于，所述波形整合电路包括整合电阻和整合电容，所述整合电阻串联连接在所述时序控制器和所述显示面板之间，所述整合电容连接所述整合电阻的一端和地。

13.根据权利要求11所述的显示模组，其特征在于，所述波形整合电路的RC响应时间和所述显示面板的像素充电时间成反比。

14.根据权利要求13所述的显示模组，其特征在于，所述波形整合电路的RC响应时间不大于3us。

15.根据权利要求14所述的显示模组，其特征在于，所述波形整合电路位于所述显示面板。

16.根据权利要求11所述的显示模组，其特征在于，所述显示模组包括电路板，所述电路板连接所述时序控制器和所述显示面板，所述波形整合电路设置在所述电路板。