CN116761419A - 三维半导体结构和三维半导体结构的制备方法 - Google Patents

Abstract

本申请提供一种三维半导体结构和三维半导体结构的制备方法，涉及半导体制造技术领域，以解决存储器的存储密度较低的问题。该三维半导体结构包括衬底；堆叠结构，所述堆叠结构位于所述衬底上，所述堆叠结构包括沿第一方向堆叠的多个浮体单元阵列，并在所述第一方向上，多个所述浮体单元阵列之间相互连接且电性隔离；位线，所述位线贯穿所述堆叠结构，并与所述浮体单元阵列电性连接；输出线，所述输出线贯穿所述堆叠结构，并与所述浮体单元阵列电性连接；字线，所述字线与所述浮体单元阵列电性连接。本申请能够使浮体单元阵列实现更小的特征尺寸，优化了体单元阵列的排布，从而提高三维半导体结构的存储密度。

Description

三维半导体结构和三维半导体结构的制备方法

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种三维半导体结构和三维半导体结构的制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称DRAM)是常用的半导体存储器件，包括许多重复的存储单元。每个存储单元通常包括晶体管和电容器，晶体管的栅极与字线(Word Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与电容器相连。

DRAM存储器中的晶体管通常采用沟槽形的晶体管结构，沟槽形的晶体管结构具体包括：衬底、位于衬底中的沟槽、位于沟槽中的栅极(字线)以及位于沟槽两侧的衬底中的源极和漏极。栅极和字线相连，源极与位线相连，漏极与电容器相连，其中，晶体管、电容器、字线和位线构成一个存储单元。字线上的电压信号控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

然而，上述存储器中的存储单元体积较大，降低了存储器的存储密度。

发明内容

为了解决背景技术中提到的至少一个问题，本申请提供一种三维半导体结构和三维半导体结构的制备方法，能够使浮体单元阵列实现更小的特征尺寸，优化了浮体单元阵列的排布，从而提高三维半导体结构的存储密度。

为了实现上述目的，第一方面，本申请提供一种三维半导体结构，包括：

衬底；

堆叠结构，堆叠结构位于衬底上，堆叠结构包括沿第一方向堆叠的多个浮体单元阵列，并在第一方向上，多个浮体单元阵列之间相互连接且电性隔离；

位线，位线贯穿堆叠结构，并与浮体单元阵列电性连接；

输出线，输出线贯穿堆叠结构，并与浮体单元阵列电性连接；

字线，字线与浮体单元阵列电性连接。

本申请实施例提供的三维半导体结构，通过设置浮体单元阵列，并且使浮体单元阵列沿第一方向堆叠形成堆叠结构。这样，一方面去除了电容结构，能够使浮体单元阵列实现更小的特征尺寸；另一方面优化了浮体单元阵列的排布，提高了单位体积内的浮体晶体管数量，从而提高了三维半导体结构的存储密度。

在一种可能的实现方式中，浮体单元阵列包括：

呈阵列排布的多个浮体晶体管，其中，多个浮体晶体管分别沿第二方向间隔排布，且沿第三方向间隔排布；

第二方向和第三方向相互交叉，且均与第一方向垂直。

这样，可以使浮体单元阵列中的浮体晶体管的排布方式更优，最大程度提高浮体单元阵列中浮体晶体管的排布数量，提高浮体单元阵列的存储密度。

在一种可能的实现方式中，浮体晶体管包括：

漏极区，漏极区与位线电性连接；

源极区，源极区与输出线电性连接；

浮体，浮体位于源极区与漏极区之间；及

栅极，栅极与浮体电性连接，且与字线电性连接。

这样，可以使浮体晶体管实现更小的特征尺寸，有利于降低浮体单元阵列的体积。

在一种可能的实现方式中，堆叠结构还包括：

多个支撑层，多个支撑层和多个浮体单元阵列沿第一方向交替地堆叠在衬底上；

隔离层，隔离层填充堆叠结构中的剩余间隙。

这样，可以使相邻浮体晶体管之间保持电性隔离，避免浮体晶体管相互干扰。

在一种可能的实现方式中，位线包括呈阵列排布的多个子位线，多个子位线沿第一方向堆叠，相邻子位线之间电性隔离，子位线与浮体晶体管的漏极区电性连接。

位线还包括多个位线连接结构，每个位线连接结构与部分子位线电性连接。

这样，使位线的排布更优化，体积更小，有利于增加浮体晶体管的排布数量，从而提高三维半导体结构的存储密度。

在一种可能的实现方式中，字线包括阵列排布的多个子字线，多个子字线沿第一方向堆叠，相邻子字线之间电性隔离，子字线与浮体晶体管的栅极电性连接。

这样，使字线的排布更优化，体积更小，有利于增加浮体晶体管的排布数量，从而提高三维半导体结构的存储密度。

在一种可能的实现方式中，字线包括阵列排布的多个母字线，各母字线分别与不同部分子字线电性连接；母字线和子字线延伸方向不同。

这样，可以通过母字线改变字线在部分区域的排布方向，便于字线的排布与设置，有利于优化字线的排布方式。

在一种可能的实现方式中，字线还包括阵列排布的多个字线接触结构，字线接触结构电性连接母字线与子字线；子字线具有相对设置的第一表面和第二表面；

在沿第一方向上，沿第一方向堆叠的多个子字线的长度逐渐增大，字线接触结构与第一表面连接；

或，在沿第一方向上，沿第一方向堆叠的多个子字线的长度逐渐减小，字线接触结构与第二表面连接。

这样，可以使多个子字线呈“台阶”形，能够降低子字线的占用空间，有利于增加浮体晶体管的排布数量，从而提高三维半导体结构的存储密度。

在一种可能的实现方式中，输出线包括呈阵列排布的多个子输出线，多个子输出线沿第一方向堆叠，相邻子输出线之间电性隔离，子输出线与浮体晶体管的源极区电性连接；

输出线还包括多个输出线连接结构，每个输出线连接结构与部分子输出线电性连接。

这样，使输出线的排布更优化，体积更小，有利于增加浮体晶体管的排布数量，从而提高三维半导体结构的存储密度。

第二方面，本申请提供一种三维半导体结构的制备方法，包括：

提供衬底；

在衬底上形成堆叠结构；堆叠结构包括沿第一方向堆叠的多个浮体单元阵列，并在第一方向上，多个浮体单元阵列之间相互连接且电性隔离；

在衬底上形成位线和输出线；位线贯穿堆叠结构，并与浮体单元阵列电性连接，输出线贯穿堆叠结构，并与浮体单元阵列电性连接；

在衬底上形成字线；字线与浮体单元阵列电性连接。

本申请实施例提供的三维半导体结构的制备方法，通过在衬底上形成浮体单元阵列，并且使浮体单元阵列沿第一方向堆叠形成堆叠结构。这样，一方面去除了电容结构，能够使浮体单元阵列实现更小的特征尺寸；另一方面优化了浮体单元阵列的排布，提高了单位体积内的浮体晶体管数量，从而提高了三维半导体结构的存储密度。

在一种可能的实现方式中，在衬底上形成堆叠结构的步骤前，以及提供衬底的步骤后，包括：

在衬底上形成层叠设置的多个预设层；

其中，预设层包括依次层叠设置的第一氧化物层、氮化物层、第二氧化物层、第一多晶硅层、第三氧化物层、硬掩膜层、第四氧化物层和第二多晶硅层，第一氧化物层位于预设层靠近衬底的一侧。

这样，便于后续工艺在预设层上形成堆叠结构。

在一种可能的实现方式中，在衬底上形成堆叠结构的步骤中，包括：

在预设层中形成第一沟道；第一沟道沿第一方向延伸，且贯穿预设层；

在第一沟道内依次形成初始有源层和基体层；其中，初始有源层围设在基体层的侧外周；

去除预设层中的氮化物层，并形成第一狭缝；

在第一狭缝中形成浮体，浮体围设在初始有源层的外围，初始有源层包括源极区和漏极区，源极区和漏极区分别位于浮体沿第一方向的相对两侧；

在浮体的侧外周形成栅极。

这样，一方面降低了堆叠结构中浮体晶体管的制备难度，另一方面可以使浮体晶体管形成垂直晶体管，从而实现特征尺寸更小。

在一种可能的实现方式中，在浮体的侧外周形成栅极的步骤中包括：

在浮体的外围形成栅氧层；

在栅氧层的外围形成栅极金属层和子字线，栅极金属层和子字线电性连接。

这样，可以在同一个工艺步骤中形成栅极金属层和子字线，减少字线的制备工序，降低堆叠结构的制备难度。

在一种可能的实现方式中，在衬底上形成位线和输出线的步骤中，包括：

去除预设层中的第一多晶硅层和第二多晶硅层，并形成第二狭缝；

在第二狭缝中形成第一导电层，第一导电层和初始有源层电性连接；其中，与漏极区电性连接的第一导电层形成位线，与源极区电性连接的第一导电层形成输出线。

这样，可以在同一个工艺步骤中形成位线和输出线，减少位线和输出线的制备工序，降低堆叠结构的制备难度。

在一种可能的实现方式中，在衬底上形成字线的步骤中，包括：

在预设层上形成第三沟道；其中，第三沟道沿第一方向延伸；

在第三沟道中形成第二导电层；第二导电层和子字线电性连接，第二导电层形成字线的字线接触结构；

其中，剩余的预设层形成隔离层和多个支撑层，多个支撑层和多个浮体单元阵列沿第一方向交替地堆叠在衬底上；隔离层填充堆叠结构中的剩余间隙。

这样，可以进一步降低字线的制备难度，从而降低堆叠结构的制备难度。

本申请的构造以及它的其他申请目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种三维半导体结构的结构示意图；

图2为本申请实施例提供的另一种三维半导体结构的侧视图；

图3为本申请实施例提供的另一种三维半导体结构的俯视图；

图4为本申请实施例提供的三维半导体结构的浮体晶体管在堆叠状态下的结构示意图；

图5为本申请实施例提供的三维半导体结构的制备方法的流程示意图；

图6为本申请实施例提供的三维半导体结构中浮体晶体管的制备方法的流程示意图；

图7为本申请实施例提供的三维半导体结构中位线和输出线的制备方法的流程示意图；

图8为本申请实施例提供的三维半导体结构中字线的制备方法的流程示意图；

图9为本申请实施例提供的三维半导体结构的预设层形成后的结构示意图；

图10为本申请实施例提供的三维半导体结构的第一沟道形成后的结构示意图；

图11为本申请实施例提供的三维半导体结构的预设层上的第一掩膜层去除后的结构示意图；

图12为本申请实施例提供的三维半导体结构的初始有源层和基体层形成后的结构示意图；

图13为本申请实施例提供的三维半导体结构的保护层形成后的结构示意图；

图14为本申请实施例提供的三维半导体结构的第二沟道形成后的结构示意图；

图15为本申请实施例提供的三维半导体结构的第一狭缝形成后的结构示意图；

图16为本申请实施例提供的三维半导体结构的浮体形成后的结构示意图；

图17为本申请实施例提供的三维半导体结构的栅氧层形成后的结构示意图；

图18为本申请实施例提供的三维半导体结构的子字线形成后的结构示意图；

图19为本申请实施例提供的三维半导体结构的第二沟道回蚀后的结构示意图；

图20为本申请实施例提供的三维半导体结构的第二狭缝形成后的结构示意图；

图21为本申请实施例提供的三维半导体结构的第一导电层形成后的结构示意图；

图22为本申请实施例提供的三维半导体结构的部分第一导电层回蚀后的结构示意图；

图23为本申请实施例提供的三维半导体结构的第三狭缝形成后的结构示意图；

图24为本申请实施例提供的三维半导体结构的部分初始有源层去除后的结构示意图；

图25为本申请实施例提供的三维半导体结构的第五氧化物层形成后的结构示意图；

图26为本申请实施例提供的三维半导体结构的第三沟道形成后的结构示意图；

图27为本申请实施例提供的三维半导体结构的衬垫层形成后的结构示意图；

图28为本申请实施例提供的三维半导体结构的部分衬垫层回蚀后的结构示意图；

图29为本申请实施例提供的三维半导体结构的第二导电层形成后的结构示意图；

图30为本申请实施例提供的三维半导体结构的母字线形成后的结构示意图。

附图标记说明：

100-三维半导体结构；110-衬底；120-堆叠结构；121-浮体单元阵列；122-浮体晶体管；1221-漏极区；1222-源极区；1223-栅极；1223a-栅氧层；1223b-栅极金属层；1224-浮体；130-位线；131-子位线；140-输出线；141-子输出线；150-字线；151-子字线；152-母字线；153-字线接触结构；160-支撑层；170-隔离层；180-预设层；181-第一氧化物层；182-氮化物层；183-第二氧化物层；184-第一多晶硅层；185-第三氧化物层；186-硬掩膜层；187-第四氧化物层；188-第二多晶硅层；191-第一沟道；192-初始有源层；193-基体层；194-第一狭缝；195-第二狭缝；196-第一导电层；197-第一掩膜层；198-保护层；199-第二掩膜层；200-第二沟道；201-第三沟道；202-第二导电层；203-衬垫层；204-第三狭缝；205-第五氧化物层。

具体实施方式

正如背景技术所述，在相关技术中，沟槽形的晶体管、电容器、字线和位线构成一个存储单元，其中，电容器为深沟槽电容结构，深沟槽电容结构的高度较高，导致存储单元的体积较大，从而降低了存储器的存储密度。

有鉴于此，本申请提供了一种三维半导体结构和三维半导体结构的制备方法，通过在衬底上形成浮体单元阵列，并且使浮体单元阵列沿第一方向堆叠形成堆叠结构。这样，一方面去除了电容结构，能够使浮体单元阵列实现更小的特征尺寸；另一方面优化了浮体单元阵列的排布，提高了单位体积内的浮体晶体管数量，从而提高了三维半导体结构的存储密度。

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请的优选实施例中的附图，对本申请实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本申请一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本申请的实施例进行详细说明。

本申请实施例第一方面提供一种三维半导体结构，该三维半导体结构100可以是存储器件或非存储器件。存储器件可以包括例如动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-OnlyMemory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)。非存储器件可以是逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。本申请实施例以DRAM存储器件为例进行说明。

参照图1、图2和图3并结合图30所示，该三维半导体结构100包括：

衬底110；可以理解的是，在图1-图3中并未示出衬底110，衬底110可以为衬底110上的结构层提供支撑基础。该衬底110的材料可以是单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(silicon-on-insulator，简称为SOI)等，或者本领域技术人员已知的其他材料。

堆叠结构120，堆叠结构120位于衬底110的表面上，堆叠结构120包括沿第一方向a堆叠的多个浮体单元阵列121，并在第一方向a上，多个浮体单元阵列121之间相互连接且电性隔离。其中，第一方向a垂直于衬底110的表面。

可以理解的是，浮体单元阵列121包括多个浮体晶体管122。通过设置浮体单元阵列121，并且使浮体单元阵列121沿第一方向a堆叠形成堆叠结构120。这样，一方面去除了电容结构，能够使浮体单元阵列121实现更小的特征尺寸；另一方面优化了浮体单元阵列121的排布，提高了单位体积内的浮体晶体管122数量，从而提高了三维半导体结构100的存储密度。

此外，还包括：位线130，位线130贯穿堆叠结构120，并与浮体单元阵列121电性连接；输出线140，输出线140贯穿堆叠结构120，并与浮体单元阵列121电性连接；字线150，字线150与浮体单元阵列121电性连接。其中，字线150用于控制浮体单元阵列121的打开或关闭，位线130用于将数据信息写入浮体单元阵列121，输出线140用于读取浮体单元阵列121的数据信息。

需要说明的是，在图1和图2中，本申请实施例提供了两种不同的三维半导体结构100，本申请实施例主要以图2中的三维半导体结构100为例进行说明。

具体的，如图2和图3所示，浮体单元阵列121包括呈阵列排布的多个浮体晶体管122，其中，多个浮体晶体管122不仅沿第二方向b间隔排布，而且沿第三方向c间隔排布。第二方向b和第三方向c相互交叉，且均与第一方向a垂直。在本申请实施例中，第二方向b和第三方向c相互垂直，本申请实施例对第二方向b和第三方向c之间的夹角不作限定，用户可以根据实际进行选择。

这种排布方式，可以使浮体单元阵列121中的浮体晶体管122的排布更紧凑，排布方式更优，最大程度提高浮体单元阵列121中浮体晶体管122的排布数量，提高浮体单元阵列121的存储密度。

具体的，参照图4和图18所示，浮体晶体管122包括：漏极区1221，漏极区1221与位线130电性连接；源极区1222，源极区1222与输出线140电性连接；浮体1224，浮体1224位于源极区1222与漏极区1221之间；以及栅极1223，栅极1223位于浮体1224的侧外周，且与浮体1224电性连接，此外，栅极1223还与字线150电性连接。具体的，栅极1223包括栅氧层1223a和栅极金属层1223b，栅氧层1223a位于浮体1224的侧外周，栅极金属层1223b位于栅氧层1223a的侧外周，栅极金属层1223b与字线150电性连接。

可以理解的是，浮体1224的形状可以是圆柱体、棱柱体、长方体或其他形状，本申请实施例对浮体1224的形状不作限定，用户可以根据实际进行选择。从图4中可知，浮体晶体管122为垂直晶体管，相对于相关技术中的平面晶体管，垂直晶体管的特征尺寸更小，在占用相同衬底110面积下，能够有效提高三维半导体结构100的集成度，增大存储容量。

具体的，参照图4和图30所示，堆叠结构120还包括：多个支撑层160，多个支撑层160和多个浮体单元阵列121沿第一方向a交替地堆叠在衬底110上；隔离层170，隔离层170位于相邻浮体晶体管122之间，并且填充堆叠结构120中的剩余间隙。

需要说明的是，设置支撑层160，一方面便于浮体单元阵列121在第一方向a上堆叠；另一方面可以使相邻浮体单元阵列121之间电性隔离。设置隔离层170，可以使相邻浮体晶体管122之间电性隔离，避免浮体晶体管122相互干扰。

在一种可能的实现方式中，如图1和图2所示，位线130包括呈阵列排布的多个子位线131，多个子位线131沿第一方向a堆叠，相邻子位线131之间电性隔离，子位线131与浮体晶体管122的漏极区1221电性连接。这种排布方式，可以使位线130的排布更优化，占用空间更小，有利于增加浮体晶体管122的排布数量，从而提高三维半导体结构100的存储密度。

具体的，子位线131沿第二方向b延伸，每个子位线131与对应的浮体晶体管122的漏极区1221电性连接。多个子位线131沿第二方向b和第三方向c阵列排布形成子位线组，多个子位线组沿第一方向a堆叠。此外，位线130还可以包括多个位线连接结构，每个位线连接结构与部分子位线131电性连接。示例性的，每个位线连接结构可以与同一子位线组中位于同一侧的子位线131电性连接，或，每个位线连接结构可以与沿同一方向堆叠的多个子位线131电性连接。本申请实施例对位线连接结构的具体设置方式不作限定，用户可以根据实际进行选择。

在一种可能的实现方式中，如图1和图2所示，字线150包括阵列排布的多个子字线151，多个子字线151沿第一方向a堆叠，相邻子字线151之间电性隔离，子字线151与浮体晶体管122的栅极1223电性连接。这种排布方式，可以使字线150的排布更优化，占用空间更小，有利于增加浮体晶体管122的排布数量，从而提高三维半导体结构100的存储密度。

具体的，子字线151沿第二方向b延伸，每个子字线151与对应的浮体晶体管122的栅极1223电性连接。多个子字线151沿第二方向b和第三方向c阵列排布形成子字线组，多个子字线组沿第一方向a堆叠。

在一种可能的实现方式中，字线150包括阵列排布的多个母字线152，各母字线152分别与不同部分子字线151电性连接。母字线152和子字线151延伸方向不同。

具体的，母字线152可以沿着第三方向c延伸，且沿第二方向b间隔排布。每个母字线152可以与位于同一层的一部分子字线151电性连接。此外，多个母字线152可以分为两组，两组母字线152分别位于浮体单元阵列121在第二方向b上的相对两侧。

可以理解的是，在这种排布方式中，子字线151的延伸方向与母字线152的延伸方向不同，通过设置母字线152改变了字线150在部分区域的排布方向，便于字线150的设置与排布，优化了字线150的排布方式，能够使字线150的占用空间更小，有利于增加浮体晶体管122的排布数量，从而提高三维半导体结构100的存储密度。

具体的，如图1和图2所示，字线150还包括阵列排布的多个字线接触结构153，字线接触结构153电性连接母字线152与子字线151。参照图27和图29所示，字线接触结构153的外表面围设有衬垫层203，衬垫层203的材质可以包括氧化硅，衬垫层203可以起绝缘作用，避免字线接触结构153与位线130或输出线140电性接触。此外，子字线151具有相对设置的第一表面和第二表面，其中，第一表面为子字线151远离衬底110的一侧，第二表面为子字线151靠近衬底110的一侧。字线接触结构153沿第一方向a延伸，多个字线接触结构153沿第二方向b和第三方向c阵列排布。在第一方向a上，沿第一方向a堆叠的多个子字线151的长度逐渐增大，每个字线接触结构153与对应的子字线151的第一表面连接。由于每个母字线152分别通过不同的字线接触结构153与不同层的子字线151电性连接，因此，相邻字线接触结构153的长度不同。

此外，在沿第一方向a上，沿第一方向a堆叠的多个子字线151的长度还可以逐渐减小，字线接触结构153位于堆叠结构120靠近衬底110的一侧，且与第二表面连接。本申请实施例对字线接触结构153的设置方式不作限定，用户可以根据实际进行选择。

这种排布方式，可以使多个子字线151呈“台阶”形，能够降低子字线151的占用空间，有利于增加浮体晶体管122的排布数量，从而提高三维半导体结构100的存储密度。

在一种可能的实现方式中，输出线140包括呈阵列排布的多个子输出线141，多个子输出线141沿第一方向a堆叠，相邻子输出线141之间电性隔离，子输出线141与浮体晶体管122的源极区1222电性连接。这种排布方式，可以使输出线140的排布更优化，占用空间更小，有利于增加浮体晶体管122的排布数量，从而提高三维半导体结构100的存储密度。

具体的，子输出线141沿第二方向b延伸，每个子输出线141与对应的浮体晶体管122的源极区1222电性连接。多个子输出线141沿第二方向b和第三方向c阵列排布形成子输出线组，多个子输出线组沿第一方向a堆叠。此外，输出线140还可以包括多个输出线连接结构，每个输出线连接结构与部分子输出线141电性连接。示例性的，每个输出线连接结构可以与同一子输出线组中位于同一侧的子输出线141电性连接，或，每个输出线连接结构可以与沿同一方向堆叠的多个子输出线141电性连接。本申请实施例对输出线连接结构的具体设置方式不作限定，用户可以根据实际进行选择。

具体的，源极区1222、漏极区1221和浮体1224的材质可以相同，浮体1224的材质可以包括硅、多晶硅、硅锗化合物或绝缘体上硅中的一种或多种。字线150和位线130的材质可以相同，字线150的材质可以包括W、TiN、TaN、Al、Ru或Cu等电阻较小的材料。

需要说明的是，参照图30所示，浮体单元阵列121与母字线152之间还设置有保护层198，保护层198的材质可以包括氧化硅，保护层198可以避免母字线152或其他器件对浮体单元阵列121造成影响。

本申请实施例第二方面提供一种三维半导体结构的制备方法，该三维半导体结构的制备方法可以用于制备上述的三维半导体结构100。

如图5所示，该三维半导体结构的制备方法包括：

S1：提供衬底。衬底110的材料可以是单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅等，或者本领域技术人员已知的其他材料。

S2：在衬底上形成层叠设置的多个预设层。其中，如图9所示，预设层180包括依次层叠设置的第一氧化物层181、氮化物层182、第二氧化物层183、第一多晶硅层184、第三氧化物层185、硬掩膜层186、第四氧化物层187和第二多晶硅层188，第一氧化物层181位于预设层180靠近衬底110的一侧。这样，便于后续工艺在预设层180上形成堆叠结构120。

需要说明的是，第一氧化物层181、第二氧化物层183、第三氧化物层185和第四氧化物层187的材质可以相同，第一氧化物层181的材质可以包括氧化硅。氮化物层182的材质可以包括氮化硅。第一多晶硅层184和第二多晶硅层188的材质可以包括多晶硅。硬掩膜层186的材质可以包括旋涂碳(Spin On Carbon，简称SOC)。

S3：在衬底上形成堆叠结构。堆叠结构120包括沿第一方向a堆叠的多个浮体单元阵列121，并在第一方向a上，多个浮体单元阵列121之间相互连接且电性隔离。

可以理解的是，浮体单元阵列121包括多个浮体晶体管122。通过设置浮体单元阵列121，并且使浮体单元阵列121沿第一方向a堆叠形成堆叠结构120。这样，一方面去除了电容结构，能够使浮体单元阵列121实现更小的特征尺寸；另一方面优化了浮体单元阵列121的排布，提高了单位体积内的浮体晶体管122数量，从而提高了三维半导体结构100的存储密度。

S4：在衬底上形成位线和输出线。位线130贯穿堆叠结构120，并与浮体单元阵列121中的漏极区1221电性连接，输出线140贯穿堆叠结构120，并与浮体单元阵列121中的源极区1222电性连接。

S5：在衬底上形成字线。字线150与浮体单元阵列121中的栅极1223电性连接。

需要说明的是，在图9-图25中，图中的X部分表示三维半导体结构100在第三方向c上的截面示意图，图中的Y部分表示三维半导体结构100在第二方向b上的截面示意图。在图26-图30中，图中表示的是三维半导体结构100在第三方向c上的截面示意图。

在一种可能的实现方式中，如图6所示，在衬底上形成堆叠结构的步骤中，具体包括：

S31：在预设层中形成第一沟道。其中，第一沟道191沿第一方向a延伸，且贯穿预设层180。具体的，首先在预设层180的表面形成第一掩膜层197，暴露预设层180的部分表面；然后去除暴露的预设层180，形成第一沟道191；在第一沟道191形成后，去除第一掩膜层197。第一掩膜层197可以为光刻胶。第一沟道191形成后的结构如图10所示，第一掩膜层197去除后的结构如图11所示。

S32：在第一沟道内依次形成初始有源层和基体层。其中，初始有源层192围设在基体层193的侧外周，初始有源层192的材质可以包括单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅中的任一种，并且初始有源层192中可以掺杂有磷或硼，基体层193的材质可以包括氧化硅。

具体的，在第一沟道191内形成初始有源层192后，回蚀部分初始有源层192，使初始有源层192覆盖第一沟道191的侧壁和底壁，然后在初始有源层192的表面形成基体层193，使基体层193填充第一沟道191内的剩余空间。此外，也可以采用沉积方式如化学气相沉积、原子沉积等方式直接形成覆盖第一沟道191的侧壁和底壁的初始有源层192。初始有源层192和基体层193形成后的结构如图12所示。

S33：去除预设层中的氮化物层，并形成第一狭缝。在去除氮化物层182时，可以采用干式蚀刻法或湿式蚀刻法。第一狭缝194形成后的结构如图15所示。

在一种可能的实现方式中，在第一沟道内依次形成初始有源层和基体层的步骤后，在去除预设层中的氮化物层，并形成第一狭缝的步骤前，还可以包括：

在预设层的表面形成保护层。保护层198的材质可以包括氧化硅，保护层198可以避免其他器件对堆叠结构120形成干扰。保护层198形成后的结构如图13所示。

在预设层中形成第二沟道。具体的，在预设层180的表面形成第二掩膜层199，暴露预设层180的部分表面；然后去除暴露的预设层180，形成第二沟道200。其中，第二沟道200沿第一方向a延伸，且位于沿第三方向c间隔排布的相邻浮体晶体管122之间。第二掩膜层199可以为光刻胶。第二沟道200形成后的结构如图14所示。

S34：在第一狭缝中形成浮体。浮体1224围设在初始有源层192的外围，初始有源层192包括源极区1222和漏极区1221，源极区1222和漏极区1221分别位于浮体1224沿第一方向a的相对两侧。其中，浮体1224通过外延生长形成，浮体1224的材质可以包括单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅中的任一种。浮体1224的形状可以是圆柱体、棱柱体、长方体或其他形状，本申请实施例对浮体1224的形状不作限定，用户可以根据实际进行选择。浮体1224形成后的结构如图16所示。

S35：在浮体的侧外周形成栅极。

需要说明的是，这种制备方法，一方面降低了堆叠结构120中浮体晶体管122的制备难度，另一方面可以使浮体晶体管122成为垂直晶体管，从而实现特征尺寸更小。

在一种可能的实现方式中，在浮体的侧外周形成栅极的步骤中包括：

在浮体的外围形成栅氧层。其中，栅氧层1223a的材质可以包括氧化硅。栅氧层1223a形成后的结构如图17所示。

在栅氧层的外围形成栅极金属层1223b和子字线151，栅极金属层1223b和子字线151电性连接。子字线151形成后的结构如图18所示。在子字线151形成后，需要将第二沟道200内的金属和保护层198表面的金属回蚀，第二沟道200回蚀后的结构如图19所示。

需要说明的是，由于栅极金属层1223b和子字线151的材质相同，因此，可以在同一个工艺步骤中形成栅极金属层1223b和子字线151，减少字线150的制备工序，降低堆叠结构120的制备难度。

在一种可能的实现方式中，如图7所示，在衬底上形成位线和输出线的步骤中，包括：

S41：去除预设层中的第一多晶硅层和第二多晶硅层，并形成第二狭缝。在去除第一多晶硅层184和第二多晶硅层188时，可以采用干式蚀刻法或湿式蚀刻法。第二狭缝195形成后的结构如图20所示。

S42：在第二狭缝中形成第一导电层，第一导电层和初始有源层电性连接。其中，与漏极区1221电性连接的第一导电层196形成位线130，与源极区1222电性连接的第一导电层196形成输出线140。

需要说明的是，在同一个工艺步骤中形成位线130和输出线140，可以减少位线130和输出线140的制备工序，降低堆叠结构120的制备难度。第一导电层196的材质可以包括W、TiN、TaN、Al、Ru或Cu等电阻较小的材料，第一导电层196形成后的结构如图21所示。在第一导电层196形成后，需要将第二沟道200内以及保护层198表面的第一导电层196回蚀，第一导电层196回蚀后的结构如图22所示。

在一种可能的实现方式中，在衬底上形成字线的步骤前，以及在衬底上形成位线和输出线的步骤后，包括：

去除预设层中的硬掩膜层，并形成第三狭缝。在去除硬掩膜层186时，可以采用干式蚀刻法或湿式蚀刻法。第三狭缝204形成后的结构如图23所示。

去除第三狭缝中的部分初始有源层。这样，可以使第一方向a上的相邻浮体晶体管122电性隔离。部分初始有源层192去除后的结构如图24所示。

在第二沟道中形成第五氧化物层。这样，第五氧化物层205可以形成隔离层170的一部分，使第三方向c上的相邻浮体晶体管电性隔离。第五氧化物层205的材质可以包括氧化硅，第五氧化物层205形成后的结构如图25所示。

在一种可能的实现方式中，如图8所示，在衬底上形成字线的步骤中，包括：

S51：在预设层上形成第三沟道。其中，第三沟道201沿第一方向a延伸，且沿第二方向b间隔排布，相邻第三沟道201的长度不等。第三沟道201形成后的结构如图26所示。

S52：在第三沟道中形成第二导电层。第二导电层202和子字线151电性连接，第二导电层202形成字线150的字线接触结构153。第二导电层202的材质可以包括W、TiN、TaN、Al、Ru或Cu等电阻较小的材料，第二导电层202形成后的结构如图29所示。

可以理解的是，在字线接触结构153形成后，还可以在保护层198的部分表面形成母字线152，母字线152与字线接触结构153电性连接，母字线152形成后的结构如图30所示。此外，剩余的预设层180可以形成隔离层170和多个支撑层160，多个支撑层160和多个浮体单元阵列121沿第一方向a交替地堆叠在衬底110上；隔离层170填充堆叠结构120中相邻浮体晶体管122之间的剩余间隙。

在一种可能的实现方式中，在预设层上形成第三沟道的步骤后，以及在第三沟道中形成第二导电层的步骤前，包括：

在第三沟道中形成衬垫层。衬垫层203的材质可以包括氧化硅，衬垫层203可以起绝缘作用，避免第二导电层202与位线130或输出线140电性接触。衬垫层203形成后的结构如图27所示。

去除第三沟道中位于子字线151表面的衬垫层203，以使部分子字线151暴露。这样，第二导电层202形成后可以与子字线151电性接触。部分衬垫层203回蚀后的结构如图28所示。

需要说明的是，文中使用的术语“层”可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或者顶表面和底表面处的任何成对的横向平面之间。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成触点、互连线和/或过孔)以及一个或多个电介质层。

描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。在本申请的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种三维半导体结构，其特征在于，包括：

衬底；

堆叠结构，所述堆叠结构位于所述衬底上，所述堆叠结构包括沿第一方向堆叠的多个浮体单元阵列，并在所述第一方向上，多个所述浮体单元阵列之间相互连接且电性隔离；

位线，所述位线贯穿所述堆叠结构，并与所述浮体单元阵列电性连接；

输出线，所述输出线贯穿所述堆叠结构，并与所述浮体单元阵列电性连接；

字线，所述字线与所述浮体单元阵列电性连接。

2.根据权利要求1所述的三维半导体结构，其特征在于，所述浮体单元阵列包括：

呈阵列排布的多个浮体晶体管，其中，多个所述浮体晶体管分别沿第二方向间隔排布，且沿第三方向间隔排布；

所述第二方向和所述第三方向相互交叉，且均与所述第一方向垂直。

3.根据权利要求2所述的三维半导体结构，其特征在于，所述浮体晶体管包括：

漏极区，所述漏极区与所述位线电性连接；

源极区，所述源极区与所述输出线电性连接；

浮体，所述浮体位于所述源极区与所述漏极区之间；及

栅极，所述栅极与所述浮体电性连接，且与所述字线电性连接。

4.根据权利要求1-3中任一项所述的三维半导体结构，其特征在于，所述堆叠结构还包括：

多个支撑层，多个所述支撑层和多个所述浮体单元阵列沿所述第一方向交替地堆叠在所述衬底上；

隔离层，所述隔离层填充所述堆叠结构中的剩余间隙。

5.根据权利要求3所述的三维半导体结构，其特征在于，所述位线包括呈阵列排布的多个子位线，多个所述子位线沿所述第一方向堆叠，相邻所述子位线之间电性隔离，所述子位线与所述浮体晶体管的所述漏极区电性连接；

所述位线还包括多个位线连接结构，每个所述位线连接结构与部分所述子位线电性连接。

6.根据权利要求3所述的三维半导体结构，其特征在于，所述字线包括阵列排布的多个子字线，多个所述子字线沿所述第一方向堆叠，相邻所述子字线之间电性隔离，所述子字线与所述浮体晶体管的所述栅极电性连接。

7.根据权利要求6所述的三维半导体结构，其特征在于，所述字线包括阵列排布的多个母字线，各所述母字线分别与不同部分所述子字线电性连接；所述母字线和所述子字线延伸方向不同。

8.根据权利要求7所述的三维半导体结构，其特征在于，所述字线还包括阵列排布的多个字线接触结构，所述字线接触结构电性连接所述母字线与所述子字线；所述子字线具有相对设置的第一表面和第二表面；

在沿所述第一方向上，沿所述第一方向堆叠的多个所述子字线的长度逐渐增大，所述字线接触结构与所述第一表面连接；

或，在沿所述第一方向上，沿所述第一方向堆叠的多个所述子字线的长度逐渐减小，所述字线接触结构与所述第二表面连接。

9.根据权利要求3所述的三维半导体结构，其特征在于，所述输出线包括呈阵列排布的多个子输出线，多个所述子输出线沿所述第一方向堆叠，相邻所述子输出线之间电性隔离，所述子输出线与所述浮体晶体管的所述源极区电性连接；

所述输出线还包括多个输出线连接结构，每个所述输出线连接结构与部分所述子输出线电性连接。

10.一种三维半导体结构的制备方法，其特征在于，包括：

提供衬底；

在所述衬底上形成堆叠结构；所述堆叠结构包括沿第一方向堆叠的多个浮体单元阵列，并在所述第一方向上，多个所述浮体单元阵列之间相互连接且电性隔离；

在所述衬底上形成位线和输出线；所述位线贯穿所述堆叠结构，并与所述浮体单元阵列电性连接，所述输出线贯穿所述堆叠结构，并与所述浮体单元阵列电性连接；

在所述衬底上形成字线；所述字线与所述浮体单元阵列电性连接。

11.根据权利要求10所述的三维半导体结构的制备方法，其特征在于，所述在所述衬底上形成堆叠结构的步骤前，以及所述提供衬底的步骤后，包括：

在所述衬底上形成层叠设置的多个预设层；

其中，所述预设层包括依次层叠设置的第一氧化物层、氮化物层、第二氧化物层、第一多晶硅层、第三氧化物层、硬掩膜层、第四氧化物层和第二多晶硅层，所述第一氧化物层位于所述预设层靠近所述衬底的一侧。

12.根据权利要求11所述的三维半导体结构的制备方法，其特征在于，所述在所述衬底上形成堆叠结构的步骤中，包括：

在所述预设层中形成第一沟道；所述第一沟道沿所述第一方向延伸，且贯穿所述预设层；

在所述第一沟道内依次形成初始有源层和基体层；其中，初始有源层围设在所述基体层的侧外周；

去除所述预设层中的所述氮化物层，并形成第一狭缝；

在所述第一狭缝中形成浮体；所述浮体围设在所述初始有源层的外围，所述初始有源层包括源极区和漏极区，所述源极区和所述漏极区分别位于所述浮体沿所述第一方向的相对两侧；

在所述浮体的侧外周形成栅极。

13.根据权利要求12所述的三维半导体结构的制备方法，其特征在于，所述在所述浮体的侧外周形成栅极的步骤中包括：

在所述浮体的外围形成栅氧层；

在所述栅氧层的外围形成栅极金属层和子字线，所述栅极金属层和所述子字线电性连接。

14.根据权利要求12或13所述的三维半导体结构的制备方法，其特征在于，所述在所述衬底上形成位线和输出线的步骤中，包括：

去除所述预设层中的所述第一多晶硅层和所述第二多晶硅层，并形成第二狭缝；

在所述第二狭缝中形成第一导电层，所述第一导电层和所述初始有源层电性连接；其中，与所述漏极区电性连接的所述第一导电层形成所述位线，与所述源极区电性连接的所述第一导电层形成所述输出线。

15.根据权利要求13所述的三维半导体结构的制备方法，其特征在于，所述在所述衬底上形成字线的步骤中，包括：

在所述预设层上形成第三沟道；其中，所述第三沟道沿所述第一方向延伸；

在所述第三沟道中形成第二导电层；所述第二导电层和所述子字线电性连接，所述第二导电层形成所述字线的字线接触结构；其中，剩余的所述预设层形成隔离层和多个支撑层，多个所述支撑层和多个所述浮体单元阵列沿所述第一方向交替地堆叠在所述衬底上；所述隔离层填充所述堆叠结构中的剩余间隙。