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CN117544320A - 基于施密特反相器的物理不可克隆函数电路及其控制方法 - Google Patents

基于施密特反相器的物理不可克隆函数电路及其控制方法 Download PDF

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CN117544320A
CN117544320A CN202311656362.1A CN202311656362A CN117544320A CN 117544320 A CN117544320 A CN 117544320A CN 202311656362 A CN202311656362 A CN 202311656362A CN 117544320 A CN117544320 A CN 117544320A
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CN
China
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steady
mos transistor
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output
inverter
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Application number
CN202311656362.1A
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English (en)
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陈佛通
赵晓锦
游�燕
黄子臻
郝嘉诚
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Shenzhen University
Original Assignee
Shenzhen University
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Publication date
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]

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Abstract

本发明公开了一种基于施密特反相器的物理不可克隆函数电路及其控制方法，该物理不可克隆函数电路包括移位寄存器、单元阵列及多路选择器；所述单元阵列由多个稳态转化单元；所述稳态转化单元的首尾依次相连，每一所述稳态转化单元的输出端均与所述多路选择器中对应的一个输入端相连接；每一所述稳态转化单元的控制输入端均与所述移位寄存器中对应的一个控制输出端相连接。上述的物理不可克隆函数电路，采用施密特反相器构建交叉耦合结构，并采用稳态转化单元作为物理不可克隆函数电路中的单元结构，该稳态转化单元在求值阶段采用四级反相器级联结构，而当输出稳定后又可复用为具有高稳态可靠性的交叉耦合结构，具有低功耗高可靠性的应用效果。

Description

基于施密特反相器的物理不可克隆函数电路及其控制方法
技术领域
本发明涉及集成电路硬件安全的技术领域，尤其涉及一种基于施密特反相器的物理不可克隆函数电路及其控制方法。
背景技术
当前，物联网硬件连接数量庞大，导致大量敏感数据交互。这些数据包含用户个人信息和企业机密，若被不法分子利用，将对用户和社会造成威胁。物联网硬件信息安全规范尚未完全成熟，违法利用和攻击案例屡见不鲜。
制造商通过改善物联网信息安全解决方案来应对这些挑战，主要从软件层入手，采用传统密码学、加密标准和算法。然而，软件层面的解决方案难以满足物联网硬件设备的需求，特别是在安全性、低成本和高能效比方面存在矛盾。因此，研究方向逐渐转向物理层，通过增强硬件的安全性来降低性能开销。
PUF(物理不可克隆函数，Physical Unclonable Function)结构作为一种物理层安全解决方案，利用半导体制造工艺中的随机工艺失配，提取随机且唯一的硬件特征。PUF具有不可克隆特性、防物理篡改的能力、无需存储介质和低制造成本等优势。与生物特征不同，PUF在芯片制造完成后即产生，无需额外存储介质，从而避免了密钥泄露的危险，降低了制造成本。因此，PUF方案在资源有限的环境中具有研究价值和发展潜力。
纵观现有技术中涉及的多种PUF，基于SRAM(静态随机存取存储器，StaticRandom-Access Memory)的PUF电路，由于其能与传统的SRAM单元完全兼容而得到广泛应用，然而在低功耗的应用场景中，由于标准CMOS(互补型金属氧化物半导体，ComplementaryMetal-Oxide-Semiconductor)工艺下的反相器噪声容限会随着供电电压的下降而减小，因此基于两个反相器交叉耦合结构的传统的SRAM PUF模块的可靠性也会随着供电电压下降而恶化。
现有技术方法中公开了一种BER(误码率，Bit Error Rate)为3.3％的SRAM PUF电路，其通过在每个cell(单元)中额外增加了一个大面积的14fF的米勒电容，用来消除两个反相器耦合的点间的噪声，但因该增加的大面积电容产生了额外的面积开销，进而造成了成本的增加。在2008年发表的一篇JSSC期刊中首次提及了标准CMOS SRAM PUF存在密钥可复现性的问题，文中指出SRAM PUF采用的交叉耦合结构在求值阶段形成双稳态，而这种求值状态较易受环境因素的影响。由于热噪声或者电磁扰动，会有一定概率使本应先触发翻转的反相器的输入信号产生波动从而导致触发的延后；而后触发的反相器却发生了先触发的动作，最终耦合点的电平就与理想的情况相反，造成了误码，因误码率较高导致现有技术方法中的PUF电路的可靠性受到影响。因此，现有技术方法中的PUF电路存在应用过程中输出的随机序列可靠性不足的问题。
发明内容
本发明实施例提供了一种基于施密特反相器的物理不可克隆函数电路及其控制方法，旨在解决现有技术中的PUF电路所存在的应用过程中输出的随机序列可靠性不足的问题。
第一方面，本发明实施例公开了一种基于施密特反相器的物理不可克隆函数电路，包括移位寄存器、单元阵列及多路选择器；
所述单元阵列由多个稳态转化单元；所述稳态转化单元的首尾依次相连，每一所述稳态转化单元的输出端均与所述多路选择器中对应的一个输入端相连接；
每一所述稳态转化单元的控制输入端均与所述移位寄存器中对应的一个控制输出端相连接；
所述稳态转化单元包括两个施密特触发型反相器、第一选通MOS管、第二选通MOS管及第三选通MOS管；所述第一选通MOS管的栅极、所述第二选通MOS管的栅极及所述第三选通MOS管的栅极分别作为所述稳态转化单元的三个控制输入端；
所述第一选通MOS管的第一连接端作为所述稳态转化单元的输入端，所述第一选通MOS管的第二连接端同时与一个所述施密特触发型反相器的输入端、所述第二选通MOS管的第一连接端及所述第三选通MOS管的第一连接端相连接；
所述稳态转化单元中的一个所述施密特触发型反相器的输出端连接另一个所述施密特触发型反相器的输入端，且连接点与所述第二选通MOS管的第二连接端相连接；所述第三选通MOS管的第二连接端与另一个所述施密特触发型反相器的输出端相连接，且连接点作为所述稳态转化单元的输出端。
第二方面，本发明实施例还公开了一种基于施密特反相器的物理不可克隆函数电路的控制方法，该控制方法应用于上述第一方面所述的基于施密特反相器的物理不可克隆函数电路，所述控制方法包括：
通过所述移位寄存器输出复位控制信号至各所述稳态转化单元，以使各所述稳态转化单元调整至复位状态；此时相邻所述稳态转化单元之间断开连接；
所述移位寄存器输出选通控制信号至所述单元阵列，以使所述单元阵列中最下游的两个稳态转化单元组合形成一个四级反相器级联单元结构；
通过所述多路选择器接收所述四级反相器级联单元结构中下游稳态转化单元的输出端所输出的1bit随机输出响应信号；
经过三个时钟周期后，所述移位寄存器输出状态跳转信号至所述单元阵列，以使所述单元阵列进行状态跳转，此时所述单元阵列中位于所述四级反相器级联单元结构下游的一个稳态转化单元与上游的一个稳态转化单元组成新的四级反相器级联单元结构；
返回执行所述通过所述多路选择器接收所述四级反相器级联单元结构中下游稳态转化单元的输出端所输出的1bit随机输出响应信号的步骤，直至所述单元阵列中最上游的一个所述稳态转化单元参与组成四级反相器级联单元结构并对应输出1bit随机输出响应信号；
获取各所述稳态转化单元分别输出的1bit随机输出响应信号进行组合以得到随机响应序列。
本申请实施例公开了一种基于施密特反相器的物理不可克隆函数电路及其控制方法，该物理不可克隆函数电路包括移位寄存器、单元阵列及多路选择器；所述单元阵列由多个稳态转化单元；所述稳态转化单元的首尾依次相连，每一所述稳态转化单元的输出端均与所述多路选择器中对应的一个输入端相连接；每一所述稳态转化单元的控制输入端均与所述移位寄存器中对应的一个控制输出端相连接。上述的物理不可克隆函数电路，采用施密特反相器作为SRAM中相互交叉耦合的反相器，通过稳态转化单元作为PUF单元结构，该稳态转化单元在求值阶段采用四级反相器级联结构，而当输出稳定后又可复用为具有高稳态可靠性的交叉耦合结构，具有低功耗高可靠性的应用效果。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的基于施密特反相器的物理不可克隆函数电路的电路图；
图2为本发明实施例提供的四级稳态转化单元的电路结构图；
图3为本发明实施例提供的单级稳态转化单元的电路结构图；
图4为本发明实施例提供的稳态转化单元中施密特触发型反相器的电路结构图；
图5为本发明实施例提供的单元阵列中的稳态转化单元进行状态跳转的应用效果图；
图6为本发明实施例提供的基于施密特反相器的物理不可克隆函数电路的应用效果图；
图7为本发明实施例提供的基于施密特反相器的物理不可克隆函数电路的另一应用效果图；
图8为本发明实施例提供的基于施密特反相器的物理不可克隆函数电路的又一应用效果图；
图9为本发明实施例提供的基于施密特反相器的物理不可克隆函数电路的再一应用效果图；
图10为本发明实施例提供的基于施密特反相器的物理不可克隆函数电路的后一应用效果图；
图11为本发明实施例提供的基于施密特反相器的物理不可克隆函数电路的其后又一应用效果图；
图12为本发明实施例提供的基于施密特反相器的物理不可克隆函数电路的控制方法的方法流程图。
附图标记：SR、移位寄存器；OM、多路选择器；P、稳态转化单元；S、施密特触发型反相器；J、计数器；X1、第一选通MOS管；X2、第二选通MOS管；X3、第三选通MOS管；MP1、第一MOS管；MP2、第二MOS管；MP3、第三MOS管；MN2、第四MOS管；MN1、第五MOS管；MN3、第六MOS管。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
本发明实施例公开了一种基于施密特反相器的物理不可克隆函数电路，如图1所示，该物理不可克隆函数电路包括移位寄存器SR、单元阵列及多路选择器OM；所述单元阵列由多个稳态转化单元P；所述稳态转化单元P的首尾依次相连，每一所述稳态转化单元P的输出端均与所述多路选择器OM中对应的一个输入端相连接；每一所述稳态转化单元P的控制输入端均与所述移位寄存器SR中对应的一个控制输出端相连接；其中稳态转化单元P的具体结构如图3所示，所述稳态转化单元P包括两个施密特触发型反相器S、第一选通MOS管X1、第二选通MOS管X2及第三选通MOS管X3；所述第一选通MOS管X1的栅极、所述第二选通MOS管X2的栅极及所述第三选通MOS管X3的栅极分别作为所述稳态转化单元P的三个控制输入端；所述第一选通MOS管X1的第一连接端作为所述稳态转化单元P的输入端，所述第一选通MOS管X1的第二连接端同时与一个所述施密特触发型反相器S的输入端、所述第二选通MOS管X2的第一连接端及所述第三选通MOS管X3的第一连接端相连接；所述稳态转化单元P中的一个所述施密特触发型反相器S的输出端连接另一个所述施密特触发型反相器S的输入端，且连接点与所述第二选通MOS管X2的第二连接端相连接；所述第三选通MOS管X3的第二连接端与另一个所述施密特触发型反相器S的输出端相连接，且连接点作为所述稳态转化单元P的输出端。
具体的，本申请实施例中设置单元阵列由256个稳态转化单元P组成，稳态转化单元P的编号依次为[0]至[255]。每一级稳态转化单元P与交叉耦合结构相比仅额外增加三个选通NMOS管，则每一级稳态转化单元P即作为一个PUF单元。将256个稳态转化单元P级联起来并取级联点为输出，通过配置前后单元的选通信号，分时复用同一单元产生1bit随机输出；该PUF单元工作模式为求值阶段和稳态读取阶段交错进行。
每一稳态转化单元P中包含的三个选通NMOS管的栅极分别作为一个控制输入端，三个选通NMOS管对应的三个控制输入端组合为稳态转化单元P的控制输入端。则其中第一选通MOS管X1的控制输入端输入sel[2]作为控制信号，第二选通MOS管X2的控制输入端输入sel[1]作为控制信号，第三选通MOS管X3的控制输入端输入sel[0]作为控制信号，也即sel[0]。
其中，单元阵列中相邻的四个稳态转化单元组合成形成一条级联链，所形成的一条级联链如图2所示。下面以一条级联链为例，详细论述该PUF电路的工作原理：在电路开始工作前需对其进行复位或初始化操作，如图5中的Initial状态(复位状态)，即对每一级的选通信号sel均置0(信号数值如表1所示)，此时四级稳态转化单元相互断开，各自形成一条开环的反相器链。当配置选通信号使电路处于Stage1状态(第一阶梯状态)时，B级稳态转化单元和A级稳态转化单元组成一个四级反相器级联结构的PUF单元，且此时的PUF单元处于求值阶段，产生1bit随机输出响应。经过三个时钟周期(每一个时钟周期即对应由移位寄存器输入至单元阵列的1bit信号的输入时长，由于一个稳态转化单元对应包含三个控制输入端，因此需要输入3bit信号才能完成对一个稳态转化单元的状态转换控制，也即对一个稳态转化单元进行状态转换控制需要经过三个时钟周期)后，该PUF单元已经求值完成，此时改变选通信号的配置，使电路进入Stage2状态(第二阶梯状态)。该状态下，A级稳态转化单元转换成交叉耦合结构，将上次求值产生的随机输出响应进行锁存；而B级稳态转化单元从熵源作用变成了将中间电平放大至数字逻辑电平作用，与C级稳态转化单元组成新的四级反相器级联结构，产生新的1bit随机输出响应。再经过三个时钟周期后，重新修改选通信号的配置，使电路进入Stage3状态(第三阶梯状态)。该状态下A、B级稳态转化单元均转换成交叉耦合结构，将随机输出响应进行锁存用于后续读出。C级则与D级继续构成新的四级反相器级联结构产生新的随机输出响应。同理，后面级联稳态转化单元都按照这种选通信号模式进行配置，串行产生1bit随机输出响应，直至遍历完256个稳态转化单元。
Initial态、Stage1态、Stage2态及Stage3态具体的信号数值如表1所示。
表1
与四级稳态转化单元级联组成级联链的方式一样，PUF单元阵列设计也采用256级稳态转化单元级联的连接方式，每级的输入为3bit选通信号输入和1bit的上一级输出，输出为1bit的随机响应并将该输出接入256线选1线的多路选择器输入。选通信号移位寄存器则负责把每次状态转化的选通信号进行更新并输出到PUF单元阵列，因此引入了时钟信号以更有序地控制状态间的转化。如图5及表1所示，由于PUF单元阵列需要Initial状态，所以可以设置移位寄存器的复位输出为{256{1’b0}}。而从Initial转换到Stage1态需要给低6bit的信号赋值，因此还需定义置位信号给256个稳态转化单元的选通信号置位成{{250{1’b0}},{6’b010100}}。此后，每1拍输入1bit信号作为激励输入；值得注意的是，状态跳转需要{3’b001}输入完成，因此输出响应则每3拍输出1bit，故选通信号移位寄存器还需定义输出使能信号并设定为“1”时输出使能，也即仅当经过3个时钟周期后选通信号才会进行更新。同理，由于选通信号需要3拍才能改变一次状态，因此256线选1线输出多路选择器也应进行同步输出，因此该多路选择器的输入信号也应设置为每3拍才改变一次。由于PUF单元的输出是按级联顺序输出，因此多路选择器的输入信号采用8bit加计数的计数器提供，计数器的时钟是选通信号配置移位寄存器时钟信号的三分频，也即系统时钟的三分频。当PUF单元完成一次遍历，计数器也完成了一次完整的从0到255的计数过程，因此能将256个PUF单元的随机输出响应都读取出来。
上述时序约束经整合于图6中，图中各信号依次为：clk是系统时钟输入信号，rstn是系统异步复位信号，set是选通信号配置移位寄存器的同步置位信号，SR_In是选通信号配置移位寄存器的数据输入信号，output_EN是选通信号配置移位寄存器的输出使能信号，sel是选通信号配置移位寄存器的数据输出信号，clk_div3是系统时钟输入信号clk的三分频信号，mux_sel是未与output_EN信号同步的多路选择器的输入信号，其由clk_div3驱动的8bit加计数器提供。mux_sel_flag是与output_EN同步后的采样信号，用于对mux_sel信号进行采样。mux_sel_out是mux_sel_flag信号对mux_sel信号进行采样后的输出信号。由于每3拍更新一次状态，即3bit变化实施一次状态转换，因此为了方便展示数据，图中多位宽的输出信号均以二进制转换成八进制的表示方式。
图6中sel的最左侧方框表示当复位信号下降沿有效，此时选通信号被配置成{256’o0}，也即sel的最左侧方框所示。此时即使时钟上升沿到来，sel信号也不会发生改变，因此稳态转化结构的状态处于Initial态。图中最左侧虚线表示当复位信号无效，且时钟上升沿到来，采样到置位信号有效，因此对选通信号输出寄存器置位为{256’o24}，但此时output_EN仍为低，所以即使输出寄存器已经锁存了置位的数据但并未输出，也即sel信号仍然保持{256’o0}。当如图6中最左侧箭头所示output_EN转化为高时，输出寄存器将锁存的数据输出使sel信号转换成{256’o24}，PUF单元阵列接受到sel信号从Initial态转换成Stage1态。此后如sel左数第二个方框和左数第三个方框所示，每一拍对SR_In采样1bit数据并其进行锁存，同时将输出移位寄存器的信号左移1bit，把采样到的1bit数据位拼接到移位寄存器的最低位。由于output_EN未使能，因此sel信号也未发生改变。当经过三拍的采样后，输出寄存器的数据相当于三拍前的数据左移3bit并在低位拼接上{3’o1}，如图中左数第二个箭头和左数第三个箭头所示Output_EN信号使能，此时输出寄存器将采样到的数据传递给sel信号并进行输出；而PUF单元阵列接收到sel信号的变化也发生了状态的转换，依次从Stage1转换到Stage2在转换到Stage3。此外，在PUF单元阵列发生状态转换时，256线选1线输出多路选择器的输入信号也在同步变化，除了Initial态外(图中蓝框)，多路选择器依次对Stage1(sel左数第二个方框)、Stage2(sel左数第三个方框)和Stage3(sel左数第四个方框)等进行采样。如mux_sel_out中最左侧方框所示，当PUF单元阵列从Initial态转换到Stage1后，mux_sel_flag信号对mux_sel信号进行采样使mux_sel_out信号输出为{256’o0}，此时多路选择器则选通了[0]位置的PUF单元输出，也即读取了第一级的稳态转化结构的输出。同理，如mux_sel_out中左数第二个方框所示，PUF单元阵列从Stage1态转换到Stage2后，mux_sel_flag信号对mux_sel信号进行采样使mux_sel_out信号输出为{256’o1}，此时多路选择器则选通了[1]位置的PUF单元输出，也即读取了第二级的稳态转化结构的输出。此后依次读取各PUF单元的输出，最后完成全部256个单元(256个稳态转化单元)输出的遍历。
在更具体的实施例中，所述第一选通MOS管X1、所述第二选通MOS管X2及所述第三选通MOS管X3均为NMOS管。具体的，为进一步提高通过选通信号进行连通控制的效果，可设置三个选通MOS管均为NMOS管，以通过NMOS管接收选通信号从而高效地实现连通控制。
在更具体的实施例中，如图4所示，所述施密特触发型反相器S包括第一MOS管MP1、第二MOS管MP2、第三MOS管MP3、第四MOS管MN2、第五MOS管MN1及第六MOS管MN3；所述第一MOS管MP1的栅极、第二MOS管MP2的栅极、第四MOS管MN2的栅极及第五MOS管MN1的栅极同时相连接，且连接点作为所述施密特触发型反相器S的输入端；所述第一MOS管MP1的源极及所述第六MOS管MN3的漏极均连接电源电压；所述第一MOS管MP1的漏极与所述第二MOS管MP2的源极及所述第三MOS管MP3的源极相连接；所述第二MOS管MP2的漏极与所述第五MOS管MN1的漏极、所述第三MOS管MP3的栅极、所述第六MOS管MN3的栅极相连接，且连接点作为所述施密特触发型反相器S的输出端；所述第五MOS管MN1的源极与所述第四MOS管MN2的漏极及所述第六MOS管MN3的源极相连接；所述第四MOS管MN2的源极及所述第三MOS管MP3的漏极均接地。具体的，所述第一MOS管MP1、所述第二MOS管MP2及所述第三MOS管MP3均为P型MOS管；其中，所述第四MOS管MN2、所述第五MOS管MN1及所述第六MOS管MN3均为N型MOS管。
如图4中所示的施密特触发型反相器S由六个MOS管组成，其中VDD为电源电压，GND为接地端，VIN为施密特触发型反相器S的输入端，VOUT为施密特触发型反相器S的输出端，施密特触发器型反相器S由于无需额外偏置电路产生偏置电压或者直接外接片外偏置电压也可以实现扼流的效果，相比于外接偏置型的扼流反相器而言抗干扰能力较强。
在更具体的实施例中，所述多路选择器OM的输入端与计数器J的计数端相连接。
更具体的实施例中，可将多路选择器OM的输入端与计数器J的计数端相连接，则每通过一个时钟信号，计数器J即可得到计数值，通过计数值发送输出选择信号至多路选择器OM，以使多路选择器OM读取输出的1bit数据。例如，首次通电可发送与“0”对应的输出选择信号，以使多路选择器OM与[0]位置的一个稳态转化单元的输出端相连接；经过一个时钟信号后，计数器的计数值+1，此时计数值为“1”，则发送与“1”对应的输出选择信号，以使多路选择器OM与[1]位置的一个稳态转化单元的输出端相连接。
本申请实施例还提供了一种基于施密特反相器的物理不可克隆函数电路的控制方法，该控制方法应用于如上述实施例中所述的基于施密特反相器的物理不可克隆函数电路，如图12所示，该控制方法包括步骤S110-S160。
S110、通过所述移位寄存器输出复位控制信号至各所述稳态转化单元，以使各所述稳态转化单元调整至复位状态；此时相邻所述稳态转化单元之间断开连接。
移位寄存器输出复位控制信号至稳态转化单元，即对每一级的选通信号sel均置0(信号数值如表1所示)，此时各稳态转化单元相互断开，各自形成一条开环的反相器链。
S120、所述移位寄存器输出选通控制信号至所述单元阵列，以使所述单元阵列中最下游的两个稳态转化单元组合形成一个四级反相器级联单元结构。
当配置选通信号使电路处于Stage1状态(第一阶梯状态)时，B级稳态转化单元和A级稳态转化单元组成一个四级反相器级联结构的PUF单元，且此时的PUF单元处于求值阶段，产生1bit随机输出响应。
S130、通过所述多路选择器接收所述四级反相器级联单元结构中下游稳态转化单元的输出端所输出的1bit随机输出响应信号。
在一具体实施例中，通过所述多路选择器接收所述四级反相器级联单元结构中下游稳态转化单元的输出端所输出的1bit随机输出响应信号之前，还包括：输入与当前的所述四级反相器级联单元结构所处位置对应的输出选择信号至所述多路选择器，以控制所述多路选择器中与当前的所述四级反相器级联单元结构中的下游稳态转化单元对应的一个输入端进行接通。
可通过多路选择器与当前的四级反相器级联单元结构中的下游稳态转化单元进行连接，从而通过多路选择器接收四级反相器级联单元结构中下游稳态转化单元的输出端所输出的1bit随机输出响应信号。
S140、经过三个时钟周期后，所述移位寄存器输出状态跳转信号至所述单元阵列，以使所述单元阵列进行状态跳转，此时所述单元阵列中位于所述四级反相器级联单元结构下游的一个稳态转化单元与上游的一个稳态转化单元组成新的四级反相器级联单元结构。
经过三个时钟周期后，该PUF单元已经求值完成，此时改变选通信号的配置，使电路进入Stage2状态(第二阶梯状态)。该状态下，A级稳态转化单元转换成交叉耦合结构，将上次求值产生的随机输出响应进行锁存；而B级稳态转化单元从熵源作用变成了将中间电平放大至数字逻辑电平作用，与C级稳态转化单元组成新的四级反相器级联结构，产生新的1bit随机输出响应。
S150、返回执行所述通过所述多路选择器接收所述四级反相器级联单元结构中下游稳态转化单元的输出端所输出的1bit随机输出响应信号的步骤，直至所述单元阵列中最上游的一个所述稳态转化单元参与组成四级反相器级联单元结构并对应输出1bit随机输出响应信号。
之后返回执行步骤S130，直至通过多路选择器分别接收到每一稳态转化单元对应输出的1bit随机输出响应信号。也即是，后面级联稳态转化单元都按照这种选通信号模式进行配置，串行产生1bit随机输出响应，直至遍历完256个稳态转化单元。
S160、获取各所述稳态转化单元分别输出的1bit随机输出响应信号进行组合以得到随机响应序列。
具体的，获取所有1bit随机输出响应信号进行组合，即可得到随机响应序列，此时随机响应序列的长度为256bit。在另一实施例中，还可以是遍历完256个稳态转化单元之后，再自由选择输入激励信号(challenge)进行读出，从而读取对应长度的随机响应序列，此时，随机响应序列的长度并不一定为256bit。
具体的，所述四级反相器级联单元结构中包含的四个施密特触发型反相器首尾依次连接，且其中最上游的一个施密特触发型反相器的输入端与其输出端相连接。
具体的，级联链中包含的四个施密特触发型反相器首尾依次连接，并且，级联链中最上游的一个施密特触发型反相器的输入端与输出端相连接。更进一步的，通过计数器对时钟信号进行计数，并根据计数结果输出对应的输出选择信号至所述多路选择器；其中，所述计数器的时钟信号为所述移位寄存器时钟信号的三分频。
本申请实施例中采用65nm的标准CMOS工艺制造得到与上述基于施密特反相器的物理不可克隆函数电路对应的芯片结构，该芯片结构中单元阵列所需要的硅上面积为1780.21μm2，每个稳态转化单元占面积为5.12μm2，经过计算本申请的归一化每bit响应所消耗面积α＝1212.12F2/bit。
图7为本申请中芯片结构在电源电压分别为0.4V和1.2V下，PUF电路的唯一性仿真结果。对该200个样品共19900个HD值的分布进行拟合，结果发现这些HD值符合正态分布且分布的均值在误差允许范围内十分接近50％，而理想PUF的唯一性应为50％。此外该分布的标准差较小，因此HD值偏离50％的程度不大，上述结果表明在误差允许的范围内，该设计的唯一性接近50％，可认为各样本间的输出相关性极低，也即保证了较高的随机性。
表2及图8分别为该PUF电路在电源电压分别为0.4V和1.2V下的NIST Pub 800-22套件测试结果和ACF自相关测试结果。NIST测试通过的条件是需要各项测试P_Value值均大于0.01。从表2数据可以发现，电源电压在0.4V和1.2V下，各项测试的P_Value值均大于0.01，因此该设计通过了NIST套件测试。而ACF测试结果展示了，在电源电压为0.4V和1.2V下，置信区间为95％时最大自相关值不超过0.04，这表明该设计对相关分析攻击有较强的抵御能力，并且输出的数据流具有较高的随机性。
表2 PUF的NIST随机性套件测试结果
本申请通过引入蒙特卡洛仿真模型和工艺角器件模型，模拟了100块芯片分别在热噪声、不同的电源电压、工作温度下电路可靠性的表现。
下图9为电源电压1.2V下，本申请技术方法中具有稳态转化结构的ST(施密特触发器，Schmitt Trigger)PUF在稳态下重复读取2000次的UB(不稳定位，Unstable Bit)和BER(误码率，Bit Error Rate)的仿真曲线；而不稳定性通常从两个维度进行量化：对于单bit的不稳定性采用累积不稳定位(Unstable Bit，UB)的数量来量化；UB是指在不同时间或不同工作环境下，至少发生过一次翻转的bit数量，这些不稳定bit的数量占序列bit总数的比例就是单bit的不稳定度。对于整个序列的不稳定度则采用误码率(Bit Error Rate，BER)的值来量化，但在确定该参数前必须先确定一个参考样本(Golden Key，GK)，再计算各被测序列与该GK的汉明距离，得到的各HD的和占序列比特总和的比例则为BER。
本申请中引入了噪声误码率(Noise Bit Error Rate，NBER)参数来确定在额定工作温度、电压下，多次读取PUF输出造成的误码率。同样的，在PUF输出响应稳定的前提下，其他环境因素保持不变，仅改变工作电压或者温度所造成的误码；本申请引入了电压误码率(Voltage Bit Error Rate，VBER)、温度误码率(Temperature Bit Error Rate，TBER)和电压温度误码率(Voltage-Temperature Bit Error Rate，VTBER)等三个参数分别确定只考虑电压、温度和同时考虑这两者影响下，PUF输出响应的误码率。可以发现，稳态转化结构的ST PUF保持了交叉耦合结构的ST PUF的优异稳态可靠性，在多次读取后仍保持着0不稳定位和误码，即UB＝0，NBER＝0。
图10展示了本申请所提出的基于施密特反相器稳态转化结构的弱PUF方案在不同电源电压和温度下的BER仿真结果。图10中传统SRAM PUF和本申请的ST-PUF在不同温度、电源电压下的可靠性测试(a)温度为常温27℃，电源电压从0.3V变化至0.5V；(b)电源电压为0.4V，温度从-40℃变化至120℃；(c)温度为常温27℃，电源电压从1.0V变化至1.4V；(d)电源电压为1.2V，温度从-40℃变化至120℃。对于该PUF而言，当其处于低能耗工作模式，即在电源电压为0.4V下，保持电源电压不变而温度从-40℃变化至120℃或者保持温度不变而电源电压从0.3V变化至0.5V时，发现当芯片处于120℃，0.4V的工作环境下具有最坏的可靠性，此时为TBER(温度误码率，Temperature Bit Error Rate)＝2.64％；当其处于额定工作模式，即在电源电压为1.2V下，保持电源电压不变而温度从-40℃变化至120℃或者保持温度不变而电源电压从1.0V变化至1.4V时，发现当芯片处于120℃，1.2V的工作环境下具有最坏的可靠性，此时为TBER＝1.53％。
对本申请技术中PUF求值阶段的可靠性的仿真测试，测试结果如图11所示，图11展示了本申请ST-PUF进行4000次求值操作造成的不稳定位和误码率。需要注意的是实际中的重新求值需求可能来源于电源的重新上电或者电路的重新复位，应当与稳态读取阶段相区分。本仿真通过配置选通信号，使PUF每次遍历完后立刻进行复位，然后与第一次遍历的结果进行对比，统计两者间的不稳定位和误码率。
本申请技术方法公开了一种基于施密特反相器稳态转化结构的低功耗高可靠PUF电路设计，其改善了双稳态结构在求值阶段易受热噪声、电磁干扰等环境因素的影响使每次求值均可能产生误码的现象。本申请所提出的稳态转化结构，使PUF单元在工作时分时选用单稳态和双稳态结构，其既保证了求值阶段的可靠性，又使用了交叉耦合结构，从而维持了高稳态可靠性。接着分别对单稳态结构的熵源和工作原理进行介绍，定量分析了单稳态结构的性能。然后结合上述的单稳态结构和交叉耦合结构设计稳态转化结构，介绍了其选通信号的配置方式、稳态间切换的时序约束和单元遍历模式。最后以该稳态转化结构组成PUF阵列，结合选通信号移位寄存器和输出多路选择器构成整个PUF电路。在最后小节中展示了该电路的版图设计，以蒙特卡洛仿真模型模拟该芯片实际流片后的具体参数，后仿结果证明了该PUF电路具有较宽的工作电压范围和高可靠的性能优势。具体地，该电路的归一化面积比例α为1212.12/bit，通道吞吐率为10Mb/s，工作温度范围为-40℃到120℃；在额定工作模式(VDD＝1.2V)下，PUF的最差原始BER为0，电压、温度变化变化下最坏的一维BER为1.53％，电路核心能耗为103.96fJ/bit；在低能耗工作模式(VDD＝0.4V)下，PUF的最差原始BER为0.03％，电压、温度变化变化下最坏的一维BER为2.64％，电路核心功耗为42.73fJ/bit；4000次求值造成的BER为2.11％。
本发明公开了一种基于施密特反相器的物理不可克隆函数电路及其控制方法，该物理不可克隆函数电路包括移位寄存器、单元阵列及多路选择器；所述单元阵列由多个稳态转化单元；所述稳态转化单元的首尾依次相连，每一所述稳态转化单元的输出端均与所述多路选择器中对应的一个输入端相连接；每一所述稳态转化单元的控制输入端均与所述移位寄存器中对应的一个控制输出端相连接。上述的物理不可克隆函数电路，采用施密特反相器作为SRAM中相互交叉耦合的反相器，通过稳态转化单元作为PUF单元结构，该稳态转化单元在求值阶段采用四级反相器级联结构，而当输出稳定后又可复用为具有高稳态可靠性的交叉耦合结构，具有低功耗高可靠性的应用效果。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种基于施密特反相器的物理不可克隆函数电路，其特征在于，包括移位寄存器、单元阵列及多路选择器；
所述单元阵列由多个稳态转化单元；所述稳态转化单元的首尾依次相连，每一所述稳态转化单元的输出端均与所述多路选择器中对应的一个输入端相连接；
每一所述稳态转化单元的控制输入端均与所述移位寄存器中对应的一个控制输出端相连接；
所述稳态转化单元包括两个施密特触发型反相器、第一选通MOS管、第二选通MOS管及第三选通MOS管；所述第一选通MOS管的栅极、所述第二选通MOS管的栅极及所述第三选通MOS管的栅极分别作为所述稳态转化单元的三个控制输入端；
所述第一选通MOS管的第一连接端作为所述稳态转化单元的输入端，所述第一选通MOS管的第二连接端同时与一个所述施密特触发型反相器的输入端、所述第二选通MOS管的第一连接端及所述第三选通MOS管的第一连接端相连接；
所述稳态转化单元中的一个所述施密特触发型反相器的输出端连接另一个所述施密特触发型反相器的输入端，且连接点与所述第二选通MOS管的第二连接端相连接；所述第三选通MOS管的第二连接端与另一个所述施密特触发型反相器的输出端相连接，且连接点作为所述稳态转化单元的输出端。
2.根据权利要求1所述的基于施密特反相器的物理不可克隆函数电路，其特征在于，所述第一选通MOS管、所述第二选通MOS管及所述第三选通MOS管均为NMOS管。
3.根据权利要求1或2所述的基于施密特反相器的物理不可克隆函数电路，其特征在于，所述施密特触发型反相器包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管及第六MOS管；
所述第一MOS管的栅极、第二MOS管的栅极、第四MOS管的栅极及第五MOS管的栅极同时相连接，且连接点作为所述施密特触发型反相器的输入端；
所述第一MOS管的源极及所述第六MOS管的漏极均连接电源电压；所述第一MOS管的漏极与所述第二MOS管的源极及所述第三MOS管的源极相连接；
所述第二MOS管的漏极与所述第五MOS管的漏极、所述第三MOS管的栅极、所述第六MOS管的栅极相连接，且连接点作为所述施密特触发型反相器的输出端；
所述第五MOS管的源极与所述第四MOS管的漏极及所述第六MOS管的源极相连接；所述第四MOS管的源极及所述第三MOS管的漏极均接地。
4.根据权利要求3所述的基于施密特反相器的物理不可克隆函数电路，其特征在于，所述第一MOS管、所述第二MOS管及所述第三MOS管均为P型MOS管。
5.根据权利要求4所述的基于施密特反相器的物理不可克隆函数电路，其特征在于，所述第四MOS管、所述第五MOS管及所述第六MOS管均为N型MOS管。
6.根据权利要求5所述的基于施密特反相器的物理不可克隆函数电路，其特征在于，所述多路选择器的输入端与计数器的计数端相连接。
7.一种基于施密特反相器的物理不可克隆函数电路的控制方法，所述控制方法应用于如权利要求1-6任一项所述的基于施密特反相器的物理不可克隆函数电路，所述控制方法包括：
通过所述移位寄存器输出复位控制信号至各所述稳态转化单元，以使各所述稳态转化单元调整至复位状态；此时相邻所述稳态转化单元之间断开连接；
所述移位寄存器输出选通控制信号至所述单元阵列，以使所述单元阵列中最下游的两个稳态转化单元组合形成一个四级反相器级联单元结构；
通过所述多路选择器接收所述四级反相器级联单元结构中下游稳态转化单元的输出端所输出的1bit随机输出响应信号；
经过三个时钟周期后，所述移位寄存器输出状态跳转信号至所述单元阵列，以使所述单元阵列进行状态跳转，此时所述单元阵列中位于所述四级反相器级联单元结构下游的一个稳态转化单元与上游的一个稳态转化单元组成新的四级反相器级联单元结构；
返回执行所述通过所述多路选择器接收所述四级反相器级联单元结构中下游稳态转化单元的输出端所输出的1bit随机输出响应信号的步骤，直至所述单元阵列中最上游的一个所述稳态转化单元参与组成四级反相器级联单元结构并对应输出1bit随机输出响应信号；
获取各所述稳态转化单元分别输出的1bit随机输出响应信号进行组合以得到随机响应序列。
8.根据权利要求7所述的基于施密特反相器的物理不可克隆函数电路的控制方法，其特征在于，所述四级反相器级联单元结构中包含的四个施密特触发型反相器首尾依次连接，且其中最上游的一个施密特触发型反相器的输入端与其输出端相连接。
9.根据权利要求7或8所述的基于施密特反相器的物理不可克隆函数电路的控制方法，其特征在于，通过所述多路选择器接收所述四级反相器级联单元结构中下游稳态转化单元的输出端所输出的1bit随机输出响应信号之前，还包括：
输入与当前的所述四级反相器级联单元结构所处位置对应的输出选择信号至所述多路选择器，以控制所述多路选择器中与当前的所述四级反相器级联单元结构中的下游稳态转化单元对应的一个输入端进行接通。
10.根据权利要求9所述的基于施密特反相器的物理不可克隆函数电路的控制方法，其特征在于，通过计数器对时钟信号进行计数，并根据计数结果输出对应的输出选择信号至所述多路选择器；其中，所述计数器的时钟信号为所述移位寄存器时钟信号的三分频。
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CN118473664A (zh) * 2024-07-10 2024-08-09 深圳大学 基于pn结自供电的光学可重构物理不可克隆函数电路

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