CN118467415B - 信号传输电路及其控制方法、电子设备 - Google Patents

Abstract

本申请关于一种信号传输电路及其控制方法、电子设备，涉及电子设备技术领域。用于解决电子设备的成本较高的问题。该信号传输电路包括第一信号输出器、第二信号输出器、第一连接线、第二连接线和执行器。第一连接线分别耦接第二信号输出器和执行器。第二连接线分别耦接第一信号输出器和第一连接线。信号传输电路处于第一状态下，第一信号输出器输出的第一信号经由第二连接线和至少部分第一连接线传输至执行器。信号传输电路处于第二状态下，第二信号输出器输出的第二信号经由第一连接线传输至执行器。

Description

信号传输电路及其控制方法、电子设备

技术领域

本公开涉及电子设备技术领域，尤其涉及一种信号传输电路及其控制方法、电子设备。

背景技术

随着电子信息技术的快速发展，为电子设备提供高性能服务的功能模组也越来越多。针对电子设备的不同使用场景，电子设备中的多个功能模组可以分别为同一硬件提供不同性能模式的信号，以驱动硬件在不同性能场景下进行工作。例如，针对同一硬件，一个功能模组可以为其提供对应高性能模式的信号，另一个功能模组可以为其提供对应低性能模式的信号。电子设备可以根据使用场景从两路信号中选择其一接入硬件，使硬件在对应的性能模式下工作。

然而，上述设计架构会导致电子设备的组件较多、成本较高。

发明内容

本申请实施例提供一种信号传输电路及其控制方法、电子设备，用于解决电子设备的成本较高的问题。

为达到上述目的，本申请的实施例采用如下技术方案：

第一方面，提供了一种信号传输电路。该信号传输电路包括第一信号输出器、第二信号输出器、第一连接线、第二连接线和执行器。第一连接线分别耦接第二信号输出器和执行器。第二连接线分别耦接第一信号输出器和第一连接线。信号传输电路处于第一状态下，第一信号输出器输出的第一信号经由第二连接线和至少部分第一连接线传输至执行器。信号传输电路处于第二状态下，第二信号输出器输出的第二信号经由第一连接线传输至执行器。

本申请的实施例可以是用于任何从两路或两路以上的信号传输线路转变为一路信号传输线路的兼容架构设计。为了便于理解，以中央处理器(central processing unit，CPU)和图形处理器(graphics processing unit，GPU)两种处理器都能够为显示屏提供图像数据信号为例进行说明。其中，CPU表示第一信号输出器，GPU表示第二信号输出器，显示屏表示执行器，第一嵌入式显示接口(embedded display port，eDP)连接线表示第一连接线，第二eDP连接线表示第二连接线。

第一eDP连接线的第一端与GPU耦接，第一eDP连接线的第二端与显示屏耦接。第二eDP连接线的第一端与CPU耦接，第二eDP连接线的第二端与第一eDP连接线耦接。

在电子设备处于对显示屏具有高刷新率需求的高性能模式下，信号传输电路处于第二状态，GPU输出图像数据信号(表示第二信号)且CPU呈高阻态，图像数据信号经由第一eDP连接线传输至显示屏。

在电子设备处于对显示屏没有高刷新率需求的低性能模式下，信号传输电路处于第一状态，CPU输出图像数据信号(表示第一信号)且GPU呈高阻态，图像数据信号经由第二eDP连接线和至少部分第一eDP连接线传输至显示屏。

可以理解地，CPU与显示屏的传输路径中，通过增加了距离较短且连接CPU和GPU的第二eDP连接线，使得CPU可以利用GPU与显示屏之间的连接线路(第一eDP连接线)。相较于CPU再额外设置距离较长的连接线与显示屏进行通信而言，能够减少了信号传输电路的布线数量。

这样，本申请的信号传输电路相较于CPU和GPU各通过一条连接线与显示屏连接的信号传输电路而言，在均能够实现CPU控制显示屏显示和GPU控制显示屏显示的两种状态切换的基础上，能够省去切换CPU信号和GPU信号的切换设备，降低信号传输电路的成本。另外，由于CPU和GPU之间的距离相较于CPU和切换设备之间的距离更近，因此本申请提供的信号传输电路中连接线的总体长度会小于CPU和GPU各通过一条连接线与显示屏连接的信号传输电路中连接线的总体长度，能够减少信号传输电路在电路板上的布线空间。

在第一方面的一些可行的实现方式中，第二连接线包括第一连接线段、第二连接线段和切换器。切换器包括第一端、第二端和第三端。第一连接线段分别耦接第一信号输出器和第一端，第二连接线段分别耦接第三端和第一连接线。信号传输电路还包括阻抗匹配器；阻抗匹配器与第二端耦接。信号传输电路处于第一状态下，第三端与第一端连通且第三端与第二端断开。信号传输电路处于第二状态下，第三端与第二端连通且第三端与第一端断开。

第一连接线段可以分别与切换器的第一端和CPU耦接。第二连接线段可以分别与切换器的第三端和第二eDP连接线耦接。在第一端和第三端之间导通的情况下，第一连接线段和第二连接线段相互连通。

在CPU输出信号且GPU呈高阻态的情况下，信号传输电路处于第一状态，切换器可以使第一端和第三端导通。这样，第一连接线段和第二连接线段可以通过切换器实现连通，CPU输出的信号可以依次经由第一连接线段、切换器、第二连接线段和第二连接线传输至显示屏。

在GPU输出信号且CPU呈高阻态的情况下，信号传输电路处于第二状态，切换器可以使第二端和第三端导通。这样，切换器可以将第一连接线段和第二连接线段进行断开，GPU输出的信号可以经由显示接口主信号线传输至显示屏。其中，切换器和第二连接线段与显示接口主信号线连通作为stub线(又称为桩线、线头或歪线)。

然而，由于stub线的存在，会导致高速信号在stub线处阻抗不连续产生反射，从而导致高速信号质量和时序产生恶化等负面影响，降低高速信号传输的完整性和可靠性。其中，stub线的长度越长对高速信号的负面影响程度越大。

阻抗匹配器与切换器的第二端耦接，作为stub线的端接电阻。阻抗匹配器可以用于向切换器的第二端提供与GPU输出信号的传输链路匹配的电阻，以降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

在一些示例中，切换器的控制端可以与CPU耦接。CPU可以控制切换器中第一端与第三端耦接且第二端与第三端断开，或者CPU可以控制切换器中第二端与第三端耦接且第一端与第三端断开。

在另一些实施例中，切换器的控制端可以与GPU耦接。GPU可以控制切换器中第二端与第三端耦接且第一端与第三端断开，或者GPU可以控制切换器中第一端与第三端耦接且第二端与第三端断开。

在另一些实施例中，信号传输电路还可以包括逻辑控制器。逻辑控制器可以分别与CPU、GPU和切换器耦接。逻辑控制器可以通过检测CPU和GPU的状态，控制切换器中第二端与第三端耦接且第一端与第三端断开，或者控制切换器中第一端与第三端耦接且第二端与第三端断开。

在第一方面的一些可行的实现方式中，阻抗匹配器包括可变电阻器或定值电阻器。

在一些示例中，阻抗匹配器可以包括一个定值电阻器。由于阻抗匹配器提供的电阻的电阻值可以取决于GPU输出信号的传输链路，因此可以预先针对GPU输出信号的传输链路采用不同的电阻值进行测试，确定与该链路相匹配的目标电阻值，从而之后将该目标电阻值的定值电阻器与第二端耦接。

这样，在GPU输出信号且CPU呈高阻态的情况下，第二连接线为stub线。切换器可以使第二端和第三端导通，这样定值电阻器可以通过切换器和第二连接线段与第一连接线连通，作为stub线的端接电阻，从而降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

在另一些示例中，阻抗匹配器可以包括一个可变电阻器。可变电阻器可以灵活地调整自身输出的电阻值。在每次第二端与第三端耦接的情况下，可变电阻器可以遍历各个电阻值，电子设备可以检测可变电阻器在每个电阻值时stub线对GPU输出信号的传输链路的影响，从而确定与该链路相匹配的目标电阻值，并将可变电阻器设定为该目标电阻值。

这样，在GPU输出信号且CPU呈高阻态的情况下，第一连接线段为stub线。切换器SW可以使第二端和第三端导通，这样可变电阻器可以通过切换器和第二连接线段与显示接口主信号线连通，从而降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

在第一方面的一些可行的实现方式中，阻抗匹配器包括电阻值互不相同的多个定值电阻器。切换器包括多个第二端，多个第二端分别与多个定值电阻器耦接。第三端与第二端连通，包括第三端与一个第二端耦接且与其他第二端断开。

在一些示例中，阻抗匹配器可以包括多个定值电阻器。多个定值电阻器的电阻值互不相同。示例性地，阻抗匹配器可以包括第一定值电阻器、第二定值电阻器和第三定值电阻器。第一定值电阻器的电阻值小于第二定值电阻器的电阻值，第二定值电阻器的电阻值小于第三定值电阻器的电阻值。

相应的，切换器可以包括多个第二端，多个第二端和多个定值电阻器一一对应耦接。示例性地，阻抗匹配器包括三个第二端，一个第二端与第一定值电阻器耦接，另一个第二端与第二定值电阻器耦接，又一个第二端与第三定值电阻器耦接。

在切换器包括多个第二端的情况下，上述切换器中第二端与第三端导通，是指切换器中的一个第二端与第三端导通。这样，可以由第一定值电阻器、第二定值电阻器和第三定值电阻器中的一者作为第二连接线段的端接电阻。

通过预先测试，将各个定值电阻器分别作为第二连接线段的端接电阻，来测试哪个定值电阻器作为第二连接线段的端接电阻时第一连接线传输的信号质量更好，从而确定该定值电阻器的电阻值为目标电阻值。

在GPU输出信号且CPU呈高阻态的情况下，第二连接线为stub线。切换器可以使一个第二端和第三端导通，这样电阻值合适的定值电阻器可以通过切换器和第二连接线段与第一连接线连通，作为stub线的端接电阻，从而降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

并且，由于阻抗匹配器具有多个定值电阻器，因此可以使阻抗匹配器能够匹配多种GPU输出信号的传输链路，提升阻抗匹配器的适应性。

需要说明的是，阻抗匹配器还可以应用于其他包含stub线的高速信号链路中，例如摄像头相关的移动产业处理器接口(mobile industry processor interface，MIPI)链路等其他合适的链路，本申请对此不作限定。

在第一方面的一些可行的实现方式中，第二连接线段的长度，小于第一连接线段的长度。

第二连接线段的长度小于第一连接线段的长度。通过将切换器靠近GPU的位置设置，能够缩短第二连接线段的长度。

这样，在第二连接线段与阻抗匹配耦接作为stub线的情况下，能够缩短stub线的长度，从而进一步降低stub线对显示接口主信号线上传输的GPU输出的信号的负面影响，提升显示接口主信号线上传输的信号质量。

在第一方面的一些可行的实现方式中，第一信号输出器包括系统级芯片SOC和微控制单元MCU中的一者，第二信号输出器包括SOC和MCU中的另一者。

在第一方面的一些可行的实现方式中，第一连接线和第二连接线的交接点，位于第二信号输出器的内部。

每组eDP连接线可以包括4对显示接口主信号线、1对辅助信号线和1对热插拔检测线。其中，第一eDP连接线的4对显示接口主信号线和第二eDP连接线的4对显示接口主信号线341可以一一对应耦接；类似地，第一eDP连接线的1对显示接口辅助信号线可以与第二eDP连接线的1对显示接口辅助信号线耦接；类似地，第一eDP连接线的1对热插拔检测线可以与第二eDP连接线1对热插拔检测线耦接。

以第一eDP连接线中一对显示接口主信号线与第二eDP连接线中一对显示接口主信号线耦接的情况为例进行说明。第一eDP连接线中的显示接口主信号线与第二eDP连接线中的显示接口主信号线的耦接处称为交接点。

在CPU输出信号且GPU呈高阻态的情况下，CPU输出的高速信号先从第二eDP连接线中的显示接口主信号线传输至第一eDP连接线中的显示接口主信号线，再从第一eDP连接线中的传输至显示屏。这个过程中，高速信号不经过GPU与交接点之间的线段，即存在stub线。stub线会对第一eDP连接线中的传输信号进行负面影响，降低信号传输的可靠性。

本申请的信号传输电路可以将第二eDP连接线中的显示接口主信号线与第一eDP连接线中的显示接口主信号线的交接点，设置于GPU的内部。示例性地，信号传输电路可以将第二eDP连接线中的显示接口主信号线与第二eDP连接线中的显示接口主信号线的交接点，设置于第一eDP连接线中的显示接口主信号线在GPU的焊点上。

这样，在CPU输出信号且GPU呈高阻态的情况下，能够尽量缩短第一eDP连接线中的显示接口主信号线中的stub线，降低stub线对CPU输出的高速信号的负面影响，提高信号传输电路的可靠性。

进一步地，信号传输电路也可以将第一eDP连接线中的辅助信号线与第二eDP连接线中的辅助信号线的交接点，设置于第一eDP连接线中的辅助信号线在GPU的焊点上。

这样，在CPU输出信号且GPU呈高阻态的情况下，能够尽量缩短第一eDP连接线中的辅助信号线中的stub线，降低stub线对CPU输出的信号的负面影响，提高信号传输电路的可靠性。

当然，在其他一些实施例中，第一eDP连接线中的辅助信号线与第一eDP连接线中的辅助信号线的交接点也可以在GPU的外部，本申请对此不作限定。

类似地，信号传输电路也可以将第一eDP连接线中的热插拔检测线与第二eDP连接线中的热插拔检测线的交接点，设置于第一eDP连接线中的热插拔检测线在GPU的焊点上。

这样，在CPU输出信号且GPU呈高阻态的情况下，能够尽量缩短第一eDP连接线中的热插拔检测线中的stub线，降低stub线对CPU输出的信号的负面影响，提高信号传输电路的可靠性。

当然，在其他一些实施例中，第一eDP连接线中的热插拔检测线与第二eDP连接线中的热插拔检测线的交接点也可以在GPU的外部，本申请对此不作限定。

第二方面，提供了一种控制方法。控制方法应用于如第一方面中任一项的信号传输电路。控制方法，包括：第一信号输出器输出第一信号，第一信号经由第二连接线和至少部分第一连接线传输至执行器。或者，控制方法，包括：第二信号输出器输出第二信号，第二信号经由第一连接线传输至执行器。

在电子设备处于对显示屏具有高刷新率需求的高性能模式下，信号传输电路处于第二状态，GPU输出图像数据信号(表示第二信号)且CPU呈高阻态，图像数据信号经由第一eDP连接线传输至显示屏。

在电子设备处于对显示屏没有高刷新率需求的低性能模式下，信号传输电路处于第一状态，CPU输出图像数据信号(表示第一信号)且GPU呈高阻态，图像数据信号经由第二eDP连接线和至少部分第一eDP连接线传输至显示屏。

可以理解地，CPU与显示屏的传输路径中，通过增加了距离较短且连接CPU和GPU的第二eDP连接线，使得CPU可以利用GPU与显示屏之间的连接线路(第一eDP连接线)。相较于CPU再额外设置距离较长的连接线与显示屏进行通信而言，能够减少了信号传输电路的布线数量。

这样，本申请的信号传输电路相较于CPU和GPU各通过一条连接线与显示屏连接的信号传输电路而言，在均能够实现CPU控制显示屏显示和GPU控制显示屏显示的两种状态切换的基础上，能够省去切换CPU信号和GPU信号的切换设备，降低信号传输电路的成本。另外，由于CPU和GPU之间的距离相较于CPU和切换设备之间的距离更近，因此本申请提供的信号传输电路中连接线的总体长度会小于CPU和GPU各通过一条连接线与显示屏连接的信号传输电路中连接线的总体长度，能够减少信号传输电路在电路板上的布线空间。

在第二方面的一些可行的实现方式中，第二连接线包括第一连接线段、第二连接线段和切换器。切换器包括第一端、第二端和第三端。第一连接线段分别耦接第一信号输出器和第一端，第二连接线段分别耦接第三端和第一连接线。信号传输电路还包括阻抗匹配器，阻抗匹配器与第二端耦接，在第二信号输出器输出第二信号的情况下，方法还包括：切换器将第三端与第二端耦接且第三端与第一端断开。

在CPU输出信号且GPU呈高阻态的情况下，信号传输电路处于第一状态，切换器可以使第一端和第三端导通。这样，第一连接线段和第二连接线段可以通过切换器实现连通，CPU输出的信号可以依次经由第一连接线段、切换器、第二连接线段和第二连接线传输至显示屏。

在GPU输出信号且CPU呈高阻态的情况下，信号传输电路处于第二状态，切换器可以使第二端和第三端导通。这样，切换器可以将第一连接线段和第二连接线段进行断开，GPU输出的信号可以经由显示接口主信号线传输至显示屏。其中，切换器和第二连接线段与显示接口主信号线连通作为stub线。

阻抗匹配器与切换器的第二端耦接，作为stub线的端接电阻。阻抗匹配器可以用于向切换器的第二端提供与GPU输出信号的传输链路匹配的电阻，以降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

在一些示例中，切换器的控制端可以与CPU耦接。CPU可以控制切换器中第一端与第三端耦接且第二端与第三端断开，或者CPU可以控制切换器中第二端与第三端耦接且第一端与第三端断开。

在另一些实施例中，切换器的控制端可以与GPU耦接。GPU可以控制切换器中第二端与第三端耦接且第一端与第三端断开，或者GPU可以控制切换器中第一端与第三端耦接且第二端与第三端断开。

在另一些实施例中，信号传输电路还可以包括逻辑控制器。逻辑控制器可以分别与CPU、GPU和切换器耦接。逻辑控制器可以通过检测CPU和GPU的状态，控制切换器中第二端与第三端耦接且第一端与第三端断开，或者控制切换器中第一端与第三端耦接且第二端与第三端断开。

在第二方面的一些可行的实现方式中，阻抗匹配器包括电阻值互不相同的多个定值电阻器。切换器包括多个第二端，多个第二端分别与多个定值电阻器耦接。切换器将第三端与第二端耦接，包括：切换器将第三端与一个第二端耦接且与其他第二端断开，以使一个定值电阻器与第二连接线段耦接。

在一些示例中，阻抗匹配器可以包括多个定值电阻器。多个定值电阻器的电阻值互不相同。示例性地，阻抗匹配器可以包括第一定值电阻器、第二定值电阻器和第三定值电阻器。第一定值电阻器的电阻值小于第二定值电阻器的电阻值，第二定值电阻器的电阻值小于第三定值电阻器的电阻值。

相应的，切换器可以包括多个第二端，多个第二端和多个定值电阻器一一对应耦接。示例性地，阻抗匹配器包括三个第二端，一个第二端与第一定值电阻器耦接，另一个第二端与第二定值电阻器耦接，又一个第二端与第三定值电阻器耦接。

在切换器包括多个第二端的情况下，上述切换器中第二端与第三端导通，是指切换器中的一个第二端与第三端导通。这样，可以由第一定值电阻器、第二定值电阻器和第三定值电阻器中的一者作为第二连接线段的端接电阻。

通过预先测试，将各个定值电阻器分别作为第二连接线段的端接电阻，来测试哪个定值电阻器作为第二连接线段的端接电阻时第一连接线传输的信号质量更好，从而确定该定值电阻器的电阻值为目标电阻值。

在GPU输出信号且CPU呈高阻态的情况下，第二连接线为stub线。切换器可以使一个第二端和第三端导通，这样电阻值合适的定值电阻器可以通过切换器和第二连接线段与第一连接线连通，作为stub线的端接电阻，从而降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

并且，由于阻抗匹配器具有多个定值电阻器，因此可以使阻抗匹配器能够匹配多种GPU输出信号的传输链路，提升阻抗匹配器的适应性。

需要说明的是，阻抗匹配器还可以应用于其他包含stub线的高速信号链路中，例如摄像头相关的MIPI链路等其他合适的链路，本申请对此不作限定。

在第二方面的一些可行的实现方式中，在显示屏处于第一刷新率的情况下，CPU输出第一信号，切换器将第三端与第一端耦接且第三端与第二端断开。或者，在显示屏处于第二刷新率的情况下，GPU输出第二信号，切换器将第三端与第二端耦接且第三端与第一端断开。其中，第二刷新率大于第一刷新率。

可以理解地，在电子设备处于对显示屏具有高刷新率需求的高性能模式下，信号传输电路处于第二状态，GPU输出图像数据信号(表示第二信号)且CPU呈高阻态，切换器将第三端与第二端耦接且第三端与第一端断开，使得图像数据信号经由第一eDP连接线传输至显示屏。

此时，切换器第二端耦接的阻抗匹配器，作为stub线的端接电阻。阻抗匹配器可以用于向切换器的第二端提供与GPU输出信号的传输链路匹配的电阻，以降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

在电子设备处于对显示屏没有高刷新率需求的低性能模式下，信号传输电路处于第一状态，CPU输出图像数据信号(表示第一信号)且GPU呈高阻态，切换器将第三端与第一端耦接且第三端与第二端断开，图像数据信号经由第二eDP连接线和至少部分第一eDP连接线传输至显示屏。

CPU与显示屏的传输路径中，通过增加了距离较短且连接CPU和GPU的第二eDP连接线，使得CPU可以利用GPU与显示屏之间的连接线路(第一eDP连接线)。相较于CPU再额外设置距离较长的连接线与显示屏进行通信而言，能够减少了信号传输电路的布线数量。

第三方面，提供了一种电子设备。该电子设备，包括：主板和信号传输电路。信号传输电路为如第一方面中任一项的信号传输电路。第一信号输出器和/或第二信号输出器位于主板上。

在第三方面的一些可行的实现方式中，第一信号输出器包括中央处理器CPU和图形处理器GPU中的一者，第二信号输出器包括CPU和GPU中的另一者，执行器包括显示屏。

在第三方面的一些可行的实现方式中，第一连接线和第二连接线包括嵌入式显示端口连接线。或，第一连接线和第二连接线包括系统电源管理接口连接线。

第三方面所具有的技术效果可参见第一方面或第二方面中所具有的技术效果，此处不再赘述。

附图说明

图1为一些实施例中信号传输电路的结构示意图；

图2为图1所示的信号传输电路在PC中具体的结构示意图；

图3为本申请的一些实施例提供的信号传输电路的结构示意图；

图4为图3所示的信号传输电路处于第一状态的信号传输示意图；

图5为图3所示的信号传输电路处于第二状态的信号传输示意图；

图6为图3所示的信号传输电路在电子设备中具体的一种结构示意图；

图7为图6的第一连接线中一对显示接口主信号线与第二连接线中一对显示接口主信号线的连接示意图；

图8为图3所示的信号传输电路在电子设备中具体的另一种结构示意图；

图9为图8的第一连接线中一对显示接口主信号线与第二连接线中一对显示接口主信号线的连接示意图；

图10为对图9的第一连接线中一对显示接口主信号线上传输的高速信号的信号质量仿真结果图；

图11为第二连接线中一对显示接口主信号线的一种结构示意图；

图12为第二连接线中一对显示接口主信号线的另一种结构示意图；

图13为图11所示的信号传输电路的一种连接关系示意图；

图14为图11所示的信号传输电路的另一种连接关系示意图；

图15为图11所示的信号传输电路的又一种连接关系示意图；

图16为图11中阻抗匹配器和切换器的一种连接结构示意图；

图17为图11中阻抗匹配器和切换器的另一种连接结构示意图；

图18为对图17的第一连接线中一对显示接口主信号线上传输的高速信号的信号质量仿真结果图；

图19为图11中阻抗匹配器和切换器的又一种连接结构示意图；

图20为图11中阻抗匹配器和切换器的再一种连接结构示意图；

图21为第二连接线中一对显示接口主信号线的另一种结构示意图；

图22为图11和图21两种情况下损耗与频率的曲线图；

图23为对图21的第一连接线中一对显示接口主信号线上传输的高速信号的信号质量仿真结果图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“连接”、“相连”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接或者间接物理接触。例如，A和B连接，可以表示A和B之间连接，也可以表示A和B之间通过其他部件连接。此外，术语“耦接”可以是实现信号传输的电性连接的方式。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

图1示出了一些实施例中信号传输电路的结构示意图。

图1中的信号传输电路可以应用于个人电脑(person computer，PC)。该信号传输电路可以全部位于PC中的同一个电路板(例如主板)上，也可以一部分位于一个电路板，而另一部分位于另一个电路板上，本申请对此不作限定。

信号传输电路可以包括中央处理器(central processing unit，CPU)、图形处理器(graphics processing unit，GPU)、多路复用器(multiplexer，MUX)和显示屏。

具体地，CPU可以通过第一组连接线01与MUX的第一输入端In1耦接。GPU可以通过第二组连接线02与MUX的第二输入端In2耦接。MUX的输出端Out可以通过第三组连接线03与显示屏的时序控制芯片(timing controller integrated circuit，Tcon IC)耦接。

MUX可以包括第一状态和第二状态。在第一状态下，MUX可以将自身的第一输入端In1和输出端Out导通，使得第一组连接线01和第三组连接线03相互连通，CPU提供的显示信号能够传输至显示屏的Tcon IC。在第二状态下，MUX可以将自身的第二输入端In2和输出端Out导通，使得第二组连接线02和第三组连接线03相互连通，GPU提供的显示信号能够传输至显示屏的Tcon IC。

显示屏的Tcon IC可以基于接收到的CPU或GPU提供的图像数据信号，驱动显示面板进行相应的图像显示。

图2为图1所示的信号传输电路在PC中具体的结构示意图。

上述三组连接线(01、02和03)可以是嵌入式显示接口(embedded display port，eDP)连接线，用于传输图像数据信号。一组eDP连接线可以包括多个高速信号线和多个低速信号线。高速信号线可以包括4对显示接口主信号线(DP main link，图2中以黑色实线表示)。低速信号线可以包括1对辅助信号线(DP auxiliary，图2中以黑色虚线表示)和1对热插拔检测线(hot plug detection，HPD，图2中以黑色单点虚线表示)。

在PC的架构中，由于显示屏距离CPU和GPU较远，通常会超出eDP布线规格的要求。因此，MUX需要集成有损耗补偿功能(redriver)，这样MUX可以在DP main link上对信号进行补偿，确保Tcon IC可以正确的对传输的信号进行接收。

另外，信号传输电路除了可以包括CPU、GPU、MUX和显示屏之外，还可以包括嵌入式控制器(embedded controller，EC)和逻辑控制模块。

逻辑控制模块可以分别与EC、CPU、GPU和MUX耦接。其中，EC可以向逻辑控制模块提供脉冲宽度调制(pulse width modulation，PWM)信号、使能(enable，EN)信号、背光(backlight，BL)信号等至少一种合适的信号。逻辑控制模块可以根据CPU和GPU的输出信号，确定PC当前处于高性能模式还是低性能模式，从而向MUX输出对应的连接信号。MUX基于接收到连接信号将GPU或CPU与显示屏的Tcon IC连通。

在其他的一些示例中，逻辑控制模块还可以与显示屏耦接，本申请对此不作限定。

在PC处于对显示屏具有高刷新率需求的高性能模式(例如PC运行游戏软件)下，PC需要由GPU向显示屏提供显示信号。因此，逻辑控制模块可以控制MUX将GPU与显示屏的TconIC导通，使得显示屏实现高刷新率显示。

在PC处于对显示屏没有高刷新率需求的低性能模式(例如PC运行办公软件)下，为了降低产品功耗，PC需要由CPU向显示屏提供显示信号。因此，逻辑控制模块可以控制MUX将CPU与显示屏的Tcon IC导通，使得显示屏实现低功耗显示。

图1和图2所示的方案中，由于信号传输电路需要利用MUX进行连接关系的切换，而MUX的成本费用较高，导致信号传输电路的成本也较高。而且，信号传输电路依赖于MUX的供应，在MUX断供的情况下会导致信号传输电路无法组成。

另外，由于每组eDP连接线包含多根信号线，图1和图2所示的方案中包括三组eDP连接线，占用了电路板上较大的布线空间。

基于此，本申请的实施例提供一种信号传输电路及其控制方法、电子设备。

本申请的实施例提供的电子设备可以包括但不限于PC、移动电话、智能手机、平板电脑、智能车载设备、导航仪、运动相机、智能家电、人工智能设备、穿戴式设备、或虚拟现实/增强现实/混合现实设备等。

本申请的实施例可以是用于任何从两路或两路以上的信号传输线路转变为一路信号传输线路的兼容架构设计。为了便于理解，继续以PC中CPU和GPU两种处理器都能够为显示屏提供图像数据信号为例进行说明。但是需要注意的是，本申请的实施例提供的信号传输电路并不只限定在CPU和GPU两种处理器都能够为显示屏提供图像数据信号的场景下，也可以应用于多路电源管理单元(power management unit，PMU)通过系统电源管理接口(system power management interface，SPMI)连接线为一个功能模组提供电源信号的场景，或者在智能手机中系统级芯片(system on chip，SOC)和微控制单元(microcontroller unit，MCU)都能够为一个功能器件提供信号的场景、以及其他合适的场景。本申请的实施例对此不作限定。

图3示出了本申请的一些实施例提供的信号传输电路的结构示意图；图4为图3所示的信号传输电路处于第一状态的信号传输示意图；图5为图3所示的信号传输电路处于第二状态的信号传输示意图。

图3所示的信号传输电路包括CPU(第一信号输出器)310、GPU(第二信号输出器)320、第一eDP连接线(第一连接线)330、第二eDP连接线(第二连接线)340和显示屏(执行器)350。

第一eDP连接线330的第一端与GPU耦接，第一eDP连接线330的第二端与显示屏350耦接。第二eDP连接线340的第一端与CPU耦接，第二eDP连接线340的第二端与第一eDP连接线330耦接。

在电子设备处于对显示屏没有高刷新率需求的低性能模式下，信号传输电路处于第一状态，CPU输出图像数据信号(第一信号)且GPU呈高阻态，图像数据信号经由第二eDP连接线340和至少部分第一eDP连接线330传输至显示屏350。如图4所示，图4中信号流经的连接线进行了加粗显示，并且用箭头表示了信号的传输方向。

在电子设备处于对显示屏具有高刷新率需求的高性能模式下，信号传输电路处于第二状态，GPU输出图像数据信号(第二信号)且CPU呈高阻态，图像数据信号经由第一eDP连接线330传输至显示屏350。如图5所示，图5中信号流经的连接线进行了加粗显示，并且用箭头表示了信号的传输方向。

可以理解地，CPU与显示屏的传输路径中，通过增加了距离较短且连接CPU和GPU的第二eDP连接线340，使得CPU可以利用GPU与显示屏之间的连接线路(第一eDP连接线340)。相较于CPU再额外设置距离较长的连接线与显示屏进行通信而言，能够减少了信号传输电路的布线数量。

这样，图3至图5所示的信号传输电路相较于图1所示的信号传输电路而言，在均能够实现CPU控制显示屏显示和GPU控制显示屏显示的两种状态切换的基础上，能够省去MUX，降低信号传输电路的成本。另外，由于CPU和GPU之间的距离相较于CPU和MUX之间的距离更近，因此图3至图5所示的信号传输电路中连接线的总体长度会小于图1所示的信号传输电路中连接线的总体长度，能够减少信号传输电路在电路板上的布线空间。

需要说明的是，图3至图5是以GPU通过第一eDP连接线(第一连接线)330与显示屏(执行器)350耦接为例进行举例说明。在其他一些示例中，也可以是CPU通过第一eDP连接线(第一连接线)330与显示屏(执行器)350，GPU通过第二eDP连接线(第二连接线)340与第一eDP连接线(第一连接线)330耦接。为了便于理解，后续还是以GPU通过第一eDP连接线(第一连接线)330与显示屏(执行器)350耦接，CPU通过第二eDP连接线(第二连接线)340与第一eDP连接线(第一连接线)330耦接为例进行说明，但是不应视为对本申请的限定。

图6为图3所示的信号传输电路在电子设备中具体的一种结构示意图；图7为图6的第一连接线中一对显示接口主信号线与第二连接线中一对显示接口主信号线的连接示意图。图8示出了图3所示的信号传输电路在电子设备中具体的另一种结构示意图。

如图6所示，示例性地，第一eDP连接线330可以包括4对显示接口主信号线(图6中以黑色实线表示)331、1对辅助信号线(图6中以黑色虚线表示)332和1对热插拔检测线(图6中以黑色单点虚线表示)333。同样地，第二eDP连接线340也可以包括4对显示接口主信号线(图6中以黑色实线表示)341、1对辅助信号线(图6中以黑色虚线表示)342和1对热插拔检测线(图6中以黑色单点虚线表示)343。

其中，4对显示接口主信号线331和4对显示接口主信号线341可以一一对应耦接；类似地，1对显示接口辅助信号线332可以与1对显示接口辅助信号线342耦接；类似地，1对热插拔检测线333可以与1对热插拔检测线343耦接。

在电子设备处于对显示屏具有高刷新率需求的高性能模式下，信号传输电路处于第一状态，GPU输出的高速信号从显示接口主信号线331传输至显示屏350；GPU输出的一路低速信号从辅助信号线332传输至显示屏350；GPU输出的另一路低速信号从热插拔检测线333传输至显示屏350。

在电子设备处于对显示屏没有高刷新率需求的低性能模式下，信号传输电路处于第二状态，GPU输出的高速信号先从显示接口主信号线341传输至显示接口主信号线331，再从显示接口主信号线331传输至显示屏350；GPU输出的一路低速信号从辅助信号线342传输至辅助信号线332，再从辅助信号线332传输至显示屏350；GPU输出的另一路低速信号从热插拔检测线343传输至热插拔检测线333，再从热插拔检测线333传输至显示屏350。

如图7所示，一对显示接口主信号线331与一对显示接口主信号线341耦接。其中，显示接口主信号线331与显示接口主信号线341的耦接处称为交接点(图7中以黑点表示)。

在CPU输出信号且GPU呈高阻态的情况下，CPU输出的高速信号先从显示接口主信号线341传输至显示接口主信号线331，再从显示接口主信号线331传输至显示屏350。这个过程中，高速信号不经过GPU与交接点之间的线段(图7中通过双点线进行表示)，该线端可以称为stub线，又称为桩线、线头或歪线。

然而，由于stub线的存在，会导致高速信号在stub线处阻抗不连续产生反射，从而导致高速信号质量和时序产生恶化等负面影响，降低高速信号传输的完整性和可靠性。其中，stub线的长度越长对高速信号的负面影响程度越大。

因此，在一些实施例中，如图8所示，信号传输电路可以将显示接口主信号线331与显示接口主信号线341的交接点，设置于GPU的内部。示例性地，信号传输电路可以将显示接口主信号线331与显示接口主信号线341的交接点，设置于显示接口主信号线331在GPU的焊点上。可以理解地，显示接口主信号线331和显示接口主信号线341，均与GPU内部的焊点耦接。

这样，在CPU输出信号且GPU呈高阻态的情况下，能够尽量缩短显示接口主信号线331中的stub线，降低stub线对CPU输出的高速信号的负面影响，提高信号传输电路的可靠性。

进一步地，如图8所示的信号传输电路，辅助信号线332与辅助信号线342的交接点也可以设置于辅助信号线332在GPU的焊点上。

这样，在CPU输出信号且GPU呈高阻态的情况下，能够尽量缩短辅助信号线332中的stub线，降低stub线对CPU输出的信号的负面影响，提高信号传输电路的可靠性。

当然，在其他一些实施例中，辅助信号线332与辅助信号线342的交接点也可以设置在GPU的外部，本申请对此不作限定。

类似地，如图8所示的信号传输电路，热插拔检测线333与热插拔检测线343的交接点也可以设置于热插拔检测线333在GPU的焊点上。

这样，在CPU输出信号且GPU呈高阻态的情况下，能够尽量缩短热插拔检测线333中的stub线，降低stub线对CPU输出的信号的负面影响，提高信号传输电路的可靠性。

当然，在其他一些实施例中，热插拔检测线333与热插拔检测线343的交接点也可以设置在GPU的外部，本申请对此不作限定。

图9为图8的第一连接线中一对显示接口主信号线与第二连接线中一对显示接口主信号线的连接示意图；图10为对图9的第一连接线中一对显示接口主信号线上传输的高速信号的信号质量仿真结果。

在GPU输出信号且CPU呈高阻态的情况下，GPU输出的高速信号直接先从显示接口主信号线331传输至显示屏350。这个过程中，如图9所示，高速信号不经过显示接口主信号线341(图9中通过双点线进行表示)。此时，显示接口主信号线341为stub线。

然而，stub线受到环境电磁场的影响，会对高速信号具有较大的负面影响，降低高速信号传输的完整性和可靠性。

在图9所示的信号传输电路中，通过在GPU输出信号且CPU呈高阻态的情况下，对显示接口主信号线331传输的GPU输出的高速信号进行信号质量的建模仿真，得到如图10所示的仿真结果。从图10中可以看到仿真结果显示的眼图闭合，表示图9中显示接口主信号线331传输的高速信号的信号质量还有提升的空间。

为了提高显示接口主信号线331上传输的GPU输出的高速信号的信号质量，本申请的实施例进一步对第二连接线进行了改进。

图11示出了第二连接线中一对显示接口主信号线的一种结构示意图；图12示出了第二连接线中一对显示接口主信号线的另一种结构示意图；图13为图11所示的信号传输电路的一种连接关系示意图；图14为图11所示的信号传输电路的另一种连接关系示意图；图15为图11所示的信号传输电路的又一种连接关系示意图。

在一些实施例中，如图11和图12所示，显示接口主信号线341可以包括第一连接线段L1、第二连接线段L2和切换器SW。其中，切换器SW串接于第一连接线段L1和第二连接线段L2之间。

切换器SW可以包括第一端D1、第二端D2和第三端D3。在信号传输电路处于第一状态的情况下，切换器SW可以使第一端D1和第三端D3之间导通且第二端D2与第三端D3之间断开；在信号传输电路处于第二状态的情况下，切换器SW可以使第二端D2和第三端D3之间导通且第一端D1和第三端D3之间断开。

第一连接线段L1可以分别与切换器SW的第一端D1和CPU耦接。第二连接线段L2可以分别与切换器SW的第三端D3和第二eDP连接线耦接。在第一端D1和第三端D3之间导通的情况下，第一连接线段L1和第二连接线段L2相互连通。

如图11和图12所示，信号传输电路还可以包括阻抗匹配器RZ。阻抗匹配器RZ可以与第二端D2耦接。

在CPU输出信号且GPU呈高阻态的情况下，信号传输电路处于第一状态，如图11所示切换器SW可以使第一端D1和第三端D3导通。这样，第一连接线段L1和第二连接线段L2可以通过切换器SW实现连通，CPU输出的信号可以依次经由第一连接线段L1、切换器SW、第二连接线段L2和显示接口主信号线331传输至显示屏350。

在GPU输出信号且CPU呈高阻态的情况下，信号传输电路处于第二状态，如图12所示切换器SW可以使第二端D2和第三端D3导通。这样，切换器SW可以将第一连接线段L1和第二连接线段L2进行断开，GPU输出的信号可以经由显示接口主信号线331传输至显示屏350。其中，切换器SW和第二连接线段L2与显示接口主信号线331连通作为stub线。

阻抗匹配器RZ与切换器SW的第二端D2耦接，作为stub线的端接电阻。阻抗匹配器RZ可以用于向切换器SW的第二端D2提供与GPU输出信号的传输链路匹配的电阻，以降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

如图13所示，在一些实施例中，切换器SW还包括控制端D4。切换器SW的控制端D4可以与CPU耦接。CPU可以控制切换器SW中第一端D1与第三端D3耦接且第二端D2与第三端D3断开，或者CPU可以控制切换器SW中第二端D2与第三端D3耦接且第一端D1与第三端D3断开。

在CPU输出信号且GPU呈高阻态的情况下，CPU可以控制切换器SW中第一端D1与第三端D3耦接且第二端D2与第三端D3断开。这样使得第一连接线段L1和第二连接线段L2之间连通，CPU输出的信号可以依次经由第一连接线段L1、切换器SW、第二连接线段L2和显示接口主信号线331传输至显示屏350。

在GPU输出信号且CPU呈高阻态的情况下，CPU可以控制切换器SW中第二端D2与第三端D3耦接且第一端D1与第三端D3断开。这样，GPU输出的信号可以经由显示接口主信号线331传输至显示屏350。阻抗匹配器RZ作为stub线的端接电阻，能够降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

如图14所示，在另一些实施例中，切换器SW的控制端D4可以与GPU耦接。GPU可以控制切换器SW中第二端D2与第三端D3耦接且第一端D1与第三端D3断开，或者GPU可以控制切换器SW中第一端D1与第三端D3耦接且第二端D2与第三端D3断开。

在GPU输出信号且CPU呈高阻态的情况下，GPU可以控制切换器SW中第二端D2与第三端D3耦接且第一端D1与第三端D3断开。这样GPU输出的信号可以经由显示接口主信号线331传输至显示屏350。并且，阻抗匹配器RZ作为stub线的端接电阻，能够降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

在CPU输出信号且GPU呈高阻态的情况下，GPU可以控制切换器SW中第一端D1与第三端D3耦接且第二端D2与第三端D3断开，从而使得第一连接线段L1和第二连接线段L2之间连通，CPU输出的信号可以依次经由第一连接线段L1、切换器SW、第二连接线段L2和显示接口主信号线331传输至显示屏350。

如图15所示，在另一些实施例中，信号传输电路还可以包括逻辑控制器360。逻辑控制器360可以分别与CPU、GPU和切换器SW的控制端D4耦接。逻辑控制器360可以通过检测CPU和GPU的状态，控制切换器SW中第二端D2与第三端D3耦接且第一端D1与第三端D3断开，或者控制切换器SW中第一端D1与第三端D3耦接且第二端D2与第三端D3断开。

逻辑控制器360可以在检测到CPU输出信号且GPU呈高阻态的情况下，逻辑控制器360可以控制切换器SW中第一端D1与第三端D3耦接且第二端D2与第三端D3断开，从而使得第一连接线段L1和第二连接线段L2之间连通，CPU输出的信号可以依次经由第一连接线段L1、切换器SW、第二连接线段L2和显示接口主信号线331传输至显示屏350。

逻辑控制器360可以在检测到GPU输出信号且CPU呈高阻态的情况下，逻辑控制器360可以控制切换器SW中第二端D2与第三端D3耦接且第一端D1与第三端D3断开。这样GPU输出的信号可以经由显示接口主信号线331传输至显示屏350。并且，阻抗匹配器RZ作为stub线的端接电阻，能够降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

下面详细说明一下阻抗匹配器RZ的具体结构。

图16为图11中阻抗匹配器和切换器的一种连接结构示意图；图17为图11中阻抗匹配器和切换器的另一种连接结构示意图；图18为对图17的第一连接线中一对显示接口主信号线上传输的高速信号的信号质量仿真结果。

在一些示例中，如图16所示，阻抗匹配器RZ可以包括一个定值电阻器(例如R1)。由于阻抗匹配器RZ提供的电阻的电阻值可以取决于GPU输出信号的传输链路，因此可以预先针对GPU输出信号的传输链路采用不同的电阻值进行测试，确定与该链路相匹配的目标电阻值，从而之后将该目标电阻值的定值电阻器与第二端D2耦接。

这样，在GPU输出信号且CPU呈高阻态的情况下，显示接口主信号线341为stub线。切换器SW可以使第二端D2和第三端D3导通，这样定值电阻器可以通过切换器SW和第二连接线段L2与显示接口主信号线331连通，作为stub线的端接电阻，从而降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

在另一些示例中，阻抗匹配器RZ可以包括一个可变电阻器。可变电阻器可以灵活地调整自身输出的电阻值。在每次第二端D2与第三端D3耦接的情况下，可变电阻器可以遍历各个电阻值，电子设备可以检测可变电阻器在每个电阻值时stub线对GPU输出信号的传输链路的影响，从而确定与该链路相匹配的目标电阻值，并将可变电阻器设定为该目标电阻值。

这样，在GPU输出信号且CPU呈高阻态的情况下，第一连接线段L1为stub线。切换器SW可以使第二端D2和第三端D3导通，这样可变电阻器可以通过切换器SW和第二连接线段L2与显示接口主信号线331连通，从而降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

在又一些示例中，如图17所示，阻抗匹配器RZ可以包括多个定值电阻器。多个定值电阻器的电阻值可以互不相同。示例性地，阻抗匹配器RZ可以包括第一定值电阻器R1、第二定值电阻器R2和第三定值电阻器R3。第一定值电阻器R1的电阻值小于第二定值电阻器R2的电阻值，第二定值电阻器R2的电阻值小于第三定值电阻器R3的电阻值。

相应的，切换器SW可以包括多个第二端D2，多个第二端D2和多个定值电阻器一一对应耦接。示例性地，阻抗匹配器RZ包括三个第二端D2(D21、D22和D23)，一个第二端D21与第一定值电阻器R1耦接，另一个第二端D22与第二定值电阻器R2耦接，又一个第二端D23与第三定值电阻器R3耦接。

在切换器SW包括多个第二端D2的情况下，上述切换器SW中第二端D2与第三端D3导通，是指切换器SW中的一个第二端D2(例如第二端D21、第二端D22和第二端D23中的一者)与第三端D3导通。这样，图9中可以由第一定值电阻器R1、第二定值电阻器R2和第三定值电阻器R3中的一者作为第二连接线段L2的端接电阻。

示例性地，表1中示出了在GPU输出信号且CPU呈高阻态的场景下，显示接口主信号线341作为stub线，通过不同电阻值的定值电阻器作为stub线的端接电阻的情况下，TconIC接收到的GPU输出的信号质量的情况。

表1

其中，质量2优于质量1、质量3和质量4。因此，可以将第一定值电阻器R1的电阻值25Ω作为stub线的目标端接电阻值。后续可以在GPU输出信号且CPU呈高阻态的场景下，将第一定值电阻器R1作为stub线的端接电阻。

在GPU输出信号且CPU呈高阻态的场景，显示接口主信号线341作为stub线，stub线端部耦接25Ω的第一定值电阻器R1的情况下，对显示接口主信号线331传输的GPU输出的高速信号进行信号质量的建模仿真，得到如图18所示的仿真结果。从图18中可以看到仿真结果显示的眼图睁开，表示图17对应的信号传输电路中显示接口主信号线331传输的高速信号的信号质量较佳。

表2中示出了在GPU输出信号且CPU呈高阻态的场景下，以高宽带随机存取读取器(high bandwidth random access memory，HBR)2下信号传输速率为5.4Gbps/s为例，对图10对应的stub线未设置端接电阻情况的眼图、以及图18对应的stub线设置25Ω的第一定值电阻器R1作为端接电阻的眼图的具体数据。

信号输出端	stub的端接电阻	信号传输速率	眼图范围	眼高
					GPU	/	5.4Gbps/s	±35mV	0mV
GPU	25Ω	5.4Gbps/s	±35mV	38mV

表2

由表2可知，在stub线的端部接25Ω的电阻时，显示接口主信号线331传输的高速信号的信号质量改善效果明显，眼高由0mV提升到38mV。

综上，在GPU输出信号且CPU呈高阻态的情况下，显示接口主信号线341为stub线。切换器SW可以使一个第二端D2和第三端D3导通，这样电阻值合适的定值电阻器可以通过切换器SW和第二连接线段L2与显示接口主信号线331连通，作为stub线的端接电阻，从而降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

并且，由于阻抗匹配器RZ具有多个定值电阻器，因此可以使阻抗匹配器RZ能够匹配多种GPU输出信号的传输链路，提升阻抗匹配器RZ的适应性。

需要说明的是，阻抗匹配器RZ还可以应用于其他包含stub线的高速信号链路中，例如摄像头(camera)相关的移动产业处理器接口(mobile industry processorinterface，MIPI)链路等其他合适的链路，本申请对此不作限定。

下面详细说明一下切换器SW的具体结构。为了便于理解，下面介绍切换器SW的结构均以阻抗匹配器RZ包括多个定值电阻器为例进行说明。

图19为图11中阻抗匹配器和切换器的另一种连接结构示意图；图20为图11中阻抗匹配器和切换器的另一种连接结构示意图。

在一些示例中，如图19所示，在切换器SW包括多个第二端D2(D21、D22和D23)的情况下，切换器SW可以包括多个晶体管，每个晶体管串联于一个第二端D2(例如第二端D21、第二端D22和第二端D23中的一者)和第三端D3之间。多个晶体管中一个晶体管处于导通状态且其他晶体管处于截止状态。其中，晶体管串联于第二端D2和第三端D3之间，是指晶体管的第一极与第二端D2耦接且晶体管的第二极与第三端D3耦接。晶体管的控制极可以与切换器SW的控制端耦接。示例性地，晶体管的控制极可以与CPU、GPU或逻辑控制器耦接。

例如，切换器SW包括第一晶体管T1、第二晶体管T2和第三晶体管T3。第一晶体管T1串联于耦接第一定值电阻器R1的第二端D21和第三端D3之间，第二晶体管T2串联于耦接第二定值电阻器R2的第二端D22和第三端D3之间，第三晶体管T3串联于耦接第三定值电阻器R3的第二端D23和第三端D3之间。

第一晶体管T1处于导通状态的情况下，第二晶体管T2和第三晶体管T3均处于截止状态，此时第一定值电阻器R1与第二连接线段L2耦接作为stub线的端接电阻，降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性；

或者，第二晶体管T2处于导通状态的情况下，第一晶体管T1和第三晶体管T3均处于截止状态，此时第二定值电阻器R2与第二连接线段L2耦接作为stub线的端接电阻，降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性；

或者，第三晶体管T3处于导通状态的情况下，第一晶体管T1和第二晶体管T2均处于截止状态，此时第三定值电阻器R3与第二连接线段L2耦接作为stub线的端接电阻，降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

需要说明的是，本申请的实施例提供的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本申请中的晶体管可以为增强型晶体管，也可以为耗尽型晶体管，本申请对此并不设限。

各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性地，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性地，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

通过一个晶体管处于导通状态且其他晶体管处于截止状态，能够使得不同的定值电阻器(例如第一定值电阻器R1、第二定值电阻器R2和第三定值电阻器R3中的一者)作为第二连接线段L2的端接电阻。这样，将电阻值合适的定值电阻器可以通过切换器SW和第二连接线段L2与显示接口主信号线331连通，从而降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

进一步地，如图19所示，切换器SW中第一端D1与第三端D3之间也可以串接晶体管。例如，切换器SW还包括第四晶体管T4，第四晶体管T4串联于第一端D1和第三端D3之间。

第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4中，一个晶体管处于导通状态且其他晶体管处于截止状态。

如图20所示，在切换器SW包括多个第二端D2的情况下，切换器SW可以包括一个单刀多掷的高速开关器。高速开关器的不动端与切换器SW的第三端D3耦接，高速开关器的活动端与切换器SW的一个第二端D2耦接且与其他第二端D2断开。

通过高速开关器的活动端与切换器SW不同的第三端D3耦接，能够使得不同的定值电阻器(例如第一定值电阻器R1、第二定值电阻器R2和第三定值电阻器R3中的一者)作为第二连接线段L2的端接电阻。这样，将电阻值合适的定值电阻器可以通过切换器SW和第二连接线段L2与显示接口主信号线331连通，从而降低stub线对GPU输出信号在传输链路上的负面影响，提高GPU输出信号的可靠性。

进一步地，高速开关器的活动端也与切换器SW的第一端D1耦接。这样，通过高速开关器选择多个第二端D2中的一个第二端D2与第三端D3耦接的基础上，还可以利用高速开关器选择第一端D1或第二端D2与第三端D3耦接。

当然，切换器SW还可以包括其他类似高速开关器的功能器件，例如多通道调谐器(tunner)等合适的器件。本申请只是以高速开关器为例进行说明，但是不作为对切换器SW的限定。

图21示出了第二连接线中一对显示接口主信号线的另一种结构示意图；图22示出了图11和图21两种情况下损耗与频率的曲线图；图23为对图21的第一连接线中一对显示接口主信号线上传输的高速信号的信号质量仿真结果。

图21与图11的区别在于，第二连接线段L2的长度小于第一连接线段L1的长度。将切换器SW靠近GPU的位置设置，缩短了第二连接线段L2的长度。

这样，在第二连接线段L2与阻抗匹配器RZ耦接作为stub线的情况下，能够缩短stub线的长度，从而进一步降低stub线对显示接口主信号线331上传输的GPU输出的信号的负面影响，提升显示接口主信号线331上传输的信号质量。

本申请的实施例对第二连接线段L2的长度小于第一连接线段L1的长度的情况下，显示接口主信号线331上传输的信号质量，优于第二连接线段L2的长度大于第一连接线段L1的长度的情况下显示接口主信号线331上传输的信号质量进行了验证。示例性地，验证过程包括无源损耗验证和有源信号验证两个部分。

一、无源损耗验证：测试装置分别提取了切换器SW靠近CPU设置(即第二连接线段L2的长度大于第一连接线段L1的长度)和切换器SW靠近GPU设置(即第二连接线段L2的长度小于第一连接线段L1的长度)两种情况下，显示接口主信号线331上的S参数(用于评估链路上反射信号和传送信号的性能)，得到如图22所示的两种情况下链路的损耗。以链路上传输的信号的工作频率为2.7GHz为例，切换器SW靠近CPU设置的情况对应图22中曲线1的链路损耗为-9.21dB；切换器SW靠近GPU设置的情况对应图22中曲线2的链路损耗为-6.79dB。因此，可以发现切换器SW靠近GPU设置的情况相较于切换器SW靠近CPU设置的情况而言，在链路上传输的信号的工作频率为2.7GHz的情况下，显示接口主信号线331上链路损耗可以改善约2.4dB。

二、有源信号验证：以端接电阻均为25Ω为前提，对切换器SW靠近GPU设置(即第二连接线段L2的长度小于第一连接线段L1的长度)的情况下，对显示接口主信号线331传输的GPU输出的高速信号进行信号质量的建模仿真，得到如图23所示的仿真结果，其中图23表示的显示接口主信号线331传输的高速信号的眼高为45mV。

表3中示出了在GPU输出信号且CPU呈高阻态的场景下，以信号传输速率为5.4Gbps/s为例，对图10对应的stub线未设置端接电阻情况的眼图、图18对应的stub线设置25Ω的第一定值电阻器R1作为端接电阻的眼图、以及图23对应的stub线设置25Ω的第一定值电阻器R1作为端接电阻的眼图的具体数据。

信号输出端	stub的端接电阻	信号传输速率	眼图范围	眼高
					GPU	/	5.4Gbps/s	±35mV	0mV
GPU	25Ω	5.4Gbps/s	±35mV	38mV
					GPU	25Ω	5.4Gbps/s	±35mV	45mV

表3

从表3中可以发现，在stub线耦接相同的端接电阻、并且显示接口主信号线331传输相同信号传输速率的情况下，在切换器SW靠近GPU设置的情况相较于切换器SW靠近CPU设置的情况而言，可以改善7mV的眼高。可以理解地，切换器SW靠近GPU设置的情况相较于切换器SW靠近CPU设置的情况而言，切换器SW靠近GPU设置的情况对显示接口主信号线331传输信号的负面影响程度更小，能够提升信号传输电路的可靠性。

可以理解地，信号传输电路中第二连接线段L2的长度小于第一连接线段L1的长度的情况，相较于信号传输电路中第二连接线段L2的长度大于第一连接线段L1的长度的情况而言，第二连接线段L2的长度小于第一连接线段L1的长度的情况对显示接口主信号线331传输信号的负面影响程度更小，能够提升信号传输电路的可靠性。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种信号传输电路，其特征在于，所述信号传输电路应用于电子设备；所述信号传输电路包括第一信号输出器、第二信号输出器、第一连接线、第二连接线和执行器，所述第一信号输出器与所述第二信号输出器不同；

所述第一连接线分别耦接所述第二信号输出器和所述执行器；所述第二连接线分别耦接所述第一信号输出器和所述第一连接线；

所述信号传输电路处于第一状态下，第二信号输出器处于高阻态，所述第一信号输出器输出的第一信号经由所述第二连接线和至少部分所述第一连接线传输至所述执行器，以使所述执行器满足所述电子设备的第一性能需求；

所述信号传输电路处于第二状态下，第一信号输出器处于高阻态，所述第二信号输出器输出的第二信号经由所述第一连接线传输至所述执行器，以使所述执行器满足所述电子设备的第二性能需求；

其中，所述第二连接线包括第一连接线段、第二连接线段和切换器；所述切换器包括第一端、第二端和第三端，所述第一连接线段分别耦接所述第一信号输出器和所述第一端，所述第二连接线段分别耦接所述第三端和所述第一连接线；

所述信号传输电路还包括阻抗匹配器；所述阻抗匹配器与所述第二端耦接；

所述信号传输电路处于所述第一状态下，所述第三端与所述第一端连通且所述第三端与所述第二端断开；所述信号传输电路处于所述第二状态下，所述第三端与所述第二端连通且所述第三端与所述第一端断开。

2.根据权利要求1所述的信号传输电路，其特征在于，所述阻抗匹配器包括可变电阻器或定值电阻器。

3.根据权利要求1所述的信号传输电路，其特征在于，所述阻抗匹配器包括电阻值互不相同的多个定值电阻器；所述切换器包括多个第二端，所述多个第二端分别与所述多个定值电阻器耦接；

所述第三端与所述第二端连通，包括所述第三端与一个所述第二端耦接且与其他所述第二端断开。

4.根据权利要求1-3中任一项所述的信号传输电路，其特征在于，所述第二连接线段的长度，小于所述第一连接线段的长度。

5.根据权利要求1-3中任一项所述的信号传输电路，其特征在于，所述第一信号输出器包括系统级芯片SOC和微控制单元MCU中的一者，所述第二信号输出器包括所述SOC和所述MCU中的另一者。

6.根据权利要求1-3中任一项所述的信号传输电路，其特征在于，所述第一信号输出器包括中央处理器CPU和图形处理器GPU中的一者，所述第二信号输出器包括所述CPU和所述GPU中的另一者，所述执行器包括显示屏。

7.根据权利要求1-3中任一项所述的信号传输电路，其特征在于，所述第一连接线和所述第二连接线的交接点，位于所述第二信号输出器的内部。

8.一种控制方法，其特征在于，应用于如权利要求1-7中任一项所述的信号传输电路；所述方法，包括：

所述第一信号输出器输出第一信号，所述第一信号经由所述第二连接线和至少部分所述第一连接线传输至所述执行器；或者，

所述第二信号输出器输出第二信号，所述第二信号经由所述第一连接线传输至所述执行器。

9.根据权利要求8所述的方法，其特征在于，所述第二连接线包括第一连接线段、第二连接线段和切换器；所述切换器包括第一端、第二端和第三端，所述第一连接线段分别耦接所述第一信号输出器和所述第一端，所述第二连接线段分别耦接所述第三端和所述第一连接线；所述信号传输电路还包括阻抗匹配器；所述阻抗匹配器与所述第二端耦接；

在所述第二信号输出器输出第二信号的情况下，所述方法还包括：

所述切换器将所述第三端与所述第二端耦接且所述第三端与所述第一端断开。

10.根据权利要求9所述的方法，其特征在于，所述阻抗匹配器包括电阻值互不相同的多个定值电阻器；所述切换器包括多个第二端，所述多个第二端分别与所述多个定值电阻器耦接；

所述切换器将所述第三端与所述第二端耦接，包括：

所述切换器将所述第三端与一个所述第二端耦接且与其他所述第二端断开，以使一个定值电阻器与所述第二连接线段耦接。

11.根据权利要求9所述的方法，其特征在于，所述第一信号输出器包括CPU，所述第二信号输出器包括GPU，所述执行器包括显示屏；

所述方法包括：

在所述显示屏处于第一刷新率的情况下，所述CPU输出第一信号，所述切换器将所述第三端与所述第一端耦接且所述第三端与所述第二端断开；或者，

在所述显示屏处于第二刷新率的情况下，所述GPU输出第二信号，所述切换器将所述第三端与所述第二端耦接且所述第三端与所述第一端断开；

其中，所述第二刷新率大于所述第一刷新率。

12.一种电子设备，其特征在于，包括：

主板；

如权利要求1-7中任一项所述的信号传输电路；所述第一信号输出器和/或所述第二信号输出器位于所述主板上。

13.根据权利要求12所述的电子设备，其特征在于，所述第一连接线和所述第二连接线包括嵌入式显示端口连接线；或，

所述第一连接线和所述第二连接线包括系统电源管理接口连接线。