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CN111243958B - 形成介电层的方法、半导体结构及其形成方法 - Google Patents

形成介电层的方法、半导体结构及其形成方法 Download PDF

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CN111243958B
CN111243958B CN201911180066.2A CN201911180066A CN111243958B CN 111243958 B CN111243958 B CN 111243958B CN 201911180066 A CN201911180066 A CN 201911180066A CN 111243958 B CN111243958 B CN 111243958B
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semiconductor
substrate
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程仲良
张翔笔
孙宏彰
黄耀升
吕育玮
李芳苇
方子韦
赵皇麟
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体结构包括：衬底，包括第一区域和第二区域；第一沟道层，设置在第一区域中；第二沟道层，设置在第二区域中；第一介电层，设置在第一沟道层上；第二介电层，设置在第二沟道层上；第一栅电极，设置在第一介电层上；第二栅电极，设置在第二介电层上。第一区域中的第一沟道层包括第一Ge浓度的Ge化合物，第二区域中的第二沟道层包括第二Ge浓度的Ge化合物。第一沟道层中的第一Ge浓度大于第二沟道层中的第二Ge浓度。本发明的实施例涉及形成介电层的方法、形成半导体结构的方法。

Description

形成介电层的方法、半导体结构及其形成方法
技术领域
本发明的实施例涉及形成介电层的方法、半导体结构及其形成方法。
背景技术
在半导体领域中，期望即使在器件随着按比例不断减小而变得更小的情况下也改善晶体管性能。用于增加驱动电流的应变诱导的带结构修改和迁移率增强是改善晶体管性能的有吸引力的方法。例如，硅中增强的电子迁移率将改善n型金属氧化物半导体(nMOS)器件的性能，而硅锗(SiGe)中的增强的空穴迁移率将改善p型MOS(pMOS)器件的性能。
发明内容
本发明的实施例提供了一种形成介电层的方法，包括：接收包括半导体层的衬底，所述半导体层包括Ge化合物；在所述半导体层上形成介电层；在所述介电层上形成包括硅(Si)的第一牺牲帽；退火所述衬底以将所述第一牺牲帽转变为包括SiGe的第二牺牲帽；以及去除所述第二牺牲帽以暴露所述介电层。
本发明的另一实施例提供了一种形成半导体结构的方法，包括：接收包括鳍结构的衬底，所述鳍结构包括Ge化合物；在所述鳍结构上形成第一介电层；在所述第一介电层上形成包括Si的第一牺牲帽；退火所述衬底以将所述第一牺牲帽转变为包括SiGe的第二牺牲帽；去除所述第二牺牲帽以暴露所述第一介电层；形成半导体栅极结构；在所述鳍结构中形成源极/漏极；去除所述半导体栅极结构以暴露所述第一介电层；形成高k介电层；以及在所述高k介电层上方形成金属栅极结构。
本发明的又一实施例提供了一种半导体结构，包括：衬底，包括第一区域和第二区域；第一沟道层和第二沟道层，所述第一沟道层设置在所述第一区域中，所述第二沟道层设置在所述第二区域中，其中，所述第一沟道层包括第一Ge浓度的Ge化合物，并且所述第二沟道层包括第二Ge浓度的Ge化合物；第一介电层和第二介电层，所述第一介电层设置在所述第一沟道层上，所述第二介电层设置在所述第二沟道层上；以及第一栅电极和第二栅电极，所述第一栅电极设置在所述第一介电层上，所述第二栅电极设置在所述第二介电层上，其中，所述第一沟道层中的所述第一Ge浓度大于所述第二沟道层中的所述第二Ge浓度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是形成介电层的方法的一些实施例的流程图。
图2A至图2D是示出在各个制造阶段的形成介电层的方法的示意图。
图3是形成半导体结构的方法的一些实施例的流程图。
图4A至图4F是示出在一个或多个实施例中根据本发明的方面构造的处于各个制造阶段的半导体结构的示意图。
图5是示出在一个或多个实施例中根据本发明的方面的半导体结构的示意图。
图6A至图6D是示出在一个或多个实施例中根据本发明的方面构造的处于各个制造阶段的半导体结构的示意图。
图7A至图7H是示出在一个或多个实施例中根据本发明的方面构造的处于各个制造阶段的半导体结构的示意图。
图8是示出在一个或多个实施例中根据本发明的的方面的半导体结构的示意图。
图9是形成半导体结构的方法的一些实施例的流程图。
图10A至图10F是示出在一个或多个实施例中根据本发明的方面构造的处于各个制造阶段的半导体结构的示意图。
图11是示出在一个或多个实施例中根据本发明的方面的半导体结构的示意图。
图12是示出在一个或多个实施例中根据本发明的方面的半导体结构的图。
图13A至图13C是示出在一个或多个实施例中根据本发明的方面构造的处于各个制造阶段的半导体结构的示意图。
图14A至图14H是示出在一个或多个实施例中根据本发明的方面构造的处于各个制造阶段的半导体结构的示意图。
图15是示出在一个或多个实施例中根据本发明的方面的半导体结构的示意图。
图16是示出在一个或一个以上实施例中根据本发明的方面构造的处于制造阶段的半导体结构的示意图。
图17A至图17F是沿图16的线I-I'截取的截面图，示出了在一个或多个实施例中根据本发明的方面构造的处于各个制造阶段的半导体结构。
图18是示出在一个或多个实施例中根据本发明的方面的半导体结构的示意图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
如本文所使用的，诸如“第一”、“第二”和“第三”的术语描述了各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分应当不受这些术语的限制。这些术语仅可用于将一个元件、组件、区域、层或部分与另一个区分开。除非上下文清楚地指出，否则诸如“第一”、“第二”和“第三”的术语在本文中使用时并不暗示序列或顺序。
可以通过任何合适的方法图案化鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍。
SiGe是半导体材料，其带隙小于硅的带隙，并且可以通过改变Ge含量来控制。与硅组合使用的SiGe产生异质结，异质结提供低结泄漏和高迁移率。在一些实施例中，金属氧化物半导体场效应晶体管(MOSFET)器件具有在源极区和漏极区之间延伸的SiGe沟道。配置为控制电荷载流子从源极区到漏极区的流动的栅电极通过栅极介电层与SiGe沟道分隔开。发现当SiGe沟道和栅极介电层彼此邻接时，Ge原子可以从SiGe沟道层扩散到栅极介电层中。因此，栅极漏电流(Jg)增加并且可靠性降低。
为了缓解这个问题，开发了不同的方法。例如，在一些比较实施例中，在SiGe沟道层上形成较厚的栅极介电层，但是提出了SiGe损耗问题。此外，SiGe层的氧化将形成具有高界面陷阱密度(Dit)的硅锗氧化物层，硅锗氧化物层捕获移动电荷载流子并导致低迁移率。在其他比较实施例中，厚栅极介电层沉积在SiGe沟道层上，但是这种方法遭受高界面态密度。发现沉积的栅极介电层和SiGe层之间的界面通常具有不饱和键，不饱和键充当界面充电中心，引起“界面态”。这种界面态的高密度指示沉积的栅极介电材料的质量低并且导致载流子迁移率降低。
在其他比较实施例中，可以在SiGe沟道层和栅极介电层之间形成薄硅覆盖层。硅覆盖层防止Ge原子从SiGe沟道层扩散到栅极介电层。然而，发现如果硅覆盖层没有形成到最佳厚度，则SiGe沟道层的益处减少。例如，当硅覆盖层太薄时，Ge原子可能能够扩散到硅覆盖层中，因此硅覆盖层转变为SiGe层。因此硅覆盖层不起作用。可选地，如果硅覆盖层太厚，则硅覆盖层变成沟道的一部分，导致高有效氧化物厚度(EOT)和部分或全部载流子溢出硅覆盖层，这降低了迁移率。在先进技术节点中，即使形成为满足最佳厚度的硅覆盖层也不能满足EOT缩放(例如，低于1nm)和高迁移率之间的平衡。另外，硅覆盖层的使用增加了工艺成本。
因此，本发明提供了用于SiGe沟道层上的栅极介电层的无覆盖设计。根据本发明的无覆盖设计，在要形成沟道的SiGe层上方形成介电层，并且在介电层上形成牺牲半导体层。随后执行退火。在退火期间，Ge原子可以从SiGe层扩散，通过第一介电层，并留在牺牲半导体层中。然后去除包括Ge原子的牺牲半导体层。此外，在退火期间可以改善SiGe层和介电层之间的界面。因此，在没有SiGe损耗的情况下获得具有低界面陷阱密度的介电层。在具有要形成沟道的SiGe层的pMOS器件中使用的介电层减小了栅极漏电流，因此提高了可靠性。因此，SiGe沟道层上的栅极介电层的无覆盖设计提供了实现高迁移率和改善晶体管性能的机会。
应注意，无覆盖电介质设计可集成在平面晶体管器件和非平面晶体管器件中，诸如三栅极、FinFET和全环栅(GAA)架构。还应注意，本发明以多栅极晶体管或鳍型多栅极晶体管(在此称为FinFET器件)的形式呈现实施例。FinFET器件可以是GAA器件、Ω栅极(a-栅极)器件、Pi栅极(H栅极)器件、双栅极器件、三栅极器件、体器件、绝缘体上硅(SOI)器件和/或其他配置。普通技术人员可以认识到可以受益于本发明的方面的半导体器件的其他示例。
此外，本发明的无覆盖电介质设计还可以集成在后栅极方法或替换栅极(RPG)方法中。
图1是形成介电层的方法的一些实施例的流程图，并且图2A至图2D是示出处于各个制造阶段的形成介电层的方法的示意图。在一些实施例中，提供了一种形成介电层10的方法。方法10包括多个操作(11、12、13、14、15和16)。
参考图1和图2A，在操作11中接收包括包含锗(Ge)化合物的半导体层100的衬底。在一些实施例中，半导体层100包括具有不同晶格常数的至少两种半导体材料。例如但不限于此，半导体层100可以包括硅锗(Si1-xGex)，其中锗含量x在0到1的范围内。在一些实施例中，Ge含量可以大于0.3，但是本发明不限于此。在以下描述中将更详细地讨论半导体层100中的Ge含量。在一些实施例中，半导体层100可以包括砷化镓(GaAs)、磷化铟(InP)、砷化铝镓(AlGaAs)、砷化铟(InAs)或任何其他类似的III-V材料。在一些实施例中，半导体层100形成在衬底内。在一些实施例中，至少鳍结构设置在衬底上方并从衬底突出。此外，鳍结构包括半导体层100。在一些实施例中，多条纳米线设置在衬底上方。此外，每条纳米线包括半导体层100。
在操作12中，在半导体层100上形成介电层110。在一些实施例中，介电层110可以包括半导体氧化物。例如，介电层110可以包括氧化硅(SiOx)层，诸如二氧化硅(SiO2)层，但是本发明不限于此。在一些实施例中，介电层110可以包括第一介电层112a和第二介电层112b。如图2A所示，第一介电层112a夹在第二介电层112b和半导体层100之间。在一些实施例中，第一介电层112a可以是III-V族化合物半导体氧化物层。例如但不限于此，第一介电层112a可以是硅锗氧化物(SixGeyO)层，其中x在约0.6和约1之间，并且y在约0.4和约0之间。在一些实施例中，III-V化合物半导体氧化物层可以是在半导体层100的表面上自发生长的原生氧化物层。例如，第一介电层112a可以是在半导体层100的表面上自发生长的原生硅锗氧化物层。第二介电层112b可以是氧化硅层。在一些实施例中，第二介电层112b(即，氧化硅层)可以是化学氧化物层，并且第二介电层112b可以通过适当的热氧化或沉积形成。在一些实施例中，第二介电层112b可以由臭氧(O3)和H2O形成。在一些实施例中，第二介电层112b可以通过臭氧辅助的亚大气压热化学气相沉积(SACVD)形成，但是本发明不限于此。在一些实施例中，第二介电层112b可以由H2SO4和H2O形成。在一些实施例中，第一和第二介电层112a和112b都可以由O3和H2O或由H2SO4和H2O形成，但是本发明不限于此。在一些实施例中，第二介电层112b可以通过热氧化和沉积形成。例如，第二介电层112b可以通过热氧化和等离子体增强原子层沉积(PEALD)形成。在一些实施例中，第一和第二介电层112a和112b都可以通过热氧化和沉积形成。在一些实施例中，双(二乙基氨基)硅烷(SiH2(NEt2)2，SAM24)、N,N-二异丙基氨基硅烷(DIPAS，LTO520)、四-二甲基氨基硅烷(SiH(NMe2)3，TDMAS)、Si2C16、硅烷(SiH4)、乙硅烷(Si2H6)、氮气(N2)、氧气(O2)、氧化亚氮(N2O)和臭氧可以用于PEALD中。在一些实施例中，介电层110的厚度在约10埃(A)和约50埃之间，但是本发明不限于此。在其他实施例中，介电层110的厚度小于20埃，但是本发明不限于此。
参考图1和图2B，在操作13中，在介电层110上形成包括硅的第一牺牲帽120。在一些实施例中，第一牺牲帽120可以包括非晶硅层或多晶硅层。在一些实施例中，第一牺牲帽120的厚度大于20埃，但是本发明不限于此。在一些实施例中，第一牺牲帽120可以由硅烷、乙硅烷、三硅烷(Si3H8)、LTO520、四硅烷(Si4H10)和N2形成，但是本发明不限于此。
参考图1和图2C，在操作14中，退火衬底以将第一牺牲帽120转变为包括SiGe的第二牺牲帽120'。在一些实施例中，用N2、氢(H2)、氩(Ar)和氧气(O2)执行退火130。在一些实施例中，退火130在约300℃至约1100℃之间的温度下执行，但是本发明不限于此。在退火130期间，Ge原子从半导体层100和第一介电层112a扩散。此外，Ge原子可以向上扩散并通过第二介电层112b，并与第一牺牲帽120中的Si原子保持在一起。因此，包括硅的第一牺牲帽120转变为包括硅锗的第二牺牲帽120'。第二牺牲帽120'可以包括来自半导体层100和第一介电层112a的Ge原子。应该注意的是，第一牺牲帽120(现在是第二牺牲帽120')的厚度大于20埃，以便为Ge原子提供足够的容纳。
如上所述，Ge原子可以从半导体层100扩散。因此，半导体层100的一部分可能损失Ge原子。在一些实施例中，观察到半导体层100的一部分(通常是上部)可能表现出Ge扩散。因此，具有较低Ge浓度的部分被识别并限定为第一部分100U，而另一部分(通常是比第一部分100U低的部分，具有大于第一部分100U的Ge浓度)被识别和限定为第二部分100L。在一些实施例中，第二部分100L中的Ge浓度可以基本上等于半导体层100中的原始Ge浓度。半导体层100的第一部分100U在衬底的退火之前具有第一Ge浓度，在衬底的退火之后具有第二Ge浓度。在一些实施例中，第一部分100U中的第一Ge浓度基本上等于第二部分100L中的Ge浓度，它们是原始Ge浓度。第一部分100U中的第二Ge浓度低于第一部分100U中的第一Ge浓度和第二部分100L中的Ge浓度。例如但不限于此，第一部分100U中的第一Ge浓度和第二部分100L中的Ge浓度可以大于约30％，而第一部分100U中的第二Ge浓度可以小于约25％。因此，介电层110和半导体层100之间的界面140中的Ge浓度从大于约30％减小到小于约25％，但是本发明不限于此。
此外，第一介电层112a中的Ge原子也可以扩散到第一牺牲帽120中，因此包括硅锗氧化物层的第一介电层112a可以转变为氧化硅层。因此，可以在操作14之后形成包括氧化硅的介电层110'。在一些实施例中，介电层110'包括包含氧化硅的原始第二介电层112b和先前包括硅锗氧化物并且现在包括氧化硅的第一介电层112a。在一些实施例中，介电层110'中的Ge浓度小于3％。在一些实施例中，介电层110'中的Ge浓度小于1.5％。
参考图1和图2D，在操作15中，去除第二牺牲帽120'以暴露介电层110'。在一些实施例中，在操作16中，在介电层110'上方形成栅电极。在一些实施例中，介电层110'用作晶体管器件的栅极介电层，并且介电层110'的厚度可以在约10埃到约50埃之间，但是本发明不限于此。在这样的实施例中，栅电极可以包括半导体材料。在其他实施例中，介电层110'在RPG方法中用作界面层(IL)，并且介电层110'的厚度小于20埃，但是本发明不限于此。在这样的实施例中，栅电极可以包括金属材料，并且高k栅极介电层夹在介电层110'和金属栅电极之间。将在以下描述中更详细地讨论操作16。
根据形成介电层110的方法，形成第一牺牲帽120以提供在退火130中从包括硅锗氧化物的介电层(即，第一介电层112a)和半导体层100扩散的Ge原子的容纳。此外，因为去除了第二牺牲帽120'(从第一牺牲帽120转变)，所以方法10提供无覆盖电介质设计。根据方法10，介电层110'中的Ge浓度小于3％或甚至小于1.5％。因此，通过介电层110'减小了栅极漏电流(Jg)，因此提高了器件可靠性。
此外，如参考比较实施例所述，存在引起载流子迁移率降低的两个界面问题：由SiGe氧化引起的界面陷阱密度(Dit)和由电介质沉积引起的高密度界面态。SiGe氧化将形成具有高界面陷阱密度(Dit)的硅锗氧化物层，硅锗氧化物层捕获移动电荷载流子并导致低迁移率，而高密度界面态指示沉积的栅极介电材料的低质量并导致载流子流动性退化。通过方法10减轻了这两个界面问题。应该注意，因为在包括Ge化合物的半导体层100上方形成至少三层(即，第一牺牲帽120、第二介电层112b和第一介电层110)，所以在形成第二介电层112b期间和/或第一牺牲帽120的退火期间，可以通过这三层阻挡氧。换句话说，可以通过这三层避免半导体层100中的SiGe氧化。因此，减少了由SiGe氧化引起的界面陷阱密度(Dit)。此外，界面140形成在介电层110'和半导体层100之间。具体地，界面140形成在先前的第一介电层112a(现在是介电层110'的一部分)和半导体层100之间。如上所述，第一介电层112a可以是原生氧化物层，而不是通过沉积形成的化学氧化物层。因此，减少了通过沉积产生的界面态的密度。因此，减轻了载流子迁移率降低。
在一些实施例中，上述无覆盖电介质设计可以集成在平面晶体管器件中。图3是形成半导体结构的方法的一些实施例的流程图，并且图4A至图4F是示出在一个或多个实施例中根据本发明的方面构造的处于各个制造阶段的半导体结构的示意图。在一些实施例中，提供了形成半导体结构40的方法，并且方法30包括多个操作(311、312、313、314、315、316和317)。
参考图3和图4A，在操作311中接收包括沟道层402的衬底400。衬底400可以包括体硅衬底、单晶硅衬底(掺杂或未掺杂)或绝缘体上半导体(SOI)衬底。在一些实施例中，衬底400可以具有掺杂类型(例如，n型掺杂)。在一些实施例中，衬底400可以包括设置在包括体硅的半导体主体上的掺杂外延层。在一些实施例中，诸如浅沟槽隔离(STI)结构的隔离结构(未示出)可以形成在衬底400中，以限定要形成器件的区域并且电隔离要形成的器件。
仍参考图4A，在一些实施例中，将在衬底400上方形成SiGe MOSFET器件，以利用由SiGe和Si异质结提供的低结泄漏和高迁移率。因此，形成半导体层以用作沟道层402。沟道层402可以包括Ge化合物。例如，沟道层402可以包括Si1-xGex合金，其中锗含量x在0到1的范围内。在一些实施例中，锗含量可以大于0.3，但是本发明不限于此。在一些实施例中，Ge含量可以大于0.35，但是本发明不限于此。在其他实施例中，沟道层402可以包括具有合金的其他III-V半导体材料，合金包括III族材料(即，周期表中的第13族)和第V族材料(即，周期表中的第15族)的组合。例如，在一些实施例中，沟道层402可以包括GaAs、InP、AlGaAs、InAs或任何其他类似材料。
参考图3和图4B，在操作312中，在沟道层402上形成介电层410。介电层410可以包括半导体氧化物。例如，介电层410可以包括氧化硅层，但是本发明不限于此。在一些实施例中，介电层410可以包括第一介电层412a和第二介电层412b。如图4B所示，第一介电层412a夹在第二介电层412b和沟道层402之间。在一些实施例中，第一介电层412a可以是III-V族化合物半导体氧化物层。例如但不限于此，第一介电层412a可以是SixGeyO层，其中x在约0.6和约1之间，并且y在约0.4和约0之间。在一些实施例中，III-V族化合物半导体氧化物层可以是在沟道层402的表面上自发生长的原生氧化物层。例如，第一介电层412a可以是在沟道层402的表面上自发生长的原生硅锗氧化物层。在一些实施例中，第二介电层412b可以包括氧化硅层。在一些实施例中，第二介电层412b可以是化学氧化物层，第二介电层412b可以通过适当的热氧化或沉积形成。形成第二介电层412b的方法可以类似于上述方法；因此，为了简洁起见，省略了类似的细节。在一些实施例中，介电层410的厚度在约10埃和约50埃之间，但是本发明不限于此。在其他实施例中，介电层410的厚度小于20埃，但是本发明不限于此。
仍然参考图3和图4B，在操作313中，在介电层410上形成包括Si的第一牺牲帽420。在一些实施例中，第一牺牲帽420可以包括非晶硅层或多晶硅层。在一些实施例中，第一牺牲帽420的厚度大于20埃，但是本发明不限于此。形成第一牺牲帽420的方法可以类似于上述方法；因此，为了简洁起见，省略了类似的细节。
参考图3和图4C，在操作314中，退火衬底400以将第一牺牲帽420转变为包括SiGe的第二牺牲帽420'。在一些实施例中，执行退火430，其中退火430的细节可以类似于上述退火的那些；因此，为了简洁起见，省略了类似的细节。在退火430期间，Ge原子从沟道层402和第一介电层412a扩散。此外，Ge原子可以向上扩散并通过第二介电层412b，并与第一牺牲帽420中的Si原子保持在一起。因此，包括硅的第一牺牲帽420被转变为包括硅锗的第二牺牲帽420'。换句话说，第二牺牲帽420'可以包括来自沟道层402和来自第一介电层412a的Ge原子。应注意，第一牺牲帽420(现在是第二牺牲帽420')的厚度大于20埃，以便为Ge原子提供足够的容纳。
如上所述，Ge原子可以从沟道层402扩散。因此，半导体层402的一部分可以失去Ge原子。在一些实施例中，观察到沟道层402的一部分(通常是上部)可能表现出Ge扩散。因此，具有较低Ge浓度的部分被识别并限定为第一部分402U，而Ge浓度大于第一部分402U的Ge浓度的另一部分(通常比第一部分402U低的部分)被识别并限定为第二部分402L。在一些实施例中，第二部分402L中的Ge浓度可以基本上等于沟道层402中的原始Ge浓度。沟道层402的第一部分402U在衬底400的退火之前具有第一Ge浓度，并且在衬底400的退火之后具有第二Ge浓度。在一些实施例中，第一部分402U中的第一Ge浓度基本上等于第二部分402L中的Ge浓度，它们是原始Ge浓度。第一部分402U中的第二Ge浓度低于第一部分402U中的第一Ge浓度和第二部分402L中的Ge浓度。例如但不限于此，第一部分402U中的第一Ge浓度和第二部分402L中的Ge浓度可以大于约30％，而第一部分402U中的第二Ge浓度可以小于约25％。因此，介电层410与沟道层402之间的界面440中的Ge浓度从大于约30％减小至小于约25％，但是本发明不限于此。
此外，第一介电层412a中的Ge原子也可以扩散到第一牺牲帽420中，因此包括硅锗氧化物层的第一介电层412a可以转变为氧化硅层。因此，可以在操作314之后形成包括氧化硅的介电层410'。在一些实施例中，介电层410'包括原始的包括氧化硅的第二介电层412b和先前包括硅锗氧化物并且现在包括氧化硅的第一介电层412a。在一些实施例中，介电层410'中的Ge浓度小于3％。在一些实施例中，介电层410'中的Ge浓度小于1.5％。
参考图3和图4D，在操作315中，去除第二牺牲帽420'以暴露介电层410'。参考图3和图4E，在操作316中，在介电层410'上方形成半导体栅极层450。在一些实施例中，介电层410'用作晶体管器件的栅极介电层，并且介电层410'的厚度可以在约10埃和约50埃之间，但是本发明不限于此。在这样的实施例中，栅极层可以包括半导体材料；例如，形成掺杂多晶硅以用作半导体栅极层450。
参考图4F，在一些实施例中，在半导体栅极层450上形成图案化的硬掩模452，并且通过图案化的硬掩模452图案化半导体栅极层450，使得获得包括半导体栅极层450和介电层410'的栅极结构。在一些实施例中，在操作317中，源极/漏极延伸区460可以在栅极结构的两侧处形成在衬底400中，间隔件462可以形成在栅极结构的侧壁上，并且可以形成源极/漏极464。源极/漏极464形成在栅极结构和间隔件462的两侧处的衬底400中。在一些实施例中，源极/漏极464可以是应变源极/漏极(S/D)结构。应变S/D结构464可以通过外延(epi)操作在凹槽(未示出)中生长应变材料来形成。在一些实施例中，应变材料的晶格常数可以不同于衬底400的晶格常数。在一些实施例中，应变S/D结构464可以包括Ge、SiGe、InAs、InGaAs、InSb、GaSb、InAlP、InP或它们的组合，但本发明不限于此。因此，如图4F所示，获得诸如平面SiGe MOSFET器件40的半导体结构。
形成半导体结构40的方法使用无覆盖电介质设计。根据方法30，介电层410'中的Ge浓度小于3％或甚至小于1.5％。因此，通过介电层410'减小了栅极漏电流(Jg)，并且改善了SiGe MOSFET器件40的可靠性。此外，通过方法30还降低了界面陷阱密度(Dit)和界面态密度。因此，通过SiGe沟道层402改善了载流子迁移率，同时缓解了由高Dit和界面态密度引起的载流子迁移率降低问题。
在IC演变的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。如上所述，MOSFET器件通常形成有包括SiO的栅极介电层和包括多晶硅的栅电极。随着部件尺寸继续减小，一直希望用高k栅极电介质和金属栅电极代替SiO栅极介电层和多晶硅栅电极以改善器件性能。在一些实施例中，方法30还可以包括多个操作(321、322、323、324、325、326、327和328)。在一些实施例中，可以在操作317之后执行操作321，但是本发明不限于此。在一些实施例中，可以在操作321之后执行操作327和328，但是本发明不限于此。在其他实施例中，可以在操作321之后执行操作322、323、324、325、326、327和328，但是本发明不限于此。
此外，随着集成电路尺寸继续缩小，核心操作电压降低。随着集成电路尺寸继续缩小，预期核心操作电压将继续降低。随着核心操作电压降低，I/O操作电压保持在较高值。结果，期望I/O区域和核心区域中的MOS器件在不同的操作电压下工作。因此，可以执行不同的操作以在I/O区域和核心区域中形成器件。例如，在一些实施例中，执行上述操作311、312、313、314、315和316以同时形成在I/O区域404a中具有多晶硅栅电极450的器件40a和在核心区域404b中具有多晶硅栅电极450的器件40b，如图5所示。
在一些实施例中，在衬底400上方形成介电结构470。在一些实施例中，介电结构470可以包括蚀刻停止层(例如，接触蚀刻停止层(CESL))472和在形成应变S/D结构464之后在衬底400上方形成的各个介电层(例如，层间介电(ILD)层)474。在一些实施例中，CESL472包括SiN层、SiCN层、SiON层和/或本领域已知的其他材料。在一些实施例中，ILD层474包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅酸盐玻璃(BSG)的材料和/或其他合适的介电材料。因此，SiGe MOSFET器件40a和SiGe MOSFET器件40b嵌入在介电结构470中。
在一些实施例中，可以执行操作321、327和328以在I/O区域404a中形成具有金属栅电极的MOSFET器件40a，但是本发明不限于此。因此，图6A至图6D中仅示出了I/O区域404a中的器件40a。在一些实施例中，半导体栅极层450(即，多晶硅栅电极)在替换栅极(RPG)方法中用作牺牲栅极结构，也称为伪栅极结构。参考图3和图6A，在一些实施例中，在沉积CESL472和ILD层474之后，可以执行平坦化工艺，诸如化学机械平坦化(CMP)操作，以去除介电结构470的一部分、间隔件462的一部分和图案化的硬掩模452。因此，半导体栅极结构450的顶面暴露，如图6A所示。
参考图3和图6B，在操作321中去除半导体栅极结构450。因此，在介电结构470和间隔件462内形成栅极沟槽454。此外，通过栅极沟槽454的底部暴露介电层410'。
参考图3和图6C，在操作327中，在介电层410'上形成高k介电层480。在一些实施例中，高k介电层480可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、氮氧化铪(HfOxNy)、其他合适的金属氧化物或它们的组合。另外，介电层410'用作高k介电层480和沟道层402之间的界面层(IL)。
参考图3和图6D，在操作328中，在高k介电层480上方形成金属栅极结构482。在一些实施例中，金属栅极结构482可以包括至少阻挡金属层(未示出)、功函金属层484和间隙填充金属层486。阻挡金属层可以包括例如但不限于TiN。功函金属层484可以包括TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或者这些材料中的两种或多种的多层，但不限于此。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函金属层484，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函金属层484。在一些实施例中，间隙填充金属层486可以包括导电材料，诸如Al、Cu、AlCu或W，但是材料不限于此。
因此，根据方法30，在I/O区域404a中获得具有金属栅电极的平面SiGe MOSFET40a。
与I/O区域404a中的器件相反，可以通过操作321、322、323、324、325、326、327和328形成核心区域404b中的具有金属栅电极的器件40b，但是本发明不限于此。因此，在图7A至图7H中仅示出了核心区域404b中的器件40b。在一些实施例中，半导体栅极层450(即，多晶硅栅电极)在替换栅极(RPG)方法中用作牺牲栅极，也称为伪栅极。参考图3和图7A，如上所述，在沉积CESL 472和ILD层474之后，可以执行平坦化工艺，诸如CMP操作，以去除介电结构470的一部分、间隔件462的一部分和图案化的硬掩模452。因此，半导体栅极结构450的顶面暴露。在操作321中去除半导体栅极结构450。因此，在介电层470和间隔件462内形成栅极沟槽454。此外，通过栅极沟槽454的底部暴露介电层410'。
参考图3和图7B，在操作322中去除介电层410'。因此，沟道层402(诸如第一部分402U)通过栅极沟槽454的底部暴露。
参考图3和图7C，在操作323中，在沟道层402上形成另一介电层414。介电层414可以包括半导体氧化物。例如，介电层414可以包括氧化硅层，但是本发明不限于此。在一些实施例中，介电层414可以包括第一介电层416a和第二介电层416b。如图7C所示，第一介电层416a夹在第二介电层416b和沟道层402之间。在一些实施例中，第一介电层416a可以是III-V族化合物半导体氧化物层，第二介电层416b可以包括氧化硅层。例如但不限于此，第一介电层416a可以是硅锗氧化物(Si1-xGexO)层，其中x在约0.6和约1之间，并且y在约0.4和约0之间。在一些实施例中，III-V化合物半导体氧化物层可以是在沟道层402的表面上自发生长的原生氧化物层。例如，第一介电层416a可以是在沟道层的表面上自发生长的原生硅锗氧化物层。在一些实施例中，第二介电层416b可以是氧化硅层，并且可以是化学氧化物层。可以通过适当的热氧化或沉积来形成第二介电层416b。形成第二介电层416b的方法可以类似于上述方法；因此，为了简洁起见，省略了类似的细节。在一些实施例中，介电层414的厚度小于约20埃，但是本发明不限于此。在一些实施例中，当通过沉积形成介电层414的第二介电层416b时，第二介电层416b可以覆盖栅极沟槽454的侧壁以及间隔件462和介电结构470的顶面，如图7C所示，但本发明不限于此。
参考图3和图7D，在操作324中，在介电层414上形成包括Si的第三牺牲帽422。在一些实施例中，第三牺牲帽422可以包括非晶硅层或多晶硅层。在一些实施例中，第三牺牲帽422的厚度大于10埃，但是本发明不限于此。形成第三牺牲帽422的方法可以类似于上述方法；因此，为了简洁起见，省略了类似的细节。
参考图3和图7E，在操作325中，对衬底400进行退火以将第三牺牲帽422转变为第四牺牲帽422'。在一些实施例中，执行退火432，其中退火432的细节可以类似于上述退火；因此，为了简洁起见，省略了类似的细节。在退火432期间，Ge原子可以从沟道层402和第一介电层416a扩散。此外，Ge原子可以向上扩散并通过第二介电层416b，并与第三牺牲帽422中的Si原子保持在一起。因此，包括Si的第三牺牲帽422被转变为包括硅锗的第四牺牲帽422'。第四牺牲帽422'可以包括来自沟道层402和第一介电层416a的Ge原子。应注意，第三牺牲帽422(现在是第四牺牲帽422')的厚度大于10埃，以便为Ge原子提供足够的容纳。
应注意，核心区域404b中的沟道层402的第一部分402U'可经历两次退火(即，退火430和退火432)，因此更多的Ge原子可从核心区域404b中的沟道层402的第一部分402U'扩散。因此，可以进一步减小核心区域404b中的沟道层402的第一部分402U'中的Ge浓度。
此外，第一介电层416a中的Ge原子也可以扩散到第三牺牲帽422中，因此包括硅锗氧化物层的第一介电层416a可以转变为氧化硅层。因此，可以在操作325之后形成包括氧化硅的介电层414'。在一些实施例中，介电层414'包括包含氧化硅的原始第二介电层416b和先前包括硅锗氧化物并且现在包括氧化硅的第一介电层416a。在一些实施例中，介电层414'中的Ge浓度小于3％。在一些实施例中，介电层414'中的Ge浓度小于1.5％。
参考图3和图7F，在操作326中去除第四牺牲帽422'以暴露介电层414'。在一些实施例中，介电层414'用作晶体管器件的IL，并且介电层414'的厚度可以小于约20埃，但是本发明不限于此。
参考图3和图7G，在操作327中，在介电层414'上形成高k介电层480。在一些实施例中，高k介电层480可以包括HfO2、ZrO2、La2O3、Al2O3、TiO2、Y2O3、SrTiO3、HfOxNy、其他合适的金属氧化物或它们的组合。
参考图3和图7H，在操作328中，在高k介电层480上方形成金属栅极结构482。在一些实施例中，金属栅极结构482可以包括至少阻挡金属层(未示出)、功函金属层484和间隙填充金属层486。阻挡金属层可以包括例如但不限于TiN。功函金属层484可以包括TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或者这些材料中的两种或多种的多层，但不限于此。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函金属层484，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函金属层484。在一些实施例中，间隙填充金属层486可以包括导电材料，诸如Al、Cu、AlCu或W，但是材料不限于此。
因此，根据方法30，在核心区域404b中获得具有金属栅极的平面SiGe MOSFET40b。
根据方法30，当在I/O区域404a中需要具有金属栅极40a的平面SiGe MOSFET器件时，可以在操作321之后执行操作327和328，并且当在核心区域404b中需要具有金属栅极40b的平面SiGe MOSFET器件时，可以在操作321之后执行操作322至操作328。在一些实施例中，在操作321中，可以同时去除器件40a和40b中的半导体栅极层450，并且在去除半导体栅极层之后，可以在I/O区域404a中形成保护层(未示出)，以便保护I/O区域404a中的器件40a中的介电层410'。可以对核心区域404b中的器件40b执行操作322至326，而不会影响I/O区域404a中的器件40a。在这样的实施例中，可以在去除第四牺牲帽422'之后去除保护层(即，操作326)，并且可以在I/O区404a中的SiGe MOSFET器件40a中和核心区域404b中的MOSFET器件40b中的栅极沟槽454中形成高k栅极介电层480和金属栅极层482。
因此，参考图8，提供了一种半导体结构。半导体结构包括衬底400，衬底400包括第一区域404a(即，I/O区域)和第二区域404b(即，核心区域)。半导体结构包括设置在第一区域404a中的沟道层402和设置在第二区域404b中的沟道层402。如上所述，第一区域404a中的沟道层402包括诸如硅锗的Ge化合物，并且第二区域404b中的沟道层402包括诸如硅锗的Ge化合物。在一些实施例中，第一区域404a中的沟道层402包括第一部分402U和第二部分402L，其中第一部分402U中的Ge浓度小于第二部分402L中的Ge浓度。在一些实施例中，第二区域404b中的沟道层402包括第一部分402U'和第二部分402L，其中第一部分402U'中的Ge浓度小于第二部分402L的Ge浓度。在一些实施例中，第一区域404a和第二区域404b中的沟道层402的第二部分402L可以包括相同的Ge浓度。然而，因为核心区域404b中的沟道层402的第一部分402U'可以经历两次退火(即，退火430和退火432)，所以更多的Ge原子可以从核心区域404b中的沟道层402的第一部分402U'扩散。因此，第二区域404b中的沟道层402的第一部分402U'中的Ge浓度可以小于第一区域404a中的沟道层402的第一部分402U中的Ge浓度。
仍然参考图8，半导体结构还包括设置在第一区域404a中的沟道层402上的介电层410'和设置在第二区域404b中的沟道层402上的介电层414'。在一些实施例中，介电层410'和介电层414'可以用作界面层(IL)，其中高k介电层480分别设置在介电层410'和介电层414'上，如图8所示。包括功函金属层484和间隙填充金属层486的金属栅电极可以分别形成在高k介电层480上，如图8所示。
介电层410'包括厚度T1，并且介电层414'包括厚度T2。在一些实施例中，第一区域404a中的介电层410'的厚度T1大于第二区域404b中的介电层414'的厚度T2。在一些实施例中，第一区域404a中的介电层410'的厚度T1在约10埃和约50埃之间，但是本发明不限于此。在一些实施例中，第二区域404b中的介电层414'的厚度T2小于20埃，但是本发明不限于此。在一些实施例中，第一区域404a中的介电层410'可以设置在高k介电层480和沟道层402之间，并且可以具有平坦形状，如图8所示。在一些实施例中，第二区域404b中的介电层414'不仅可以设置在高k介电层480和沟道层402之间，还可以设置在高k介电层480和间隔件462之间。此外，如图8所示，介电层414'可以具有U形。另外，介电层414'的部分与间隔件462接触，并且介电层414'的一部分与沟道层402接触。在一些实施例中，介电层414'的与间隔件462接触的部分的厚度小于与沟道层402接触的介电层414'的部分的厚度，但是本发明不限于此。然而，在一些实施例中，当通过氧化或热氧化形成介电层414'时，介电层414'可具有平坦形状，但未示出。
根据方法30，介电层410'和414'中的Ge浓度小于3％或甚至小于1.5％，而介电层414'中的Ge浓度可甚至小于介电层410'中的Ge浓度。因此，通过介电层410'和414'减小栅极漏电流(Jg)，并且SiGe MOSFET器件40a和40b的可靠性得到改善。此外，通过方法30还减小了界面陷阱密度(Dit)和界面态密度。因此，SiGe MOSFET器件40a和40b的载流子迁移率由SiGe沟道层402改善，并且缓解了由高Dit和界面态密度引起的载流子迁移率降低问题。
随着半导体工业已经发展到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经导致三维设计的发展，诸如FinFET器件。FinFET器件制造有从衬底垂直延伸的薄“鳍”或“鳍结构”，其中在鳍上方形成栅电极。因此，形成FinFET器件的沟道。在一些实施例中，上述无覆盖电介质设计可以集成在非平面晶体管器件中，诸如FinFET器件。例如，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括p型MOS FinFET器件和n型MOS FinFET器件。以下公开内容将继续描述CMOS FinFET器件以说明本发明的各个实施例。然而，应该理解，除了具体要求保护之外，应用不应限于特定类型的器件。
上述无覆盖电介质设计可以集成在诸如FinFET器件的非平面晶体管器件中。图9是形成半导体结构的方法的一些实施例的流程图，并且图10A至图10F是示出在一个或多个实施例中根据本发明的方面构造的处于各个制造阶段的半导体结构的示意图。在一些实施例中，提供了一种形成半导体结构60的方法，并且方法50包括多个操作(511、512、513、514、515、516和517)。
图10A至图10F是示出在一个或多个实施例中根据本发明的方面构造的处于各个制造阶段的半导体结构的示意图。参考图9和图10A，在操作511中接收包括沟道层的衬底600。在本发明的一些实施例中，衬底600可以由Si或其他半导体材料制成。可选地或另外地，衬底600可以包括其他元素半导体材料，诸如Ge。在一些实施例中，衬底600由化合物半导体制成，诸如SiC、GaAs、InAs、InP等。在一些实施例中，衬底600由合金半导体制成，诸如SiGe、SiGeC、GaAsP、GaInP等。在一些实施例中，衬底600包括外延层。例如，衬底600包括位于体半导体上面的外延层。在一些实施例中，衬底600可以包括SOI衬底或绝缘体上锗(GOI)衬底。在一些实施例中，衬底600可以包括各种掺杂区域和其他合适的部件。
在一些实施例中，可以在衬底600中形成抗穿通注入(APT)区(未示出)。APT区用于减少亚阈值源极-漏极泄漏和漏致势垒降低(DIBL)。APT区可以是n型APT区或p型APT区。在一些实施例中，通过掺杂诸如As、P或锑(Sb)的n型掺杂剂来获得n型APT区。在一些实施例中，通过掺杂诸如硼(B)或硼氟(BF2)的p型掺杂剂来获得p型APT区。在一些实施例中，可以执行热操作以激活APT区中的掺杂剂。在一些实施例中，通过快速热退火工艺执行热处工艺，但不限于此。
如图10A所示，鳍结构602a和鳍结构602b设置在衬底600上方并从衬底600突出。此外，每个鳍结构602a、602b包括半导体层。在一些实施例中，鳍结构602a和衬底600可以包括相同的材料，诸如Si。可选地，鳍结构602a和衬底600可以包括不同的材料。在一些实施例中，鳍结构602b可以包括与衬底600的材料不同的材料。例如，衬底600可以包括硅，并且鳍结构602b可以包括硅锗。作为另一示例，鳍结构602b可以包括碳化硅或Sn。在一些实施例中，鳍结构602a和鳍结构602b被识别为包括不同的半导体层。例如但不限于此，鳍结构602a包括Si层，而鳍结构602b包括Si1-xGex层，其中锗含量x的范围为0至1。在一些实施例中，锗含量可以大于0.3。在一些实施例中，Ge含量可以大于0.35，但是本发明不限于此。
可以使用减法蚀刻工艺，通过图案化衬底600，并且在引入物质的同时掩蔽鳍结构602b以将鳍结构602b的材料改变为包括与衬底600材料不同的化合物半导体材料或者其他材料来形成鳍结构602a和602b。可以使用外延生长工艺、注入工艺、沉积工艺或其他类型的工艺来将鳍结构602b改变为包括与衬底600的材料不同的材料。此外，隔离结构603可以设置在鳍结构602a和602b之间，以电隔离鳍结构602a和602b。
在一些实施例中，例如，通过在鳍结构602a和602b上方和之间沉积绝缘材料，以及使用CMP操作和/或蚀刻操作从鳍结构602a和602b的顶面上方去除任何多余的绝缘材料，可以在鳍结构602a和602b之间形成隔离结构603。在其他实施例中，隔离结构603可以形成在衬底600上方，并且以用于鳍结构602a和602b的图案进行图案化。然后，在隔离结构603内形成的图案内外延生长鳍结构602a和/或602b。可以使用两个单独的工艺来形成鳍结构602a和鳍结构602b，使得它们包括不同的材料，这取决于例如它们将用于的特定类型的FinFET器件的鳍结构602a和602b的所需功能。在其他实施例中，减法蚀刻工艺和外延生长工艺的组合也可用于形成鳍结构602a和602b。可以使用减法蚀刻工艺来形成鳍结构602a，并且例如可以使用外延生长工艺来形成鳍结构602b的至少一部分。可以在形成鳍结构602a和602b之前或之后使隔离结构603凹进，使得隔离结构603的顶面凹进至鳍结构602a和602b的顶面下方，如图10A所示。
参考图9和图10B，在操作512中，在鳍结构602a和602b上形成介电层610。介电层610可以包括半导体氧化物。例如，介电层610可以包括氧化硅层，但是本发明不限于此。在一些实施例中，介电层610可以包括第一介电层612a和第二介电层612b，或第一介电层612a'和第二介电层612b。如图10B所示，第一介电层612a夹在第二介电层612b和鳍结构602b之间，第一介电层612a'夹在第二介电层612b和鳍结构602a之间。在一些实施例中，第一介电层612a和612a'可以是III-V族化合物半导体氧化物层。在一些实施例中，III-V族化合物半导体氧化物层可以是分别在鳍状结构602a和602b的表面上自发生长的原生氧化物层。例如，第一介电层612a可以是在SiGe鳍结构602b的表面上自发生长的原生硅锗氧化物(SixGeyO)层，其中x在约0.6和约1之间，并且y在约0.4和约0之间。第一介电层612a'可以是在Si鳍结构602a的表面上自发生长的原生氧化硅层。在一些实施例中，第二介电层612b可以是氧化硅层。在一些实施例中，第二介电层612b可以是通过适当的热氧化或沉积形成的化学氧化物层。形成第二介电层612b的方法可以类似于上述方法；因此，为了简洁起见，省略了类似的细节。在一些实施例中，介电层610的厚度(即，第二介电层612b的厚度与第一介电层612a或612a'的厚度之和)在约10埃和约50埃之间，但是本发明不限于此。在其他实施例中，介电层610的厚度小于20埃，但是本发明不限于此。
仍然参考图9和图10C，在操作513中，在介电层610上形成包括Si的第一牺牲帽620。在一些实施例中，第一牺牲帽620可以包括非晶硅层或多晶硅层。在一些实施例中，第一牺牲帽620的厚度大于20埃，但是本发明不限于此。形成第一牺牲帽620的方法可以类似于上述方法；因此，为了简洁起见，省略了类似的细节。在一些实施例中，第一牺牲帽620共形地形成以覆盖鳍结构602a和602b、衬底600和隔离结构503，但是本发明不限于此。在一些实施例中，第一牺牲帽620的厚度足够厚，使得鳍结构602a和602b之间的空间由第一牺牲帽620填充，但是本发明不限于此。
参考图9和图10D，在操作614中对衬底600进行退火以将第一牺牲帽620转变为第二牺牲帽620'。在一些实施例中，执行退火630，其中退火630的细节可以类似于上述退火；因此，为了简洁起见，省略了类似的细节。在退火630期间，Ge原子从鳍结构602b和鳍结构602b上方的第一介电层612a扩散。此外，Ge原子可以向上扩散并通过第二介电层612b，并与第一牺牲帽620中的Si原子保持在一起。因此，包括硅的第一牺牲帽620转变为包括硅锗的第二牺牲帽620'。换句话说，第二牺牲帽620'可以包括来自鳍结构602b和来自第一介电层612a的Ge原子。应注意，第一牺牲帽620(现在是第二牺牲帽620')的厚度大于20埃，以便为Ge原子提供足够的容纳。
在一些实施例中，在退火630期间，使包括氧化硅的第一介电层612a'和鳍结构602a上方的包括氧化硅的第二介电层612b致密化，因此鳍结构602a上方的氧化硅介电层610'的质量得到改善。
如上所述，Ge原子可以从鳍结构602b中的半导体层扩散。因此，鳍结构602b的一部分可能失去Ge原子。在一些实施例中，观察到鳍结构602b的一部分(通常是外部)可能表现出Ge扩散。因此，具有较低Ge浓度的部分被识别并限定为第一部分602O，而具有大于第一部分602O的Ge浓度的另一部分(通常是位于第一部分602O内部的部分)被识别并限定为第二部分602I。在一些实施例中，第二部分602I中的Ge浓度可以基本上等于鳍结构602b中的原始Ge浓度。鳍结构602b的第一部分6020在衬底600的退火之前具有第一Ge浓度，并且在衬底600的退火之后具有第二Ge浓度。在一些实施例中，第一部分6020中的第一Ge浓度基本上是等于第二部分602I中的Ge浓度，该Ge浓度是原始Ge浓度。第一部分602O中的第二Ge浓度小于第一部分602O中的第一Ge浓度和第二部分602I中的Ge浓度。例如但不限于此，第一部分6020中的第一Ge浓度和第二部分602I中的Ge浓度可以大于约30％，而第一部分602O中的第二Ge浓度可以小于约25％。因此，介电层610与鳍结构602b之间的界面640中的Ge浓度从大于约30％减小至小于约25％，但是本发明不限于此。
此外，第一介电层612a中的Ge原子也可以扩散到第一牺牲帽620中，因此包括硅锗氧化物层的第一介电层612a可以转变为氧化硅层。因此，可以在操作314之后形成包括氧化硅的介电层610'。在一些实施例中，介电层610'包括包含氧化硅的原始第二介电层612b和先前包括硅锗氧化物并且现在包括氧化硅的第一介电层612a。在一些实施例中，介电层610'中的Ge浓度小于3％。在一些实施例中，介电层610'中的Ge浓度小于1.5％。
参考图9和图10E，在操作515中，去除第二牺牲帽620'以暴露介电层610'。参考图9和图10F，在操作516中，在介电层610'上方形成半导体栅极层650。在一些实施例中，介电层610'用作晶体管器件的栅极介电层，并且介电层610'的厚度可以在约10埃和约50埃之间，但是本发明不限于此。在这样的实施例中，栅极层可以包括半导体材料；例如，形成掺杂多晶硅以用作半导体栅极层650。
仍然参考图10F，在一些实施例中，在半导体栅极层650上形成图案化的硬掩模652，并且通过图案化的硬掩模图案化半导体栅极层650，使得获得包括半导体栅极层650和介电层610'的栅极结构。因此，在栅极结构下方的鳍结构602a和602b中形成沟道层。
参考图11，在一些实施例中，可以在栅极结构的两侧处的衬底600中形成用于不同器件(即，nMOS器件和pMOS器件)的源极/漏极延伸区(未示出)，并且可以在栅极结构的侧壁上形成间隔件(未示出)。在操作517中，可以在栅极结构和间隔件的两侧处的衬底600中形成用于不同器件的源极/漏极664a和源极/漏极664b。在一些实施例中，至少源极/漏极664b可以是用于不同器件的应变的源/漏(S/D)结构。可以通过外延(epi)操作在凹槽(未示出)中生长应变材料来形成应变S/D结构。在一些实施例中，应变材料的晶格常数可以不同于衬底的晶格常数。在一些实施例中，用于形成应变S/D结构的材料可以类似于上述材料；因此，为简洁起见，省略了类似的细节。因此，如图11所示，获得诸如非平面MOSFET器件(即，FinFET器件)60的半导体结构。
形成半导体结构50的方法使用无覆盖电介质设计。根据方法50，介电层610'中的Ge浓度小于3％或甚至小于1.5％。因此，通过介电层610'减小了栅极漏电流(Jg)，并且改善了包括SiGe鳍结构602b的MOSFET器件60的可靠性。此外，通过方法50还降低了界面陷阱密度(Dit)和界面态密度。因此，通过鳍结构602b中的SiGe沟道层改善了载流子迁移率，同时缓解了由高Dit和界面态密度引起的载流子迁移率降低问题。
如上所述，在一些实施例中，可以采用金属栅极方法来使用高k栅极电介质和金属栅电极以改善器件性能。因此，方法50还可以包括多个操作(521、522、523、524、525、526、527和528)。在一些实施例中，可以在操作517之后执行操作521，但是本发明不限于此。在一些实施例中，可以在操作521之后执行操作527和528，但是本发明不限于此。在其他实施例中，可以在操作521之后执行操作522、523、524、525、526、527和528，但是本发明不限于此。
参考图12，如上所述，期望I/O区域和核心区域中的器件在不同的操作电压下工作，因此可以执行不同的操作以在I/O区域和核心区域中形成器件。例如，在一些实施例中，如图12所示，执行上述操作511、512、513、514、515、516和517以同时在I/O区域604a中形成包括多晶硅栅电极650的FinFET器件60a和在核心区域604b中形成包括多晶硅栅电极650的FinFET的器件60b。
在一些实施例中，可以在衬底600上方形成介电结构(未示出)，使得FinFET器件60a和FinFET器件60b都嵌入在介电结构中。在一些实施例中，介电结构可以包括CESL(未示出)和在形成应变S/D结构之后在衬底上方形成的各个介电层(例如，层间介电(ILD)层)。用于形成CESL和ILD层的材料可以类似于上述材料；因此，为简洁起见，省略了类似的细节。
在一些实施例中，可以执行操作521、527和528以在I/O区域604a中形成具有金属栅电极的FinFET器件60a，但是本发明不限于此。因此，图13A至图13C中仅示出了I/O区域604a中的FinFET器件60a。在一些实施例中，半导体栅极层650(即，多晶硅栅电极)在替换栅极(RPG)方法中用作牺牲栅极结构，也称为伪栅极结构。参考图9和图13A，在一些实施例中，在形成介电结构之后，可以执行平坦化工艺，诸如CMP操作，以去除介电结构的一部分、间隔件的一部分和图案化的硬掩模652。因此，暴露半导体栅极结构650的顶面。随后，在操作521中去除半导体栅极结构650。因此，在介电结构和间隔件内形成栅极沟槽654。此外，第一介电层610'通过栅极沟槽654暴露，如图13A所示。
参考图9和图13B，在操作527中，在第一介电层610'上形成高k介电层680。用于形成高k介电层680的材料可以与上述材料相同；因此，为简洁起见，省略了这些细节。在这样的实施例中，介电层610'用作高k介电层680与鳍结构602a和602b之间的界面层(IL)。
参考图9和图13C，在操作528中，在高k介电层680上方形成金属栅极结构682a和682b。在一些实施例中，金属栅极结构682a可以包括至少阻挡金属层(未示出)、用于nMOS器件的功函金属层684a和间隙填充金属层686，而金属栅极结构682b可以包括至少阻挡金属层(未示出)、用于pMOS器件的功函金属层684b和间隙填充金属层686。用于形成阻挡层、功函金属层684a和684b以及间隙填充层686的材料可以与上述材料类似；因此，为简洁起见，省略了类似的细节。
因此，根据方法50，在I/O区域604a中获得具有金属栅极的FinFET器件60a。FinFET器件可以是n型FinFET器件和/或p型FinFET器件。n型和p型FinFET器件可以电连接以在I/O区域604a中形成CMOS器件，如图13C所示。
与I/O区域604a中的器件相反，在核心区域604b中具有金属栅电极的FinFET器件60b可以由操作521、522、523、524、525、526、527和528形成，但是本发明不限于此。因此，在图14A至图14H中仅示出了核心区域604b中的器件60b。在一些实施例中，半导体栅极层650(即，多晶硅栅电极)在替换栅极(RPG)方法中用作牺牲栅极，也称为伪栅极。参考图9和图14A，如上所述，在沉积CESL和ILD层之后，去除介电结构的一部分、间隔件的一部分和图案化的硬掩模以暴露半导体栅极层650的顶面，并且在操作521中去除半导体栅极结构650。因此，在介电层和间隔件内形成栅极沟槽654。此外，介电层610'通过栅极沟槽654暴露。
参考图9和图14B，在操作522中去除介电层610'。因此，核心区域604b中的鳍结构602a和602b通过栅极沟槽654暴露。
参考图9和图14C，在操作523中，在鳍结构602a和602b上形成另一介电层614。介电层614可以包括半导体氧化物。例如，介电层614可以包括氧化硅层，但是本发明不限于此。在一些实施例中，介电层614可以包括位于鳍结构602b上方的第一介电层616a和第二介电层616b，或者包括位于鳍结构602a上方的第一介电层616a'和第二介电层616b。如图14C所示，第一介电层616a夹在第二介电层616b和鳍结构602b之间，而第一介电层616a'夹在第二介电层616b和鳍结构602a之间。在一些实施例中，第一介电层616a可以是III-V族化合物半导体氧化物层。在一些实施例中，III-V族化合物半导体氧化物层可以是在鳍状结构602a和602b的表面上自发生长的原生氧化物层。例如，第一介电层616a可以是在鳍结构602b的表面上自发生长的原生硅锗氧化物层。在一些实施例中，第一介电层616a'可以是在鳍结构602a的表面上自发生长的原生氧化硅层。在一些实施例中，第二介电层616b可以是氧化硅层。在一些实施例中，第二介电层616b可以是通过适当的热氧化或沉积形成的化学氧化物层。形成第二介电层616b的方法可以类似于上述方法；因此，为了简洁起见，省略了类似的细节。在一些实施例中，介电层614的厚度小于约20埃，但是本发明不限于此。在一些实施例中，当通过沉积形成介电层614的第二介电层616b时，第二介电层616b可以覆盖鳍结构602a和602b的顶面和侧壁，以及隔离结构603的顶面，如图14C所示，但本发明不限于此。
参考图9和图14D，在操作524中，在介电层614上形成包括Si的第三牺牲帽622。在一些实施例中，第三牺牲帽622可以包括非晶硅层或多晶硅层。在一些实施例中，第三牺牲帽622的厚度大于10埃，但是本发明不限于此。形成第三牺牲帽622的方法可以类似于上述方法；因此，为了简洁起见，省略了这些细节。
参考图9和图14E，在操作525中对衬底600进行退火以将第三牺牲帽622转变为第四牺牲帽622'。在一些实施例中，执行退火632，其中退火632的细节可以类似于上述退火；因此，为了简洁起见，省略了类似的细节。在退火632期间，Ge原子可以从鳍结构602b和第一介电层616a扩散。此外，Ge原子可以向上扩散并通过第二介电层616b，并与第三牺牲帽622中的Si原子保持在一起。因此，包括硅的第三牺牲帽622转变为包括硅锗的第四牺牲帽622'。换句话说，第四牺牲帽622'可以包括来自鳍结构602b和来自第一介电层616a的Ge原子。应该注意的是，第三牺牲帽622(现在是第四牺牲帽622')的厚度大于10埃，以便为Ge原子提供足够的容纳。
应注意，核心区域604b中的鳍结构602b的第一部分602O'可经历两次退火(即，退火630和退火632)；因此，更多的Ge原子可以从核心区域604b中的鳍结构602b的第一部分602O'扩散。因此，可以进一步减小核心区域604b中的鳍结构602b的第一部分602O'中的Ge浓度。
此外，第一介电层616a中的Ge原子也可以扩散到第三牺牲帽622中，因此包括硅锗氧化物层的第一介电层616a可以转变为氧化硅层。因此，在操作525之后可以形成包括氧化硅的介电层614'。在一些实施例中，介电层614'包括包含氧化硅的原始第二介电层616b和先前包括硅锗氧化物并且现在包括氧化硅的第一介电层616a。在一些实施例中，介电层614'中的Ge浓度小于3％。在一些实施例中，介电层614'中的Ge浓度小于1.5％。
参考图9和图14F，在操作526中去除第四牺牲帽622'以暴露介电层614'。在一些实施例中，介电层614'用作晶体管器件的IL，并且介电层614'的厚度可以小于约20埃，但是本发明不限于此。
参考图9和图14G，在操作527中，在介电层614'上形成高k介电层680。在一些实施例中，用于形成高k介电层680的材料可以类似于上述材料；因此，为简洁起见，省略了类似的细节。
参考图9和图14H，在操作528中，在高k介电层680上方形成金属栅极结构682a和682b。在一些实施例中，金属栅极结构682a可以包括至少阻挡金属层(未示出)、用于nMOS器件的功函金属层684a和间隙填充金属层686，而金属栅极结构682b可以包括至少阻挡金属层(未示出)、用于pMOS器件的功函金属层684b和间隙填充金属层686。用于形成阻挡层、功函金属层684a和684b以及间隙填充层686的材料可以与上述材料类似；因此，为简洁起见，省略了类似的细节。
因此，根据方法50，在核心区域604b中获得具有金属栅极的FinFET器件。FinFET器件可以是n型FinFET器件或p型FinFET器件。n型和p型FinFET器件可以电连接以在核心区域604b中形成CMOS器件，如图14H所示。
根据方法50，当在I/O区域604a中需要包括金属栅极的FinFET器件60a时，可以在操作521之后执行操作527和528，并且当在核心区域604b中需要包括金属栅极的FinFET器件60b时，可以在操作521之后执行操作522至操作528。在一些实施例中，在操作521中可以同时去除器件60a和60b中的半导体栅极层650，并且在去除半导体栅极层之后，可以在I/O区域604a中形成保护层(未示出)，以保护I/O区域604a中的器件60a中的介电层610'。可以对核心区域604b中的器件60b执行操作522至526，而不影响I/O区域604a中的器件60a。在这样的实施例中，可以在去除第四牺牲帽622'(即，操作526)之后去除保护层，并且可以在I/O区域604a中的SiGe MOSFET器件60a中和在核心区域604b中的MOSFET器件60b中的栅极沟槽654中形成高k栅极介电层680和金属栅极层682a和682b。
因此，参考图15，提供了半导体结构。半导体结构包括衬底600，衬底600包括第一区域604a(即，I/O区域)和第二区域604b(即，核心区域)。半导体结构可以包括鳍结构602a和鳍结构602b，鳍结构602a包括设置在第一区域604a和第二区域604b中的硅沟道层，鳍结构602b包括设置在第一区域604a和第二区域604b中的硅锗沟道层。在一些实施例中，第一区域604a中的鳍结构602b包括第一部分602O和第二部分602I，其中第一部分602O中的Ge浓度小于第二部分602I中的Ge浓度。在一些实施例中，第二区域604b中的鳍结构602b包括第一部分602O'和第二部分602I，其中第一部分602O'中的Ge浓度小于第二部分602I中的Ge浓度。在一些实施例中，第一区域604a和第二区域604b中的鳍结构602b的第二部分602I可以包括相同的Ge浓度。然而，因为核心区域604b中的鳍结构602b的第一部分602O'可以经历两次退火(即，退火630和退火632)，所以更多的Ge原子可以从核心区域604b中的鳍结构602b的第一部分602O'扩散。因此，核心区域604b中的鳍结构602b的第一部分602O'中的Ge浓度可以小于I/O区域604a中的鳍结构602a的第一部分6020中的Ge浓度。
仍然参考图15，半导体结构还包括：具有厚度T1的介电层610'，设置在第一区域604a中的鳍结构602a和602b上；以及具有厚度T2的介电层614'，设置在第二区域604b中的鳍结构602a和602b上。在一些实施例中，介电层610'和介电层614'可以用作IL，并且高k介电层680分别设置在介电层610'和介电层614'上，如图15所示。在这样的实施例中，可以在高k介电层680上形成金属栅电极，如图15所示。金属栅电极可以包括用于n型或p型FinFET器件的不同功函金属层。在一些实施例中，可以在I/O区域604a和核心区域604b中形成不同的p型功函金属层。类似地，可以在I/O区域604a和核心区域604b中形成不同的n型功函金属层。
在一些实施例中，第一区域604a中的介电层610'的厚度T1大于第二区域604b中的介电层614'的厚度T2。在一些实施例中，第一区域604a中的介电层610'的厚度T1在约10埃和约50埃之间，但是本发明不限于此。在一些实施例中，第二区域604b中的介电层614'的厚度T2小于20埃，但是本发明不限于此。另外，介电层610'与I/O区域604a中的鳍结构602a和602b以及隔离结构603接触，并且介电层614'与核心区域604b中的鳍结构602a和602b以及隔离结构603接触。在一些实施例中，介电层610'的与隔离结构603接触的部分的厚度小于介电层610'的与第一区域604a的鳍结构602a和602b接触的部分的厚度。类似地，介电层614'的与隔离结构603接触的部分的厚度小于介电层614'的与第二区域604b中的鳍结构602a和602b接触的部分的厚度。
仍然参考图15，半导体结构还包括分别设置在第一区域604a和第二区域604b中的高k介电层680上的栅电极。栅电极可以是金属栅极层682a或682b，但是本发明不限于此。
根据方法50，介电层610'和614'中的Ge浓度小于3％或甚至小于1.5％，同时介电层614'中的Ge浓度可小于介电层610'中的Ge浓度。因此，通过介电层610'和614'减小栅极漏电流(Jg)，并且改善了第一区域604a和第二区域604b中的FinFET器件60a和60b的可靠性。此外，通过方法50还降低了界面陷阱密度(Dit)和界面态密度。因此，SiFET沟道层602改善了FinFET器件60a和60b的载流子迁移率，同时缓解了由高Dit和界面态密度引起的载流子迁移率降低问题。
在FinFET器件中，栅电极与鳍结构的三个侧表面相邻，栅介电层插入栅电极与鳍结构之间。因为栅极结构在三个表面上围绕鳍结构，所以晶体管基本上具有三个栅极来控制通过鳍或沟道区的电流。然而，作为沟道区的底部的第四侧远离栅电极并且不受紧密的栅极控制。与FinFET器件不同，在GAA FET器件中，沟道区的所有侧表面都被栅电极围绕，这允许沟道区更充分耗尽，并且由于更陡的亚阈值电流摆动(SS)而导致更少的短沟道效应和较小的漏致势垒降低(DIBL)。
上述无覆盖电介质设计可以集成在非平面晶体管器件中，诸如GAA FET器件。图16、图17A至图17F和图18是示出在各个制造阶段处的形成半导体结构的方法的示意图。
参考图16，接收衬底700。在一些实施例中，衬底700可以是半导体衬底，诸如Si衬底。可以在衬底700上方形成伪栅极(未示出)、间隔件702、多条纳米线704和源极/漏极区706。此外，在衬底700上方设置介电结构710。在一些实施例中，介电结构710可以包括CESL712和在形成源极/漏极区706之后在衬底700上方形成的各个介电层(例如，层间介电(ILD)层)714。用于形成CESL 712和ILD层714的材料可以类似于上述材料；因此，为简洁起见，省略了类似的细节。
在一些实施例中，可以通过执行提供外延材料的外延生长操作来形成源极/漏极区706。在各个实施例中，源极/漏极区706可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。在一些实施例中，源极/漏极区706可以在外延工艺期间原位掺杂。例如，在一些实施例中，源极/漏极区706可以掺杂硼。在一些实施例中，源极/漏极区706可以掺杂有碳以形成Si：C源极/漏极，掺杂有磷以形成Si：P源极/漏极，或者掺杂有碳和磷两者以形成SiCP源极/漏极。在一些实施例中，源极/漏极区706未被原位掺杂，而是执行注入工艺以掺杂源极/漏极区706。
参考图16，去除伪栅极以在介电结构710和间隔件702中形成栅极沟槽716，并且通过栅极沟槽716暴露纳米线704。
参考图17A至图17F，图17A至图17F是沿图16中的线I-I'截取的截面图，纳米线704通过栅极沟槽718暴露。在一些实施例中，每条纳米线包括用作沟道区的半导体层704。换句话说，纳米线704包括沟道层。在一些实施例中，可以轻微蚀刻纳米线704以获得各种期望的尺寸和形状，并且可以基于器件性能考虑来选择各种期望的尺寸和形状。
参考图17B，形成介电层730以围绕或包裹每条纳米线704。在一些实施例中，介电层730可以包括第一介电层732a和第二介电层732b。介电层730(包括第一介电层732a和第二介电层732b)可以与上述介电层610类似，因此为了简洁起见省略了这些细节。因为第二介电层732b通过沉积形成，所以第二介电层732b可以覆盖栅极沟槽716的侧壁和底部，尽管未示出。在其他实施例中，介电层730的厚度小于20埃，但是本发明不限于此。
参考图17C，在介电层730上形成包括Si的第一牺牲帽740。在一些实施例中，第一牺牲帽740可以包括非晶硅层或多晶硅层。在一些实施例中，第一牺牲帽740的厚度大于20埃，但是本发明不限于此。形成第一牺牲帽740的方法可以类似于上述方法；因此，为了简洁起见，省略了类似的细节。在一些实施例中，第一牺牲帽740环绕并围绕每条纳米线704和介电层730。在一些实施例中，当相邻纳米线704之间的距离小于20埃时，纳米线704之间的空间由第一牺牲帽740填充，如图17C所示，但是本发明不限于此。
参考图17D，退火衬底700以将第一牺牲帽740转变为包括硅锗的第二牺牲帽740'。在一些实施例中，执行退火750，其中退火750的细节可以类似于上述退火的细节；因此，为了简洁起见，省略了类似的细节。在退火750期间，Ge原子可以从纳米线704和第一介电层732a扩散。此外，Ge原子可以向上扩散并通过第二介电层732b，并与第一牺牲帽740中的Si原子保持在一起。因此，包括Si的第一牺牲帽740被转变为包括SiGe的第二牺牲帽740'。换句话说，第二牺牲帽740'可以包括来自纳米线704和来自第一介电层732a的Ge原子。应该注意的是，第一牺牲帽740(现在是第二牺牲帽740')的厚度大于20埃，以便为Ge原子提供足够的容纳。
如上所述，Ge原子可以从纳米线704扩散。因此，每条纳米线704的一部分可以失去Ge原子。在一些实施例中，观察到每条纳米线704的一部分(通常是外部)可能表现出Ge扩散。因此，具有较低Ge浓度的部分被识别并限定为第一部分704O，而另一部分(通常是第一部分704O内部的部分，具有大于第一部分704O的Ge浓度)被识别并限定为第二部分704I。在一些实施例中，第二部分704I中的Ge浓度可以基本上等于纳米线704中的原始Ge浓度。每条纳米线704的第一部分704O在衬底700的退火之前具有第一Ge浓度，并且在衬底700的退火之后具有第二Ge浓度。在一些实施例中，第一部分704O中的第一Ge浓度基本上等于第二部分704I中的Ge浓度，它们是原始Ge浓度。第一部分704O中的第二Ge浓度低于第一部分704O中的第一Ge浓度和第二部分704I中的Ge浓度。例如但不限于此，第一部分704O中的第一Ge浓度和第二部分704I中的Ge浓度可以大于约30％，而第一部分704O中的第二Ge浓度可以小于约25％。因此，介电层730与每条纳米线704之间的界面742中的Ge浓度从大于约30％减小至小于约25％，但是本发明不限于此。
此外，第一介电层732a中的Ge原子也可以扩散到第一牺牲帽740中，因此包括硅锗氧化物层的第一介电层732a可以转变为氧化硅层。因此，可以形成包括氧化硅的介电层730'。在一些实施例中，介电层730'包括包含氧化硅的原始第二介电层732b和先前包括氧化硅并且现在包括氧化硅的第一介电层732a。在一些实施例中，介电层730'中的Ge浓度小于3％。在一些实施例中，介电层730'中的Ge浓度小于1.5％。
参考图17E，去除第二牺牲帽740'以暴露介电层730'。在一些实施例中，介电层730'用作晶体管器件的IL。
参考图17F，在介电层730'上形成高k介电层760。用于形成高k介电层760的材料可以类似于上述材料；因此，为简洁起见，省略了类似的细节。
参考图17F，在高k介电层760上方形成金属栅极结构762。在一些实施例中，金属栅极结构762可以包括至少阻挡金属层(未示出)、功函金属层764和间隙填充金属层766。用于形成阻挡层、功函金属层764和间隙填充层766的材料可以与上述材料类似；因此，为简洁起见，省略了类似的细节。
因此，获得具有金属栅极的GAA FET器件70。GAA FET器件可以是n型GAA FET器件或p型GAA FET器件。因此，参考图17F和图18，提供诸如GAA FET器件70的半导体结构。半导体结构包括衬底700和悬置在衬底700上方的多条纳米线704。每条纳米线704包括将要形成沟道区的半导体层。在一些实施例中，每条纳米线704包括沟道层。每条纳米线704(即，半导体层或沟道层)包括诸如SiGe的Ge化合物。在一些实施例中，每条纳米线704包括第一部分704O和第二部分704I，其中第一部分704O中的Ge浓度小于第二部分704I中的Ge浓度。
仍然参考图17F和图18，半导体结构70还包括用作IL的介电层730'、设置在介电层730'上的高k介电层760和设置在高k介电层760上的金属栅极层762。此外，金属栅极层762填充栅极沟槽718，如图18所示。
介电层730'中的Ge浓度小于3％或甚至小于1.5％。因此，通过介电层730'减小栅极漏电流(Jg)，并且GAA FET器件70的可靠性得到改善。此外，界面陷阱密度(Dit)和界面态密度也减小。因此，通过每条纳米线704中的硅锗沟道层改善了载流子迁移率，同时缓减了由高Dit和界面态密度引起的载流子迁移率降低问题。
因此，本发明提供了用于硅锗沟道层上的栅极介电层的无覆盖设计。根据所提供的无覆盖设计，在将要形成沟道的硅锗层上方形成介电层，并且在介电层上形成牺牲半导体层。随后执行退火。在退火期间，Ge原子可以从硅锗层扩散，通过第一介电层，并保留在半导体牺牲帽中。然后去除包括Ge原子的半导体牺牲帽。此外，在退火期间可以改善硅锗层和介电层之间的界面。因此，在没有SiGe损耗的情况下获得具有低界面陷阱密度的介电层。在包括要形成沟道的硅锗层的pMOS器件中使用的介电层减小了栅极漏电流，从而提高了可靠性。因此，硅锗沟道层上的栅极介电层的无覆盖设计提供了实现高迁移率和改善晶体管性能的机会。
根据本发明的一个实施例，公开了一种形成介电层的方法。该方法包括以下操作。接收包括半导体层的衬底，半导体层包括Ge化合物。在半导体层上形成介电层。在介电层上形成包括Si的第一牺牲帽。退火衬底以将第一牺牲帽转变为包括SiGe的第二牺牲帽。去除第二牺牲帽以暴露介电层。
在上述方法中，其中，所述半导体层形成在所述衬底内。
在上述方法中，还包括从所述衬底突出的鳍结构，其中，所述半导体层形成在所述鳍结构中。
在上述方法中，其中，所述第一牺牲帽包括非晶硅层或多晶硅层。
在上述方法中，其中，所述第一牺牲帽的厚度大于20埃
在上述方法中，还包括形成半导体栅电极或金属栅电极。
在上述方法中，其中，所述半导体层包括第一部分和第二部分，并且在所述衬底的退火之后，所述第一部分中的Ge浓度小于所述第二部分中的Ge浓度。
在上述方法中，其中，所述半导体层包括第一部分和第二部分，并且在所述衬底的退火之后，所述第一部分中的Ge浓度小于所述第二部分中的Ge浓度，其中，所述半导体层的所述第一部分在所述衬底的退火之前具有第一Ge浓度，并且在所述衬底的退火之后具有第二Ge浓度，其中，所述第二Ge浓度低于所述第一Ge浓度。
在上述方法中，其中，所述介电层中的Ge浓度小于3％。
根据本发明的一个实施例，提供了一种用于形成半导体结构的方法。该方法包括以下操作。接收包括鳍结构的衬底，鳍结构包括Ge化合物。在鳍结构上形成第一介电层。在第一介电层上形成包括Si的第一牺牲帽。退火衬底以将第一牺牲帽转变为包括SiGe的第二牺牲帽。去除第二牺牲帽以暴露第一介电层。形成半导体栅极结构。在鳍结构中形成源极/漏极。去除半导体栅极结构以暴露第一介电层。在第一介电层上形成高k介电层。在高k栅极介电层上方形成金属栅极结构。
在上述方法中，其中，所述衬底还包括I/O区域和核心区域。
在上述方法中，其中，所述衬底还包括I/O区域和核心区域，其中，所述鳍结构设置在所述I/O区域中，并且所述高k介电层形成在所述第一介电层上。
在上述方法中，其中，所述鳍结构设置在所述核心区域中，并且所述方法还包括：去除所述第一介电层；在所述衬底上方形成第二介电层；在所述第二介电层上形成包括Si的第三牺牲帽；退火所述衬底以将所述第三牺牲帽转变为包括SiGe的第四牺牲帽；去除所述第四牺牲帽以暴露所述第二介电层；以及在所述第二介电层上形成所述高k介电层。
在上述方法中，其中，所述鳍结构设置在所述核心区域中，并且所述方法还包括：去除所述第一介电层；在所述衬底上方形成第二介电层；在所述第二介电层上形成包括Si的第三牺牲帽；退火所述衬底以将所述第三牺牲帽转变为包括SiGe的第四牺牲帽；去除所述第四牺牲帽以暴露所述第二介电层；以及在所述第二介电层上形成所述高k介电层，其中，所述第二介电层的厚度小于所述第一介电层的厚度。
在上述方法中，其中，所述鳍结构包括第一部分和第二部分，并且在所述衬底的退火之后，所述第一部分中的Ge浓度小于所述第二部分中的Ge浓度。
在上述方法中，其中，所述鳍结构包括第一部分和第二部分，并且在所述衬底的退火之后，所述第一部分中的Ge浓度小于所述第二部分中的Ge浓度，其中，所述鳍结构的所述第一部分在所述衬底的退火之前具有第一Ge浓度，并且在所述衬底的退火之后具有第二Ge浓度，其中，所述第二Ge浓度低于所述第一Ge浓度。
根据本发明的一个实施例，提供了一种半导体结构。半导体结构包括：衬底，包括第一区域和第二区域；第一沟道层，设置在第一区域中；第二沟道层，设置在第二区域中；第一介电层，设置在第一沟道层上；第二介电层，设置在第二沟道层上；第一栅电极，设置在第一介电层上；第二栅电极，设置在第二介电层上。第一区域中的第一沟道层包括第一Ge浓度的Ge化合物，并且第二区域中的第二沟道层包括第二Ge浓度的Ge化合物。第一沟道层中的第一Ge浓度大于第二沟道层中的第二Ge浓度。
在上述半导体结构中，其中，所述第一介电层的厚度大于所述第二介电层的厚度。
在上述半导体结构中，其中，所述第一介电层的厚度大于所述第二介电层的厚度，其中，所述第一介电层包括平坦形状，并且所述第二介电层包括U形。
在上述半导体结构中，其中，所述第一介电层的厚度大于所述第二介电层的厚度，其中，所述第一介电层包括平坦形状，并且所述第二介电层包括U形，其中，所述第一栅电极和所述第二栅电极包括金属材料。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成介电层的方法，包括：
接收包括半导体层的衬底，所述半导体层包括Ge化合物；
在所述半导体层上形成介电层；
在所述介电层上形成包括Si的第一牺牲帽；
退火所述衬底以使得所述半导体层中的Ge扩散以将所述第一牺牲帽转变为包括SiGe的第二牺牲帽；以及
去除所述第二牺牲帽以暴露所述介电层。
2.根据权利要求1所述的方法，其中，所述半导体层形成在所述衬底内。
3.根据权利要求1所述的方法，还包括从所述衬底突出的鳍结构，其中，所述半导体层形成在所述鳍结构中。
4.根据权利要求1所述的方法，其中，所述第一牺牲帽包括非晶硅层或多晶硅层。
5.根据权利要求1所述的方法，其中，所述第一牺牲帽的厚度大于20埃。
6.根据权利要求1所述的方法，还包括形成半导体栅电极或金属栅电极。
7.根据权利要求1所述的方法，其中，所述半导体层包括第一部分和第二部分，并且在所述衬底的退火之后，所述第一部分中的Ge浓度小于所述第二部分中的Ge浓度。
8.根据权利要求7所述的方法，其中，所述半导体层的所述第一部分在所述衬底的退火之前具有第一Ge浓度，并且在所述衬底的退火之后具有第二Ge浓度，其中，所述第二Ge浓度低于所述第一Ge浓度。
9.根据权利要求1所述的方法，其中，所述介电层中的Ge浓度小于3％。
10.一种形成半导体结构的方法，包括：
接收包括鳍结构的衬底，所述鳍结构包括Ge化合物；
在所述鳍结构上形成第一介电层；
在所述第一介电层上形成包括Si的第一牺牲帽；
退火所述衬底以使得所述鳍结构中的Ge扩散以将所述第一牺牲帽转变为包括SiGe的第二牺牲帽；
去除所述第二牺牲帽以暴露所述第一介电层；
形成半导体栅极结构；
在所述鳍结构中形成源极/漏极；
去除所述半导体栅极结构以暴露所述第一介电层；
形成高k介电层；以及
在所述高k介电层上方形成金属栅极结构。
11.根据权利要求10所述的方法，其中，所述衬底还包括I/O区域和核心区域。
12.根据权利要求11所述的方法，其中，所述鳍结构设置在所述I/O区域中，并且所述高k介电层形成在所述第一介电层上。
13.根据权利要求11所述的方法，其中，所述鳍结构设置在所述核心区域中，并且所述方法还包括：
去除所述第一介电层；
在所述衬底上方形成第二介电层；
在所述第二介电层上形成包括Si的第三牺牲帽；
退火所述衬底以将所述第三牺牲帽转变为包括SiGe的第四牺牲帽；
去除所述第四牺牲帽以暴露所述第二介电层；以及
在所述第二介电层上形成所述高k介电层。
14.根据权利要求13所述的方法，其中，所述第二介电层的厚度小于所述第一介电层的厚度。
15.根据权利要求10所述的方法，其中，所述鳍结构包括第一部分和第二部分，并且在所述衬底的退火之后，所述第一部分中的Ge浓度小于所述第二部分中的Ge浓度。
16.根据权利要求15所述的方法，其中，所述鳍结构的所述第一部分在所述衬底的退火之前具有第一Ge浓度，并且在所述衬底的退火之后具有第二Ge浓度，其中，所述第二Ge浓度低于所述第一Ge浓度。
17.一种半导体结构，包括：
衬底，包括第一区域和第二区域；
第一沟道层和第二沟道层，所述第一沟道层设置在所述第一区域中，所述第二沟道层设置在所述第二区域中，其中，所述第一沟道层包括第一Ge浓度的Ge化合物，并且所述第二沟道层包括第二Ge浓度的Ge化合物；
第一介电层和第二介电层，所述第一介电层设置在所述第一沟道层上，所述第二介电层设置在所述第二沟道层上；以及
第一栅电极和第二栅电极，所述第一栅电极设置在所述第一介电层上，所述第二栅电极设置在所述第二介电层上，
其中，所述第一沟道层中的所述第一Ge浓度大于所述第二沟道层中的所述第二Ge浓度，并且其中，所述第二沟道层包括第一部分和位于所述第一部分和所述衬底之间的第二部分，所述第一部分的Ge浓度小于所述第二部分的Ge浓度。
18.根据权利要求17所述的半导体结构，其中，所述第一介电层的厚度大于所述第二介电层的厚度。
19.根据权利要求18所述的半导体结构，其中，所述第一介电层包括平坦形状，并且所述第二介电层包括U形。
20.根据权利要求19所述的半导体结构，其中，所述第一栅电极和所述第二栅电极包括金属材料。
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