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CN112582368A - 电路载体、封装及其制造方法 - Google Patents

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CN112582368A CN202011029266.0A CN202011029266A CN112582368A CN 112582368 A CN112582368 A CN 112582368A CN 202011029266 A CN202011029266 A CN 202011029266A CN 112582368 A CN112582368 A CN 112582368A
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Abstract

一种用于容纳裸片的电路载体，该电路载体包括两个层，其中，两个层中的至少一个层是至少导电的并且被安置在电路载体的第一侧面处，其中，层限定了中间空间，中间空间填充有第一绝缘材料，其中，电路载体具有至少一个变形区域，使得电路载体的至少导电的层在变形区域中具有凹槽，其中，电路载体的至少导电的层在凹槽中具有印制导线结构，其中，凹槽填充有第二绝缘材料，其中，电路载体的与第一侧面相对的第二侧面在变形区域中具有这样地成型的留空部，即裸片被装配在留空部中，并且在此能够与安置到电路载体的第一侧面上的至少导电的层电接触。

Description

电路载体、封装及其制造方法
技术领域
本发明涉及一种用于容纳裸片的电路载体，其中，该电路载体包括两个层，其中，该电路载体的两个层中的至少一个层是至少导电的、优选地由至少导电的材料制成，并且安置在电路载体的第一侧面处，其中，这些层限定了中间空间，中间空间完全填充有第一绝缘材料。
另外，本发明涉及这种电路载体的制造方法，其中，在该方法中提供板，其中，板包括两个层，其中，板的两个层中的至少一个层是至少导电的并且布置在板的第一侧面处，其中，这些层限定了中间空间，中间空间优选地完全填充有第一绝缘材料。
应当理解的是，板的第一绝缘材料是在所谓的原始状态中的第一绝缘材料。例如，第一绝缘材料能够是或多或少的形状稳定的片材。例如，第一绝缘材料能够以膏的形式存在，是粘稠的、易延展的，直到它保留在至少导电的层的每个位置，第一绝缘材料被涂在这些位置处并且不流散。
此外，本发明涉及一种具有前述的电路载体和至少一个裸片的封装。
本发明还涉及这种封装的制造方法，其中，该方法从与上述电路载体制造方法相同类型的板开始，即从包括两个层的板开始，其中，该板的两个层中的至少一个层是至少导电的并布置在板的第一侧面处，这些层限定了中间空间，中间空间优选地完全填充有第一绝缘材料。
另外，本发明涉及一种具有至少一个上述电路载体和/或封装的转换器。
背景技术
上述类型的电路载体从现有技术中是已知的，例如参见Boettcher，L.；Manessis，D.；Ostmann，A.；Karaszkiewicz，S.；Reichl，H.在封装中实现用于系统的芯片的嵌入-技术和应用(Embedding of Chips for System in Package realization-Technology andApplications)，2008年第三届国际微系统、封装、组装和电路技术会议(2008)，第383至386页。ISSN2150-5934。
例如，在上述科学文献中公开了一种电路载体，该电路载体具有嵌入在电路载体中的半导体芯片。该半导体芯片(电子结构元件)在其一侧具有多个连接。在此，大多只能经由激光打孔的导通孔(英语：Vias)来接触该结构元件侧的连接。
此类导通孔的产生在许多方面都有缺点。首先，在焊接结果方面会在导通孔区域中产生空腔，这在专业领域中被已知为虚空汇聚(Voidansammlungen)。其次，载流能力通过导通孔被限制，因为通常(至少在晶体管的情况下)通过导通孔引导开关电流。第三，裸片在具有激光成孔的导通孔一侧上只能很差地散热，因为导通孔限制了到印制导线的良好热耦合，因此，虽然能够实现到铜层或结构元件连接的充分电耦合，但仅能够实现不足的热耦合。在这种情况下，主要只能经由结构元件的背侧实现散热。
两侧可散热的解决方案需要两个电路载体或导线结构或导线框架，在它们之间能够引入结构元件并且平面地接触。但是，这种解决方案在技术上很复杂。第四，通过导通孔影响漏电感。第五，在芯片焊盘上通过激光成孔制造盲孔是非常耗时并且容易出错的处理步骤。
发明内容
本发明的目的是提供一种用于容纳电子结构元件的电路载体，该电路载体能够借助于简单的电路板工艺来制造，并且在容纳裸片之后能够实现双侧的面接触。
根据本发明，该目的通过利用上述类型的电路载体实现，即电路载体具有至少一个这样变形的区域，即电路载体的至少导电的层在变形区域中具有凹槽，其中，电路载体的至少导电的层至少在凹槽中具有印制导线结构，其中，该凹槽填充有第二绝缘材料，其中，电路载体的与第一侧面相对的第二侧面在变形区域中具有这样地成型的留空部，使得裸片装配在留空部中，并且因此与至少导电的并且安置在电路载体的第一侧面处的、至少导电的、优选导电的和导热的层电接触，尤其能够与印制导线结构电接触。在此，当裸片装配并接触在上述电路载体中时，留空部的形状优选地不改变。
结合本发明，术语“裸片”理解为未被放置的电子结构元件，例如功率半导体开关、芯片或裸芯片。
本发明基于以下认知，即如果导通孔在安置有至少导电的层的第一侧面上具有带有印制导线结构的凹槽，并在与第一侧面相对的第二侧面处并且进而在与凹槽相对的区域中具有用于容纳电子结构元件并将其与印制导线结构接触的留空部，则能够在电路载体中省去导通孔。用于容纳电子结构元件的留空部是指在形状和尺寸上与电子结构元件匹配的留空部。
此外，本发明基于以下认知，即为了生产上述电路载体，上述具有凹槽的变形区域通过板的变形过程(利用第一绝缘材料制成的半成品)、例如在板的压制期间形成，并且在板的与凹槽相对的侧面上产生用于容纳电子元件的留空部，其中，如下面更详细地讨论的，能够改变留空部的生产和变形过程的时间上的顺序。
此外，本发明基于以下认知，即从相同的板和待装配的电子元件出发，能够提供一种封装，在该封装的情况下，如果在固化和变形之前将电子元件装配到留空部中，并且有利地与至少导电的板接触，则能够例如放弃导通孔钻孔。
在优选的实施方式中，印制导线结构能够被设计在凹槽的底部中。这能够使用简单且准确的蚀刻方法。也能够考虑印制导线的激光直接结构化。
在材料节省以及进而电路载体的接触结构(向外)方面能够不必考虑第二绝缘材料，如果仅在凹槽中填充第二绝缘材料，也就是说，凹槽最多仅被填充至其边缘处，并且在凹槽外部的第一侧上没有出现第二绝缘材料，则能够是有效的。
如果第二层由至少导热的材料制成，那么在两侧的散热方面能够是有效的。
能够考虑的是，第二层由与电路载体的芯相同的材料制成、即由第一绝缘材料制成。
如果第二层由导电材料制成，那么在两侧接触电路载体的可行性方面能够是有利的。
在一个优选的设计方案中能够提出，两个层由相同的材料，优选地由金属、尤其是由铜制成。由此，能够制造双层或双面电路载体。这样的电路载体例如能够作为内层形成用于多层结构(也称为多层)的基础。
如果电路载体的与第一侧面相对的第二侧面在变形区域中具有凸起，并且在该凸起中形成留空部，则能够简化电路载体的制造。
如果第一绝缘材料是可热变形的合成材料，优选是预浸料，例如玻璃纤维增强的预浸料、例如玻璃纤维增强层压板，则能够是有效的。具有热塑性预备阶段的那些可热变形的材料能够特别适合于电路载体的生产。
在优选的设计方案中能够有利地提出，第二绝缘材料是树脂或者是预浸料。第二绝缘材料例如能够是热固塑料、优选地是酚醛树脂或环氧树脂。第二绝缘材料例如能够是具有液体的预备阶段的化学固化材料。
如果留空部的底部至少部分地由安置在电路载体的第一侧面上的由至少导电的材料制成的层形成，则在位电路载体装配裸片方面是有效的。在此，如果印制导线结构形成在留空部的底部中，则这能够带来进一步的优点。
另外，如果留空部在通过其装配裸片的那一侧上是开放的并在装配后保持开放，则可能是有效的。
应当理解的是，电路载体能够具有如上所述设计的多个凹槽。在此，每个凹槽中能够装配至少一个电子结构元件。能够将不同类型的电子结构元件安装在不同的凹槽中，例如侧向或横向的结构元件。
此外，根据本发明，通过利用上述类型的(电路载体的)制造方法来实现该目的，该方法包括以下步骤：
-将板硬化，其中，在硬化时，板的至少一个区域以这样的方式变形，使得即至少导电的层在变形区域中具有凹槽；
-在板的与第一侧面相对的第二侧面处形成留空部；
-将至少导电的层结构化，以便优选地至少在凹槽中获得印制导线结构，其中，凹槽和留空部彼此相对，其中，裸片装配在留空部中并且能够与布置在电阻载体的第一侧面处的并且由至少导电的材料制成的至少导电的层电接触，尤其与印制导线结构电接触。
-利用第二绝缘材料填充凹槽，优选地直到凹槽的边缘。
在这一点上，应当注意“硬化/变形”步骤的顺序，即获得稳定的联合部，“形成”和“结构化”能够是不同的。无论顺序如何，都能够假定第一绝缘材料是尚未硬化的(半成品)，即板是处于“原始状态”中的板。
每个顺序都有其自身的优点。根据将哪种材料用作第一绝缘材料，步骤的一个或另一个顺序能够被证明是有利的。如果例如将玻璃纤维增强的预浸料用作第一绝缘材料，则可能有效的是：首先形成留空部，然后将板变形并硬化(例如压制)，因为玻璃纤维增强的预浸料具有足够的机械稳定性/形状稳定性，因此，所形成的留空部在硬化和变形之后(即在稳定的联合部的情况中)得以保留。在其他材料的情况中，例如对于不包括加强的玻璃纤维织物、而仅由具有其他填充剂的树脂构成的预浸料，首先将板变形并硬化因此形成稳定的联合部，并且然后形成相应的留空部则能够是有效的。无论如何，能够在“硬化/变形”和“形成”之前实现至少导电的层。
在批量生产过程中，出于成本上的原因能够提出，借助于蚀刻实现结构化。然而，也能够考虑借助于激光进行结构化，特别是使用激光直接结构化。
此外能够提出，在压制期间实现变形，也就是说，以这样的方式对板进行压制，以便形成上述的变形区域。压制被理解为是在压力和温度的情况下的压制，这是印刷电路板的制造中的标准过程。
如果通过深铣削或冲压来制造留空部，则得到另外的优点，其中，优选地铣削或冲压直至布置在电路载体的第一侧面处的并且至少导电的层来制造留空部。
目的还通过一种封装来实现，封装包括上述的电路载体和至少一个电子结构元件、例如裸片，其中，电子结构元件装配在留空部中并与至少导电的层电接触或电连接。
在此，能够有利的是，留空部(连同位于其中的裸片)至少部分地填充有第三绝缘材料。例如，第三绝缘材料能够具有与第二绝缘材料大致相同的特性，其例如能够是化学硬化的和/或具有液体的预备阶段。
此外，第三绝缘材料也能够由第一绝缘材料的组成部分构成。如果首先将裸片装配在留空部中并与留空部接触，然后将已装配的板硬化并变形(例如压制)，以便获得稳定的连接，则会发生这种情况。结合封装制造过程更详细地解释该过程。如果裸片具有多个电连接(芯片键合焊盘)，其中，这些电连接接触印制导线结构，则能够是有效的。
在一个优选的设计方案中能够提出，裸片被设计为纵向结构元件，例如作为GaN结构元件，或者作为垂直结构元件或横向结构元件，例如作为IGBT结构元件。
为了能够实现裸片或封装更好的散热，如果在封装中提供附加的电路载体和/或将盖作为散热器安置到封装，则能够是有效的。然后，将电路载体和/或盖安置到裸片的背离电路载体的第一侧面的侧面处-在后侧处。
此外能够提出，附加的电路载体被设置用于排出来自裸片的热量并且将裸片电绝缘。
如果第二层也是导电的，当附加的电路载体例如借助于垫或凸块等与第二层电连接则是有效的。在这种情况下，裸片能够通过附加的电路载体电接触。
在一个优选的设计方案中能够提出，封装被设计为表面安装的结构元件。
根据本发明，还通过上述类型的封装的制造方法来实现该目的，该方法包括以下步骤：
-将板硬化，其中，在硬化时，板的至少一个区域如下被变形成使得至少导电的层在变形区域中具有凹槽；
-将留空部构造在板的与第一侧面相对的第二侧面处；
-将至少一个电子结构元件装配在留空部中；
-将至少导电的层结构化，以便获得印制导线结构，
其中，凹槽和留空部彼此相对，其中，将至少一个电子结构元件与至少导电的层电接触，
其中，优选地将至少导电的层至少在凹槽中结构化，并且将至少一个电子结构元件与印制导线结构电接触；
-利用第二种绝缘材料填充凹槽。
在这一点上，应该强调的是，能够相应地改变上述封装制造方法中步骤的顺序。
例如，在方法的优选的方式中能够提出，首先在提供的板中形成、优选冲压成留空部；然后将至少一个裸片装配到留空部中，以便获得装配了的板，并且然后将装配好的板硬化并且与此同时将装配好的板变形，优选地通过压制，以便获得至少一个变形区域，在该变形区域中，至少导电的层在与留空部相对的位置处具有凹槽。在此，当至少一个裸片(该裸片与第一绝缘材料绝缘)在变形时，这优选地能够是有效的，在这种情况下，上述第三绝缘材料由第一绝缘材料的组成部分构成。装配的(和接触的)裸片在上述步骤顺序中同时在产生空穴或凹槽时沿Z方向(即横向于板)“移动”，其中，来自第一绝缘材料的组成部分在此在留空部和裸片轮廓之间的中间空间中流动、或留空部轮廓在温度和压力下匹配裸片轮廓。
例如，如果用作为第一绝缘材料的预浸料是被玻璃纤维增强的，例如，如果层压板是由尚未交联的树脂和玻璃纤维构成的，则这样的步骤序列能够是有效的。具有这种预浸料的板在“原始状态”下是柔性的，并且(根据类型)已经能够在该状态下被处理，以便例如加工出留空部或窗口。当板现在(在压力和温度的情况下)被压制，则(在标准电路板工艺中)树脂开始流动，粘附到一个(多个)层上并硬化。由此，这产生了稳定的联合部。在这一阶段中，也能够进行成型(变形至少一个区域的)，以便获得空腔或留空部。通过将预浸料玻璃纤维增强，先前形成、优选地冲压成的留空部在压制和硬化之后得以保留。
在另一优选的设计方案中，能够有利的是，当首先将所提供的板硬化并且与此同时优选地通过压制将所提供的板变形，以便获得至少一个变形区域，在该变形区域中至少导电的层具有凹槽。在此，产生具有至少一个变形区域的板作为稳定的联合部。在此之后。在板的与第一侧面相对的第二侧面处并且在与凹槽相对的位置处形成、优选深铣成留空部。之后，至少一个裸片装配到留空部中，使得至少一个裸片与至少导电的层电接触。如果用作为第一绝缘材料的预浸料不包括稳定的玻璃纤维织物，而仅由具有其他填充剂的树脂构成，则该顺序能够被证实是特别有效的。由于缺乏形状稳定性，因此在原始状态下的加工非常困难。在这种情况下，在硬化之后(即在获得联合部之后)，才更容易引入留空部，优选地借助于在背面进行的深铣削、特别是直到达到至少导电的层。
在方法的优选的实施方式中的一种中能够提出，留空部至少部分地填充有第三绝缘材料。然后，如果在板的硬化和变形之后才形成凹槽，则这是特别有效的。
附图说明
下面根据在附图中示出的实施方式详细说明本发明和其他优点。图中示出：
图1从斜上方示出电路载体的立体图；
图2从斜上方示出了图1的电路载体的截面的立体图；
图3从斜下方示出了图1的电路载体的立体；
图4、图5示出了图3的电路载体的截面图；
图6示出了电路载体的另一实施方式的剖面图；
图7示出了在原始状态中的具有第一绝缘材料的板；
图8示出了具有硬化的第一绝缘材料的变形的板；
图9、图10示出了图8的板的截面图；
图11示出了具有印制导线结构的图8的板；
图12示出了图11的板的截面图；
图13示出了具有填充有第二绝缘材料的凹槽的图11的板；
图14、15是图13的板的截面图；
图16示出了图13的板，该板具有在电路载体的后侧上的留空部；
图17、18示出了图16的电路载体的截面图。
图19、20示出了具有图1至图5或图16至图18的电路载体和绝缘的裸片的封装的截面图；
图21示出了具有图6的电路载体和裸片的封装的剖面图；
图22、23是具有附加的电路载体的封装的剖面图；
图24从斜下方示出了待组装的电路载体的立体图；
图25示出了图24的电路载体的截面图；
图26示出了图24的电路载体的截面图，该电路载体具有准备用于装配的裸片；
图27示出了具有图24的电路载体的封装，该电路载体装配有非绝缘的裸片；
图28、29示出了图27的封装的截面图；
图30示出了具有绝缘的裸片的图27的封装；
图31、图32示出了图30的封装的截面图；
图33示出了具有多个电路载体的电路载体模块，并且
图34示出了装配在印刷电路板上的封装。
除非另有说明，否则相同的附图标记表示以下相同的特征。
具体实施方式
首先，参考图1至图6。图1至图5示出了根据第一实施方式的电路载体1的不同的视图。图6是根据第二实施方式的电路载体100的剖面图。下面的描述涉及电路载体的两个实施方式。实施方式之间的差异被分别指出。电路载体1、100具有两个层2、3，其中，电路载体1、100的两个层2中的至少一个由一种至少导电的材料制成。该材料优选是铜。同样能够考虑使用其他导电材料，例如金属，如铝或合金。至少导电的层2被安置在电路载体1、100的第一侧面7处。
在层2、3之间限定了中间空间4，在此，第二层3也能够由电介质构成、例如被设计为由第一绝缘材料构成。然而，优选地应用至少导电的层2和3，例如铜层。
中间空间4填充有第一绝缘材料5(参见图5和6)，该第一绝缘材料形成了所谓的芯。第一绝缘材料5通常是介电材料(电介质)，第一绝缘材料材料一方面赋予电路载体1、100坚固性和硬度，另一方面在其预备阶段或处于其原始状态(尚未固化或硬化)中时至少能够被热塑性变形。第一绝缘材料5能够例如是热塑性合成材料，例如聚酰胺或热固性树脂、例如环氧树脂。特别优选的材料是预浸料，例如玻璃纤维增强的预浸材料，特别是玻璃纤维增强的层压板。在这一点上，应该强调的是：许多其他材料能够用作电路载体1、100的芯，只要它们能够具有热塑性预备阶段并且在成型后能够借助于加热、辐射或通过至少两种反应物的化学反应(例如在提供热的情况下)被固化。
此外，电路载体1、100具有至少一个这样变形的区域6、600，使得电路载体1、100的导电层2在变形区域6、600中具有凹槽8。从上方(例如图1或图2)看，凹槽8能够在变形区域6、600的整个上侧面7上延伸。凹槽8的形状能够大致对应于例如矩形并且特别是正方形的凹处的形状。例如，如图所示，凹槽能够具有横截面为梯形的盆的形状(图2)。在这一点上，应该强调的是：变形区域不仅包括第一(上)侧面7，而且包括芯5，并且优选地包括电路载体1的第二侧面11(后侧)。变形区域6、600能够具有尺寸D和深度h(见图10)。尺寸D能够为大约0.5至5cm、特别是1.5cm。例如。对于从上方看的正方形变形区域(未示出)，尺寸D在两个水平方向上是相同的，并且例如能够为1.5cm x 1.5cm。在优选的实施方式中，深度h能够是大约200至300微米。变形区域6、600的侧面、即导电层2的未变形区域与凹槽8的底部之间的过渡区，朝向凹槽的底部下降，并且能够具有大约20到30度的坡度。完全能够实现侧面相对于导电层2的未变形区域的其他倾斜角度α。然而，在例如90°的过陡的角度时，存在层或膜撕裂的风险。
在此，根据第一实施方式，电路载体1的与第一侧面7相对的第二侧面11(后侧)处具有对应于凹槽8的优选的相等的凸起14。根据第二实施方式的电路载体100的第二侧面110是平坦的。
电路载体1、100的第一侧面7至少构造在凹槽8中并且具有印制导线结构9。印制导线结构9优选地被设计在凹槽8的底部。印制导线结构9能够例如借助于蚀刻技术/减材制造方法或者还借助于激光、例如借助于激光直接构造来被制造。特别是在图3至图5中能够清楚地看到：通槽、也就是在本上下文中贯穿第二层2的槽，能够被引入第二层2中。根据应用，印制导线结构9能够具有不同的形状。在所示的实例中，通槽是波浪形的、例如正弦形的。印制导线结构9优选地对应于半导体芯上的配合轮廓(接触区域的轮廓)，应该利用该配合轮廓装配电路载体1、100，并且印制导线结构具有相应的接触位置。印制导线结构的几何形状通常取决于待装配的半导体芯的连接的几何接触面积。
凹槽8填充有第二绝缘材料10。优选地，仅凹槽8被填充，使得在凹槽8的边缘上方不存在第二绝缘材料10(参见例如图1至图6)。在室温(约25℃)条件下就能够施加第二绝缘材料10。还能够考虑的是：加热并通过分配、喷射或刮涂来施加第二绝缘材料10。这取决于特定的材料选择。
第二绝缘材料10优选地同样是电介质。在这一点上特别优选地是化学固化材料、例如具有液体预备阶段的能固化的聚合物，特别是一种或两种组分的环氧树脂。还能够考虑地是：将物理凝固的、或热塑性的材料用作为第二绝缘材料10。预浸料(预加工的半成品)同样能够被作用为第二绝缘材料10。
在变形区域6、600中，电路载体1、100的第二侧面11、110(后侧)具有如此成型的留空部12：即在该留空部12中能够装配有裸片13，并且于此同时裸片与安置在电路载体1、100的第一侧面7上的至少导电的层2电接触(例如见图5)。在此，裸片13能够以这样的方式被容纳在留空部12中，在裸片13与留空部的壁之间保持气隙。
当然，电路载体1、100具有多个如上设计的变形区域6、600和留空部12，并且因此能够配备有多个裸片(见图33)。在此，能够在每个留空部中装配一个电子结构元件。不同类型的电子结构元件，例如纵向的、例如GaN结构元件或横向的、例如IGBT结构元件能够被装配在不同的留空部中。在这种情况下(图33)，如果将电路载体1、100成对地连接到半桥能够是有利的。
第二层3能够由至少导热的材料构成。能够考虑地是，第二层由与电路载体1、100的芯相同的材料、即由第一绝缘材料5制成。对于第二层3，优选地使用既能够传导热量又能够传导电流的材料，因此一方面电路载体1、100能够在两侧(电)接触，另一方面也能够经由第二层3有效地散热。金属、特别是铜适合作为这种材料。
图1至图5还示出了留空部12能够被设计在凸起14中。通常，留空部12被设计在电路载体1、100的与凹槽8相对的每个后侧11、110处。
在图3至图6中能够特别清楚地看到：留空部12能够被设计为如此深，使得其底部15至少部分地穿过安置到电路载体1、100的第一侧面7的、由至少导电材料形成的层2。这使得裸片13特别有利地结合在电路载体1、100上。
图7至图18示出了在方法的各个步骤之后产生的中间产物，该方法例如能够用于制造上述图1至图5的电路载体。
该方法包括以下步骤。在一步骤中，提供例如尚未压制的板，其中，该板包括两个层2、3并且这两个层2、3中的至少一个由上述至少导电的材料制成、例如铜。该导电的层2布置在板的第一侧面7上。在层2、3之间限定了中间空间4，中间空间完全填充有第一绝缘材料5。这样的板通常被称为基础材料。在此，第一绝缘材料5在其预备阶段，材料在原始状态中。例如，能够将第一绝缘材料5以膏的形式施加到第一层2上。这样的板在图7中示出，其中，应该注意的是，第二层3原则上能够由第一绝缘材料5制成。(第二)层3也能够由导电材料(例如铜)制成。
在另一步骤(步骤A)中，将板硬化，并且因此，使板的至少一个区域6变形为：使得至少导电的层2在变形区域6中具有凹槽8(图8至图10)。这能够通过压制来实现。在此，电路载体1的至少一个区域6能够变形为：使得电路载体1的第二侧面11(后侧)在变形区域6中具有凸起14。例如，在压制由两个(例如由铜构成的)层2、3和第一绝缘材料5(例如预浸材料)形成的基础材料期间，板的期望区域能够变形。
在另一步骤(步骤B)中，在板的与第一侧面7相对的第二侧面11(在后侧)处形成留空部12。
能够自由选择步骤A和B的时间顺序，并且如在说明书的引言中已经解释的那样，该时间顺序基本上取决于哪种材料被用作第一绝缘材料。例如，与A-B的顺序相比，B-A的顺序可能更适合于玻璃纤维增强的预浸料。如果第一绝缘材料5在原始状态下具有粘性膏状物的形态，则顺序A-B能够更合适。
不管步骤A和B的顺序如何，凹槽8和留空部12都以这样的方式在变形区域6、600中产生，使得它们彼此相对并且至少一个电子结构元件、例如裸片13能够装配到留空部12中，并且裸片能够与安置在电路载体1的第一侧面7上的至少导电的层2电接触，也就是说与凹槽8的底部电接触。
如果第二侧面11具有上述凸起14，则在凸起14中形成留空部12。在此，有效的是，如果留空部12深至安置在电路载体1的第一侧面7上的由至少导电的材料制成的层2，使得例如裸片13的焊盘(电连接)17能够直接放置在至少一个层2的导电材料上。
留空部12例如能够通过深铣削、尤其在顺序A-B时，或者通过冲压、尤其在顺序B-A时，来制造。
为了获得印制导线结构9，在该方法的步骤中将至少导电的层2的至少一部分构造。该工作步骤例如能够在步骤A之后立刻进行，由此，能够获得图11和12中所示的中间产物。在这种情况下，导电层2构造在已经存在的变形区域6中，并且优选地构造在凹槽8的底部。在此，例如能够使用蚀刻技术。
然而，也能够考虑地是：在步骤A和/或B之前实现导电层的结构化。在这种情况下，在板的已经存在印制导线结构9的区域中设计有凹槽8或留空部12(留空部12形成在板的与印制导线结构9相对的一侧上)。
在另一步骤中，凹槽8能够填充有第二绝缘材料10，优选地直至凹槽的边缘。由此，能够避免印制导线结构9的各个印制导线之间的电压飞弧，并且能够减小泄漏电流。
图19至21示出了能够例如借助于上述电路载体1、100获得的封装。这样的封装1000、1001包括例如电路载体1或100以及至少一个裸片13，该裸片装配在电路载体1、100上。
因此，裸片13布置在留空部12中并且与至少导电的层2电连接。为此，裸片13例如能够具有多个提及的电连接17，电连接与印制导线结构9的印制导线接触。
如果需要，裸片13能够被隔离，这通过能够至少部分地利用第三绝缘材料16填充在裸片13与壁以及留空部12的底部的、与裸片13不接触的部分之间的可选气隙来实现。由此，裸片13的不同的连接17(接合垫)能够例如彼此电隔离。第三绝缘材料16(电介质)优选地选自从中选出第一绝缘材料和第二绝缘材料的相同的一组物质。能够考虑地是：所有三种绝缘材料都不同或相同。还能够想到，仅第二绝缘材料10与第三绝缘材料16相同。
如已经提到的，裸片13能够被设计为横向的结构元件、例如作为GaN结构元件或纵向的结构元件、例如作为IGBT结构元件。
此外，封装1000、1001还能够提供附加的电路载体18(见图22和23)。这能够例如是陶瓷电路载体、例如DCB载体电路(英语：Direct Copper Bonded)。附加的电路载体18能够被安置到裸片13的与电路载体1、100的第一侧面7以及(根据图19至21所示的实例)键合焊盘17相对的那个侧面处。附加的电路载体18的主要功能能够例如是封装1000、1001的散热。另外，附加的电路载体18能够用于裸片13的电绝缘。由此，能够获得能够在一侧上接触的封装1000，如图22中能够看到的。
如果第二层3是导电的，则附加的电路载体18能够与第二层3电连接到(例如借助于焊盘19或凸块等)。在这种情况下，附加的电路载体18排出来自封装1000的热量，并且同时负责封装1000能够在两侧(电)接触(参见图23)。
另外，层2和3能够电连接(经由穿过绝缘材料5的导通孔)。如果半导体芯的后侧的焊盘需要放置在上侧焊盘的电位上，则这是特别有利的。特别是在横向的结构元件(GaN)的情况下，如果焊盘被放置到源极电势，能够是有效的，以便减小在开关期间芯片中的电容性电荷反转损耗。但是，这取决于半导体架构/结构，并且未描述普遍适用的规则。
封装1000、1001能够被设计为表面安装的结构元件或SMD(英语：Surface-mountedDevice)。图34示出了配备有封装1000的印刷电路板的实例。在这种情况下，封装1000能够特别容易地装配到印刷电路板上，例如借助于优选地布置在至少一个层2处的另外的连接20。
图24至32示出了用于生产封装1000(例如根据图20)的实例性的方法的各个方法步骤的中间产物。能够由电路载体1、100和裸片13(见图24至26)出发。在此，例如能够通过上述电路载体制造方法来获得电路载体1、100。然后，能够将裸片13装配到留空部12中，使得一个裸片13与至少导电的层2电接触。之后，能够利用第三绝缘材料16至少部分地填充留空部12，使得裸片13和界定留空部12的表面之间的上述气隙(图27至图29)被填充，并且使得裸片13的连接17能够彼此绝缘(图30到32)。
在图中未示出的是封装制造方法的已经提到的优选形式，在该优选形式中，能够从在原始状态中的板和电子结构元件(例如裸片)出发。如已经描述的那样，在该实施方式中，能够首先在所提供的板上形成、优选地冲压成留空部。然后，能够将裸片装配(接触)到在半成品中由第一绝缘材料制成的留空部中，以便获得装配的板。然后，已装配的板能够优选通过压制被硬化并因此变形，以便获得至少一个变形区域，在该变形区域中，至少导电层在与凹槽相对的位置处具有凹槽。在此，在硬化和变形时，例如在压力和温度的情况下压制时，加热的第一绝缘材料流入裸片和至少导电的层之间的中间空间中，并且至少部分地封装和隔离裸片。因此，能够省略利用其他绝缘材料(例如利用第三种绝缘材料)的进一步绝缘。以这种方式例如产生图21的封装1001。
图33示出了具有多个变形区域6、600的电路载体1、100。这种电路载体1、100能够实现模块/簇类型的结构。电路载体1、100成对地连接到半桥。
能够看出：在不背离本发明的领域和范围的情况下，能够对之前描述的电路载体、封装的部件或其制造方法进行改变和/或增加。同样能够看出：尽管已经参考一些具体实例描述了本发明，但是本领域技术人员当然应该能够获得具有本发明中所阐明的特征的电路载体、封装或其制造方法的许多其他相应的形式，并且因此，所有都属于由此确定的保护范围。
总之，本发明涉及一种用于容纳裸片的电路载体1、100，其中，该电路载体1、100包括两个层2、3，其中，电路载体1、100的两个层中的至少一个层2是至少导电的，并且被安置到电路载体1、100的第一侧面7上，其中，层2、3限定了完全填充有第一绝缘材料5的中间空间4，其中，电路载体1、100具有至少一个如此变形的区域6、600：使得电路载体1、100的至少导电的层2在该变形区域6、600中具有凹槽8，其中，电路载体1、100的至少导电的层2至少在凹槽8中具有印制导线结构9，其中，凹槽8填充有第二绝缘材料10，其中，电路载体1、100的与第一侧面7相对的第二侧面11、110在变形区域6中具有如此成型的留空部12：使得裸片13装配在留空部12中并且于此同时与安置在电路载体1、100的第一侧面7处的至少导电的层2电接触。
本发明中的附图标记仅用于更好地理解本发明，绝不意味着对本发明的限制。

Claims (15)

1.一种用于容纳裸片的电路载体(1、100)，其中，所述电路载体(1、100)包括两个层(2、3)，其中，所述电路载体(1、100)的两个所述层中的至少一个层(2)是至少导电的并且安置在所述电路载体(1、100)的第一侧面(7)处，其中，所述层(2，3)限定了中间空间(4)，所述中间空间填充有第一绝缘材料(5)，其中，所述电路载体(1、100)具有至少一个变形区域(6、600)，使得所述电路载体(1、100)的至少导电的层(2)在所述变形区域(6、600)中具有凹槽(8)，其中，所述电路载体(1、100)的至少导电的所述层(2)至少在所述凹槽(8)中具有印制导线结构(9)，其中，所述凹槽(8)填充有第二绝缘材料(10)，其中，所述电路载体(1、100)的与所述第一侧面(7)相对的第二侧面(11、110)在所述变形区域(6、600)中具有留空部(12)，所述留空部被成型成使得裸片(13)能够装配到所述留空部(12)中，并且在该成型的情况下使得裸片能够与安置在所述电路载体(1、100)的所述第一侧面(7)处的至少导电的层(2)电接触。
2.根据权利要求1所述的电路载体，其中，第二层(3)由至少导热的材料制成和/或由导电材料制成。
3.根据权利要求1或2所述的电路载体，其中，所述第一绝缘材料(5)是能热变形的合成材料，优选地是预浸料，例如玻璃纤维增强的预浸料。
4.根据权利要求1至3中任一项所述的电路载体，其中，所述第二绝缘材料(10)是树脂或预浸料。
5.根据权利要求1至4中的一项所述的电路载体，其中，所述留空部(12)的底部(15)至少部分地由安置在所述电路载体(1、100)的所述第一侧面(7)处的至少导电的层(2)形成。
6.一种用于制造根据权利要求1至5中任一项所述的电路载体(1、100)的方法，所述电路载体用于容纳裸片(13)，其中，所述方法包括以下步骤：
提供板，其中，所述板包括两个层(2、3)，其中，所述板的两个所述层(2、3)中的至少一个层是至少导电的并且布置在所述板的第一侧面(7)处，其中，所述层(2、3)限定了中间空间(4)，所述中间空间填充有第一绝缘材料(5)；
将所述板硬化，其中，在硬化时，所述板的至少一个区域(6、600)被变形成使得至少导电的层(2)在变形区域(6、600)中具有凹槽(8)；
在所述板的与所述第一侧面(7)相对的第二侧面(11、110)处形成留空部(12)；
将至少导电的层(2)结构化，以便优选地至少在所述凹槽(8)中获得印制导线结构(9)，
其中，所述凹槽(8)和所述留空部(12)彼此相对，其中，裸片(13)能被装配到所述留空部(12)中，并且裸片能与布置在所述电路载体(1)的所述第一侧面(7)处的至少导电的层(2)电接触，尤其与所述印制导线结构(9)电接触；
利用第二绝缘材料(10)填充所述凹槽(8)。
7.根据权利要求6所述的方法，其中，通过压制实现所述硬化和所述变形。
8.根据权利要求6或7所述的方法，其中，通过深铣或冲压来形成所述留空部(12)，其中，优选地铣削或冲压直到至少导电的层(2)为止。
9.一种包括根据权利要求1至5中的一项所述的电路载体和至少一个裸片(13)的封装，其中，所述裸片(13)被装配在所述留空部(12)中并且与至少导电的层(2)电接触。
10.根据权利要求9所述的封装，其中，所述留空部(12)至少部分地填充有第三绝缘材料(16)。
11.根据权利要求9或10所述的封装，其中，所述裸片(13)具有多个电连接(17)，其中，所述电连接(17)接触所述印制导线结构(9)。
12.根据权利要求9至11中任一项所述的封装，其中，设有附加的电路载体(18)，所述附加的电路载体安置在所述裸片(13)的、背离所述电路载体(1、100)的第一侧面(7)的侧面处。
13.一种用于制造封装的方法，其中，所述方法包括以下步骤：
提供板，其中，所述板包括两个层(2、3)，其中，所述板的两个所述层(2、3)中的至少一个层是至少导电的并且布置在所述板的第一侧面(7)处，其中，所述层(2、3)限定了中间空间(4)，所述中间空间填充有第一绝缘材料(5)；
将所述板硬化，其中，在硬化时，所述板的至少一个区域(6、600)被变形成使得至少导电的层(2)在所述变形区域(6、600)中具有凹槽(8)；
在所述板的与所述第一侧面(7)相对的第二侧面(11、110)处形成留空部(12)；
将至少一个裸片(13)装配到所述留空部(12)中；
将至少导电的层(2)结构化，以便获得印制导线结构(9)，
其中，所述凹槽(8)和所述留空部(12)彼此相对，
其中，至少一个所述裸片(13)与至少导电的层(2)电接触，
其中，所述印制导线结构(9)优选地至少布置在所述凹槽(8)中，其中，至少一个所述裸片(13)尤其与所述印制导线结构(9)电接触；
利用第二绝缘材料(10)填充所述凹槽(8)。
14.根据权利要求13所述的方法，其中，
首先，在提供的所述板上形成、尤其冲压成所述留空部(12)，其中，然后将至少一个所述裸片(13)装配到所述留空部(12)中，以便获得装配的板，其中，随后将已装配的所述板硬化并且在硬化时变形，其中，优选地通过压制实现所述硬化和所述变形，以便获得至少一个变形区域(6、600)，在所述变形区域中，至少导电的层(2)在与所述留空部(12)相对的位置处具有所述凹槽(8)，其中，至少一个所述裸片(13)在变形时优选地与所述第一绝缘材料(5)绝缘，
或者其中，
首先，将提供的所述板硬化并在硬化时变形，其中，优选地通过压制实现所述硬化和所述变形，以便获得至少一个变形区域(6、600)，在所述变形区域中，至少导电的层(2)具有所述凹槽(8)，其中，随后在所述板的与所述第一侧面(7)相对的所述第二侧面(11、110)处并且在与所述凹槽(8)相对的位置处形成、优选地深铣成所述留空部(12)，其中，随后将至少一个所述裸片(13)装配到所述留空部(12)中，以使至少一个所述裸片(13)与至少导电的层(2)电接触。
15.一种转换器，包括根据权利要求1至5中任一项所述的电路载体和/或根据权利要求9至12中任一项所述的封装。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050117315A1 (en) * 2002-04-11 2005-06-02 Weekamp Johannus W. Method of manufacturing an electronic device
WO2005053366A1 (de) * 2003-11-29 2005-06-09 Festo Ag & Co Elektrische schaltungsanordnung
US20060087037A1 (en) * 2004-10-22 2006-04-27 Phoenix Precision Technology Corporation Substrate structure with embedded chip of semiconductor package and method for fabricating the same
WO2007119608A1 (ja) * 2006-03-31 2007-10-25 Nec Corporation 配線基板、実装基板及び電子装置
CN101288350A (zh) * 2005-10-14 2008-10-15 揖斐电株式会社 多层印刷线路板及其制造方法
WO2010056210A1 (en) * 2008-11-17 2010-05-20 Advanpack Solutions Private Limited Semiconductor substrate, package and device and manufacturing methods thereof
US20150262841A1 (en) * 2014-03-14 2015-09-17 Samsung Electronics Co., Ltd. Method of manufacturing circuit board and semiconductor package
JP2016143782A (ja) * 2015-02-03 2016-08-08 ローム株式会社 電子装置
CN107750477A (zh) * 2015-06-30 2018-03-02 欧司朗有限公司 用于电子电路的电路载体和制造这种电路载体的方法
DE102016224943A1 (de) * 2016-12-14 2018-06-14 Robert Bosch Gmbh Trägersubstrat, Elektronikmodul und Verfahren zum Ausbilden eines Trägersubstrates

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3437369B2 (ja) * 1996-03-19 2003-08-18 松下電器産業株式会社 チップキャリアおよびこれを用いた半導体装置
JP2003347460A (ja) * 2002-05-28 2003-12-05 Kyocera Corp 電子装置
US6986199B2 (en) * 2003-06-11 2006-01-17 The United States Of America As Represented By The Secretary Of The Navy Laser-based technique for producing and embedding electrochemical cells and electronic components directly into circuit board materials
JP2005285841A (ja) * 2004-03-26 2005-10-13 Kawaguchiko Seimitsu Co Ltd ３次元立体回路基板の製造方法、及び、その製造方法を用いて製造した３次元立体回路基板。
JP3969438B2 (ja) * 2005-04-21 2007-09-05 株式会社村田製作所 セラミック基板およびセラミック基板の製造方法
JP4765468B2 (ja) * 2005-08-03 2011-09-07 株式会社村田製作所 セラミック基板の製造方法およびセラミック基板
WO2007089599A2 (en) * 2006-01-31 2007-08-09 3M Innovative Properties Company Led illumination assembly with compliant foil construction
JP3942190B1 (ja) * 2006-04-25 2007-07-11 国立大学法人九州工業大学 両面電極構造の半導体装置及びその製造方法
US20080186690A1 (en) * 2007-02-07 2008-08-07 Nokia Corporation Electronics Package And Manufacturing Method Thereof
WO2009031588A1 (ja) * 2007-09-06 2009-03-12 Murata Manufacturing Co., Ltd. 回路基板、回路モジュール及び回路基板の製造方法
CN102037797B (zh) * 2008-05-23 2013-11-06 揖斐电株式会社 印刷电路板及其制造方法
US9812621B2 (en) * 2011-08-01 2017-11-07 Shikoku Instrumentation Co., Ltd. Semiconductor device and fabrication method for same
CN104081545A (zh) * 2011-12-01 2014-10-01 夸克星有限责任公司 固态照明装置及其制造方法
US9536798B2 (en) * 2012-02-22 2017-01-03 Cyntec Co., Ltd. Package structure and the method to fabricate thereof
US20140118978A1 (en) * 2012-10-25 2014-05-01 Po-Chun Lin Package substrate and chip package using the same
US9111947B2 (en) * 2013-06-04 2015-08-18 Intel Deutschland Gmbh Chip arrangement with a recessed chip housing region and a method for manufacturing the same
JP6414427B2 (ja) * 2013-10-03 2018-10-31 日亜化学工業株式会社 発光装置実装構造体
US9449943B2 (en) * 2013-10-29 2016-09-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of balancing surfaces of an embedded PCB unit with a dummy copper pattern
DE102013114907A1 (de) * 2013-12-27 2015-07-02 Pac Tech-Packaging Technologies Gmbh Verfahren zur Herstellung eines Chipmoduls
JP3212919U (ja) * 2014-08-08 2017-10-12 アップル インコーポレイテッド キーボード
US9252337B1 (en) * 2014-12-22 2016-02-02 Bridgelux, Inc. Composite substrate for light emitting diodes
JP2017063094A (ja) * 2015-09-24 2017-03-30 イビデン株式会社 電子部品搭載用モジュール、及び、電子部品搭載用モジュールの製造方法
KR20180032985A (ko) * 2016-09-23 2018-04-02 삼성전자주식회사 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스
US10163798B1 (en) * 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050117315A1 (en) * 2002-04-11 2005-06-02 Weekamp Johannus W. Method of manufacturing an electronic device
WO2005053366A1 (de) * 2003-11-29 2005-06-09 Festo Ag & Co Elektrische schaltungsanordnung
US20060087037A1 (en) * 2004-10-22 2006-04-27 Phoenix Precision Technology Corporation Substrate structure with embedded chip of semiconductor package and method for fabricating the same
CN101288350A (zh) * 2005-10-14 2008-10-15 揖斐电株式会社 多层印刷线路板及其制造方法
WO2007119608A1 (ja) * 2006-03-31 2007-10-25 Nec Corporation 配線基板、実装基板及び電子装置
WO2010056210A1 (en) * 2008-11-17 2010-05-20 Advanpack Solutions Private Limited Semiconductor substrate, package and device and manufacturing methods thereof
US20150262841A1 (en) * 2014-03-14 2015-09-17 Samsung Electronics Co., Ltd. Method of manufacturing circuit board and semiconductor package
JP2016143782A (ja) * 2015-02-03 2016-08-08 ローム株式会社 電子装置
CN107750477A (zh) * 2015-06-30 2018-03-02 欧司朗有限公司 用于电子电路的电路载体和制造这种电路载体的方法
DE102016224943A1 (de) * 2016-12-14 2018-06-14 Robert Bosch Gmbh Trägersubstrat, Elektronikmodul und Verfahren zum Ausbilden eines Trägersubstrates

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Publication number Publication date
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