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CN112750949B - 存储器单元及其形成方法、存储器器件 - Google Patents

存储器单元及其形成方法、存储器器件 Download PDF

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CN112750949B CN202011186481.1A CN202011186481A CN112750949B CN 112750949 B CN112750949 B CN 112750949B CN 202011186481 A CN202011186481 A CN 202011186481A CN 112750949 B CN112750949 B CN 112750949B
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Abstract

本发明的各个实施例针对在底部电极处包括高电子亲和力介电层的存储器单元。高电子亲和力介电层是垂直堆叠在底部电极和底部电极上面的顶部电极之间的多个不同介电层中的一个。此外，高电极电子亲和力介电层在多个不同的介电层中具有最高的电子亲和力，并且最靠近底部电极。不同的介电层在材料系统和/或材料组分方面是不同的。应该理解，通过将高电子亲和力介电层布置成最靠近底部电极，至少在存储器单元是RRAM时，减小了在循环期间存储器单元被卡住的可能性。因此，降低了硬复位/故障位的可能性。本发明的实施例还涉及存储器单元及其形成方法、存储器器件。

Description

存储器单元及其形成方法、存储器器件
技术领域
本发明的实施例涉及存储器单元及其形成方法、存储器器件。
背景技术
许多现代电子器件包括非易失性存储器。非易失性存储器是能够在断电的情况下存储数据的电子存储器。下一代非易失性存储器的一些有前景的候选包括氧离子型电阻式随机存取存储器(RRAM)和金属离子型RRAM。两种类型的RRAM都具有相对简单的结构，并且与互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。
发明内容
本发明的实施例提供了一种存储器单元，包括：底部电极；顶部电极，位于所述底部电极上面；以及介电堆叠件，包括堆叠在所述底部电极和所述顶部电极之间的多个介电层；其中，所述多个介电层包括第一介电层，并且所述第一介电层是所述多个介电层中最靠近所述底部电极的一个，并且在所述多个介电层中具有最高的电子亲和力。
本发明的另一实施例提供了一种存储器器件，包括存储器单元，其中，所述存储器单元包括：底部电极；介电结构，位于所述底部电极上面，并且从顶部到底部包括多种不同的介电材料；以及顶部电极，位于所述介电结构上面；其中，所述多种不同的介电材料包括位于所述底部电极处的第一介电材料，并且所述第一介电材料在所述多种不同的介电材料中具有最低的底部导电带边缘。
本发明的又一实施例提供了一种形成存储器单元的方法，包括：在衬底上方沉积底部电极层；在所述底部电极层上方并且直接在所述底部电极层上沉积介电膜，其中，所述介电膜包括垂直堆叠的多个不同的介电层，其中，所述多个不同的介电层包括位于所述底部电极层处的第一介电层，并且其中，所述第一介电层在所述多个不同的介电层中具有最高的电子亲和力；在所述介电膜上方沉积顶部电极层；以及将所述底部电极层、所述介电膜和所述顶部电极层图案化为存储器单元。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了存储器单元的一些实施例的截面图，其中高电子亲和力(HEA)介电层位于底部电极处。
图2示出了图1的存储器单元中的包括HEA介电层的介电层的电子亲和力的一些实施例的图。
图3示出了列出各种材料的电子亲和力的表格。
图4A和图4B分别示出了在设定操作和复位操作期间的图1的存储器单元的一些实施例的截面图。
图5示出了图1的存储器单元的一些可选实施例的截面图，其中，存储器单元还包括覆盖层。
图6示出了图1的存储器单元的一些可选实施例的截面图，其中，存储器单元包括三个或更多的介电层。
图7示出了图6的存储器单元的一些实施例的截面图，其中，存储器单元限于三个介电层。
图8A和图8B示出了图7的存储器单元中的包括HEA介电层的介电层的电子亲和力的不同实施例的图。
图9示出了图6的存储器单元的一些可选实施例的截面图，其中，存储器单元还包括覆盖层。
图10示出了图1的存储器单元的一些实施例的截面图，其中存储器单元集成到集成电路(IC)芯片的互连结构。
图11A和图11B示出了图10的存储器单元的不同可选实施例的截面图。
图12A和图12B示出了IC芯片的一些实施例的截面图，该IC芯片包括集成到单独的单晶体管单电阻(1T1R)单元中的多个存储器单元，并且每个存储器单元如图10所示地配置。
图13示出了图12A和图12B的IC芯片的一些实施例的顶部布局。
图14示出了图12A和图12B中的1T1R单元的一些实施例的示意图。
图15A至图15C示出了图14的1T1R单元的不同可选实施例的示意图，其中存取晶体管不同。
图16至图23示出了用于形成与1T1R单元集成并且在相应的底部电极处包括单独的HEA介电层的存储器单元的方法的一些实施例的一系列截面图。
图24示出了图16至图23的方法的一些实施例的框图。
图25至图29示出了图16至图23的方法的一些可选实施例的一系列截面图，其中使用平坦化图案化形成的存储器单元。
图30示出了图25至图29的方法的一些实施例的框图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
一些电阻式随机存取存储器(RRAM)单元包括底部电极、位于底部电极上面的顶部电极以及位于底部电极和顶部电极之间的单个介电层。单个介电层包括金属氧化物，并且整个具有单一材料组分。在设定操作期间，将具有正极性的设定电压从顶部电极施加到底部电极，以在单个介电层中形成导电丝。导电丝将底部电极电耦合至顶部电极，使得RRAM单元处于低电阻状态(LRS)。在复位操作期间，将具有负极性的复位电压从顶部电极施加到底部电极，以至少部分地溶解导电丝。这样，RRAM单元处于高电阻状态(HRS)。因为RRAM单元的电阻在设定和复位操作期间改变，所以可以采用该电阻来表示数据位。例如，LRS可以表示二进制“1”，而HRS可以表示二进制“0”，反之亦然。
RRAM单元的挑战在于，当循环RRAM单元时，RRAM单元可能会卡在LRS处。就这种情况而言，它通常在RRAM单元的许多循环之后发生。当RRAM单元卡住时，RRAM单元可以称为硬复位位。此外，通过RRAM单元的读取电流可以大于或约与当RRAM单元处于LRS时的电流相同。RRAM单元通常会保持卡住持续许多循环，因此可能被认为是硬故障位。这样，当RRAM单元是限定RRAM阵列的许多类似RRAM单元中的一个时，可以通过ECC器件对RRAM单元进行纠错码(ECC)校正。然而，ECC器件可以设计为校正随机软故障位，而不是硬故障位，因此，硬故障位可以使用旨在用于随机软故障位的ECC容量。就硬故障位使用过多的ECC容量而言，ECC器件可能会变得不堪重负，并且可能无法校正随机软故障位。这可能进而会导致RRAM阵列的故障。
本发明的各个实施例针对在底部电极处包括高电子亲和力(HEA)介电层的存储器单元，以及用于形成该存储器单元的方法。该存储器单元可以例如是RRAM单元或一些其他合适类型的存储器单元。HEA介电层是垂直堆叠在底部电极和底部电极上面的顶部电极之间的多个不同介电层中的一个。此外，在不同的介电层中，HEA介电层具有最高的电子亲和力，并且最靠近底部电极。不同的介电层在材料系统和/或材料组分方面是不同的。对于同一组元素，不同的材料系统对应于不同组的元素，而不同的材料组分对应于不同的元素比例。
可以理解，通过将HEA介电层布置成最靠近底部电极，至少在存储器单元为RRAM时，减小了在循环期间存储器单元被卡住的可能性。因此，降低了硬复位/故障位的可能性。因为降低了硬复位/故障位的可能性，所以硬复位/故障位不太可能使用存储器单元所属的存储器阵列的ECC容量。由于硬复位/故障位不太可能使用ECC容量，因此硬复位/故障位不太可能使存储器阵列的ECC容量不堪重负。因此，存储器阵列发生故障的可能性较小。由于HEA介电层降低了存储器阵列发生故障的可能性，因此不需要额外的ECC容量。这进而节省了集成电路(IC)芯片面积，节省的芯片面积可以用于额外的ECC容量。
如将在下文中看到的，HEA介电层可以通过附加沉积被集成到存储器工艺流程中。这样，HEA介电层在存储器工艺流程中几乎不增加额外成本。此外，该集成与40纳米或更小的工艺节点兼容。
参考图1，提供了存储器单元102的一些实施例的截面图100，其中，HEA介电层104h位于底部电极106上。存储器单元102可以例如是氧离子型RRAM单元、金属离子型RRAM单元或一些其他合适类型的存储器单元。注意，金属离子型RRAM单元也可以称为导电桥接RAM(CBRAM)。
HEA介电层104h是多个介电层104中的一个，该多个介电层104垂直堆叠在底部电极106上方并且将底部电极106与底部电极106上面的顶部电极108分隔开。此外，在多个介电层104中，HEA介电层104h具有最高的电子亲和力，并且最靠近底部电极106。因此，相对于多个介电层104的剩余部分，HEA介电层104h具有“高”电子亲和力。
介电层的电子亲和力是介电层的底部导电带边缘与真空能级之间的能量差。真空能级对于多个介电层104是相同的，并且例如可以是约4.05电子伏特(eV)。因为多个介电层104的真空能级相同，所以多个介电层104的底部导电带边缘分别限定了多个介电层104的电子亲和力。此外，HEA介电层104h的底部导电带边缘是多个介电层104中最低的。
已经意识到，通过将HEA介电层104h布置成最靠近底部电极106，至少当存储器单元102是RRAM时，减小了在循环期间存储器单元102被卡住的可能性。例如，当从LRS过渡到HRS时，存储器单元102最有可能在复位操作期间被卡住。因为HEA介电层104h在多个介电层104中具有最高的电子亲和力并且位于底部电极106处，所以在复位操作期间电子可以更容易地穿过多个介电层104。因此，降低了存储器单元102在循环期间被卡住的可能性。
因为减小了存储器单元102在循环期间被卡住的可能性，所以减小了硬复位/故障位的可能性。因为减小了硬复位/故障位的可能性，所以硬复位/故障位不太可能使用用于包含存储器单元102的存储器阵列(未示出)的ECC容量。因此，存储器阵列发生故障的可能性较小。因为HEA介电层104h减少了存储器阵列发生故障的可能性，所以不需要额外的ECC容量，因此不需要额外的IC芯片面积。
继续参考图1，多个介电层104垂直堆叠，并且限定从底部电极106到顶部电极108延伸的介电结构。此外，多个介电层104具有两个介电层：1)HEA介电层104h；以及2)低电子亲和力(LEA)介电层104l。LEA介电层104l位于HEA介电层104h上面并且与HEA介电层104h相邻，并且相对于HEA介电层104h具有“低”电子亲和力。在可选实施例中，多个介电层104具有三个或更多不同的介电层。
HEA和LEA介电层104h、104l中的每个可以例如是金属氧化物、金属氮氧化物、组分金属氧化物、一些其他合适的电介质或前述的任意组合。此外，HEA和LEA介电层104h、104l中的每个可以例如是氧化钛(例如TiO2)、氧化铪(例如HfO2)、氧化铪铝(例如HfxAl1-xO2)、氧化钽(例如，Ta2O5)、氧化铪钽(例如HfxTa1-xO2)、氧化钨(例如WO2)、氧化锆(例如ZrO2)、氧化铝(例如Al2O3)、硫酸化氧化锡(例如STO)、一些其他合适的电介质或前述的任意组合。在一些实施例中，HEA介电层104h是高k电介质，和/或LEA介电层104l是高k电介质。高k电介质可以例如是介电常数k大于约3.9、10.0或一些其他合适值的电介质。
HEA和LEA介电层104h、104l具有不同的材料系统或不同的材料组分。不同的材料系统对应于不同组的元素。对于同一组元素(例如，相同的材料系统)，不同的材料组分对应于元素的不同比例。
在HEA和LEA介电层104h、104l具有不同材料系统的实施例中，HEA介电层104h由第一组元素组成或基本上由第一组元素组成，而LEA介电层104l由与第一组元素不同的第二组元素组成或基本上由与第一组元素不同的第二组元素组成。例如，HEA介电层104h可以是氧化铝(例如，Al2O3)，而LEA介电层104l可以是氧化硅(例如，SiO2)。然而，其他合适的材料也是可以的。
在HEA和LEA介电层104h、104l具有不同材料组分的实施例中，HEA介电层104h由一组元素组成或基本上由该组元素组成。此外，LEA介电层104l由该组元素组成或基本上由该组元素组成，但是与HEA介电层104h相比，元素的比例不同。例如，HEA介电层104h可以是氧化铝(例如，Al2O3)，而LEA介电层104l可以是具有不同的铝和氧化物的比例的氧化铝(例如，AlxOy，其中x≠2并且y≠3)。然而，其他合适的材料也是可以的。
HEA和LEA介电层104h、104l具有单独的厚度Td。在一些实施例中，厚度Td为约1-50纳米、约1-25纳米、约25-50纳米或一些其他合适的值。如果HEA或LEA介电层104h、104l的厚度Td太小(例如，小于约1纳米或一些其他合适的值)，则可能无法获得介电层的材料特性带来的益处。例如，如果HEA介电层104h的厚度Td太小，则HEA介电层104h可能不能减小存储器单元102被卡住的可能性。如果HEA或LEA介电层104h、104l的厚度Td太大(例如，大于约50纳米或一些其他合适的值)，则存储器单元102的操作电压可能太高。高电压可以例如增加功耗，减少存储器单元102的寿命以及增加器件故障的风险。
顶部电极106和底部电极108是导电的并且与多个介电层104邻接。底部电极106可以例如是或包括金属、金属氮化物、金属氧化物、掺杂的多晶硅、一些其他合适的导电材料或前述的任意组合。顶部电极108可以例如是或包括金属、金属氮化物、掺杂的多晶硅、一些其他合适的导电材料或前述的任意组合。顶部和底部电极106、108可以例如各自是或包括铝(例如Al)、钛(例如Ti)、钽(例如Ta)、金(例如Au)、铂(例如Pt)、钨(例如W)、镍(例如Ni)、铱(例如Ir)、氮化钛(例如TiN)、氮化钽(例如TaN)、N掺杂的多晶硅、P掺杂的多晶硅、一些其他合适的导电材料或前述的任意组合。
参考图2，提供了用于图1的HEA和LEA介电层104h、104l的电子亲和力的一些实施例的图200。垂直轴对应于能量，并且水平轴对应于沿图1中的线A的位置。HEA介电层104h的第一带隙202与真空能级Evac间隔开第一电子亲和力X1并且与底部电极106的第一费米能级204邻接。LEA介电层104l的第二带隙206与真空能级Evac间隔开小于第一电子亲和力X1的第二电子亲和力X2。此外，第二带隙206与顶部电极108的第二费米能级208邻接。第一费米能级204和第二费米能级208相同，但是可选地可以不同。
注意，第一带隙202的顶部边缘对应于HEA介电层104h的底部导电带边缘，而第二带隙206的顶部边缘对应于LEA介电层104l的底部导电带。因此，HEA介电层104h的底部导电带边缘低于LEA介电层104l的底部导电带边缘。
如上所述，已经认识到，至少在存储器单元是RRAM时，将HEA介电层104h布置为最靠近底部电极106可以降低存储器单元102在循环期间被卡住的可能性。因此，降低了硬复位/故障位的可能性。因为降低了硬复位/故障位的可能性，所以硬复位/故障位不太可能使用用于包含存储器单元102的存储器阵列(未示出)的ECC容量。因此，存储器阵列发生故障的可能性较小。
为了分别确定HEA和LEA介电层104h、104l的第一和第二电子亲和力X1、X2，可以通过X射线光电子能谱(XPS)或通过其他合适的方法来测量第一和第二电子亲和力X1、X2。可选地，可以在图3的表中查找HEA和LEA介电层104h、104l的材料，该表列出了材料和相应的电子亲和力。例如，假设HEA介电层104h是Al2O3，而LEA介电层104l是SiO2，通过参考图3的表可以看出，第一和第二电子亲和力X1、X2分别为约1.25eV和约0.55eV。
如果在图3的表中找不到HEA或LEA介电层104h、104l的材料，但是为在图3的表中找到的两种或更多种材料的混合物，则可以从两种或更多种材料的电子亲和力来计算材料的电子亲和力。特别地，可以使用两种或更多种材料的原子百分比分别作为电子亲和力的权重，将材料的电子亲和力计算为两种或更多种材料的电子亲和力的加权总和。例如，假设HEA或LEA介电层104h、104l是ZrTiO4，ZrTiO4在图3的表中找不到，但它是TiO2和ZrO2的混合物。TiO2和ZrO2在ZrTiO4中的原子百分比分别约为50。此外，如参考图3的表所见，ZrO2和TiO2的电子亲和力分别为约2.65eV和2.85eV。因此，ZrTiO4的电子亲和力约等于2.65eV*0.5+2.85eV*0.5，为约等于2.75eV。尽管使用ZrTiO4说明了电子亲和力的确定，但其他合适的材料也是可以的。
参考图4A和图4B，提供分别在设定操作和复位操作期间的图1的存储器单元102的一些实施例的截面图400A、400B。在图4A中，将具有正极性的设定电压(例如，V+至V-或至GND)从顶部电极108施加至底部电极106，以在多个介电层104中形成导电丝402。导电丝402将顶部电极108电耦合至底部电极106，因此存储器单元102处于LRS。在图4B中，从顶部电极108向底部电极106施加具有负极性的复位电压(例如，V-至V+或GND至V+)以至少部分地溶解导电丝402。由于导电丝402至少部分溶解，存储器单元102处于HRS。因为存储器单元102的电阻在设定和复位操作期间改变，所以可以采用该电阻来表示数据位。例如，LRS可以表示二进制“1”，而HRS可以表示二进制“0”，反之亦然。
在一些实施例中，存储器单元102是氧离子型RRAM单元。在氧离子型RRAM单元的至少一些实施例的设定操作期间，氧离子从多个介电层104移动到多个介电层104与顶部电极108之间的储存区域(未示出)。氧离子离开氧空位的移动构成了多个介电层104中的导电丝402。在氧离子型RRAM单元的至少一些实施例的复位操作期间，氧离子从储存区域移动至多个介电层104，以填充氧空位并且破坏导电丝402。
在一些实施例中，存储器单元102是金属离子型RRAM单元。在金属离子型RRAM单元的至少一些实施例的设定操作期间，顶部电极108氧化以形成金属离子。此外，金属离子迁移到多个介电层104并且还原成导电丝402。在金属离子型RRAM单元的至少一些实施例的复位操作期间，导电丝402氧化以形成金属离子。此外，金属离子迁移到顶部电极108并且还原成顶部电极108。这进而破坏了导电丝402。在存储器单元102是金属离子型RRAM单元的一些实施例中，导电丝402在图4A和图4B中垂直翻转，并且从图4A和图4B中的底部电极106向上延伸。
参考图5，提供了图1的存储器单元102的一些可选实施例的截面图500，其中，存储器单元102还包括覆盖层502。覆盖层502位于顶部电极108和多个介电层104之间，并且与底部和顶部电极106、108相比对氧具有高亲和力。换句话说，与底部和顶部电极106、108相比，覆盖层502依赖较少的能量与氧反应。
在存储器单元102是氧离子型RRAM单元的至少一些实施例中，储存区域(未示出)位于多个介电层104和覆盖层502之间。此外，由于覆盖层502对氧具有高亲和力，因此覆盖层502增加了储存区域的尺寸。这样，可以在设定存储器单元102时并因此在LRS中时存储更多的氧离子。因为可以存储更多的氧离子，所以导电丝402(例如，参见图4A和图4B)可以具有更大的氧空位密度，因此LRS可以具有较低的电阻。这进而可以增大分别在LRS和HRS中的存储器单元102的电阻之间的差，并且因此可能增大切换窗口。
在存储器单元102是金属离子型RRAM单元的至少一些实施例中，在设定操作期间，覆盖层502代替顶部电极108被氧化。此外，因为覆盖层502相对于顶部电极108对氧具有高亲和力，所以覆盖层502比顶部电极108更容易被氧化。这样，设定操作可以使用较小的设定电压，这可以改善功率效率和/或可以增加存储器单元102的寿命。此外，金属离子的密度可以更高，因此导电丝402中的金属密度可以更高。这进而可以增加分别在LRS和HRS中的存储器单元102的电阻之间的差，并且因此可以增大切换窗口。
覆盖层502可以例如是或包括铝、钛、钽、铪、氧化钛、氧化铪、氧化锆、氧化锗、氧化铈、一些其他合适的材料或前述的任意组合。在一些实施例中，覆盖层502是导电的和/或是金属的。例如，在存储器单元102是金属离子型RRAM单元的实施例中，覆盖层502是导电的并且包括金属。在可选实施例中，覆盖层502是电介质。在覆盖层502是电介质的实施例中，覆盖层502比HEA介电层104h具有更低的电子亲和力和更高的底部导电带边缘。
参考图6，提供了图1的存储器单元102的一些可选实施例的截面图600，其中多个介电层104包括三个或更多介电层：1)HEA介电层104h；以及2)两个或多个LEA介电层(标记为104l1至104ln，其中n是大于1的整数)。
两个或多个LEA介电层104l1、...、104ln中的每个如图1的LEA介电层104l所述。因此，两个或多个LEA介电层104l1、...、104ln中的每个具有比HEA介电层104h低的电子亲和力。此外，两个或多个LEA介电层104l1、...、104ln中的每个具有与HEA介电层104h不同的材料系统或不同的材料组分。在一些实施例中，两个或多个LEA介电层104l1、...、104ln中的每个与每个相邻的LEA介电层和/或每个其他的LEA介电层不同。
参考图7，提供了图6的存储器单元102的一些实施例的截面图700，其中存储器单元102限于两个LEA介电层：第一LEA介电层104l1；和第二LEA介电层104l2。换句话说，图6中的整数n等于2。
参考图8A和图8B，提供了图7的HEA介电层104h以及图7的第一LEA介电层104l1和第二LEA介电层104l2的电子亲和力的不同实施例的图800A和800B。垂直轴对应于能量，并且水平轴对应于沿着图7中的线B的位置。
HEA介电层104h的第一带隙802与真空能级Evac间隔开第一电子亲和力X1，并且与底部电极106的第一费米能级204邻接。第一LEA介电层104l1的第二带隙804与真空能级Evac间隔开第二电子亲和力X2。第二LEA介电层104l2的第三带隙806与真空能级Evac间隔开第三电子亲和力X3，并且与顶部电极108的第二费米能级208邻接。如上所述，第二和第三电子亲和力X2、X3小于第一电子亲和力X1，以防止至少在存储器单元是RRAM时在循环期间存储器单元102被卡住。
注意，第一带隙802的顶部边缘对应于HEA介电层104h的底部导电带边缘，并且第二和第三带隙804、806的顶部边缘对应于第一和第二LEA介电层104l1、104l2的底部导电带边缘。因此，HEA介电层104h的底部导电带边缘低于第一和第二LEA介电层104l1、104l2的底部导电带边缘。
具体参考图8A，第一电子亲和力X1大于第二电子亲和力X2，第二电子亲和力X2大于第三电子亲和力X3。因此，由图7的多个介电层104限定的介电结构的电子亲和力从底部电极106到顶部电极108离散地减小。此外，介电结构的底部导电带边缘具有从底部电极106到顶部电极108向上阶梯状的阶梯轮廓。
具体参考图8B，第一电子亲和力X1大于第二电子亲和力X2，并且第三电子亲和力X3在第一和第二电子亲和力X1、X2之间。因此，由图7的多个介电层104限定的介电结构的电子亲和力从底部电极106到顶部电极108离散地减小，然后离散地增加。此外，介电结构的底部导电带边缘从底部电极106到顶部电极108阶梯上升，然后阶梯下降。在可选实施例中，介电结构具有其他合适的电子亲和力轮廓和/或底部导电带边缘轮廓。
参考图9，提供了图6的存储器单元102的一些可选实施例的截面图900，其中存储器单元102还包括覆盖层502。覆盖层502可以包括例如如关于图5所描述的。因此，覆盖层502可以例如提供扩大的切换窗口、降低的功耗、其他合适的益处或前述的任意组合。
参考图10，提供了图1的存储器单元102的一些实施例的截面图1000，其中存储器单元102位于IC芯片的互连结构1002中。存储器单元102位于顶部电极线1004t和顶部电极通孔1006t下面。此外，存储器单元102位于底部电极线1004b和底部电极通孔1008上面。
顶部电极通孔1006t从顶部电极线1004t向下延伸至顶部电极108。此外，顶部电极通孔1006t延伸穿过顶部电极108顶部的硬掩模1010。在可选实施例中，省略硬掩模1010。硬掩模1010可以是或包括例如氮化硅和/或一些其他合适的电介质。顶部电极线1004t和顶部电极通孔1006t可以是或包括例如铜、铝、铝铜、一些其他合适的金属或前述的任意组合。
底部电极通孔1008从底部电极线1004b向上延伸至底部电极106，并包括通孔插塞1008p和通孔衬垫1008l。在可选实施例中，通孔衬垫1008l被省略。底部电极线1004b可以是或包括例如铜、铝、铝铜、一些其他合适的金属或前述的任意组合。
通孔衬垫1008l杯状地托住通孔插塞1008p的底侧，以将通孔插塞1008p与底部电极线1004b分隔开。在一些实施例中，通孔衬垫1008l是粘合层，以增强形成通孔插塞1008p的层的沉积。在一些实施例中，通孔衬垫1008l是扩散阻挡件，以防止底部电极线1004b的材料向上扩散至通孔插头1008p和/或底部电极106。通孔衬垫1008l可以是或包括例如氮化钽和/或一些其他合适的导电阻挡材料。通孔插塞1008p可以是或包括例如氮化钛、铝、钛、钽、金、铂、钨、一些其他合适的导电材料或前述的任意组合。在一些实施例中，通孔插塞1008p与底部电极106集成在一起和/或是与底部电极106相同的材料，使得底部电极106和通孔插塞1008p之间没有边界。
介电结构围绕存储器单元102以及顶部电极线1004t、顶部电极通孔1006t、底部电极线1004b和底部电极通孔1008。该介电结构包括硬掩模1010，并且还包括位于顶部电极108的侧壁的侧壁间隔件结构1012。侧壁间隔件结构1012可以是或包括例如氮化硅和/或一些其他合适的电介质。另外，介电结构包括多个金属间介电(IMD)层1014、通孔介电层1016、蚀刻停止层1018。
IMD层1014分别围绕底部电极线1004b和顶部电极线1004t。IMD层1014可以是或包括例如极低k电介质和/或一些其他合适的电介质。
通孔介电层1016和蚀刻停止层1018堆叠在IMD层1014之间。通孔介电层1016围绕底部电极通孔1008，位于存储器单元102和底部电极线1004b之间。通孔介电层1016可以例如是或包括碳化硅、富硅氧化物、一些其他合适的电介质或前述的任意组合。蚀刻停止层1018覆盖通孔介电层1016并且包裹存储器单元102的顶部。蚀刻停止层1018可以是或包括例如碳化硅和/或一些其他合适的电介质。
参考图11A和图11B，提供了图10的存储器单元102的不同可选实施例的截面图1100A、1100B。在图11A中，存储器单元102还包括如关于图5所述的覆盖层502。此外，侧壁间隔件结构1012位于覆盖层502的侧壁上。在图11B中，存储器单元102直接位于底部电极线1004b上，并且除了顶部电极108之外，存储器单元102的每个单独层具有U形或V形轮廓。然而，在可选实施例中，其他合适的轮廓是可以的。此外，部件之间的相对位置已经被重新布置，并且省略底部电极通孔1008、侧壁间隔件结构1012和硬掩模1010。
图11B的存储器单元102可以通过单个光刻/蚀刻工艺形成。例如，可以在底部电极线1004b上方沉积通孔介电层1016和IMD层1014中的邻接的一个。然后可以图案化通孔介电层1016和IMD层，以限定暴露底部电极线1004b的存储器单元开口。此外，形成存储器单元102的单独的层可以共形地沉积在存储器单元开口中并且覆盖IMD层。利用沉积的层，可以执行平坦化以暴露IMD层并且将层图案化为存储器单元102。由于光刻是昂贵的，因此通过单个光刻/蚀刻工艺形成图11B的存储器单元102可以节省大量成本。
参考图12A，提供了包括多个存储器单元102的IC芯片的一些实施例的截面图1200A，其中，存储器单元102集成到单独的单晶体管单电阻器(1T1R)单元1202中，并且每个如图10所示配置。1T1R单元1202包括单独的漏极区域1204和单独的漏极侧导电路径1206。
漏极区域1204是衬底1208的掺杂区域，并且每个具有与衬底1208的邻接区域相反的掺杂类型。此外，漏极区域1204通过沟槽隔离结构1210彼此电隔离并且部分地限定用于单独选择存储器单元102的存取晶体管1212(部分示出)。沟槽隔离结构1210延伸至衬底1208的顶部，并且包括氧化硅和/或一些其他合适的介电材料。沟槽隔离结构1210可以例如是浅沟槽隔离(STI)结构或一些其他合适的沟槽隔离结构。衬底1208可以例如是体硅衬底、绝缘体上硅(SOI)衬底或一些其他合适的半导体衬底。
漏极侧导电路径1206将漏极区域1204电耦合至存储器单元102，并由互连结构1002限定。互连结构1002包括多条线1004和多个通孔1006。多条线1004包括顶部电极线1004t和底部电极线1004b。在一些实施例中，顶部电极线1004t对应于位线BL。多个通孔1006包括顶部电极通孔1006t。最靠近衬底1208的通孔1006的层级在层间介电(ILD)层1214中，而通孔1006和线1004的剩余层级在IMD层1014中。线1004和通孔1006是导电的并且可以是或包括例如铜、铝、铝铜、一些其他合适的导电材料或前述的任意组合。
到1T1R单元1202的一侧的外围区域1216容纳外围器件1218(仅部分示出)。外围器件1218包括位于衬底1208中的一对源极/漏极区域1220(仅示出了其中的一个)，并且还包括位于源极/漏极区域1220之间的栅极结构(未示出)。源极/漏极区域1220是衬底1208的掺杂区域，并且每个具有与衬底1208的邻接区域相反的掺杂类型。外围器件1218可以是例如金属氧化物半导体场效应晶体管(MOSFET)或其他合适类型的半导体器件。在可选实施例中，外围器件1218是鳍式场效应晶体管(FinFET)、全环栅场效应晶体管(GAA FET)、纳米线场效应晶体管、纳米片场效应晶体管或一些其他合适类型的半导体器件。
参考图12B，提供了图12A的IC芯片的一些实施例的截面图1200B，沿着与图12A的截面图1200A所沿的轴正交的轴截取。1T1R单元1202包括单独的存储器单元102、单独的漏极侧导电路径1206、单独的存取晶体管1212和单独的源极侧导电路径1222。
存取晶体管1212位于衬底1208上，位于衬底1208和互连结构1002之间。此外，存取晶体管1212通过沟槽隔离结构1210彼此电隔离。存取晶体管1212包括单独的漏极区域1204、单独的源极区域1224、单独的栅极介电层1226和单独的栅电极1228。栅电极1228分别位于栅极介电层1226上面，并且在一些实施例中，限定字线WL。漏极区域1204和源极区域1224是衬底1208的掺杂区域，并且每个具有与衬底1208的邻接区域(例如，体)相反的掺杂类型。漏极区域1204分别邻接栅电极1228的漏极侧，并且源极区域1224分别邻接栅电极1228的源极侧。存取晶体管1212可以是例如MOSFET或一些其他合适类型的半导体器件。
漏极侧导电路径1206将漏极区域1204电耦合至存储器单元102，并且源极侧导电路径1222将源极区域1224电耦合至源极线SL。漏极侧和源极侧导电路径1206、1222由多条线1004和多个通孔1006限定。
参考图13，提供了图12A和图12B的IC芯片的一些实施例的顶部布局1300。图12A和图12B的截面图1200A、1200B可以分别沿着线C和D或其他合适的位置截取。IC芯片包括多行和多列中的多个存储器单元102，从而限定存储器阵列1302。存储器单元102可以例如如图1、图4A、图4B、图5至图7、图9、图10、图11A、图11B、图12A或图12B中的任何一个所示。
外围器件1218在IC芯片的外围区域1216处围绕存储器阵列1302。外围器件1218可以例如是或包括晶体管和/或其他合适的半导体器件。此外，外围器件1218可以例如采用ECC电路、读取/写入电路、用于操作存储器单元102的其他合适的电路或前述的任意组合。
如上所述，存储器单元102包括布置成最靠近单独的底部电极的单独的HEA介电层，以至少在存储器单元102是RRAM单元时减小在循环期间存储器单元102被卡住的可能性。因此，减效了硬复位/故障位的可能性。因为减小了硬复位/故障位的可能性，所以硬复位/故障位不太可能使用用于存储器阵列1302的ECC电路中的ECC容量。在一些实施例中，ECC电路完全或部分地由外围区域1216的部分1304限定。由于硬复位/故障位不太可能使用ECC容量，所以存储器阵列1302发生故障的可能性较小。由于HEA介电层降低了存储器阵列1302发生故障的可能性，因此不需要额外的ECC容量，并且因此不需要额外的IC芯片面积。
参考图14，提供了图12A和图12B中的1T1R单元1202的一些实施例的示意图1400。1T1R单元1202代表图12A和图12B中的每个其他1T1R单元1202，并且包括从位线BL到源极线SL串联电耦合的存储器单元102和存取晶体管1212。如上所述，存储器单元102包括HEA介电层104h，以至少在存储器单元102是RRAM时防止在循环期间存储器单元102被卡住。存取晶体管1212由字线WL选通，并且根据字线WL上携带的信号将存储器单元102选择性地耦合至源极线SL。存取晶体管1212示出为MOSFET，但是可以是一些其他合适类型的半导体器件。
参考图15A至图15C，提供了图14的1T1R单元1202的一些不同的可选实施例的示意图1500A-1500C，其中存取晶体管1212是不同类型的半导体器件。在图15A中，存取晶体管1212是双极结晶体管(BJT)。在图15B中，存取晶体管1212是具有肖特基栅极接触件的HEMT。在图15C中，存取晶体管1212是金属氧化物半导体(MOS)高电子迁移率晶体管(HEMT)。在可选实施例中，存取晶体管1212是一些其他合适类型的半导体器件。
虽然图10、图11A、图11B、图12A、图12B、图14和图15A至图15C的存储器单元102示出了具有单个LEA介电层104l，但是在可选实施例中，图10、图11A、图11B、图12A、图12B、图14和图15A至图15C的存储器单元102可以具有两个或多个LEA电介质。示例在图5和图6中示出。虽然图11B、图12A、图12B、图14和图15A至图15C的存储器单元102示出为没有图5的覆盖层502，但是在可选实施例中，图11B、图12A、图12B、图14和图15A至图15C的存储器单元102可以具有覆盖层502。虽然图12A和图12B的IC芯片中的每个存储器单元102根据图10的实施例配置，但是可以可选地采用图11A和图11B的实施例。虽然图14和图15A至图15C的1T1R单元1202包括图1的存储器单元102，但是在可选实施例中，图14和图15A至图15C的1T1R单元1202可以替代地包括图4A、图4B、图5至图7、图9、图10、图11A、图11B、图12A或图12B的任何一个中的存储器单元102。
参考图16至图23，提供了用于形成与1T1R单元集成并且在相应的底部电极处包括单独的HEA介电层的存储器单元的方法的一些实施例的一系列截面图1600-2300。截面图1600-2300例如可以沿着图13中的线C或图13中的一些其他合适的位置截取。此外，截面图1600-2300可以例如示出增加了覆盖层的图12A和图12B的IC芯片的形成。
如图16的截面图1600所示，沟槽隔离结构1210形成为延伸至衬底1208的顶部。沟槽隔离结构1210单独地围绕并且划分衬底1208的形成1T1R单元1202的区域。此外，沟槽隔离结构1210围绕并且划分IC芯片的外围区域1216。
还通过图16的截面图1600示出，在衬底1208上形成多个半导体器件。多个半导体器件包括独立于并且分别位于正形成的1T1R单元1202处的存取晶体管1212(仅部分示出)。此外，多个半导体器件包括位于IC芯片的外围区域1216处的外围器件1218(仅部分示出)。存取晶体管1212包括位于衬底1208中的单独的漏极区域1204和单独的源极区域(未示出)。此外，存取晶体管1212包括单独的栅极结构(未示出)。栅极结构具有分别邻接漏极区域1204的单独的漏极侧，并且还具有分别邻接源极区域的单独的源极侧。外围器件1218包括位于衬底1208中的一对源极/漏极区域1220(仅示出了其中的一个)，并且还包括位于源极/漏极区域1220之间并且邻接源极/漏极区域1220的栅极结构(未示出)。
如图17的截面图1700所示，互连结构1002部分地形成在半导体器件(例如，存取晶体管1212和外围器件1218)上方并且电耦合至该半导体器件。互连结构1002包括堆叠在介电结构中的多条线1004和多个通孔1006。介电结构包括ILD层1214和位于ILD层1214上方的多个IMD层1014。多条线1004包括沿着互连结构1002的顶面的多条底部电极线1004b。底部电极线1004b独立于1T1R单元1202并且分别位于形成的1T1R单元1202处。此外，底部电极线1004b通过线1004和通孔1006分别电连接至存取晶体管1212的漏极区域1204。
还通过图17的截面图1700示出，在互连结构1002上沉积通孔介电层1016。
如图18的截面图1800所示，在通孔介电层1016中形成底部电极通孔1008。注意，为了获得紧凑性，互连结构1002的下部和位于该下部下面的结构在该图和随后的附图中省略。底部电极通孔1008独立于所形成的1T1R单元1202，并且分别穿过通孔介电层1016延伸至底部电极线1004b。此外，底部电极通孔1008包括单独的通孔插塞1008p和单独的通孔衬垫1008l。在可选实施例中，省略通孔衬垫1008l。通孔衬垫1008l杯状地托住通孔插塞1008p的底侧，以将通孔插塞1008p与底部电极线1004b分隔开。
用于形成底部电极通孔1008的工艺可以例如包括：1)图案化通孔介电层1016以形成独立于底部电极线1004b并且分别暴露底部电极线1004b的开口；2)沉积衬垫层和插塞层，以填充开口并且覆盖通孔介电层1016；以及3)对插塞和衬垫层执行平坦化以暴露出通孔介电层1016。然而，其他合适的工艺也是可以的。
还通过图18的截面图1800示出，沉积底部电极层1802以覆盖通孔介电层1016和底部电极通孔1008。底部电极层1802是导电的并且通过底部电极通孔1008电耦合至底部电极线1004b。底部电极层1802可以例如是或包括金属、金属氮化物、金属氧化物、掺杂的多晶硅、一些其他合适的导电材料或前述的任何组合。此外，底部电极层1802可以例如是或包括铝、钛、钽、金、铂、钨、镍、铱、氮化钛、氮化钽、N掺杂的多晶硅、P掺杂的多晶硅、一些其他合适的材料或前述的任意组合。在一些实施例中，底部电极层1802是与通孔插塞1008p相同的材料。
虽然底部电极层1802和底部电极通孔1008被描述为单独地形成，但是在可选实施例中，底部电极层1802和底部电极通孔1008可以一起形成。在这些可选实施例的至少一些中，通孔插塞1008p是底部电极层1802的部分，并且在通孔插塞1008p和底部电极层1802之间没有边界。
如图19的截面图1900所示，多个介电层104沉积为垂直堆叠在底部电极层1802上方。此外，首先沉积多个介电层104中的具有最高电子亲和力并且因此最靠近底部电极层1802的介电层104h(即，HEA介电层104h)。如将在下文中看到的，将多个介电层104划分为多个段，该多个段独立于所形成的存储器单元并且用作存储器单元的切换层。此外，已经意识到，通过将HEA介电层104h布置成最靠近底部电极层1802，至少在存储器单元是RRAM单元时，减小在循环期间存储器单元被卡住的可能性。
多个介电层104包括HEA介电层104h，并且还包括与HEA介电层104h相比具有低电子亲和力的介电层104l(即LEA介电层104l)。LEA介电层104l位于HEA介电层104h上面，因此比HEA介电层104h更远离底部电极层1802。在可选实施例中，多个介电层104包括垂直堆叠在HEA介电层104h上方的两个或多个LEA介电层，并且每个被描述为LEA介电层104l。
HEA介电层104h是与LEA介电层104l不同的介电材料。HEA和LEA介电层104h、104l中的每个可以例如是金属氧化物、金属氮氧化物、组分金属氧化物、一些其他合适的电介质或前述的任意组合。此外，HEA和LEA介电层104h、104l中的每个可以例如是氧化钛(例如TiO2)、氧化铪(例如HfO2)、氧化铪铝(例如HfxAl1-xO2)、氧化钽(例如，Ta2O5)、氧化铪钽(例如HfxTa1-xO2)、氧化钨(例如WO2)、氧化锆(例如ZrO2)、氧化铝(例如Al2O3)、硫酸化氧化锡(例如STO)、一些其他合适的电介质或前述的任意组合。在一些实施例中，HEA介电层104h是高k电介质，和/或LEA介电层104l是高k电介质。
HEA和LEA介电层104h、104l具有不同的材料系统或不同的材料组分。不同的材料系统对应于不同组的元素。例如，HEA介电层104h可以是氧化钽(例如，Ta2O5)，而LEA介电层104l可以是氧化铝(例如，Al2O3)。对于同一组元素(例如，相同的材料系统)，不同的材料组分对应于元素的不同比例。例如，HEA介电层104h可以是氧化铝(例如，Al2O3)，而LEA介电层104l可以是具有不同的铝和氧化物的比例的氧化铝(例如，AlxOy，其中x≠2并且y≠3)。尽管前两个示例提供了具体的材料，但是其他合适的材料也是可以的。
HEA和LEA介电层104h、104l具有单独的厚度Td。在一些实施例中，厚度Td为约1-50纳米、约1-25纳米、约25-50纳米或一些其他合适的值。如果HEA或LEA介电层104h、104l的厚度Td太小(例如，小于约1纳米或一些其他合适的值)，则可能无法获得介电层的材料特性带来的益处。例如，如果HEA介电层104h的厚度Td太小，则至少当存储器单元是RRAM单元时，HEA介电层104h可能无法防止在循环期间形成的存储器单元被卡住。如果HEA或LEA介电层104h、104l的厚度Td太大(例如，大于约50纳米或一些其他合适的值)，则形成的存储器单元的操作电压可能太高。高电压可能会例如增加功耗，减少存储器单元的使用寿命并且增加器件故障的风险。
用于沉积多个介电层104的工艺可以例如包括通过化学气相沉积(CVD)、物理气相沉积(PVD)、一些其他合适的沉积工艺或前述的任意组合顺序沉积多个介电层104。在一些实施例中，通过底部电极层1802的热氧化来沉积HEA介电层104h，然后通过CVD、PVD或一些其他合适的沉积工艺来沉积LEA介电层104l。
如上所述，HEA和LEA介电层104h、104l具有不同的材料系统或不同的材料组分。在HEA和LEA介电层104h、104l具有不同材料系统的一些实施例中，分别使用不同组的前体通过气相沉积来沉积HEA和LEA介电层104h、104l。在HEA和LEA介电层104h、104l具有不同的材料组分的一些实施例中，使用相同组的前体但是不同比例的前体通过气相沉积来沉积HEA和LEA介电层104h、104l。此外，在HEA和LEA介电层104h、104l具有不同材料组分的一些实施例中，HEA和LEA介电层104h、104l在公共工艺室内原位沉积。
还由图19的截面图1900示出，在多个介电层104上沉积垂直堆叠的覆盖层502和顶部电极层1902。在可选实施例中，覆盖层502被省略并且因此没有沉积。
与底部和顶部电极层1802、1902相比，覆盖层502对氧具有高亲和力。换句话说，与底部和顶部电极层1802、1902相比，覆盖层502依赖较少的能量与氧反应。至少当形成的存储器单元是金属离子型RRAM单元和氧离子型RRAM单元时，覆盖层502可以增强存储器单元的性能。例如，覆盖层502可以增大切换窗口和/或降低操作电压。覆盖层502可以例如是或包括铝、钛、钽、铪、氧化钛、氧化铪、氧化锆、氧化锗、氧化铈、一些其他合适的材料或前述的任意组合。在一些实施例中，覆盖层502是导电的和/或是金属的。例如，在形成的存储器单元是金属离子型RRAM单元的实施例中，覆盖层502是金属。在可选实施例中，覆盖层502是电介质。在覆盖层502是电介质的实施例中，覆盖层502具有比HEA介电层104h低的电子亲和力。
顶部电极层1902可以例如是或包括金属、金属氮化物、掺杂的多晶硅、一些其他合适的导电材料或它们的任意组合。此外，顶部电极层1902可以例如是或包括铝、钛、钽、金、铂、钨、镍、铱、氮化钛、氮化钽、N掺杂的多晶硅、P掺杂的多晶硅、一些其他合适的材料或前述的任意组合。
如图20的截面图2000所示，形成硬掩模1010，硬掩模1010独立于1T1R单元1202并且分别位于形成的1T1R单元1202处。如下文所见，硬掩模1010具有用于1T1R单元1202的存储器单元的图案。例如，可以通过在顶部电极层1902(例如，参见图19)上方沉积硬掩模层以及随后将硬掩模层图案化成硬掩模1010来形成硬掩模1010。例如，可以通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行图案化。
还通过图20的截面图2000示出，在硬掩模1010位于适当的位置的情况下，对顶部电极层1902(参见例如19)和覆盖层502(参见例如19)执行第一蚀刻。第一蚀刻在多个介电层104上停止，并且将硬掩模1010的图案转移到顶部电极层1902和覆盖层502。通过将图案转移到顶部电极层1902，第一蚀刻将顶部电极层1902分为顶部电极108，顶部电极108独立于形成的存储器单元。通过将图案转移到覆盖层502，第一蚀刻将覆盖层502分为独立于存储器单元的覆盖段。
如图21的截面图2100所示，侧壁间隔件结构1012形成在由硬掩模1010、顶部电极108和覆盖层502限定的公共侧壁上。侧壁间隔件结构1012可以例如是或包括氮化硅和/或一些其他合适的电介质。用于形成侧壁间隔件结构1012的工艺可以例如包括：1)沉积覆盖并且共形地衬里图20的结构的间隔件层；以及2)回蚀刻间隔件层。然而，其他合适的工艺也是可以的。
还通过图21的截面图2100示出，在硬掩模1010和侧壁间隔件结构1012位于适当的位置的情况下，对多个介电层104和底部电极层1802执行第二蚀刻。第二蚀刻在通孔介电层1016上停止并且将由硬掩模1010和侧壁间隔件结构1012共同限定的图案转移到介电层104和底部电极层1802。通过将图案转移到多个介电层104，第二蚀刻将多个介电层104分为独立于要形成的存储器单元的介电段。通过将图案转移到底部电极层1802，第二蚀刻将底部电极层1802分为独立于存储器单元的底部电极106。
在第二蚀刻完成之后，保留了独立于所形成的1T1R单元1202的存储器单元102。存储器单元102的单独的底部电极106分别位于底部电极通孔1008上面并且电耦合至底部电极通孔1008。多个介电层104的单独的介电段分别位于底部电极106上面。覆盖层502的单独的覆盖段分别位于介电段上面。单独的顶部电极108分别位于覆盖段上面。存储器单元102可以例如是氧离子型RRAM单元、金属离子型RRAM单元或一些其他合适类型的存储器单元。
在存储器单元102的操作期间，单独的介电段用作在HRS和LRS之间改变的切换层。此外，因为HEA介电层104h在多个介电层104中最靠近底部电极106，所以至少在存储器单元是RRAM单元时，减小了在循环期间存储器单元102被卡住的可能性。因此，减小了硬复位/故障位的可能性。因为降低了硬复位/故障位的可能性，所以硬复位/故障位不太可能使用用于包含存储器单元102的存储器阵列(未示出)的ECC容量。因此，存储器阵列发生故障的可能性较小。因为HEA介电层104h减小了存储器阵列发生故障的可能性，所以不需要额外的ECC容量，并且因此不需要额外的IC芯片面积。
因为通过HEA介电层104h降低了存储器单元102在循环期间被卡住的可能性，所以可以在该方法期间通过附加沉积工艺来降低这种可能性。这样，HEA介电层104h几乎没有增加额外成本，并且与40纳米或更小的工艺节点兼容。
如图22的截面图2200所示，在存储器单元102周围完成互连结构1002。这包括沉积覆盖存储器单元102的蚀刻停止层1018和附加IMD层1014，以及随后在蚀刻停止层1018和附加IMD层1014中形成多条附加线1004和多个附加通孔1006。多条附加线1004包括分别位于存储器单元102上面的顶部电极线1004t，并且多个附加通孔1006包括分别从顶部电极线1004t延伸至存储器单元102的顶部电极108的顶部电极通孔1006t。
如图23的截面图2300所示，在存储器单元102处，分别在多个介电层104中形成独立于存储器单元102的导电丝402。该形成例如可以包括在每个存储器单元102上施加形成电压。例如，当存储器单元102的顶部电极108被偏置时，存储器单元102的底部电极106可以接地。然而，用于形成导电丝402的其他工艺是可以的。
虽然图参考方法描述了图16至图23，应当理解，图16至图23中所示的结构不限于该方法，而是可以单独地独立于该方法。虽然将图16至图23描述为一系列动作，将意识到，在其他实施例中，动作的顺序可以改变。虽然图16至图23示出和描述为一组特定的动作，但是在其他实施例中可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
参考图24，提供了图16至图23的方法的一些实施例的框图2400。
在2402处，在衬底上形成存取晶体管。参见例如图16。
在2404处，在衬底和存取晶体管上方部分地形成互连结构，其中互连结构包括位于存取晶体管上面并且电耦合至存取晶体管的底部电极线。参见例如图17。
在2406处，在互连结构上方形成通孔介电层。参见例如图17。
在2408处，形成底部电极通孔，该底部电极通孔穿过通孔介电层延伸至底部电极线。参见例如图18。
在2410处，在通孔介电层和底部电极通孔上方沉积底部电极层。参见例如图18。
在2412处，将多个介电层沉积为垂直地堆叠在底部电极层上方，其中首先沉积多个介电层中的电子亲和力最高并且最靠近底部电极层的介电层。参见例如图19。
在2414处，在多个介电层上方沉积覆盖层。参见例如图19。
在2416处，在覆盖层上方沉积顶部电极层。参见例如图19。
在2418处，图案化顶部和底部电极层、覆盖层以及多个介电层，以形成存储器单元，该存储器单元位于底部电极线上面并且通过底部电极通孔电耦合至底部电极线。参见例如图20和图21。
在2420处，在存储器单元周围完成互连结构。参见例如图22。
在2422处，在存储器单元上施加形成电压以在多个介电层中形成导电丝。参见例如图23。
虽然在此将图24的框图2400示出和描述为一系列动作或事件，但是将理解的是，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
参考图25至图29，提供了图16至图23的方法的一些可选实施例的一系列截面图2500-2900，其中使用平坦化图案化形成存储器单元的层。截面图2500-2900例如可以沿着图13中的线C或在图13中的其他合适的位置处截取。此外，截面图2500-2900可以例如示出增加了覆盖层的图11B的存储器单元102的形成。
如图25的截面图2500所示，执行图16和图17处的动作。形成沟槽隔离结构1210，该沟槽隔离结构1210延伸至如关于图16所示和所述的衬底1208的顶部。此外，如关于图16所示和所述，在衬底1208上形成多个半导体器件。多个半导体器件包括存取晶体管1212(仅部分示出)和外围器件1218(仅部分示出)。如关于图17所示和所述，互连结构1002部分地形成在半导体器件上方并且电耦合至半导体器件。此外，如关于图17所示和所述，在互连结构1002上沉积通孔介电层1016。
还通过图25的截面图2500示出，沉积覆盖通孔介电层1016的附加IMD层1014。
如图26的截面图2600所示，图案化通孔介电层1016和通孔介电层1016的顶部上的附加IMD层1014，以形成独立于1T1R单元1202并且分别位于形成的1T1R单元1202处的存储器单元开口2602。注意，为了紧凑起见，在此和随后的附图中省略了互连结构1002的下部和位于该下部下面的结构。图案化例如可以通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。
如图27的截面图2700所示，底部电极层1802、多个介电层104、覆盖层502和顶部电极层1902沉积为衬里并且填充存储器单元开口2602(参见例如图26)。在可选实施例中，覆盖层502被省略并且因此不形成。在可选实施例中，多个介电层104包括三个或多个介电层。底部电极层1802、多个介电层104、覆盖层502和顶部电极层1902如关于图18和图19所述。因此，首先沉积多个介电层104中具有最高电子亲和力并且因此最靠近底部电极层1802的介电层104h(即，HEA介电层104h)。应该理解，将HEA介电层104h布置成最靠近底部电极层1802，降低了存储器单元在循环期间被卡住的可能性。底部电极层1802、多个介电层104、覆盖层502和顶部电极层1902如关于图18和图19所述地形成。
如图28的截面图2800所示，对底部电极层1802(参见例如图27)、多个介电层104、覆盖层502和顶部电极层1902(例如，参见图27)执行平坦化。平坦化在通孔介电层1016的顶部上的附加IMD层1014上停止，并且将存储器单元开口2602(参见例如图26)的图案转移到底部电极层1802、多个介电层104、覆盖层502和顶部电极层1902。
通过转移图案，平坦化形成存储器单元102，存储器单元102独立于1T1R单元1202并且分别位于1T1R单元1202处。将图案转移到底部和顶部电极层1802、1902，将底部和顶部电极层1802、1902分别分为独立于存储器单元102的底部电极106和独立于存储器单元102的顶部电极108。将图案转移到多个介电层104，将多个介电层104分为独立于存储器单元102的介电段。将图案转移到覆盖层502，将覆盖层502分为独立于存储器单元102的覆盖段。在图案化完成之后，底部电极106、介电段和覆盖段具有U形轮廓。然而，V形和其他合适的轮廓也是可以的。
因为平坦化将图案从图26处的图案化转移到存储器单元102的各个层，所以可以通过单个光刻/蚀刻工艺来形成存储器单元102。这与可以用于形成图16至图23处的存储器单元102的多个光刻/蚀刻工艺(例如分别在图18和图20处)相反。因为光刻是昂贵的，所以减少光刻/蚀刻工艺的数量可以显著降低成本。
如图29的截面图2900所示，执行图22和图23处的动作。如关于图22所示和所述，在存储器单元102周围完成互连结构1002。如关于图23所示和所述，在存储器单元102处分别在多个介电层104中形成独立于存储器单元102的导电丝402。
虽然参考方法描述了图25至图29，应当理解，图25至图29所示的结构不限于该方法，而是可以单独地独立于该方法。虽然将图25至图29描述为一系列动作，应当理解，在其他实施例中，动作的顺序可以改变。虽然图25至图29示出和描述为一组特定的动作，在其他实施例中可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
参考图30，提供了图25至图29的方法的一些实施例的框图3000。
在3002处，在衬底上形成存取晶体管。参见例如图16和图25。
在3004处，在衬底和存取晶体管上方部分地形成互连结构，其中互连结构包括位于存取晶体管上面并且电耦合至存取晶体管的底部电极线。参见例如图17和图25。
在3006处，在互连结构上方形成通孔介电层。参见例如图17和图25。
在3008处，在通孔介电层上方形成IMD层。参见例如图25。
在3010处，图案化通孔介电层和IMD层，以形成位于底部电极线上面并且暴露底部电极线的存储器单元开口。参见例如图26。
在3012处，沉积底部电极层，底部电极层覆盖IMD层并且衬里存储器单元开口。参见例如图27。
在3014处，沉积垂直堆叠的多个介电层，多个介电层覆盖底部电极层，并且衬里存储器单元开口，其中首先沉积多个介电层中的电子亲和力最高并且最靠近底部电极层的介电层。参见例如图27。
在3016处，沉积覆盖层，覆盖层覆盖多个介电层并且衬里存储器单元开口。参见例如图27。
在3018处，沉积顶部电极层，顶部电极层覆盖覆盖层并且衬里存储器单元开口。参见例如图27。
在3020处，对顶部和底部电极层、覆盖层和多个介电层执行平坦化，以形成位于存储器单元开口中的线上面并且电耦合至存储器单元开口中的线的存储器单元。参见例如图28。
在3022处，在存储器单元周围完成互连结构。参见例如图29。
在3024处，在存储器单元上施加形成电压以在多个介电层中形成导电丝。参见例如图29。
虽然在本文中将图30的框图3000示出和描述为一系列动作或事件，但是将理解的是，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本发明提供了一种存储器单元，包括：底部电极；顶部电极，位于底部电极上面；以及介电堆叠件，包括堆叠在底部电极和顶部电极之间的多个介电层；其中，多个介电层包括第一介电层，并且第一介电层是多个介电层中最靠近底部电极的一个，并且在多个介电层中具有最高的电子亲和力。在一些实施例中，多个介电层包括位于第一介电层上面的第二介电层，其中第二介电层具有与第一介电层不同的元素组。在一些实施例中，多个介电层包括位于第一介电层上面的第二介电层，其中第二介电层具有与第一介电层相同的元素组，并且还具有与第一介电层不同的元素比例。在一些实施例中，介电堆叠件由两个介电层组成。在一些实施例中，存储器单元还包括位于介电堆叠件上面、位于介电堆叠件和顶部电极之间的覆盖层，其中覆盖层具有比顶部电极和底部电极更高的对氧的亲和力。在一些实施例中，多个介电层包括第二介电层和第三介电层，其中第二介电层位于第一介电层和第三介电层之间，并且具有在第一介电层的电子亲和力和第三介电层的电子亲和力之间的电子亲和力。在一些实施例中，多个介电层包括第二介电层和第三介电层，其中第二介电层位于第一介电层和第三介电层之间，并且其中第三介电层具有在第一介电层的电子亲和力和第二介电层的电子亲和力之间的电子亲和力。在一些实施例中，存储器单元还包括位于介电堆叠件中的导电丝，其中导电丝包括氧空位。在一些实施例中，存储器单元还包括位于介电堆叠件中的导电丝，其中导电丝包括金属。
在一些实施例中，本发明提供了一种存储器器件，包括：存储器单元，其中该存储器单元包括：底部电极；介电结构，位于底部电极上面，并且从顶部到底部包括多种不同的介电材料；以及顶部电极，位于介电结构上面；其中，多种不同的介电材料包括底部电极处的第一介电材料，并且第一介电材料在多种不同的介电材料中具有最低的底部导电带边缘。在一些实施例中，介电结构的底部导电带边缘从底部电极到介电结构的顶面逐步上升。在一些实施例中，介电结构的底部导电带边缘从底部电极到底部电极和介电结构的顶面之间的中点逐步上升，并且其中底部导电带边缘从中点至顶面逐步下降。在一些实施例中，存储器单元还包括：覆盖层，位于顶部电极和介电结构之间并且与顶部电极和介电结构直接接触，其中与顶部电极相比，该覆盖层依赖于更少的能量与氧反应。在一些实施例中，存储器器件还包括位于介电结构中的导电丝，其中，导电丝从介电结构的顶面向介电结构的底面延伸并且在底面之前终止。
在一些实施例中，本发明提供了一种方法，包括：在衬底上方沉积底部电极层；在底部电极层上方并且直接在底部电极层上沉积介电膜，其中该介电膜包括垂直堆叠的多个不同的介电层，其中多个不同的介电层包括位于底部电极层处的第一介电层，并且其中第一介电层在多个不同的介电层中具有最高的电子亲和力；在介电膜上方沉积顶部电极层；以及将底部电极层、介电膜和顶部电极层图案化为存储器单元。在一些实施例中，该方法还包括在介电膜上方沉积覆盖层，其中，顶部电极层沉积在覆盖层上方，并且具有比覆盖层更小的对氧的亲和力。在一些实施例中，介电膜包括第二介电层，并且其中介电膜的沉积包括：通过气相沉积来沉积第一介电层；以及通过气相沉积在第一介电层上方沉积第二介电层，其中，使用相同的前体组但不同比例的前体来执行第一介电层的沉积和第二介电层的沉积。在一些实施例中，介电膜包括第二介电层，并且其中介电膜的沉积包括：通过利用第一前体组的气相沉积来沉积第一介电层；以及通过利用与第一前体组不同的第二前体组的气相沉积在第一介电层上方沉积第二介电层。在一些实施例中，该方法还包括从存储器单元的顶部电极至存储器单元的底部电极施加具有正极性的形成电压，以在将顶部电极和底部电极分隔开的介电结构中形成导电丝。在一些实施例中，介电膜的电子亲和力从介电膜的底面到介电膜的顶面离散地并且不间断地减小。
本发明概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不面向远离本发明的精神和范围，并且在不面向远离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种存储器单元，包括：
底部电极；
顶部电极，位于所述底部电极上面；以及
介电堆叠件，包括堆叠在所述底部电极和所述顶部电极之间的多个介电层；
其中，所述多个介电层包括第一介电层，并且
所述第一介电层是所述多个介电层中最靠近所述底部电极的一个，并且在所述多个介电层中具有最高的电子亲和力，
其中，所述多个介电层还包括第二介电层，所述第一介电层包括具有第一数量的原子的金属元素和第二数量的原子的非金属元素的第一化合物，第二介电层包括具有第三数量的原子的金属元素和第四数量的原子的非金属元素的第二化合物，原子的第一数量的与原子的第三数量不同，并且原子的第二数量与原子的第四数量不同。
2.根据权利要求1所述的存储器单元，其中，所述底部电极和所述顶部电极包括金属、金属氮化物、金属氧化物、掺杂的多晶硅、一些其他合适的导电材料或前述的任意组合。
3.根据权利要求1所述的存储器单元，其中，所述底部电极包括铝。
4.根据权利要求1所述的存储器单元，其中，所述介电堆叠件由两个介电层组成。
5.根据权利要求1所述的存储器单元，还包括：
覆盖层，位于所述介电堆叠件上面、位于所述介电堆叠件和所述顶部电极之间，其中，所述覆盖层具有比所述顶部电极和所述底部电极更高的对氧的亲和力。
6.根据权利要求1所述的存储器单元，其中，所述多个介电层包括第三介电层，并且其中，所述第二介电层位于所述第一介电层和所述第三介电层之间，并且具有在所述第一介电层的电子亲和力和所述第三介电层的电子亲和力之间的电子亲和力。
7.根据权利要求1所述的存储器单元，其中，所述多个介电层包括第三介电层，其中，所述第二介电层位于所述第一介电层和所述第三介电层之间，并且其中，所述第三介电层具有在所述第一介电层的电子亲和力和所述第二介电层的电子亲和力之间的电子亲和力。
8.根据权利要求1所述的存储器单元，还包括：
导电丝，位于所述介电堆叠件中，其中，所述导电丝包括氧空位。
9.根据权利要求1所述的存储器单元，还包括：
导电丝，位于所述介电堆叠件中，其中，所述导电丝包括金属。
10.一种存储器器件，包括存储器单元，其中，所述存储器单元包括：
底部电极；
介电结构，位于所述底部电极上面，并且从顶部到底部包括多种不同的介电材料；以及
顶部电极，位于所述介电结构上面；
其中，所述多种不同的介电材料包括位于所述底部电极处的第一介电材料，并且
所述第一介电材料在所述多种不同的介电材料中具有最低的底部导电带边缘，
其中，所述多种不同的介电材料还包括第二介电材料，所述第一介电材料包括具有第一数量的原子的金属元素和第二数量的原子的非金属元素的第一化合物，第二介电材料包括具有第三数量的原子的金属元素和第四数量的原子的非金属元素的第二化合物，原子的第一数量的与原子的第三数量不同，并且原子的第二数量与原子的第四数量不同。
11.根据权利要求10所述的存储器器件，其中，所述介电结构的底部导电带边缘从所述底部电极到所述介电结构的顶面逐步上升。
12.根据权利要求10所述的存储器器件，其中，所述介电结构的底部导电带边缘从所述底部电极到所述底部电极和所述介电结构的顶面之间的中点逐步上升，并且其中，所述底部导电带边缘从所述中点到所述顶面逐步下降。
13.根据权利要求10所述的存储器器件，其中，所述存储器单元还包括：
覆盖层，位于所述顶部电极和所述介电结构之间并且与所述顶部电极和所述介电结构直接接触，其中，与所述顶部电极相比，所述覆盖层依赖于更少的能量与氧反应。
14.根据权利要求10所述的存储器器件，还包括：
导电丝，位于所述介电结构中，其中，所述导电丝从所述介电结构的顶面向所述介电结构的底面延伸并且在所述底面之前终止。
15.一种形成存储器单元的方法，包括：
在衬底上方沉积底部电极层；
在所述底部电极层上方并且直接在所述底部电极层上沉积介电膜，其中，所述介电膜包括垂直堆叠的多个不同的介电层，其中，所述多个不同的介电层包括位于所述底部电极层处的第一介电层，并且其中，所述第一介电层在所述多个不同的介电层中具有最高的电子亲和力；
在所述介电膜上方沉积顶部电极层；以及
将所述底部电极层、所述介电膜和所述顶部电极层图案化为存储器单元，
其中，所述多个不同的介电层还包括第二介电层，所述第一介电层包括具有第一数量的原子的金属元素和第二数量的原子的非金属元素的第一化合物，第二介电层包括具有第三数量的原子的金属元素和第四数量的原子的非金属元素的第二化合物，原子的第一数量的与原子的第三数量不同，并且原子的第二数量与原子的第四数量不同。
16.根据权利要求15所述的方法，还包括：
在所述介电膜上方沉积覆盖层，其中，所述顶部电极层沉积在所述覆盖层上方，并且具有比所述覆盖层更小的对氧的亲和力。
17.根据权利要求15所述的方法，其中，所述介电膜的沉积包括：
通过气相沉积来沉积所述第一介电层；以及
通过气相沉积在所述第一介电层上方沉积所述第二介电层，其中，使用相同的前体组但不同比例的前体来执行所述第一介电层的沉积和所述第二介电层的沉积。
18.根据权利要求15所述的方法，其中，所述介电膜的沉积包括：
通过利用第一前体组的气相沉积来沉积所述第一介电层；以及
通过利用与所述第一前体组不同的第二前体组的气相沉积在所述第一介电层上方沉积所述第二介电层。
19.根据权利要求15所述的方法，还包括：
从所述存储器单元的顶部电极至所述存储器单元的底部电极施加具有正极性的形成电压，以在将所述顶部电极和所述底部电极分隔开的介电结构中形成导电丝。
20.根据权利要求15所述的方法，其中，所述介电膜的电子亲和力从所述介电膜的底面到所述介电膜的顶面离散地并且不间断地减小。
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