CN1507151B - 应用于集成电路的可变阻抗网络 - Google Patents

Abstract

一种可变阻抗网络，是用以建构所述的电位计及数字转模拟转换器(DAC)，此阻抗网络的建构比通用方法减少过多的电路，而过多电路的减少比例包括指数增加的晶体管与电位计所需增加的分接头数量相同。

Description

应用于集成电路的可变阻抗网络

技术领域

本发明涉及一种可变阻抗网络，特别是一种使用于集成电路的可变阻抗网络。

背景技术

可变阻抗(impedance)网络通常是以手动调整以提供作为可选择的阻抗，以便影响网络所处的电路的某一时态。这些可变阻抗网络通常是以可变电阻(resistor)形成，亦称为电位计(Potentiometer)，但以可变电感或电容形成的电路可变阻抗网络。

数据处理在通过外部电子电路进行电路操作时，需要不间断地对电位计进行调整，而对数据处理系统外部电子电路控制下的电路而言，电位计的手动调整是极不方便的。因为数据处理系统时常必须在一时间中改变可变阻抗网络的值，而此时间远小于完成可变阻抗元件的手动调整所需的时间，因此，在已有技术中即曾使用特定用途的集成电路可变阻抗网络，这些网络允许衰减程度在外部数据处理系统的数字控制下被调整。

例如，Tanaka，et al.，提出的美国专利公告号4,468,607，即说明梯形衰减器是由切换电路装置的二元数值所控制，其中在切换电路(switchcircuit)的切换阶段中，一或多个衰减阶段会被引进讯号路径，然而，Tanaka的说明需有作为大范围阻抗用的大量固定阻抗元件及切换元件。依此，Drori，et al.，提出的美国专利公告号5,084,667，即提议以可变阻抗元件的实施量来减少电阻的分离量，进而利用一序列排序电阻完成等效解。

发明内容

本发明的主要目的是提供一种阻抗网络，此阻抗网络具有一结束终端对、一游标终端及数个第一组抗元件。其中，游标终端是在阻抗网络的选择阻抗值中提供分接头位置，且是以一特定增加值进行选择。而数个第一阻抗元件是配置以提供一范围阻抗值，其中游标切换元件的数量是较阻抗网络中具有一固定选择增加值的阻抗元件为少。

依据本发明的另一目的是提供一种配置阻抗网络的方法，此方法包括第一配置，是配置数个第一电阻，其中这些第一电阻是选择性地进行并列连接，接着序列连接数个第二电阻元件，其中每一个电阻元件包括由上述第一电阻所形成的等效电阻，之后进行第二配置，是以阻抗网络的中心对上述的第二电阻元件进行对应配置，再选择性地连接第二电阻元件的节点至阻抗网络的游标终端。

附图说明

图1(A)绘示的是已知的可变电阻网络；

图1(B)绘示的是一标准中央分接电位计(Center-tappedpotentiometer)；

图2绘示的是依据本发明的第一较佳实施例的一阻抗网络阵列结构；

图3绘示的是依据本发明的第二较佳实施例的作为64分接电位计用的一电阻网络阵列结构；

图4绘示的是已知方法与新方法在使用电位计游标晶体管的一比较图；

图5绘示的是依据本发明的第三较佳实施例的新方法在设定阻抗网络阵列的一流程图。

具体实施方式

因怀疑上述关于已知可变阻抗网络的状态，本发明即提供关于可变阻抗网络的替代实施例，可减少包括电位计游标晶体管的过多电路，为让本发明的上述和其他目的、特征、和优点能更明显易懂，以下举较佳实施例，并配合附图作详细说明，但本发明并不受此限制。

在图1(A)中绘示的是关于已知的一可变电阻网络100，此可变电阻网络100包括计数器102、控制电路104、解码器106及网络阵列108，其中网络阵列108包括晶体管阵列110及电阻阵列112。在所举例子中，网络阵列108具有三个终端(terminal)，分别是H、L及W，因此，网络阵列108即是模拟如图1(B)所示的标准电位计120，其中，当终端W是对应电位计120的中央分接头时，终端H与L是对应结束终端。

在图1(A)绘示的例子中，电阻阵列112包括32个序列排列的电阻元件(R)，以表示为在电位计120游标节点(wiper node)的32个分接头位置，但任何电阻元件可能会提供比此例更小或更大的电阻值。另外，晶体管阵列110包括的游标晶体管，是用以连接终端H及W之间不同组合的电阻元件。

其中可由计数器102中储存的计数值来决定特殊组合，而计数值是由两个讯号来改变，分别是U/D及INCR。U/D讯号是决定计数器102中储存的计数值是否可由增加讯号(INCR)的相对应预定数量而来。另外，计数器102是耦接一个1对N解码器106，其中N＝32，解码器106的输出是控制晶体管阵列110中的游标晶体管，由于N是储存在计数器102中的最大值，而在电阻阵列112中存在有N个节点，所以每个节点对应一个给定的计数值，每个节点可借由讯号与晶体管阵列110的游标晶体管对应而与终端W耦接。

储存在计数器102的值会因晶片选择线(CS)的特定电压转换而转换至控制电路104的存储器，同时，晶片选择线亦会激活计数器102。当晶片选择线是处于逻辑低状态，则计数器102是反应U/D及INCR线上的讯号，这使得电路会控制可变电阻网络100去改变储存在计数器102中的值。

当电源供给至可变电阻网络100时，控制电路104亦会监督供给电压(Vcc与Vss)以载入存储器中的储存值至计数器102，而这会保证在电源进入前从可变电阻网络100移除的计数器102所储存的最后值，在电源再一次进入可变电阻网络100时会被恢复。

随着上述在图1(A)及图1(B)的方法描述，N游标晶体管会产生N个分接头位置，因此，当N变大(例如，N＞100)，游标晶体管耦接的区域会明显增加，特别是当游标电阻值的规格降低时(例如，50欧姆或更低)。

依此，本发明的实施例即针对上述因N值变大的问题，提供一种需较少游标晶体管的可变阻抗网络。更进一步，本发明的实施例延伸成所包含的阻抗网络用的元件可以不仅仅是电阻，还可是其它元件，例如是电容或电感。在下述第一实施例中，阻抗网络是配以数个序列连接电阻对的二元数值方法，其中每一对之间是以并列方式连接。然而，在第二较佳实施例中，会以并列排列方式配置超过两个电阻以提供更宽广的电阻值，因此，可进一步减少游标晶体管数量。在第三较佳实施例中，会提供分流晶体管(bypass transistor)以分流特定的晶体管，这也可提供更宽范围的电阻值.

依据本发明的第一较佳实施例的一种阻抗网络阵列配置200绘示于图2。在此实施例中，网络阵列200是配置有数个序列连接电阻对，其中每一对是以并列方式连接，在本实施例中，数个序列连接电阻对是连接于连结节点，而以并列连接的电阻对的电阻值是相同的。在本实施例中，切换元件，如晶体管，是序列连接电阻对中的一个电阻，以提供并列电阻或不连接电阻。特别是，晶体管可以是一个场效晶体管(Field-EffectTransistor；简称FET)，而数个序列连接电阻对的电阻值是不同的。在本实施例中，数个序列连接电阻对的电阻值是依据中心节点O而对称的，每一电阻对是经由如晶体管的切换元件去选择不同的序列电阻组合，以选择性地连接至游标终端(W)，特别是在晶体管可以是一个场效晶体管时。

阻抗网络阵列配置200会安排有两个限制条件，其中第一个限制条件是使阵列(如电位计)200中的衔接电阻器固定，而此限制条件是需遵守的，即需保持结束终端H及L之间衔接电阻器不变，以确保电位计的适当运作，而第二个限制条件是在电位计的各个节点处产生所有可能的分接头，且随着每个分接头提供一单元电阻(R)，因此，伴随22个1R分接头的21R衔接电阻器电位计的配置图如图2所示。

为了达成第一个限制条件，二元序列是围绕中心节点O而对映，以致在H及W之间的电阻与在W及L之间的电阻是互补的，进而使衔接电阻器可固定至21R。举例来说，如果是由开启晶体管T1与Tw2而选择H至W端上的1R(即以2R||2R得到，其中||是指并列配置)，则20R的电阻则必须是借由开启T2与T3以选择W至L端上的其他电阻阵列而来，其中产生20R的配置可以是(4R||4R)+(8R||8R)+8R+4R+2R＝2R+4R+8R+4R+2R。在此实施例中，标示为TX，X表示为1～6之间的晶体管称为传输晶体管(Pass transistor)，而标示为TwX，X表示为1～7之间的晶体管称为游标晶体管(Wiper transistor)。因此，当游标晶体管允许每一个序列电阻合并实施时，传输晶体管会允许晶体管是并列配置。

第二个限制条件可以由衔接电阻器利用下列式子确保达成所有最小增加(R)分接头：

Rend-to-end＝Rmax+Rmin

其中Rmax是配置在网络阵列200中心位置(如图2的标示O处)的最大电阻(即是配置在网络阵列的一半处)；而Rmin是配置在网络阵列200中心位置(如图2的标示O处)的最小电阻。

在图2所绘示的实施例中，Rmax是14R，而Rmin是7R，因此在此配置中，Rmin＝Rmax/2，而Rend-to-end＝14R+7R＝21R，此衔接电阻器满足上述的两个限制条件，且对21R电位计200而言，产生了所有可能的22个分接头。依此，要达成H至W端上的1R，如上例所述，需开启晶体管T1与Tw2，同时需开启晶体管T2与T3以利用W至L端上的其余网络阵列上的20R来配合。而要达成H至W端上的2R，则需开启晶体管Tw2，同时需开启晶体管T2、T3及T6以利用W至L端上的其余网络阵列上的19R来配合。要达成H至W端上的3R，需开启晶体管T1、T2及Tw3，同时需开启晶体管T3以利用W至L端上的其余网络阵列上的18R来配合，依此类推，在增加1R的情况下，同样的安排亦会被设定，即需从4R至21R中提供剩余的电阻值。

请参考表1，其绘示的是关于64、128及256分接头电位计配置的电阻网络配置表，以及相关的电阻结构值及序列.虽然此表只显示三种配置情况，但其他更进一步的阶级结构安排上都相似.举例来说，图3绘示的即是本发明第二较佳实施例的关于64分接头(64-tap)电位计的电阻网络配置300.

表一

总阶级	R<sub>TOTAL</sub>	R<sub>MIN</sub>	R<sub>MAX</sub>	网络结构
					64	63R	21R	42R	2R  4R  8R 16R 12R12R 16R 8R 4R  2R
128	127R	41R	86R	2R  4R  8R  16R  32R24R 24R 32R 16R  8R4R  2R
					256	255R	85R	170R	2R  4R  8R  16R  32R64R 44R 44R 64R  32R16R 8R  4R  2R

如上所述，本实施例即由需求更少的游标晶体管而优于已有的网络结构，通用方法是以分接头数量作线性规划，此通用方法在N个分接头的情况下需N+1个游标晶体管，然而，本实施例的方法则是以分接头数量作对数规划，即在N个分接头的情况下需

$[\frac{\mathrm{In}\left(N\right)}{\mathrm{In}\left(2\right)}-1]*6+1$

个游标晶体管。

表2绘示的是图1的通用方法与图2至图5的新方法之间资源使用的不同。其中，新方法的优点之一包括比通用方法显着地减少游标晶体管的需求量，此减少更进一步提供因游标晶体管所引起的有效寄生电容量，因此，还会增加电位计的频率反应。然而，新方法却比通用方法需要多单位尺寸电阻器(unit size resistor)，其中新方法使用多单位尺寸电阻器的数量即是通用方法的2.66倍(即(4象限)*(总电组织2/3)*(N-1最小电阻量))，因为使用于新方法的N欧姆电阻器需要N单位尺寸电阻器，是以需要多单位尺寸电阻器，举例来说，虽然在图2的网络中只绘示12个电阻器，但在12个电阻器结合成56R之前却需要56个单位尺寸电阻器，但由于单位尺寸电阻器对整体尺寸而言并非是主要区域贡献者，所以增加单位尺寸电阻器所造成的影响即会尽可能由游标晶体管的减少来克服，特别是对具有大量分接头的电位计而言。

表二

电阻分	单位尺	晶体管	电阻元	传输晶	游标及	单位尺
							接头	寸电阻元件量(已有)	总量-仅游标晶体管(已有)	件量(新方法)	体管量	传输晶体管总量(新方法)	寸电阻元件总量
22	21	22	12	7	13	56
							32	31	32	16	9	17	83
64	63	64	20	11	21	168
							128	127	129	24	13	25	339
256	255	256	28	15	29	680
							1024	1023	1024	36	19	37	2728

图4绘示的是已知方法与新方法之间在使用游标晶体管量上的比较图。其中图4是指出利用新方法以指数减少包括游标晶体管的电路的情形。

请参考图5，其绘示的是依据本发明第三较佳实施例的配置阻抗网络阵列的新方法。此方法包括步骤500，以并列方式选择性地连接配置的数个第一电阻，其中电阻是选择性激活以并列连接切换元件，且这些并列的电阻具有相同电阻值。在步骤502中，数个第二电阻元件是以序列方式连接，其中每一个电阻元件包括由数个第一电阻所形成的等效电阻值，但不同的第二电阻元件的电阻值会选以不同的值。在步骤504中，第二电阻元件是以网络阵列的中心作对映配置，接着在步骤506中，会激活每一个电阻元件以选择性连接游标终端。

在此已针对具有数个序列连接电阻对的阻抗网络作详细揭露，其中每对是以并列连接，且当序列连接的电阻对具有不相等值时，并列连接的电阻即具有相等值。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，依此，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。举例来说，虽然当序列连接的电阻具有不相等值时，并列连接的电阻会具有相等值，但不同的相等及不等电阻的组合亦可以类似方式进行配置以形成阻抗网络。另举一例说明，即虽然本实施例是以形成电位计来说明，但其他如数字转模拟转换器(Digital-to-Analog Converter；简称DAC)的电路亦可形成，在其他例子中，熟悉的结构及功能在此并未详述的，以避免模糊本发明的标的，因此本发明的保护范围当视后附的申请专利范围所界定为准。

Claims (7)

1.一种阻抗网络，其特征在于，该阻抗网络包括：

多个第一阻抗组件，串联设置在一第一结束终端和一第二结束终端之间，而相邻所述的第一阻抗组件间具有一传输切换组件；

多个第二阻抗组件，被设置在所述第一结束终端和所述第二结束终端之间，并彼此串联，且每一所述第二阻抗组件更分别透过所述多个传输切换组件其中之一而与所述多个第一阻抗组件其中之一并连；以及

多个游标切换组件，而每一所述游标切换组件分别将并联的每一所述第一阻抗组件和每一所述第二阻抗组件耦接至一游标终端。

2.如权利要求1所述之阻抗网络，其特征在于，每一所述游标切换组件为一晶体管。

3.如权利要求2所述之阻抗网络，其特征在于，所述晶体管为场效晶体管。

4.如权利要求1所述之阻抗网络，其特征在于，所述传输切换组件为一晶体管。

5.如权利要求4所述之阻抗网络，其特征在于，所述晶体管为场效晶体管。

6.如权利要求1所述之阻抗网络，其特征在于，所述多个第一阻抗组件为电阻。

7.如权利要求1所述之阻抗网络，其特征在于，所述多个第二阻抗组件为电阻。

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