CN209045534U - 芯片塑封结构及晶圆片级塑封结构 - Google Patents
芯片塑封结构及晶圆片级塑封结构 Download PDFInfo
- Publication number
- CN209045534U CN209045534U CN201822028036.7U CN201822028036U CN209045534U CN 209045534 U CN209045534 U CN 209045534U CN 201822028036 U CN201822028036 U CN 201822028036U CN 209045534 U CN209045534 U CN 209045534U
- Authority
- CN
- China
- Prior art keywords
- chip
- wafer
- plastic package
- package structure
- utility
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000463 material Substances 0.000 claims abstract description 28
- 238000005520 cutting process Methods 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 229910000679 solder Inorganic materials 0.000 claims description 8
- 238000004806 packaging method and process Methods 0.000 abstract description 28
- 239000013078 crystal Substances 0.000 abstract description 19
- 238000004519 manufacturing process Methods 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 10
- 238000005538 encapsulation Methods 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 235000012431 wafers Nutrition 0.000 description 85
- 238000012360 testing method Methods 0.000 description 6
- 229910003460 diamond Inorganic materials 0.000 description 4
- 239000010432 diamond Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 239000002390 adhesive tape Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000005022 packaging material Substances 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000003698 laser cutting Methods 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007723 die pressing method Methods 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本实用新型提出一种芯片塑封结构及晶圆片级塑封结构，涉及半导体生产技术领域，晶圆片级塑封结构包括：多颗底芯片；芯片堆栈组，设置于所述多颗底芯片上，所述多颗底芯片之间具有间隙；塑封材料，覆盖于所述底芯片的内表面上，且所述塑封材料覆盖所述底芯片的侧表面。本实用新型提供的技术方案通过先将晶圆切割为独立的底芯片晶圆边缘芯片，并在将晶圆边缘芯片拾取后再进行塑封，可以避免在进行塑封时损坏底芯片，相比较现有技术，提高了晶圆片級封裝结构的封裝质量和良率。
Description
技术领域
本实用新型涉及半导体生产技术领域，尤其涉及一种芯片塑封结构及晶圆片级塑封结构。
背景技术
不同于传统的芯片封装方式，晶圆片级封装(WLCSP，Wafer Level Chip ScalePackaging)是先在整片晶圆上进行封装和测试，然后才切割成一个个的芯片颗粒，因此封装后的封装体的体积即几乎等同于裸芯片的原尺寸。
在晶圆级封装的塑封工艺中，塑封料的起始状态为液态或加热后为液态并在冷却后进行固化。为了保障注塑于晶圆表面的塑封料具有预定的塑封密度，液态的塑封料在塑封模具内必须具有一定的注塑压力，
在当前的晶圆级封装的塑封工艺中，塑封模具的环形的上下模具夹合晶圆，进行晶圆级模封。塑封模具的环形夹具按压在晶圆内表面的边缘处，用来固定晶圆，塑封完成后环形夹具与晶圆分离。
在环形夹具夹合过程中，晶圆的边缘部分极易破碎或破裂，并影响邻近晶圆边缘处的正常芯片，从而引起封装质量及良率的问题。
鉴于以上所述，如何避免晶圆塑封和切割过程中易出现的边緣破碎现象是当前需要解决的问题。
需要说明的是，在上述背景技术部分实用新型的信息仅用于加强对本实用新型的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
实用新型内容
本实用新型的目的在于提供一种芯片塑封结构及晶圆片级塑封结构，至少在一定程度上克服晶圆塑封和切割过程中易出现的边缘破碎问题。
本实用新型的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本实用新型的实践而习得。
根据本实用新型实施例的第一方面，提供一种晶圆片级塑封封装结构，包括：多颗底芯片；芯片堆栈组，设置于所述多颗底芯片上，所述多颗底芯片之间具有间隙；塑封材料，覆盖于所述底芯片的内表面上，且所述塑封材料覆盖所述底芯片的侧表面。
在一种实施例中，所述间隙的宽度为50μm至200μm。
在一种实施例中，所述结构还包括：载体，粘接在所述底芯片的外表面。
在一种实施例中，所述底芯片包括控制器芯片或者硅中介板。
在一种实施例中，所述芯片堆栈组之间通过硅通孔导通；和/或，所述底芯片的外表面设置有安装端子。
在一种实施例中，所述底芯片与所述芯片堆栈组通过顶端凸块或设置有焊料的柱状凸块导通。
根据本实用新型实施例的第二方面，提供一种芯片塑封结构，所述结构根据上述技术方案中的晶圆片级塑封结构的制作方法制成，所述结构包括：
底芯片；芯片堆栈组，设置于所述底芯片上；塑封材料，覆盖于所述底芯片的内表面上，且所述塑封材料覆盖所述底芯片的侧表面。
在一种实施例中，所述底芯片包括控制器芯片或者硅中介板。
在一种实施例中，所述芯片堆栈组之间通过硅通孔导通；和/或，所述底芯片的外表面设置有安装端子。
在一种实施例中，所述底芯片与所述芯片堆栈组通过顶端凸块或设置有焊料的柱状凸块导通。
本实用新型实施例提供的技术方案可以包括以下有益效果：
本实用新型一种示例性实施例所提供的技术方案中通过先将晶圆切割为独立的底芯片晶圆边缘芯片，并在将晶圆边缘芯片拾取后再进行塑封，可以避免在进行塑封时损坏底芯片，相比较现有技术，提高了晶圆片級封裝结构的封裝质量和良率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本实用新型。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本实用新型的实施例，并与说明书一起用于解释本实用新型的原理。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示意性示出了相关技术中的一种晶圆片级塑封结构的结构图；
图2示意性示出了本实用新型一个实施例的晶圆片级塑封结构的结构图；
图3示意性示出了本实用新型另一个实施例的晶圆片级塑封结构的结构图；
图4示意性示出了本实用新型一个实施例的晶圆片级塑封结构的制造方法的流程图；
图5示意性示出了本实用新型另一个实施例的晶圆片级塑封结构的制造方法的流程图；
图6至图10是步骤S401至步骤S405的剖面示意图；
图11示意性示出了本实用新型一种实施例的芯片塑封结构的结构图。
具体实施方式
现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本实用新型将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的模块翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
在相关技术中，如图1所示的晶圆片级塑封结构100中，晶圆101上设置有堆栈芯片组102，塑封结构103覆盖晶圆101的内表面，这里，晶圆未经切割，塑封结构覆盖堆栈芯片组的上表面、侧表面和晶圆101的内表面上未被堆栈芯片组覆盖的部分。
由此可见，以上技术方案中，在进行晶圆片级塑封结构的制作时，先对晶圆进行塑封再进行晶圆的切割。这样，在使用塑封模具的上下模具夹合晶圆时，塑封模具的环形夹具按压在晶圆内表面的边缘处，容易造成晶圆边缘受损，进而影响封装质量及良率。
本公开实施例提供的晶圆片级塑封结构的制造过程中，将相关技术中的先进行晶圆塑封再进行晶圆切割的技术方案更改为先对晶圆进行切割，并在拾取晶圆边缘芯片后再对底芯片进行塑封。在切割晶圆前，需要在切割晶圆前在晶圆的外表面粘接载体，并在对底芯片的内表面进行塑封后将载体去除。这样，在使用塑封模具的上下模具夹合晶圆时，塑封模具的环形夹具按压在载体上，上模具不再压触晶圆边缘，模具夹合应力不会直接传递到底芯片，也就不会造成晶圆边缘受损。下面结合附图对本公开示例实施方式进行详细说明。
图2示意性示出了本公开的示例性实施方式的晶圆片级塑封结构的结构图，参考图2，本实用新型实施例提供的晶圆片级塑封结构200包括：多颗底芯片201；芯片堆栈组102，设置于多颗底芯片上，多颗底芯片之间具有间隙；塑封材料203，覆盖于底芯片的内表面上，且塑封材料覆盖底芯片的侧表面。如图2所示，多颗底芯片201之间具有间隙，部分塑封材料填充于这些间隙中。
在本实用新型实施例中，将晶圆在塑封前进行切割，并将晶圆外围的非芯片周边块即晶圆边缘芯片去除，让塑封材料可以完整将底芯片包围，保护芯片不被外力损伤，以实现此类半导体封装制造质量提升的目标。
在本实施例中，间隙的宽度在50μm至200μm之间。例如，多颗芯片之间的间隙可以为：80μm、110μm、140μm或170μm。
切割晶圆可以使用金刚石刀切割或激光切割，一般金刚石刀的厚度在10μm～100μm，因而多颗底芯片之间的间隙的宽度要比金刚石刀的厚度要宽。
这里，芯片堆栈组可以为设置于底芯片上的至少一个半导体裸片。也可以为设置在底芯片上的至少一个集成电路。每个底芯片与一个芯片堆栈组对应电连接。
在不同实施例中，底芯片可以为控制器芯片或者为硅中介板。底芯片的集成电路面即内表面朝向堆栈芯片组。
在本公开的一种示例性实施例中，如图3所示，晶圆片级塑封结构300与晶圆片级塑封结构200均包括底芯片201、堆栈芯片组102和塑封材料103，其不同之处在于，晶圆片级塑封结构300还包括载体204，其中，载体204通过胶带205与底芯片201的外表面粘接。
载体与晶圆黏合可以避免晶圆因为厚度太薄而出现的翘曲。载体可以设置为硬质玻璃或切割胶带。
这里，芯片堆栈组102内部的芯片之间通过硅通孔导通。硅通孔即穿透硅通孔(through silicon via，TSV)。
底芯片与芯片堆栈组通过凸块或顶端设置有焊料的柱状凸块导通。
底芯片的外表面设置有安装端子。安装端子又称安装结合端子，具有将底芯片与其它器件电连接的作用。安装端子可以为焊球或凸块，也可以为顶端设有焊料的柱状凸块。
另外，需要解释的是，虽然图2和图3所示的结构示意图中仅包括四个底芯片和四个芯片堆栈组，但是图2和图3仅为具体解释封装结构所绘制的简易示意图，实际上，本实施方式的晶圆片级塑封结构可以包括多个底芯片、多个芯片堆栈组，并不以如图2和图3所示的结构示意图为限制。
本实用新型提供的晶圆片级塑封结构通过先将晶圆切割为独立的底芯片晶圆边缘芯片，并在将晶圆边缘芯片拾取后再进行塑封，可以避免在进行塑封时损坏底芯片，相比较现有技术，提高了晶圆片級封裝结构的封裝质量和良率。
图4是本公开实施例中一种晶圆片级塑封结构的制造方法的流程图。如图4所示，本公开示例性实施例提供的晶圆片级塑封结构的制造方法，包括：
步骤S401，提供一晶圆，晶圆包含多颗底芯片。
步骤S402，将晶圆的外表面与载体粘接。
步骤S404，对晶圆进行切割，形成相互分离的多颗底芯片以及多颗晶圆边缘芯片。
步骤S405，拾取多颗晶圆边缘芯片。
步骤S406，使用模具对多颗底芯片进行塑封，形成塑封结构。
在本实用新型实施例中，将晶圆在塑封前进行切割，并将晶圆外围的非芯片周边块即晶圆边缘芯片去除，让塑封材料可以完整将底芯片包围，保护底芯片不被外力损伤，以实现此类半导体封装制造质量提升的目标。
执行步骤S401后，形成如图6所示的剖面示意图。其中，晶圆206包含多颗底芯片201。
在步骤S402中，通过胶带将晶圆与载体粘接。执行步骤S402后，形成如图7所示的剖面示意图。如图7所示，晶圆的外表面通过胶带205与载体204粘接。载体与晶圆黏合可以避免晶圆因为厚度太薄而出现的翘曲。此外，载体还可以通过晶圆与粘合材料粘接。粘合材料可以通过加热来减弱其到晶圆的粘接，从而便于载体相对于晶圆的移除。
步骤S404是对晶圆的单离切割过程。执行步骤S404之后，形成如图9所示的剖面示意图。
在步骤S405中，拾取多颗晶圆边缘芯片时，还需要拾取测试不良的底芯片，以提高成品良率。执行步骤S405之后，形成如图10所示的剖面示意图。
在步骤S406中，首先将多颗底芯片定位在模具部件的凹部内，其中，模具部件的内径大于晶圆的外径；然后使塑封材料流动到模具的凹部中；再使塑封材料固化。执行步骤S406之后，形成如图3所示的剖面示意图。
塑封材料完全固化后，将模具部件的夹具与带有塑封材料的载体分开。这时，塑封材料完全塑封包裹芯片堆栈组和底芯片，即包围芯片堆栈组和底芯片的六个表面。
具体地，在使用模具对多颗底芯片进行塑封过程中，需要使塑封材料包围多颗搭载有芯片堆栈组的底芯片的侧表面，并同时覆盖晶圆的上表面。
在本公开示例性实施例中，如图5所示的另一种晶圆片级塑封结构的制造方法中，步骤S401、步骤S402、步骤S404、步骤S405及步骤S406均与图4中的晶圆片级塑封结构的制造方法相同，其不同之处在于，如图5所示的晶圆片级塑封结构的制造方法还包括如下步骤：
步骤S403，将芯片堆栈组安装到底芯片上。
步骤S407，将载体和塑封结构相互卸离。
在步骤S403中，仅在测试良好的底芯片上设置芯片堆栈组。执行步骤S403之后，形成如图8所示的剖面示意图。这样，可以避免造成芯片堆栈组的浪费。测试不良的底芯片将在步骤S405中，与多颗晶圆边缘芯片一起被拾取。这里，测试不良的底芯片即使设置芯片堆栈组，并经过塑封程序形成成品芯片，也会在后续的测试过程中被检测为不良，从而造成芯片堆栈组的浪费。
步骤S407中，在不移除塑封材料的情况下使塑封结构从载体上卸离。执行步骤S407之后，形成如图2所示的剖面示意图。
之后，对该晶圆片级塑封结构进行单离切割，形成芯片塑封结构。该过程可以使用金刚石切割工艺或者激光切割工艺切割。
本实用新型示例性实施例所提供的晶圆片级塑封结构的制造方法中，通过先将晶圆切割为独立的底芯片晶圆边缘芯片，并在将晶圆边缘芯片拾取后再进行塑封，可以避免在进行塑封时损坏底芯片，相比较现有技术，提高了晶圆片級封裝结构的封裝质量和良率。
如图11所示，本实用新型实施例还提供一种芯片塑封结构400，该结构根据上述技术方案中的晶圆片级塑封结构的制作方法制成，包括：底芯片201；芯片堆栈组102，设置于底芯片201上；塑封材料403，覆盖于底芯片的内表面上，且塑封材料覆盖底芯片的侧表面。
该结构为对上述实施例中晶圆片级封装结构200产品进行单离切割后的产品。
这里，底芯片包括控制器芯片或者硅中介板。
芯片堆栈组102之间通过硅通孔导通。硅通孔即穿透硅通孔(through siliconvia，TSV)。这里，芯片堆栈组至少包括两个集成电路或者至少包括两个裸片。两个集成电路之间通过硅通孔导通。或者两个裸片之间通过硅通孔导通。
底芯片与芯片堆栈组通过凸块或顶端设置有焊料的柱状凸块导通。
底芯片的外表面设置有安装端子。安装端子又称安装结合端子，具有将底芯片与其它器件电连接的作用。安装端子可以为焊球或凸块，也可以为顶端设有焊料的柱状凸块。
本实用新型提供的芯片塑封结构通过先将晶圆切割为独立的底芯片晶圆边缘芯片，并在将晶圆边缘芯片拾取后再进行塑封，可以避免在进行塑封时损坏底芯片，相比较现有技术，提高了芯片塑封结构的封裝质量和良率。
本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本实用新型的其它实施方案。本申请旨在涵盖本实用新型的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本实用新型的一般性原理并包括本实用新型未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本实用新型的真正范围和精神由下面的权利要求指出。
应当理解的是，本实用新型并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本实用新型的范围仅由所附的权利要求来限制。
Claims (10)
1.一种晶圆片级塑封结构，其特征在于，包括：
多颗底芯片；
芯片堆栈组，设置于所述多颗底芯片上，所述多颗底芯片之间具有间隙；
塑封材料，覆盖于所述底芯片的内表面上，且所述塑封材料覆盖所述底芯片的侧表面。
2.根据权利要求1所述的结构，其特征在于，所述间隙的宽度为50μm至200μm。
3.根据权利要求2所述的结构，其特征在于，所述结构还包括：
载体，粘接在所述底芯片的外表面。
4.根据权利要求3所述的结构，其特征在于，所述底芯片包括控制器芯片或者硅中介板。
5.根据权利要求4所述的结构，其特征在于，所述芯片堆栈组之间通过硅通孔导通；和/或，所述底芯片的外表面设置有安装端子。
6.根据权利要求5所述的结构，其特征在于，所述底芯片与所述芯片堆栈组通过凸块或顶端设置有焊料的柱状凸块导通。
7.一种芯片塑封结构，其特征在于，所述结构根据如权利要求1至6任一项所述的晶圆片级塑封结构切割后形成，所述结构包括：
底芯片；
芯片堆栈组，设置于所述底芯片上；
塑封材料，覆盖于所述底芯片的内表面上，且所述塑封材料覆盖所述底芯片的侧表面。
8.根据权利要求7所述的结构，其特征在于，所述底芯片包括控制器芯片或者硅中介板。
9.根据权利要求8所述的结构，其特征在于，所述芯片堆栈组之间通过硅通孔导通；和/或，所述底芯片的外表面设置有安装端子。
10.根据权利要求7所述的结构，其特征在于，所述底芯片与所述芯片堆栈组通过凸块或顶端设置有焊料的柱状凸块导通。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201822028036.7U CN209045534U (zh) | 2018-11-30 | 2018-11-30 | 芯片塑封结构及晶圆片级塑封结构 |
| EP19888608.7A EP3888122B1 (en) | 2018-11-30 | 2019-11-29 | Chip molding structure, wafer level chip scale packaging structure and manufacturing method thereof |
| PCT/CN2019/121909 WO2020108602A1 (en) | 2018-11-30 | 2019-11-29 | Chip molding structure, wafer level chip scale packaging structure and manufacturing method thereof |
| US17/331,133 US20210287917A1 (en) | 2018-11-30 | 2021-05-26 | Chip molding structure, wafer level chip scale packaging structure and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201822028036.7U CN209045534U (zh) | 2018-11-30 | 2018-11-30 | 芯片塑封结构及晶圆片级塑封结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN209045534U true CN209045534U (zh) | 2019-06-28 |
Family
ID=67044119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201822028036.7U Active CN209045534U (zh) | 2018-11-30 | 2018-11-30 | 芯片塑封结构及晶圆片级塑封结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN209045534U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020108602A1 (en) * | 2018-11-30 | 2020-06-04 | Changxin Memory Technologies, Inc. | Chip molding structure, wafer level chip scale packaging structure and manufacturing method thereof |
| CN111261589A (zh) * | 2018-11-30 | 2020-06-09 | 长鑫存储技术有限公司 | 芯片塑封结构、晶圆片级塑封结构及其制造方法 |
-
2018
- 2018-11-30 CN CN201822028036.7U patent/CN209045534U/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020108602A1 (en) * | 2018-11-30 | 2020-06-04 | Changxin Memory Technologies, Inc. | Chip molding structure, wafer level chip scale packaging structure and manufacturing method thereof |
| CN111261589A (zh) * | 2018-11-30 | 2020-06-09 | 长鑫存储技术有限公司 | 芯片塑封结构、晶圆片级塑封结构及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11069590B2 (en) | Wafer-level fan-out package with enhanced performance | |
| CN104051337B (zh) | 立体堆叠集成电路系统芯片封装的制造方法与测试方法 | |
| JP7680419B2 (ja) | 接合壁ファンアウトデバイスの３次元パッケージング構造及び方法 | |
| JP4390775B2 (ja) | 半導体パッケージの製造方法 | |
| CN101964311B (zh) | 形成集成电路结构的方法与集成电路结构 | |
| US8058098B2 (en) | Method and apparatus for fabricating a plurality of semiconductor devices | |
| US8110928B2 (en) | Stacked-type chip package structure and method of fabricating the same | |
| US20100327465A1 (en) | Package process and package structure | |
| CN103681374A (zh) | 封装件的制法 | |
| CN107331625A (zh) | 半导体器件的封装结构及其制作方法 | |
| US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
| US20150187745A1 (en) | Solder pillars for embedding semiconductor die | |
| WO2018113356A1 (zh) | 芯片封装结构及其制造方法 | |
| JP2015008210A (ja) | 半導体装置の製造方法 | |
| CN209045534U (zh) | 芯片塑封结构及晶圆片级塑封结构 | |
| CN105600738A (zh) | 一种用于晶圆级封装的密闭结构及其制造方法 | |
| US11670622B2 (en) | Stacked semiconductor package and packaging method thereof | |
| CN210200699U (zh) | 一种键合墙体扇出器件的三维封装结构 | |
| CN103187326A (zh) | 超薄基板的封装方法 | |
| JP2002110736A (ja) | 半導体装置及びその製造方法 | |
| TWI651827B (zh) | 無基板封裝結構 | |
| TW201714257A (zh) | 保護片服貼於晶片感應面之晶片封裝構造 | |
| CN100576478C (zh) | 晶粒重新配置的封装方法 | |
| EP3888122B1 (en) | Chip molding structure, wafer level chip scale packaging structure and manufacturing method thereof | |
| CN102163558B (zh) | 芯片封装结构的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |