CN216486438U - 一种服务器主板 - Google Patents

Abstract

本实用新型公开了一种服务器主板，包括多叠层的PCB主板、CPU、相应数量的内存颗粒和一定数量的寄存器芯片，多叠层的PCB主板包括多个逐层叠放的PCB叠层，多个PCB叠层一次压合形成多个叠层整体，叠层整体之间二次压合；每个PCB叠层走不同的信号，不同PCB叠层之间的信号互联；所有的内存颗粒配置在PCB主板的TOP面和BOTTOM面上，PCB主板的TOP面和BOTTOM面上针对不同位数的CPU的每个内存通道均配置相应数量的内存颗粒和一个寄存器芯片，PCB主板的TOP面和BOTTOM面上所有的内存颗粒共用电源和信号地参考平面。优点，本服务器主板，板载大容量、多通道、高速率、高稳定的内存的集成。

Description

一种服务器主板

技术领域

本实用新型涉及一种服务器主板。

背景技术

内存作为计算机组成的重要部分，在提升计算机性能上起着越来越重要的作用。目前的大多数商用服务器的内存部分还是基于可插拔的内存条设计。

传统内存条的设计，不利于服务器等模块的小型化。导致原因：

内存条自己本身就是一个独立的小型电路模块，通过金手指的连接方式，以可插拔的方式接入主板。内存条接口部分的各型连接器本身也具有一定的体积，对于服务器模块主板的空间尺寸有较高的要求。约束了服务器的最小尺寸的同时，也限制了服务器在集成度要求较高的场景下使用条件。

实用新型内容

本实用新型旨在尺寸受限的主板空间上为模块CPU匹配高速率、大容量、多通道、高可靠性的内存。本实用新型提出一种服务器主板，采取的技术方案如下：

一种服务器主板，包括多叠层的PCB主板、CPU、相应数量的内存颗粒和一定数量的寄存器芯片，多叠层的PCB主板包括多个逐层叠放的PCB叠层，多个PCB叠层一次压合形成多个叠层整体，叠层整体之间二次压合；每个PCB叠层走不同的信号，不同PCB叠层之间的信号互联；

所有的内存颗粒配置在PCB主板的TOP面和BOTTOM面上，且内存颗粒配置在CPU内存通道控制引脚的周围，所有内存颗粒的信号引脚和CPU对应的控制器引脚直连；CPU和所有内存颗粒均与PCB主板上封装一致的焊盘通过回流焊的工艺进行焊接连接；

PCB主板的TOP面和BOTTOM面上针对不同位数的CPU的每个内存通道均配置相应数量的内存颗粒和一个寄存器芯片，每个内存通道内的一个内存颗粒作为ECC校验；PCB主板的TOP面和BOTTOM面上所有的内存颗粒共用电源和信号地参考平面。

对本实用新型技术方案的优选，各PCB叠层之间通过盲、埋孔或者通孔的方式进行信号的互联。

对本实用新型技术方案的优选，各部分叠层整体内的PCB叠层，先完成自身的打孔、一次压合，再完成叠层整体之间的二次压合，并进行通孔制作。

对本实用新型技术方案的优选，PCB主板的TOP面和BOTTOM面上配置的内存颗粒在布局上保证空间上的中心对称以及平面上的镜像关系。

对本实用新型技术方案的优选，CPU为4通道内存，在PCB主板的TOP面上，靠近CPU内存通道控制引脚的两侧，放置2个通道的内存颗粒；在PCB主板的BOTTOM面上，与PCB主板的TOP面的内存颗粒投影重合的位置，放置另外2个通道的内存颗粒。

对本实用新型技术方案的优选，CPU为8通道内存，在PCB主板的TOP面上，靠近CPU内存通道控制引脚的四周，放置4个通道的内存颗粒；在PCB主板的BOTTOM面上，与PCB主板的TOP面的内存颗粒投影重合的位置，放置另外4个通道的内存颗粒。

对本实用新型技术方案的优选，CPU为64位，为每个内存通道均配置9个x8的DDR内存颗粒和1个寄存器芯片，其中每个内存通道多出的1个x8的DDR内存颗粒作为ECC校验。

对本实用新型技术方案的优选，多叠层的PCB主板内的PCB叠层的数量为二十，二十个PCB叠层分为三个叠层整体，分别是，第一层、第二层……直到第六层作为第一个叠层整体，第十五层、第十六层……直到第二十层作为第二个叠层整体，其余层作为第三个叠层整体；

PCB主板的TOP面上的全部内存颗粒共用两个信号走线层，分别为第三层和第五层；PCB主板的BOTTOM面上的全部内存颗粒共用两个信号走线层，分别为第十六层和第十八层。

对本实用新型技术方案的优选，PCB主板的TOP面上的内存颗粒的信号引脚通过打孔的方式连接到第三层和第五层，并与相应叠层上的内存信号线相连；PCB主板的BOTTOM面上的内存颗粒的信号引脚通过打孔的方式连接到第十六层和第十八层，并与相应叠层上的内存信号线相连；CPU内存控制器引脚也通过打孔的方式连接到第三层、第五层、第十六层和第十八层，与相应叠层上的内存信号线相连，从而形成了内存颗粒的信号引脚与CPU对应的控制器引脚直连。

本实用新型与现有技术相比的有益效果是：

本实用新型的服务器主板，解决了在体积受限的标准主板PCB上，利用多层板、“二次压合”的PCB加工工艺；通过对内存颗粒的合理布局；再经过严格的PCB布线设计等；通过将内存颗粒的信号引脚和CPU对应的控制器引脚直连的方式，摆脱了使用连接器，插内存条的方式，完成了板载大容量、多通道、高速率、高稳定的内存的集成，从而使得服务器可以更加小型化。

附图说明

图1为本实施例的服务器主板TOP面的示意图。

图2为本实施例的服务器主板BOTTOM面的示意图。

图3为本实施例的服务器主板叠层截面图。

图4为本实施例的PCB主板的TOP面和BOTTOM面上配置的内存颗粒在布局上示意图。

具体实施方式

下面对本实用新型技术方案进行详细说明，但是本实用新型的保护范围不局限于所述实施例。

为使本实用新型的内容更加明显易懂，以下结合附图1-图4和具体实施方式做进一步的描述。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

一种服务器主板，包括多叠层的PCB主板、CPU和相应数量的内存颗粒，多叠层的PCB主板包括多个逐层叠放的PCB叠层，多个PCB叠层一次压合形成多个叠层整体，叠层整体之间二次压合；每个PCB叠层走不同的信号，不同PCB叠层之间的信号互联；所有的内存颗粒配置在PCB主板的TOP面和BOTTOM面上，且内存颗粒配置在CPU内存通道控制引脚的周围，所有内存颗粒的信号引脚和CPU对应的控制器引脚直连；CPU和所有内存颗粒均与PCB主板上封装一致的焊盘通过回流焊的工艺进行焊接连接； PCB主板的TOP面和BOTTOM面上针对不同位数的CPU内存通道均配置相应数量的内存颗粒和一个寄存器芯片，每个内存通道内的一个内存颗粒作为ECC校验；PCB主板的TOP面和BOTTOM面上所有的内存颗粒共用电源和信号地参考平面。

各PCB叠层之间通过盲、埋孔或者通孔的方式进行信号的互联。各部分叠层整体内的PCB叠层，先完成自身的打孔、一次压合，再完成叠层整体之间的二次压合，并进行通孔制作。

本实施例中，PCB叠层之间的盲、埋孔或者通孔的方式进行信号的互联，为本领域内技术人员已知的方式。

本实施例，具体实施方式：

如图1、2和3所示，以VITA 48.1标准宽度6U尺寸的服务器模块为例：

服务器主板的PCB主板采用多叠层设计，不同的PCB叠层走不同的信号，叠层和叠层之间通过盲、埋孔或者通孔的方式进行信号的互联。本实施例中PCB主板共20个PCB叠层，本实施例的服务器主板，为多叠层的服务器主板。

本实施例中，多叠层的服务器主板采用二次压合的方式。本例中将1-6层作为第一个叠层整体；将15-20层作为第二个叠层整体；剩下的叠层作为第三个叠层整体。各部分整体叠层，先完成自身的打孔、压合，再完成与另外两个整体之间的二次压合，和通孔制作。如图3所示。

本实施例中，服务器主板内的CPU为64位4通道的；为64位CPU的每个内存通道配置9个x8的DDR4内存颗粒和1个寄存器芯片，其中多出的1个内存颗粒作为ECC校验，寄存器芯片是为了实现RDIMM的功能，使得内存数据运转更加快速可靠。如图1和2所示。

本实施例中，在服务器主板的TOP面，靠近CPU内存通道控制引脚的两侧，放置2个通道的内存颗粒；为CH1-内存颗粒1、CH1-内存颗粒2……CH1-内存颗粒9；以及CH2-内存颗粒1、CH2-内存颗粒2……CH2-内存颗粒9。如图1所示。

在服务器主板的BOTTOM面，与TOP面的内存颗粒投影重合位置，放置另外2个通道的内存颗粒；为CH3-内存颗粒1、CH3-内存颗粒2……CH3-内存颗粒9；以及CH4-内存颗粒1、CH4-内存颗粒2……CH4-内存颗粒9。如图2所示。

如图3所示，本实施例中，经过严格的PCB布线设计；将服务器主板的TOP面上的全部内存颗粒共用两个信号走线层，分别为第三层和第五层；服务器主板的BOTTOM面上的全部内存颗粒共用两个信号走线层，分别为第十六层和第十八层。服务器主板的TOP面上的两个通道的内存颗粒的信号引脚通过打孔的方式连接到第三层和第五层，并与相应叠层上的内存信号线相连；服务器主板的BOTTOM面上的两个通道的内存颗粒的信号引脚通过打孔的方式连接到第十六层和第十八层，并与相应叠层上的内存信号线相连；CPU内存控制器引脚也通过打孔的方式连接到第三层、第五层、第十六层和第十八层，与相应叠层上的内存信号线相连，从而形成了内存颗粒的信号引脚与CPU对应的控制器引脚直连。

如图4所示，本实施例中，对内存颗粒的合理布局；PCB主板的TOP面和BOTTOM面上配置的内存颗粒在布局上保证空间上的中心对称以及平面上的镜像关系。内存颗粒的布局严格遵照对称的关系，具体对称关系如下：

1）正面CH1通道上的内存颗粒和反面CH3通道上的内存颗粒关于平面a镜面对称。正面CH2通道上的内存颗粒和反面CH4通道上的内存颗粒关于平面a镜面对称。平面a是所有内存颗粒空间拓扑构成的矩形空间的侧面的中心截平面。

2）正面CH1通道和CH2通道上内存颗粒关于点A中心对称。反面CH3通道和CH4通道上内存颗粒关于点C中心对称。点A是所有内存颗粒空间拓扑构成的矩形空间的上底面的矩形中心点。点C是所有内存颗粒空间拓扑构成的矩形空间的下底面的矩形中心点。

3）正面CH1通道和反面CH4通道上内存颗粒关于点B中心对称。正面CH2通道和反面CH3通道上内存颗粒关于点B中心对称。点B是所有内存颗粒空间拓扑构成的矩形空间的中心点。

本实施例的，多叠层的服务器主板，在体积受限的标准主板PCB上，利用多层板、“二次压合”的PCB加工工艺；通过对内存颗粒的合理布局；再经过严格的PCB布线设计等；通过将内存颗粒的信号引脚和CPU对应的控制器引脚直连的方式，摆脱了使用连接器，插内存条的方式，完成了板载大容量、多通道、高速率、高稳定的内存的集成，从而使得服务器可以更加小型化。

以上实施例仅为说明本实用新型的技术思想，不能以此限定本实用新型的保护范围，凡是按照本实用新型提出的技术思想，在技术方案基础上所做的任何改动，均落入本实用新型保护范围之内。

Claims (9)

1.一种服务器主板，其特征在于：包括多叠层的PCB主板、CPU、相应数量的内存颗粒和一定数量的寄存器芯片，多叠层的PCB主板包括多个逐层叠放的PCB叠层，多个PCB叠层一次压合形成多个叠层整体，叠层整体之间二次压合；每个PCB叠层走不同的信号，不同PCB叠层之间的信号互联；

所有的内存颗粒配置在PCB主板的TOP面和BOTTOM面上，且内存颗粒配置在CPU内存通道控制引脚的周围，所有内存颗粒的信号引脚和CPU对应的控制器引脚直连；CPU和所有内存颗粒均与PCB主板上封装一致的焊盘通过回流焊的工艺进行焊接连接；

PCB主板的TOP面和BOTTOM面上针对不同位数的CPU的每个内存通道均配置相应数量的内存颗粒和一个寄存器芯片，每个内存通道内的一个内存颗粒作为ECC校验；PCB主板的TOP面和BOTTOM面上所有的内存颗粒共用电源和信号地参考平面。

2.根据权利要求1所述的一种服务器主板，其特征在于：各PCB叠层之间通过盲、埋孔或者通孔的方式进行信号的互联。

3.根据权利要求1所述的一种服务器主板，其特征在于：各部分叠层整体内的PCB叠层，先完成自身的打孔、一次压合，再完成叠层整体之间的二次压合，并进行通孔制作。

4.根据权利要求1所述的一种服务器主板，其特征在于：PCB主板的TOP面和BOTTOM面上配置的内存颗粒在布局上保证空间上的中心对称以及平面上的镜像关系。

5.根据权利要求4所述的一种服务器主板，其特征在于：CPU为4通道内存，在PCB主板的TOP面上，靠近CPU内存通道控制引脚的两侧，放置2个通道的内存颗粒；在PCB主板的BOTTOM面上，与PCB主板的TOP面的内存颗粒投影重合的位置，放置另外2个通道的内存颗粒。

6.根据权利要求4所述的一种服务器主板，其特征在于：CPU为8通道内存，在PCB主板的TOP面上，靠近CPU内存通道控制引脚的四周，放置4个通道的内存颗粒；在PCB主板的BOTTOM面上，与PCB主板的TOP面的内存颗粒投影重合的位置，放置另外4个通道的内存颗粒。

7.根据权利要求5或6所述的一种服务器主板，其特征在于： CPU为64位，为每个内存通道均配置9个x8的DDR内存颗粒和1个寄存器芯片，其中每个内存通道多出的1个x8的DDR内存颗粒作为ECC校验。

8.根据权利要求1所述的一种服务器主板，其特征在于：多叠层的PCB主板内的PCB叠层的数量为二十，二十个PCB叠层分为三个叠层整体，分别是，第1层、第2层……直到第6层作为第一个叠层整体，第15层、第16层……直到第20层作为第二个叠层整体，其余层作为第三个叠层整体；

PCB主板的TOP面上的全部内存颗粒共用两个信号走线层，分别为第三层和第五层；PCB主板的BOTTOM面上的全部内存颗粒共用两个信号走线层，分别为第十六层和第十八层。

9.根据权利要求8所述的一种服务器主板，其特征在于：PCB主板的TOP面上的内存颗粒的信号引脚通过打孔的方式连接到第三层和第五层，并与相应叠层上的内存信号线相连；PCB主板的BOTTOM面上的内存颗粒的信号引脚通过打孔的方式连接到第十六层和第十八层，并与相应叠层上的内存信号线相连；CPU内存控制器引脚也通过打孔的方式连接到第三层、第五层、第十六层和第十八层，与相应叠层上的内存信号线相连，从而形成了内存颗粒的信号引脚与CPU对应的控制器引脚直连。

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