DE10120408B4

DE10120408B4 - Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung

Info

Publication number: DE10120408B4
Application number: DE10120408A
Authority: DE
Inventors: Ingo Wennemuth; Harry Dr. Hedler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-04-25
Filing date: 2001-04-25
Publication date: 2006-02-02
Anticipated expiration: 2021-04-26
Also published as: US7342320B2; US20080048299A1; US20020158345A1; US8350364B2; DE10120408A1

Abstract

Elektronisches Bauteil mit einem Halbleiterchip (3) mit den folgenden Merkmalen:
– der Halbleiterchip (3) weist eine aktive Vorderseite (2a) und eine passive Rückseite (2b) sowie Seitenflächen auf,
– auf der aktiven Vorderseite (2a) sind Kontaktanschlüsse (16) vorgesehen und auf der passiven Rückseite (2b) sind Kontaktflächen (26) vorgesehen,
– zur elektrischen Verbindung dienende Umverdrahtungen in Form von strukturierten Leiterbahnen (14, 24) verlaufen von der aktiven Vorderseite über wenigstens eine Seitenfläche zur passiven Rückseite,
– die aktive Vorderseite (2a) schließt mit wenigstens einer Seitenfläche einen Kantenwinkel von ungefähr 63° ein,
– auf der aktiven Vorderseite (2a) sind unterhalb der Umverdrahtungen (14, 24) Bereiche einer SiO₂-Schicht (4) als Ätzstopp angeordnet und auf dieser SiO₂-Schicht (4) Bereiche einer Polyimidschicht (10) zum Schutz der Vorderseite des Halbleiterchips (3) angeordnet.

Description

Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung.
Die Erfindung betrifft ein elektronisches Bauteil mit einem Halbleiterchip und eine elektronische Baugruppe aus gestapelten Halbleiterchips und entsprechende Verfahren zu deren Herstellung gemäß den unabhängigen Ansprüchen.
Zur dichteren Stapelung bzw. zur höheren Integration von elektronischen Bauteilen und insbesondere von integrierten Halbleiterbauteilen, sogenannten Halbleiterchips, können diese in mehreren Schichten gestapelt werden. Dabei können sowohl einzelne Halbleiterchips oder auch größere Einheiten von Halbleiterchips vor ihrer Trennung, d.h. als sogenannte Halbleiterwafer, gestapelt werden. Um die übereinander angeordneten Halbleiterchips oder -wafer an ihren Kontakten elektrisch und mechanisch miteinander zu verbinden, werden diese verlötet. Zu diesem Zweck werden mittels eines KOH-Ätzprozesses Durchbrüche in den Wafer geätzt. Anschließend werden die inneren Oberflächen dieser Durchbrüche metallisiert. Über eine Lötstelle lassen sich auf diese Weise mehrere Wafer mechanisch und elektrisch verbinden und somit übereinander stapeln. Bei einem derartigen anisotropen Ätzprozess zur Erzeugung der Durchbrüche werden jedoch Flankenwinkel im Halbleitermaterial von ca. 54° erzeugt, woraus eine relativ große Ausdehnung der Ätzlöcher an den Rückseiten der geätzten Halbleiterbausteine resultiert. Bei der Herstellung einer Vielzahl von Kontakten können diese teilweise sehr dicht nebeneinander liegen. Dies birgt die Gefahr einer mechanischen Schwächung des Wafers.
Zudem besteht bei sehr dicht aneinander liegenden Kontakten die Gefahr, dass zwischen benachbarten Kontaktierungsstellen beim Löten ein Überbrückungskontakt hergestellt wird. Je dünner die Wafer ausgeführt sind, desto geringer sind diese Ge fahren, weshalb eine Verringerung der Waferdicke mittels schleifendem Abtragen eine Abhilfe bringen könnte. Ein Mittenabstand zwischen benachbarten Kontaktierungsstellen kann ca. 130 μm betragen. Bei dem erwähnten Flankenwinkel von 54° müsste der Wafer somit auf ein Maß von weniger als 100 μm dünn geschliffen werden, was aus fertigungstechnischen Gründen Schwierigkeiten bereitet und die Gefahr von deutlich steigenden Ausschussraten mit sich bringt.

Zur Herstellung von gestapelten dreidimensionalen Topografien von Halbleiterchips, sogenannten Chip-Size-Packages (CSP), werden die Wafer über einen Ätzprozess entlang von Trennfugen zwischen den einzelnen Halbleiterchips geteilt, um danach von den jeweiligen aktiven Seiten der Halbleiterchips Umverdrahtungen zu ihren Rückseiten mit den darauf befindlichen zu verlötenden Kontaktanschlüssen bzw. Kontaktierungsflächen herzustellen.

Aus der GB 2 345 383 A sind elektronische Bauteile mit Halbleiterchips bekannt, bei denen Kontaktanschlüsse auf einer aktiven Vorderseite und auf einer passiven Rückseite vorgesehen sind, die mittels mindestens einer Metallverdrahtung miteinander verbunden sind. Diese Metallverdrahtungen verlaufen entlang der Oberfläche, entlang der Seitenflächen sowie entlang der Unterseite des Halbleiterchips.

Diese Metallverdrahtungen werden wie folgt aufgebracht. Zunächst werden Gräben an den Verbindungsstellen zwischen den Halbleiterchips geätzt und obere Metallverdrahtungen in diesen Gräben aufgebracht. Anschließend wird ein oberer Bereich der Halbleiterchips mit einer diese Gräben vollständig schließenden Gußmasse versiegelt. Nun wird eine untere Schicht der Halbleiterchips mit den in dem unteren Bereich der Gräben horizontal verlaufenden Abschnitten der oberen Metallverbindungen chemisch-mechanisch entfernt. Anschließend werden untere Metallverdrahtungen auf die passive Rückseite aufgebracht, die eine elektrische Verbindung mit den oberen Metallverdrahtungen bilden. Dabei wird ein weiterer Ätzschritt vorgenommen.

Aus der DE 198 40 248 A1 ist ein Schaltungschip aus einem halbleitenden Material mit einer eine integrierte Schaltung beinhaltenden Vorderseite bekannt. Bei diesem Schaltungschip sind zumindest eine Anschlußfläche auf der Vorderseite und zumindest eine Anschlußfläche auf der Rückseite angeordnet, wobei zumindest eine Anschlußfläche auf der Rückseite über leitfähige Strukturen auf einer Seitenfläche mit der integrierten Schaltung auf der Vorderseite verbunden ist. Aus der DE 198 40 248 A1 ist es weiterhin bekannt, mehrere solche Schaltungschips, die bei der Herstellung vorübergehend auf einen Hilfsträger aufgebracht sind, mittels eines anisotropen KOH-Ätzens zu vereinzeln, wodurch 54-Grad-Grabenwinkel bewirkt werden.

Die US 4 249 299 zeigt ein Verfahren, bei dem Kontakte auf einem Halbleiterchip, der zwei größere Oberflächen aufweist, erzeugt werden. Dieser Halbleiterchip wird zunächst aus einem Halbleiterwafer ausgesägt, anschließend wird eine Isolierschicht aufgebracht. Dann werden eine Vielzahl von Leiterbahnen auf diese Isolierschicht aufgebracht, die sich von der ersten Oberfläche des Halbleiterchips über seinen Seitenbereich bis zu seiner zweiten Oberfläche erstrecken.

Die WO 99/08318 offenbart ein Verfahren zum Erzeugen einer Verbindung zwischen einer aktiven Vorderseite und einer passiven Rückseite einer mikroelektronischen Struktur, bei dem Durchbrüche bzw. Vias erzeugt werden, die sich durch die mikroelektronische Struktur erstrecken und die im wesentlichen parallele Wände aufweisen. Diese Vias werden dann mit einer leitenden Beschichtung versehen.

Aufgabe der Erfindung ist es, ein elektronisches Bauteil mit einem Halbleiterchip bzw. eine elektronische Baugruppe aus gestapelten Halbleiterchips sowie ein Verfahren zu deren Herstellung zur Verfügung zu stellen, bei dem jeweils zuverlässige Umverdrahtungen und Kontaktierungen zwischen den einzelnen Halbleiterchips auf einfache und kostengünstige Weise herstellbar sind.

Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Merkmale vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Erfindungsgemäß weist das elektronische Bauteil einen Halbleiterchip mit einer aktiven Vorderseite und einer passiven Rückseite auf, wobei auf der aktiven Vorderseite Kontaktanschlüsse und/oder auf der passiven Rückseite Kontaktflächen vorgesehen sind. Zur elektrischen Verbindung der aktiven Vorderseite und der passiven Rückseite des Halbleiterchips sind Umverdrahtungen in Form von strukturierten Leiterbahnen vorgesehen.

Bei dem erfindungsgemäßen elektronischen Bauteil sind strukturierte Leiterbahnen direkt auf den Seitenflächen des elektronischen Bauteils vorgesehen, was ihnen vorteilhafterweise eine hohe mechanische Stabilität verleiht und für eine zuverlässige elektrische Kontaktierung von Kontaktanschlüssen auf der Vorderseite und/oder Kontaktflächen auf der Rückseite mit den elektronischen Schaltungen des Halbleiterchips sorgt. Ein derartiges erfindungsgemäßes elektronisches Bauteil eignet sich sehr gut zur Stapelung und damit zur Bildung von komplexeren elektronischen Baugruppen.

In einer Ausführungsform der Erfindung weist zumindest eine Seitenfläche des elektronischen Bauteils auf dessen Oberfläche aufgebrachte Leiterbahnen auf. Diese Ausführungsform hat den Vorteil, dass eine sehr kompakte und robuste Struktur entsteht, die Umverdrahtungen in Form von feinen Drähten oder dergleichen entbehrlich macht. Derartige Leiterbahnen können zudem auf einfache weise je nach Bedarf unterschiedlich breit oder dick ausgeführt werden, um unterschiedlich starken Stromflüssen Rechnung zu tragen.

Eine weitere Ausführungsform sieht vor, dass die Leiterbahnen an den Übergängen von den Seitenflächen zur passiven Rückseite bzw. zur aktiven Vorderseite jeweils dem Kantenverlauf des Halbleiterchips folgen, was den Vorteil hat, dass die unmittelbar auf das Trägermaterial aufgebrachten Leiterbahnen eine optimal kurze Leitungslänge und damit einen minimalen Leitungswiderstand aufweisen.

Erfindungsgemäß ist vorgesehen, dass die Leiterbahnen des elektronischen Bauteils aus Aluminium, Kupfer, Silber oder aus Gold oder aus einer mehrlagigen Schicht aus mehreren dieser Metalle bestehen können. Je nachdem, welche Eigenschaften der Leiterbahnen gewünscht sind, lassen sich die dafür opti malen Materialien für die Leiterbahnen verwenden. Leiterbahnen aus Aluminium sind kostengünstig herstellbar und weisen bspw. den Vorteil einer leichten Metallisierbarkeit auf. Leiterbahnen aus Kupfer, Silber oder Gold weisen einen minimalen Leitungswiderstand auf, wobei Silber und Gold zudem den Vorteil einer nur minimalen Oxidationsneigung aufweisen.

Bei einer weiteren Ausführungsform der Erfindung ist vorgesehen, dass die Seitenflächen der Halbleiterchips geätzt sind, was den Vorteil einer dabei entstehenden ideal planen Oberfläche aufweist, die sich sehr gut zur anschließenden Metallisierung eignet. Dazu zeigt diese Ausführungsform den Vorteil, dass bei geätzten Seitenflächen des Halbleiterchips keine weitere Bearbeitung durch Schleifen, Abtragen oder dergleichen zur Vorbereitung des elektronischen Bauteils zur Metallisierung erforderlich ist.

Eine weitere Ausführungsform der Erfindung sieht vor, dass der Übergang von der aktiven Vorderseite eines Halbleiterchips zu einer Seitenfläche über einen Kantenwinkel von ungefähr 117° verläuft. Dieser typische Kantenwinkel von 117°, der beim anisotropen Ätzen mit einem Grabenwinkel von ca. 54° entsteht, hat den Vorteil einer sehr gut definierbaren und kontrollierbaren maximalen Ätztiefe und damit einer genauen Definierbarkeit der nach dem Ätzen im Grund des Ätzgrabens verbleibenden Ätzstoppschicht von Siliziumdioxid (SiO₂).

In einer weiteren Ausführungsform der Erfindung ist vorgesehen, dass die Halbleiterchips aus einem vereinzelten Halbleiterwafer hergestellt sind. Diese Ausführungsform hat den Vorteil einer rationellen Fertigungsmöglichkeit der Halbleiterchips auf Waferebene, der anschließend in fertige Halbleiterchips vereinzelt werden kann. Auf diese Weise kann eine sehr hohe Verarbeitungsgeschwindigkeit erreicht werden.

Eine weitere Ausführungsform sieht vor, dass bei dem erfindungsgemäßen elektronischen Bauteil die Halbleiterchips aus einem durch anisotropes Ätzen vereinzelten Halbleiterwafer hergestellt sind. Das anisotrope Ätzverfahren kann dabei entweder ein chemisches Nassätzverfahren oder auch ein Trokkenätzverfahren – bspw. mittels Plasmaätzen, reaktivem Ionenätzen oder Ionenstrahlätzen – sein. Das anisotrope Ätzverfahren hat den Vorteil, dass keine Unterwanderung von Photolackstrukturen erfolgt. Vielmehr ist durch das anisotrope Ätzen die Realisierung von genau definierten Kantenwinkeln der zu ätzenden Gräben möglich, was insbesondere bei dem erfindungsgemäßen elektronischen Bauteil zur Realisierung einer exakten Ätztiefe von Vorteil ist.

Erfindungsgemäß besteht eine elektronische Baugruppe aus gestapelten elektronischen Bauteilen mit Halbleiterchips gemäß wenigstens einer der zuvor beschriebenen Ausführungsformen, die über Umverdrahtungsebenen und Kontaktanschlüsse miteinander verbunden sind. Dabei ist erfindungsgemäß vorgesehen, dass die Umverdrahtungsebenen von der jeweiligen aktiven Vorderseite der Halbleiterchips über deren Seitenflächen zu ihrer Rückseite führen.

Diese erfindungsgemäße elektronische Baugruppe weist den Vorteil auf, dass auf relativ einfache Weise eine robuste und kompakte dreidimensionale Struktur aus gestapelten Halbleiterchips herstellbar ist, wobei durch verschiedenartige Stapelungen die unterschiedlichsten Strukturen herstellbar sind.

Eine Ausführungsform der erfindungsgemäßen elektronischen Baugruppe sieht vor, dass die die elektronische Baugruppe bildenden elektronischen Bauteile mit Halbleiterchips an ihren Kontaktanschlüssen bzw. -flächen jeweils miteinander verlötet sind, was den Vorteil von auf einfache Weise herstellbaren festen mechanischen und zuverlässigen elektrischen Verbindungen hat. Durch Verlöten können beliebige dreidimensionale Strukturen von gestapelten elektronischen Bauteilen mit Halbleiterchips realisiert werden, die auf diese Weise fest miteinander verbunden sind.

Eine weitere Ausführungsform der erfindungsgemäßen elektronischen Baugruppe sieht vor, dass die die elektronische Baugruppe bildenden elektronischen Bauteile mit Halbleiterchips an ihren Kontaktanschlüssen bzw. -flächen jeweils miteinander verlötet und/oder verklebt sind. Eine kombinierte Verlötung und/oder Verklebung von Kontaktanschlüssen und -flächen der elektronischen Bauteile hat den Vorteil, dass damit eine sichere und schnelle elektrische und mechanische Verbindung auf automatisiertem Wege herstellbar ist.

Ein Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiterchip, das eine aktive Vorderseite und eine passive Rückseite aufweist, wobei auf der aktiven Vorderseite und auf der passiven Rückseite jeweils Kontaktanschlüsse vorgesehen sind und wobei Umverdrahtungen zur elektrischen Verbindung von der aktiven Vorderseite zur passiven Rückseite in Form von strukturierten Leiterbahnen vorgesehen sind und wobei die Leiterbahnen der Umverdrahtungsebenen auf geätzten Rändern des Halbleiterchips angeordnet sind, weist erfindungsgemäß folgende Verfahrensschritte auf.

Ein Halbleiterwafer mit in Zeilen und Spalten angeordneten Halbleiterchips und dazwischen vorgesehenen Sägespurbereichen wird bereitgestellt. Auf den Halbleiterwafer wird zum Schutz und zur Isolation der aktiven Vorderseite der Halbleiterchips eine Isolationsschicht aufgebracht. Auf der passiven Rückseite des Halbleiterchips wird anschließend eine Ätzmaske aufgebracht, wobei die Sägespurbereiche frei von Lack bleiben. Mittels anisotropem Ätzen der von der Ätzmaske frei gelassenen Sägespurbereiche von der passiven Rückseite her wird bis zur Erreichung einer SiO₂-Schicht auf der aktiven Vorderseite durchgeätzt, wobei die SiO₂-Schicht als Ätzstopp fungiert. Danach kann die SiO₂-Schicht von der Vorderseite entfernt und der Halbleiterwafer zu Halbleiterchips vereinzelt werden.

Nach dem entfernen der Ätzmaske erfolgt eine Passivierung der Rückseite und der Seitenkanten der Halbleiterchips und eine Beschichtung der Seitenkanten der Halbleiterchips mit einem Haftvermittler und/oder einer lötbaren Oberflächenbeschichtung.

Im nächsten Schritt werden die Seitenkanten des Halbleiterchips metallisiert, wonach eine Strukturierung der Isolationsschicht erfolgt. Dabei werden Kontaktflächen auf der aktiven Vorderseite des Halbleiterchips freigelegt und Leiterbahnen zur Umverdrahtung auf der Isolierschicht aufgebracht, wobei die Leiterbahnen zur Umverdrahtung einzelne Kontaktanschlußflächen der passiven Rückseite mit Kontakten der aktiven Vorderseite verbinden.

Dieses erfindungsgemäße Verfahren hat den Vorteil, dass damit in einem automatisierten Verfahren sehr kompakte und hoch integrierte elektronische Baugruppen aus Halbleiterbauelementen realisiert werden können. Diese Baugruppen können zudem auf sehr rationelle Weise hergestellt werden.

Eine Ausführungsform des erfindungsgemäßen Verfahrens sieht vor, dass die Sägespurbereiche auf dem Wafer zwischen den Halbleiterchips mit runden Durchbrüchen durch die SiO₂-Schicht versehen werden, deren Innenseite anschließend metallisiert wird, bevor der Wafer entlang der Sägespuren in die Halbleiterchips zersägt wird. Dieses Verfahren hat den Vorteil einer sehr zuverlässigen und einfach herstellbaren Umkontaktierung von den aktiven Vorderseiten zu Anschlusskontakten auf den passiven Rückseiten der Halbleiterchips.

Bei einer Ausführungsform des erfindungsgemäßen Verfahrens ist vorgesehen, dass die Durchbrüche jeweils an Leiterbahnen der Umverdrahtungsebenen anschließen und nach dem Vereinzeln der Halbleiterchips Bestandteil der Leiterbahnen sind, was den Vorteil einer zuverlässigen Kontaktierung bei gleichzei tig sehr einfacher und rationeller Herstellbarkeit des elektronischen Bauteils.

Ein Verfahren zur Herstellung einer elektronischen Baugruppe entsprechend einer der zuvor beschriebenen Ausführungsformen sieht zumindest die folgenden Verfahrensschritte vor. Nach dem Bereitstellen eines Halbleiterwafers mit in Zeilen und Spalten angeordneten Halbleiterchips und dazwischen vorgesehenen Sägespurbereichen wird auf der aktiven Oberseite der Halbleiterchips eine Isolationsschicht zum Schutz und zur Isolation der aktiven Oberseite aufgebracht. Nach dem Aufbringen einer Ätzmaske auf der passiven Rückseite der Halbleiterchips, wobei die Sägespurbereiche frei bleiben, erfolgt ein anisotroper Ätzvorgang der von der Ätzmaske frei gelassenen Sägespurbereiche von der passiven Rückseite her bis zur Erreichung einer SiO₂-Schicht auf der aktiven Vorderseite, wobei die SiO₂-Schicht als Ätzstopp fungiert.

Nach dem Entfernen der SiO₂-Schicht von der Vorderseite und dem Vereinzeln des Halbleiterwafers zu Halbleiterchips wird die Ätzmaske entfernt. Danach erfolgt eine Passivierung der Rückseite und der Seitenkanten der Halbleiterchips und eine Beschichtung der Seitenkanten der Halbleiterchips mit einem Haftvermittler und/oder einer lötbaren Oberflächenbeschichtung, wonach die Seitenkanten anschließend metallisiert werden. Die Isolationsschicht wird unter Freilegen von Kontaktflächen auf der aktiven Oberseite des Halbleiterchips und Aufbringen von Leiterbahnen zur Umverdrahtung auf der Isolierschicht strukturiert, wobei die Leiterbahnen zur Umverdrahtung einzelne Kontaktanschlußflächen mit den Durchkontakten verbinden. Zuletzt werden wenigstens zwei Halbleiterchips zu einem elektronischen Bauteil gestapelt.

Dieses erfindungsgemäße Verfahren hat den Vorteil einer hohen Integrationsmöglichkeit mit einer mechanisch soliden Umverdrahtung. Eine reservierte Fläche für Durchbrüche zum Zweck der Umverdrahtung von Vorder- zur Rückseite erübrigt sich da bei. Da alle Prozesse parallel am Wafer durchgeführt werden können, ergibt sich ein schnelles und damit kostengünstiges Herstellverfahren.

In einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist vorgesehen, dass die Leiterbahnen zur Umverdrahtung mittels Siebdruck auf die strukturierte Isolierschicht aufgebracht werden. Dieses Verfahren hat den Vorteil einer sehr exakten Strukturierungsmöglichkeit bei gleichzeitig relativ schneller Verarbeitbarkeit.

Ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens sieht vor, dass ein Halbleiterwafer, der als Halbleiterchips unterste Halbleiterchips eines Stapels aufweist, anstelle von Kontaktanschlüssen Lotdepots aufweist, was den Vorteil hat, dass eine flexible Gestaltungsmöglichkeit der elektronischen Baugruppe bei hoher Integrierbarkeit ermöglicht ist.

Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens sieht vor, dass zunächst mehrere Halbleiterwafer aufeinander gestapelt werden und nach einem Verbinden der Kontaktanschlüsse mit den Leiterbahnen darüberliegender oder darunterliegender Halbleiterwafer die gestapelten Halbleiterwafer zu gestapelten Halbleiterchips vereinzelt werden. Dieses Verfahren hat den Vorteil, dass die Handhabbarkeit der noch nicht vereinzelten Wafer gegenüber dem Handling von einzelnen Halbleiterchips deutlich vereinfacht ist. Zudem besteht bei diesem Verfahren der Vorteil der sehr schnellen und rationellen Möglichkeit der Verarbeitung.

Ein weiteres Ausführungsbeispiel der Erfindung sieht schließlich vor, dass zum Verbinden der Kontaktanschlüsse mit Leiterbahnen darüberliegender oder darunterliegender Halbleiterwafer die aufeinander gestapelten Halbleiterwafer auf eine Löttemperatur erwärmt werden, was den Vorteil einer sehr schnellen und zuverlässigen Verbindung und damit einer sehr schnellen und rationellen Verarbeitbarkeit aufweist.

Zusammenfassend ergeben sich folgende Aspekte der Erfindung. Üblicherweise sind bei einem Halbleiterwafer mit einer Vielzahl von darauf prozessierten Halbleiterchips zwischen den Chips Mindestabstände vorgesehen, damit der Wafer nach der Fertigstellung der Halbleiterchips zersägt werden kann, ohne dass Bauteile dabei beschädigt werden. Diese typischerweise ca. 70 bis 120 μm breite Sägespur wird üblicherweise während der Chipherstellung für Funktionstests verwendet, kann aber nach der Fertigstellung der Chips nicht mehr weiter genutzt werden. Die vorliegende Erfindung sieht daher vor, die zur Kontaktierung von gestapelten Halbleiterchips (sogenannte Chip-Size Packages – CSP) notwendigen Umverdrahtungen bis zur Sägespur und durch diese hindurch bis zur passiven Chiprückseite zu führen.

Zu diesem Zweck wird die fertig prozessierte aktive Vorderseite eines Halbleiterwafers auf einen Träger aufgebracht, bspw. auf eine Sägefolie mit einem Rahmen zur Stabilisierung. Die passive Rückseite des Wafers wird anschließend mit einer Ätzmaske versehen, die es ermöglicht, die Sägespur zu ätzen. Dieser Ätzvorgang beginnt von der passiven Rückseite und schreitet in Richtung der aktiven Seite voran, wobei ein Ätzgraben mit einer breiten Öffnung auf der Rückseite entsteht. Dieser Ätzgraben hat einen typischen materialbedingten Flankenwinkel von 54,7°. Der Ätzvorgang erfolgt anisotrop und kann sowohl als chemische Nassätzung wie auch als Trockenätzvorgang erfolgen.

Eine SiO₂-Schicht auf der Vorderseite des Halbleiterwafers fungiert als Ätzstoppschicht. Diese SiO₂-Schicht wird nach dem Ätzvorgang entfernt. Eine Variante des erfindungsgemäßen Verfahrens sieht vor, dass die Polyimidschicht der aktiven Vorderseite mit Durchbrüchen versehen wird, die anschließend metallisiert werden. Nach dem Entfernen der Ätzmaske wird die Rückseite und der aufgeätzte Graben passiviert, wonach in einem weiteren photo-lithografischen Prozess eine Haftschicht und eine Metallisierung aufgebracht wird. Zudem werden die Kontaktflächen, die sogenannten Kontaktpads auf der Rückseite des Wafers präpariert. Nach diesem Schritt können die vereinzelten Bausteine vom Träger entfernt und übereinander gestapelt werden, wobei zum Verbinden der Kontakte sowohl Löt- als auch Klebetechniken in Frage kommen.

Auf diese Weise kann eine sehr hohe Speicherdichte erreicht werden. Zudem ist es nicht erforderlich, Bereiche des Halbleiterchips für zusätzliche Durchbrüche für die Umverdrahtung vorzusehen. Die gesamte Prozesskette kann parallel für jeden Wafer durchlaufen werden, was eine Parallelverarbeitung vieler einzelner Halbleiterchips ermöglicht. Die Anzahl der gestapelten Wafer ist dabei nicht begrenzt. Das Testen der Einzelbausteine auf Fehlfunktionen kann wahlweise am Wafer oder am einzelnen Baustein erfolgen. Besonders vorteilhaft ist, dass sich generell jedes Dünnschleifen der Wafer erübrigt, was deutliche Handlingvorteile und damit Kostenvorteile mit sich bringt. Eine spezielle Vorbehandlung der eingesetzten handelsüblichen Wafer ist nicht notwendig.

Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert.
1 zeigt einen schematischen Querschnitt eines Ausschnitts eines Halbleiterwafers.
2 zeigt in einem schematischen Querschnitt den auf einem Träger montierten Wafer entsprechend 1.
3 zeigt in schematischem Querschnitt einen Wafer nach einem rückseitigen Ätzvorgang.
4 zeigt den vereinzelten Wafer in schematischem Querschnitt.
5 zeigt in schematischem Querschnitt einen weiteren Prozessschritt des vereinzelten Wafers.
6 zeigt in schematischem Querschnitt die rückseitig metallisierten Halbleiterchips.
7 zeigt einen schematischem Querschnitt einer Baugruppe von gestapelten Halbleiterchips.
8 zeigt in einer schematischen Draufsicht eine Ober- und eine Unterseite einer Baugruppe entsprechend 7.
9 zeigt einen schematischen Querschnitt einer Variante eines metallisierten Wafers.
10a zeigt einen schematischen Querschnitt eines vereinzelten Wafers entsprechend 9.
10b zeigt eine Draufsicht auf die passive Rückseite von zwei benachbarten Halbleiterchips.
1 zeigt in einem schematischen Querschnitt einen Ausschnitt eines Halbleiterwafers 2, dessen aktive Vorderseite 2a in der gezeigten Ansicht nach oben und dessen passive Rückseite 2b nach unten weist. Der bereits mit fertigen Halbleiterstrukturen versehene Wafer 2 ist an seiner aktiven Vorderseite 2a teilweise bedeckt von einer SiO₂-Schicht 4, die stellenweise von Metallisierungen in Form von Aluminiumkontakten 6 unterbrochen ist. Zur elektrischen Verbindung des Kontaktes 6 mit äußeren Kontaktanschlüssen ist der Aluminiumkontakt 6 mit einer weiteren Schicht eines Nickel-Gold-Kontaktes 8 bedeckt. Diese Schicht 8 stellt gleichzeitig eine stellenweise Unterbrechung einer auf der SiO₂-Schicht 4 befindlichen Polyimidschicht 10 dar. Im sich im wesentlichen in horizontaler Richtung erstreckenden Halbleiterwafer 2 sind in der gezeigten Darstellung zwei senkrechte Trennfugen 12 erkennbar, die im Zustand des noch nicht vereinzelten Wafers 2 die Bauteilgrenzen der später zu vereinzelnden Halbleiterchips 3 darstellen. Diese Trennfugen 12 werden zur Vereinzelung der Halbleiterchips in einem späteren Prozessschritt geätzt. Auf mit den Nickel-Gold-Kontakten 8 in Verbindung stehenden, auf der Polyimidschicht 10 befindlichen Leiterbahnen 14 befinden sich Kontaktanschlüsse 16 in Form von halbkugelartigen Kontakthöckern. Diese sind dazu vorgesehen, in einem späteren Verfahrensschritt mit entsprechenden Kontaktflächen eines benachbarten Halbleiterchips elektrisch und mecha nisch verbunden zu werden, entweder durch Verlöten oder durch Verkleben der Kontakte.
2 zeigt in einem schematischen Querschnitt den auf einem Träger montierten Halbleiterwafer 2 entsprechend 1, wobei in dieser Darstellung die passive Rückseite 2b nach oben weist. Der Wafer 2 ist hierbei in einem weiteren Prozessschritt mit seinen Kontaktanschlüssen 16 auf einem flachen Waferträger 20 befestigt, um ihn für die weiteren Verfahrensschritte leichter handhaben zu können. Zuvor ist die gesamte aktive Vorderseite 2a des Wafers 2 mit einer schützenden Isolationsschicht versehen worden, damit mechanische Beschädigungen der bereits strukturierten und sehr empfindlichen Vorderseite verhindert werden. Die passive Rückseite 2b ist in diesem Prozessschritt bereits über ein Lithografieverfahren mit einer Ätzmaske 18 in Form einer photoempfindlichen Lackschicht bedeckt worden, die in der gezeigten Darstellung über Lücken verfügt, die beim Entwickeln der belichteten Photolackschichten entstanden sind. Die Ätzmaske 18 grenzt jeweils nicht direkt an die Trennfugen 12, sondern lässt etwas breitere Lücken, die einen Abschnitt einer gewissen Ausdehnung symmetrisch entlang der Trennfugen 12 frei lassen.
3 zeigt in einem weiteren schematischen Querschnitt einen folgenden Prozessschritt, bei dem der Wafer 2 nach einem rückseitigen Ätzvorgang in seine Einzelbestandteile getrennt wird. Die nicht von der Ätzmaske 18 bedeckten Abschnitte über den Trennfugen 12 sind dabei in einem anisotropen Ätzprozess, bei dem keine Unterätzung der von Lack bedeckten Abschnitte erfolgt, bis zur SiO₂-Schicht 4 durchgeätzt, wobei jeweils die Trennfugen 12 durch einen Ätzgraben 13 ersetzt sind. Jeder Ätzgraben 13 trennt einen später zu vereinzelnden Halbleiterchip 3 von seinen angrenzenden weiteren Halbleiterchips 3. Der Ätzgraben 13 weist einen materialbedingten Flankenwinkel α von ca. 54,7° auf und endet jeweils an der SiO₂-Schicht 4. Diese und die darüber liegende Polyimidschicht 10 verbin den die einzelnen Halbleiterchips 3 noch miteinander und müssen zur Vereinzelung entfernt werden.
4 zeigt in einem darauf folgenden Prozessschritt den in Halbleiterchips 3 vereinzelten Wafer in schematischem Querschnitt. Dabei sind die SiO₂-Schicht 4 und die Polyimidschicht 10 jeweils am Grund der Ätzgräben 13 entfernt, wodurch die Halbleiterchips 3 vereinzelt sind. Dieses Entfernen der SiO₂-Schicht 4 und der Polyimidschicht 10 erfolgt zweckmäßigerweise auf chemischem Wege, wodurch glatte Kanten an den Seitenflächen der Halbleiterchips 3 entstehen, die in einem späteren Verfahrensschritt leicht metallisiert werden können.
5 zeigt in schematischem Querschnitt einen weiteren Prozessschritt des in Halbleiterchips 3 vereinzelten Wafers. Nachdem die Lackschichten der Ätzmaske 18 an den Rückseiten 2b der Halbleiterchips 3 entfernt wurden, werden die Rückseiten und die Seitenflächen entlang der ehemaligen Ätzgräben passiviert, vorzugsweise durch thermische Oxidation des Siliziums zu SiO₂, wodurch eine Passivierungsschicht 22 entsteht.
6 zeigt in einem schematischen Querschnitt die rückseitig metallisierten Halbleiterchips 3. In einem weiteren Verfahrensschritt sind diese mittels eines weiteren photolithografischen Verfahrens mit einer Metallschicht 24 in Form von Leiterbahnen auf den Seitenflächen und den Rückseiten 2b und mit den Leiterbahnen in Verbindung stehenden Kontaktflächen 26 versehen. Diese Kontaktflächen 26 sind dazu vorgesehen, mit dazu korrespondierenden Kontaktanschlüssen 16 eines darauf gestapelten weiteren Halbleiterchips 3 elektrisch und mechanisch verbunden zu werden, was bspw. durch Verlöten oder Verkleben vorgenommen werden kann.
Das Ergebnis dieses weiteren Prozessschrittes ist in der schematischen Querschnittansicht der 7 dargestellt, die eine Baugruppe von gestapelten Halbleiterchips 3 zeigt. Er kennbar sind mehrere nebeneinander und übereinander gestapelte Halbleiterchips 3, bei denen jeweils nach unten weisende Kontaktanschlüsse 16 eines Halbleiterchips 3 mit nach oben weisenden Kontaktflächen 26 eines darunter angeordneten weiteren Halbleiterchips verlötet oder verklebt sind, so dass an diesen Stellen jeweils eine mechanische und elektrische Verbindung hergestellt ist.
8 zeigt in einer schematischen Draufsicht eine Ober- und eine Unterseite einer Baugruppe entsprechend 7. Dabei sind in der oberen Hälfte der Darstellung die aktiven Vorderseiten 2a von drei nebeneinander angeordneten Halbleiterchips 3 gezeigt, die an ihrer Vorderseite 2a jeweils mit mehreren Kontaktanschlüssen 16 und mit diesen in Verbindung stehenden Leiterbahnen 14 versehen sind. Die Leiterbahnen 14 bzw. die als Leiterbahnen fungierenden Metallschichten 24 führen, wie in der unteren Hälfte der Darstellung der 7 erkennbar ist, bis zum Rand der Vorderseite 2a, folgen dann der Kante zur Seitenfläche und setzen sich zur passiven Rückseite 2b des Halbleiterchips 3 fort, wo sie an Kontaktflächen 26 enden.
9 zeigt einen schematischen Querschnitt einer Variante eines metallisierten Wafers. Dabei ist die Polyimidschicht 10 zwischen den zu vereinzelnden Halbleiterchips 3 des Wafers 2 nicht entfernt, sondern ist mit im wesentlichen rund geformten Durchbrüchen 30, sogenannten Vias, versehen, die an ihren Innenseiten metallisiert werden können und auf diese Weise eine leitende Verbindung zwischen den auf der aktiven Vorderseite 2a befindlichen Leiterbahnen 14 und den auf den Seitenflächen des Ätzgrabens 13 befindlichen Metallschichten 24 herstellen. Nach der Metallisierung der Durchbrüche werden die Wafer 2 im Grund des Ätzgrabens 13 und damit mittig durch die Durchbrüche 30 zersägt, was in der 9 durch ein senkrecht angeordnetes angedeutetes Sägeblatt 28 verdeutlicht ist.
10a zeigt einen schematischen Querschnitt eines vereinzelten Wafers entsprechend 9. Die Darstellung unterscheidet sich in dieser Ansicht nicht von der Darstellung gemäß 6. Die Unterschiede zur Ausführungsform entsprechend den 1 bis 8 sind erst in der Draufsicht der 10b deutlicher erkennbar.
10b zeigt eine Draufsicht auf die passive Rückseite von zwei benachbarten Halbleiterchips 3, wobei hier mehrere Kontaktflächen 26 mit daran angrenzenden Leiterbahnen 24 erkennbar sind, die jeweils zu Durchbrüchen 30 führen, die in der Polyimidschicht vorgesehen sind. Mittig durch die Durchbrüche 30 wird zum Vereinzeln des Halbleiterwafers 2 das Sägeblatt 28 geführt, wodurch einzelne Halbleiterchips 3 entstehen. Die Durchbrüche 30 sind an ihren inneren Oberflächen metallisiert und stellen dadurch eine Verbindung von den mit den Kontaktanschlüssen 16 in Verbindung stehenden Leiterbahnen 14 auf der aktiven Vorderseite 2a zu den Leiterbahnen der Metallschicht 24 auf den Seitenflächen des Chips 3 und damit zu den Kontaktflächen 24 auf der passiven Rückseite 2b her.

Claims

Elektronisches Bauteil mit einem Halbleiterchip (3) mit den folgenden Merkmalen: – der Halbleiterchip (3) weist eine aktive Vorderseite (2a) und eine passive Rückseite (2b) sowie Seitenflächen auf, – auf der aktiven Vorderseite (2a) sind Kontaktanschlüsse (16) vorgesehen und auf der passiven Rückseite (2b) sind Kontaktflächen (26) vorgesehen, – zur elektrischen Verbindung dienende Umverdrahtungen in Form von strukturierten Leiterbahnen (14, 24) verlaufen von der aktiven Vorderseite über wenigstens eine Seitenfläche zur passiven Rückseite, – die aktive Vorderseite (2a) schließt mit wenigstens einer Seitenfläche einen Kantenwinkel von ungefähr 63° ein, – auf der aktiven Vorderseite (2a) sind unterhalb der Umverdrahtungen (14, 24) Bereiche einer SiO₂-Schicht (4) als Ätzstopp angeordnet und auf dieser SiO₂-Schicht (4) Bereiche einer Polyimidschicht (10) zum Schutz der Vorderseite des Halbleiterchips (3) angeordnet.
Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass die Leiterbahnen (14, 24) an den Übergängen von den Seitenflächen zur passiven Rückseite (2b) bzw. zur aktiven Vorderseite (2a) jeweils dem Kantenverlauf des Halbleiterchips (3) folgen.
Elektronisches Bauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Leiterbahnen (14, 24) aus Aluminium und/oder Kupfer und/oder Silber und/oder Gold bestehen.
Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Seitenflächen der Halbleiterchips (3) geätzt sind.
Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterchips (3) aus einem vereinzelten Halbleiterwafer (2) hergestellt sind.
Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterchips (3) aus einem durch anisotropes Ätzen vereinzelten Halbleiterwafer (2) hergestellt sind.
Elektronische Baugruppe, die gestapelte elektronische Bauteile mit Halbleiterchips (3) entsprechend einem der Ansprüche 1 bis 6 aufweist, die über Umverdrahtungsebenen und Kontaktanschlüsse (16) bzw. Kontaktflächen (26) miteinander verbunden sind, wobei die Umverdrahtungsebenen von der jeweiligen aktiven Vorderseite (2a) der Halbleiterchips (3) über deren Seitenflächen zu ihrer passiven Rückseite (2b) führen.
Elektronische Baugruppe nach Anspruch 7, dadurch gekennzeichnet, dass die die elektronische Baugruppe bildenden elektronischen Bauteile mit Halbleiterchips an ihren Verbindungen von Kontaktanschlüssen (16) mit Kontaktflächen (26) jeweils miteinander verlötet sind.
Elektronische Baugruppe nach Anspruch 7, dadurch gekennzeichnet, dass die die elektronische Baugruppe bildenden elektronischen Bauteile mit Halbleiterchips an ihren Verbindungen von Kontaktanschlüssen (16) mit Kontaktflächen (26) jeweils miteinander verlötet und/oder verklebt sind.
Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiterchip (3), das eine aktive Vorderseite (2a) und eine passive Rückseite (2b) aufweist, wobei das Verfahren zumindest folgende Verfahrensschritte aufweist: – Bereitstellen eines Halbleiterwafers (2) mit in Zeilen und Spalten angeordneten Halbleiterchips (3) und dazwischen vorgesehenen Sägespurbereichen (12), – Aufbringen einer SiO₂-Schicht (4) auf der aktiven Vorderseite (2a) der Halbleiterchips (3), – Aufbringen einer Polyimidschicht (10) auf der SiO₂-Schicht (4), – Strukturieren der SiO₂-Schicht (4) und der Polyimidschicht (10) unter Freilegen von Kontakten (6) auf der aktiven Vorderseite (2a) des Halbleiterchips (3) und Aufbringen von Leiterbahnen (14) zur Umverdrahtung auf der Polyimidschicht (10), – Aufbringen von Kontaktanschlüssen (16) auf den Leiterbahnen (14), – Aufbringen einer Ätzmaske (18) auf der passiven Rückseite (2b) der Halbleiterchips (3), wobei die Sägespurbereiche (12) frei bleiben, – anisotropes Ätzen von Ätzgräben (13) in den von der Ätzmaske (18) frei gelassenen Sägespurbereichen (12) von der passiven Rückseite (2b) her bis zur Erreichung der SiO₂-Schicht (4) auf der aktiven Vorderseite (2a), wobei die SiO₂-Schicht (4) als Ätzstopp fungiert, – Entfernen der am Grund der Ätzgräben (13) gelegenen Bereiche der SiO₂-Schicht (4) und Vereinzeln des Halbleiterwafers (2) zu Halbleiterchips (3), – Entfernen der Ätzmaske (18), – Passivieren der Rückseite (2b) und der Seitenkanten der Halbleiterchips (3), – Beschichten der Seitenkanten der Halbleiterchips (3) mit einem Haftvermittler (22) und/oder einer lötbaren Oberflächenbeschichtung, – Metallisierung der Seitenkanten zum Vorsehen von Leiterbahnen (24) auf den Seitenkanten und der Rückseite (2b), wobei die Leiterbahnen (14, 24) zur Umverdrahtung einzelne Kontaktflächen (26) der passiven Rückseite (2b) mit Kontaktanschlüssen (16) der aktiven Vorderseite (2a) verbinden.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Sägespurbereiche (12) auf dem Wafer (2) zwischen den Halbleiterchips (3) mit runden Durchbrüchen (30) durch die SiO₂-Schicht (4) versehen werden, deren Innenseite anschließend metallisiert wird, bevor der Wafer (2) entlang der Sägespuren (12) in die Halbleiterchips (3) zersägt wird.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Durchbrüche (30) jeweils an Leiterbahnen (14, 24) der Umverdrahtungsebenen anschließen und nach dem Vereinzeln der Halbleiterchips (3) Bestandteil der Leiterbahnen (14, 24) sind.
Verfahren zur Herstellung einer elektronischen Baugruppe, die aufeinander gestapelte Halbleiterchips (3) aufweist, die über Umverdrahtungsebenen und Kontaktanschlüsse (16) bzw. -flächen (26) verbunden sind, wobei das Verfahren zumindest folgende Verfahrensschritte aufweist: – Bereitstellen eines Halbleiterwafers (2) mit in Zeilen und Spalten angeordneten Halbleiterchips (3) und dazwischen vorgesehenen Sägespurbereichen (12), – Aufbringen einer SiO₂-Schicht (4) auf der aktiven Vorderseite (2a) der Halbleiterchips (3), – Aufbringen einer Polyimidschicht (10) auf der SiO₂-Schicht (4), – Strukturieren der SiO₂-Schicht (4) und der Polyimidschicht (10) unter Freilegen von Kontakten (6) auf der aktiven Vorderseite (2a) des Halbleiterchips (3) und Aufbringen von Leiterbahnen (14) zur Umverdrahtung auf der Polyimidschicht (10), – Aufbringen von Kontaktanschlüssen (16) auf den Leiterbahnen (14), – Aufbringen einer Ätzmaske (18) auf der passiven Rückseite (2b) der Halbleiterchips (3), wobei die Sägespurbereiche (12) frei bleiben, – anisotropes Ätzen von Ätzgräben (13) in den von der Ätzmaske (18) frei gelassenen Sägespurbereichen (12) von der passiven Rückseite (2b) her bis zur Erreichung der SiO₂-Schicht (4) auf der aktiven Vorderseite (2a), wobei die SiO₂-Schicht (4) als Ätzstopp fungiert, – Entfernen der am Grund der Ätzgräben (13) gelegenen Bereiche der SiO₂-Schicht (4) und Vereinzeln des Halbleiterwafers (2) zu Halbleiterchips (3), – Entfernen der Ätzmaske (18), – Passivieren der Rückseite (2b) und der Seitenkanten der Halbleiterchips (3), – Beschichten der Seitenkanten der Halbleiterchips (3) mit einem Haftvermittler und/oder einer lötbaren Oberflächenbeschichtung, – Metallisierung der Seitenkanten zum Versehen von Leiterbahnen (24) auf den Seitenkanten und der Rückseite (2b), wobei die Leiterbahnen (14, 24) zur Umverdrahtung einzelne Kontaktanschlüsse (16) mit einzelnen Kontaktflächen (26) (30) verbinden, – Stapeln von wenigstens zwei Halbleiterchips (3) zu einem elektronischen Bauteil.
Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass die Leiterbahnen (14, 24) zur Umverdrahtung mittels Siebdruck auf die strukturierte Isolierschicht aufgebracht werden.
Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass ein Halbleiterwafer (2), der als Halbleiterchips (3) unterste Halbleiterchips (3) eines Stapels aufweist, anstelle von Kontaktanschlüssen (16) Lotdepots aufweist.
Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass zunächst mehrere Halbleiterwafer (2) aufeinander gestapelt werden und nach einem Verbinden der Kontaktanschlüsse (16) mit den Kontaktflächen (26) darüberliegender oder darunterliegender Halbleiterwafer (2) die gestapelten Halbleiterwafer (2) zu gestapelten Halbleiterchips (3) vereinzelt werden.
Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass zum Verbinden der Kontaktanschlüsse (16) mit Kontaktflächen (26) darüberliegender oder darunterliegender Halbleiterwafer (2) die aufeinander gestapelten Halbleiterwafer (2) auf eine Löttemperatur erwärmt werden.