DE102004014472B4

DE102004014472B4 - Anwendungsspezifischer integrierter Halbleiter-Schaltkreis

Info

Publication number: DE102004014472B4
Application number: DE102004014472A
Authority: DE
Inventors: Jörg Gliese; Winfried Kamp; Siegmar Köppe; Michael Scheppler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-03-24
Filing date: 2004-03-24
Publication date: 2012-05-03
Anticipated expiration: 2024-03-25
Also published as: US7755110B2; DE102004063926A1; US20100308863A1; CN100411139C; CN1674254A; DE102004014472A1; DE102004063926B4; US20050212562A1

Abstract

Anwendungsspezifischer integrierter Halbleiter-Schaltkreis, mit – einem regelmäßigen Array von Logik-Funktionsblöcken (L), das in einer aktiven Schicht (20, 21) des Halbleiter-Schaltkreises und in wenigstens einer ersten Verdrahtungsschicht (M1) zur teilweisen oder endgültigen Festlegung der Funktion des Logik-Funktionsblockes (L) ausgebildet ist, und – einem mit dem Array von Logik-Funktionsblöcken (L) korrespondierenden regelmäßigen Array von Verdrahtungsfeldern (X, X1, X2), wobei das Array von Verdrahtungsfeldern (X, X1, X2) in wenigstens zwei Verdrahtungsschichten (i, i + 1) mit zueinander nicht parallelen Verdrahtungsleitungen (31–36; 41–46) für das Routing von Signalen zwischen Logik-Funktionsblöcken (L) und einer zwischen den Verdrahtungsschichten liegenden Isolationsschicht (25) ausgebildet ist, und die Verdrahtungsleitungen (31–36; 41–46) in zumindest einer der beiden Verdrahtungsschichten (i, i + 1) als innerhalb eines der Verdrahtungsfelder (X, X1, X2) durchgängige und an zumindest einer ersten Verdrahtungsfeldgrenze (B) unterbrochene Leitungssegmente realisiert sind, wobei – mindestens die untere Verdrahtungsschicht (i) des Verdrahtungsfeldes (X, X1, X2) Verbindungen zu der...

Description

Die Erfindung betrifft einen anwendungsspezifischen integrierten Halbleiter-Schaltkreis und insbesondere eine maskenprogrammierbare und/oder konfigurierbare Architektur eines regelmäßig strukturierten logischen Arrays.
Programmierbare integrierte Halbleiter-Schaltkreise bestehen aus logischen Zellen, die konfigurierbar sein können und in geeigneter Weise untereinander verdrahtet sind. Die logischen Zellen sind in einer aktiven Schicht des Halbleiter-Schaltkreises ausgebildet, die die CMOS-Transistorstrukturen (d. h. dotierte Halbleiter-Bereiche und Gate-Schichten) der logischen Zelle enthält. Die Logik-Funktionen der logischen Zellen werden durch eine oder mehrere über der aktiven Schicht liegende Verdrahtungsschichten definiert, die die interne Verdrahtung der logischen Zelle bewerkstelligen. Derartige Verdrahtungsschichten, die die logische Funktion einer Zelle definieren, werden auch als ”intraconnect” bezeichnet. Konfigurierbare logische Zellen sind in der Literatur z. B. als CLB (configurable logic block) bekannt. Im folgenden wird die Bezeichnung Logik-Funktionsblock für eine logische Zelle verwendet.
Jedem Logik-Funktionsblock muss eine Versorgungsspannung und müssen bei komplexerem Aufbau gegebenenfalls auch globale Signale wie RESET, Scantest und Taktversorgung zugeführt werden. Hierfür sind weitere Verdrahtungsschichten im Halbleiter-Schaltkreis vorgesehen. Darüber hinaus werden Verdrahtungsschichten benötigt, die die Leitwegführung (routing) für die Eingangs- und Ausgangssignale der Logik-Funktionsblöcke vornehmen. Diese werden als ”interconnect” bezeichnet.
Während die Verdrahtungsschichten für die Leistungsversorgung, die Taktversorgung und in manchen Fällen auch die Verdrahtungsschicht(en) für die Definition der Funktion der Logik-Funktionsblöcke fest vorgegeben sind, ist das Signal-Routing stets kundenspezifisch anpassbar (customizable). Für die anwendungs- bzw. kundenspezifische Anpassbarkeit des Signal-Routings können maskenprogrammierbare Verdrahtungsschichten für das Signal-Routing und/oder maskenprogrammierbare Isolationsschichten zwischen den Verdrahtungsschichten oder elektrisch steuerbare Schalter zur flexiblen Konfiguration des ”interconnect” vorgesehen sein.
Programmierbare Halbleiter-Schaltkreise unterscheiden sich unter anderem durch die Komplexität der verwendeten Logik-Funktionsblöcke und den Grad der Kundenspezifität der Verdrahtungen. Gate-Arrays verwenden als Logik-Funktionsblöcke einzelne Transistoren oder sehr kleine Gruppen von Transistoren, während die gesamte Verdrahtung (interconnect und intraconnect) kundenspezifisch ist. Der Vorteil von Gate-Arrays besteht in ihrer hohen Logik-Dichte, jedoch verursacht die hohe Individualität der Metallisierungsmasken für die Herstellung der einzelnen Verdrahtungsschichten hohe Kosten. In modernen Herstellungstechnologien bilden die Kosten für die Masken der aktiven Strukturen den hauptsächlichen Kostenanteil des Maskensatzes. Bei Gate-Arrays lassen sich die Maskenkosten für die aktiven Strukturen durch Vordefinition auf mehrere Applikationen verteilen. Es sind jedoch stets alle Verdrahtungsebenen inklusive der Verdrahtung in den dazwischenliegenden Isolationsschichten (Vias) neu zu erstellen, da bislang die Möglichkeiten fehlen, vordefinierte Verdrahtungsebenen zu nutzen.
In PLDs (Programmable Logic Devices) werden anstelle von Transistoren einfache, vorgefertigte Gates als Logik-Funktionsblöcke verwendet. Ein Beispiel für den Aufbau einer PLD, bei welcher das Signal-Routing durch zwei Verdrahtungsschichten mit orthogonal verlaufenden Leitungen und einer dazwischen liegenden Isolationsschicht, in welcher Durchführungen (Vias) zwischen den Leitungen der Metallisierungsschichten ausgebildet sind, bewerkstelligt ist, ist in der Schrift US 4 197 555 A beschrieben.
Sogenannte sASICs (structured Application Specific Integrated Circuits) verwenden teilweise oder vollständig vorgefertigte Logik-Funktionsblöcke mit höherer Komplexität. Typische Logik-Funktionsblöcke enthalten kombinatorische Komponenten (beispielsweise komplexe Gatter, Multiplexer und mehrere Inverter oder kleinere Nachschlagetabellen) und sequentielle Komponenten (beispielsweise Flipflop, Kippschaltungen). Die Logik-Funktionsblöcke können mit verteilten Speicherstrukturen (distributed memories structures) kombiniert sein. Ein Logik-Funktionsblock kann mehrere Logik-Funktionen ausführen, wobei die Auswahl entweder im Herstellungsablauf durch eine maskenprogrammierbare interne Verdrahtung (”intraconnect”) realisiert werden kann, oder im Betrieb durch externe bzw. on-chip gespeicherte Signale, die z. B. Multiplexern innerhalb des festen Logik-Funktionsblockes zugeführt werden, getroffen werden kann.
Für die kundenspezifische Anpassbarkeit eines Halbleiter-Schaltkreises können grundsätzlich sowohl die Verdrahtungsschichten für die interne Verdrahtung der einzelnen Logik-Funktionsblöcke als auch die Verdrahtungsschichten für das Signal-Routing zwischen den Logik-Funktionsblöcken kundenspezifisch veränderbar sein. Generell gilt, dass für eine kostengünstige Verdrahtung einerseits möglichst viele vordefinierte, d. h. ”feste” Verdrahtungsschichten eingesetzt werden sollen und andererseits die Gesamtanzahl der benötigten Verdrahtungsschichten möglichst gering bleiben soll. Typischerweise werden bei sASICs maskenprogrammierbare Verdrahtungsschichten in die oberen Metalllagen gelegt, um zu erreichen, dass erst in den oberen Metalllagen eine kundenspezifische Anpassung des integrierten Schaltkreises vorgenommen werden muss. Dadurch können sASICs für unterschiedliche Anwendungen bis auf die oberen, kundenspezifisch programmierbaren Schichten mit demselben Maskensatz hergestellt werden. Dies bringt in der Produktion Kostenvorteile, da der integrierte Halbleiter-Schaltkreis zunächst über viele Prozessschritte kundenunspezifisch mit entsprechend hohen Stückzahlen hergestellt werden kann und erst in den letzten Prozessschritten die kundenspezifische Anpassung erfolgen muss. Nachteilig ist jedoch, dass lange, vertikale Mehrfachdurchführungen (sogenannte ”stacked vias”) zwischen den kundenspezifischen oberen Verdrahtungsschichten und der aktiven Schicht der Logik-Funktionsblöcke die Leitungsführung in zwischenliegenden Verdrahtungsschichten behindern. Ein weiterer Nachteil besteht darin, dass die Herstellung solcher Mehrfachdurchführungen, die sich über mehrere Schichtlagen erstrecken, erfahrungsgemäß Schwierigkeiten bereitet und daher die Produktionsausbeute beeinträchtigen kann.
Programmierbare Halbleiter-Schaltkreise können ferner durch die Regularität der Anordnung der Funktionsblöcke unterschieden werden. Während Funktionsblöcke in Gate-Arrays in einem regelmäßigen Zellenfeld in Matrixform (das als Array bezeichnet wird) angeordnet sind, können Funktionsblöcke in traditionellen ASICs in unregelmäßiger Lage über den Halbleiter-Schaltkreis verteilt sein. ASICs, deren Logik-Funktionsblöcke ebenfalls in einem regelmäßigen Array angeordnet sind, werden auch als strukturierte ASICs (structured ASIC) bezeichnet.
sASICs unterscheiden sich dadurch, dass sie entweder mit oder ohne Zwischenräumen (sogenannten Kanälen) zwischen den einzelnen Logik-Funktionsblöcken aufgebaut sind. In sASICs, die die Kanal-Technik verwenden, wird ein Großteil des Signal-Routings oder das gesamte Signal-Routing zwischen den Logik-Funktionsblöcken innerhalb der Kanäle durchgeführt. Bei kanalfreien sASICs schließen die Logik-Funktionsblöcke im wesentlichen lückenfrei aneinander an, wobei das Signal-Routing, wie bereits beschrieben, in einer oder mehreren Verdrahtungsschichten über der aktiven Schicht, welche die Funktionselemente enthält, durchgeführt wird.
In der Schrift US 6 613 611 B1 ist ein strukturierter ASIC beschrieben, dessen Funktionsblöcke kombinatorische und sequentielle Funktionen sowie Speicherfunktionen enthalten können und in Art eines Arrays lückenfrei nebeneinander angeordnet sind. Das Signal-Routing wird durch mindestens zwei übereinander liegende Metallisierungsschichten mit zueinander orthogonalen Leitersegmenten bewerkstelligt. Die tiefer liegende der beiden Metallisierungsschichten (z. B. M3) ist fest vorgegeben, während die darüber liegende Metallisierungsschicht (M4) kundenspezifisch anpassbar ist. Kundenspezifisch anpassbare Metallisierungsschichten werden stets als oberste Metallisierungsschichten realisiert.
Der Erfindung liegt die Aufgabe zugrunde, ein neues Aufbaukonzept eines strukturierten ASIC anzugeben, welches eine kostengünstige Herstellung von ASICs ermöglicht.
Die Aufgabenstellung wird durch die Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß Anspruch 1 umfasst ein erfindungsgemäßer ASIC ein regelmäßiges Array von Logik-Funktionsblöcken, das in einer aktiven Schicht des Halbleiter-Schaltkreises und in wenigstens einer ersten Verdrahtungsschicht zur teilweise oder entgültigen Festlegung der Funktion des Logik-Funktionsblockes ausgebildet ist. Für das Signal-Routing ist ein Array von Verdrahtungsfeldern vorgesehen, das mit dem Array von Logik-Funktionsblöcken korrespondiert. Das Array von Verdrahtungsfeldern umfasst wenigstens zwei Verdrahtungsschichten mit zueinander nicht parallelen Verdrahtungsleitungen und einer zwischen den Verdrahtungsschichten liegenden Isolationsschicht. Zumindest in einer der beiden Verdrahtungsschichten sind die Verdrahtungsleitungen als innerhalb eines Verdrahtungsfeldes durchgängige und an zumindest einer ersten Verdrahtungsfeldgrenze unterbrochene Leitungssegmente realisiert. Mindestens die untere Verdrahtungsschicht eines Verdrahtungsfeldes weist Verbindungen zu der wenigstens einen ersten Verdrahtungsschicht auf.
Dadurch, dass ein Logik-Funktionsblock mit genau einem Verdrahtungsfeld (welches dadurch definiert ist, dass es zumindest eine Verdrahtungsschicht mit Verdrahtungsleitungen enthält, die innerhalb des Verdrahtungsfeldes durchgängige und an den Verdrahtungsfeldgrenzen unterbrochene Leitungssegmente darstellen) korrespondiert, wird ein Aufbaukonzept mit hoher Regularität geschaffen, welches eine Vielzahl von Vorteilen bietet: Durch die Regularität kann der Entwurfsprozess (design flow) vereinfacht werden, da sich Verdrahtungsfelder entsprechend den Funktionsblöcken im Array wiederholen und durch diese Regularität die Vorhersagbarkeit (predictability) des Schaltungsentwurfes verbessert wird. Die Verdrahtung für das Signal-Routing ist aufgrund ihrer regelmäßigen Array-Struktur gut skalierbar, d. h. die Anzahl der Verdrahtungsschichten lässt sich im Entwurfsprozess einfach variieren. Ein weiterer Vorteil besteht darin, dass die Verdrahtungsleitungen in der (zumindest) einen Verdrahtungsschicht, in der die Verdrahtungsleitungen als innerhalb eines Feldes durchgängige und an den Feldgrenzen unterbrochene Leitungssegmente realisiert sind, durch eine vorgegebene, d. h. nicht kundenspezifisch anpassbare Metallisierungsmaske hergestellt werden können. Dies vereinfacht den Herstellungsprozess, erhöht die Ausbeute und ermöglicht die Optimierung der Anordnung der Leitungssegmente in Bezug auf Übersprechen (crosstalk). Ferner ist das Aufbaukonzept für eine kanalfreie Anordnung von Logik-Funktionsblöcken geeignet, so dass eine hohe Dichte des Funktionsblock-Layouts erzielbar ist.
Vorzugsweise sind die Verdrahtungsleitungen in der anderen der zumindest zwei Verdrahtungsschichten ebenfalls als innerhalb eines Feldes durchgängige und an zumindest einer zweiten Feldgrenze unterbrochene Leitungssegmente realisiert. In diesem Fall ist auch eine zweite für das Signal-Routing vorgesehene Metallisierungsmaske eine vordefinierte, d. h. nicht kundenspezifisch anpassbare Metallisierungsmaske. Die Regularität des Aufbaukonzeptes des integrierten Schaltkreises wird durch diese zweite vordefinierte Verdrahtungsschicht im integrierten Halbleiter-Schaltkreis erhöht. Wie später noch näher erläutert, kann durch kundenspezifisch angeordnete ”Schalter” zwischen den beiden Verdrahtungsschichten das Signal-Routing in dem sASIC festgelegt werden.
Mit besonderem Vorteil sind die für das Signal-Routing vorgesehenen Verdrahtungsschichten vorzugsweise so tief liegend wie möglich angeordnet, wobei auch die kundenspezifisch anpassbare Schicht bzw. Schichten (in der Regel ist zumindest die zwischen den beiden Verdrahtungsschichten für das Signal-Routing liegende Isolationsschicht eine durch Festlegung von Durchführungen (Vias) kundenspezifisch anpassbare Schicht) tief liegen kann bzw. können, d. h. nicht die oberste oder eine der oberen Schichten in der Halbleiter-Schaltung sein muss.
Im einzelnen kann das folgendes bedeuten:
Sofern die Funktion eines Logik-Funktionsblockes durch die wenigstens eine erste Verdrahtungsschicht (sogenannte Vorverdrahtung) bereits vollständig festgelegt ist, liegen die wenigstens zwei Verdrahtungsschichten eines Verdrahtungsfeldes vorzugsweise direkt über der oder den ersten Verdrahtungsschichten (die wie gesagt die Logik-Funktion endgültig bestimmen). In diesem Fall hat die Verdrahtung für das Signal-Routing keinen Enfluss auf die Funktion eines Logik-Funktionsblockes.
Im Fall einer nur teilweisen Festlegung der Funktion des Logik-Funktionsblockes durch die wenigstens eine erste Verdrahtungsschicht (Vorverdrahtung) werden für die endgültige Festlegung der Funktion des Logik-Funktionsblockes mindestens eine weitere Verdrahtungsschicht oder eine konfigurierbare Verbindung in einer Isolationsschicht benötigt. In diesem Fall kennzeichnet sich eine vorteilhafte Ausgestaltung der Erfindung dadurch, dass diese weitere Verdrahtungsschicht zur endgültigen Festlegung der Funktion des Logik-Funktionsblockes direkt über der wenigstens einen ersten Verdrahtungsschicht, welche die Funktion des Logik-Funktionsblockes nur teilweise festlegt, liegt und mit der untersten der wenigstens zwei Verdrahtungsschichten eines Verdrahtungsfeldes zusammenfällt.
Im Fall des Vorhandenseins einer Isolationsschicht, in welcher die konfigurierbare Verbindung zur endgültigen Festlegung der Funktion des Logik-Funktionsblockes realisiert ist, fällt diese Isolationsschicht vorzugsweise mit der zwischen den beiden Verdrahtungsschichten eines Verdrahtungsfeldes vorhandenen Isolationsschicht zusammen. Eine andere, ebenfalls bevorzugte Möglichkeit besteht darin, dass diese Isolationsschicht, in welcher die konfigurierbare Verbindung zur endgültigen Festlegung der Funktion des Logik-Funktionsblockes realisiert ist, mit der Isolationsschicht, die direkt unterhalb der unteren Verdrahtungsschicht eines Verdrahtungsfeldes liegt, zusammenfällt.
Mit anderen Worten: Das Verdrahtungsfeld befindet sich vorzugsweise direkt über der Vorverdrahtung, und zwar unabhängig davon, ob die Vorverdrahtung bereits eine vollständige (d. h. endgültige) oder nur teilweise Festlegung der Logik-Funktion des Logik-Funktionsblockes bewirkt (im zweiten Fall kann das Verdrahtungsfeld darüber hinaus zur vollständigen Festlegung der Logik-Funktion beitragen).
Bei der Erfindung wird also das aus dem Stand der Technik (z. B. US 6,613,611 B1 ) bekannte Konzept, möglichst ”spät” in der Metallisierungsfolge kundenspezifisch zu werden, aufgegeben. Kompensiert wird der Nachteil einer Kundenspezifität in den tiefer liegenden Lagen des ”interconnect” (Verdrahtungsschichten und/oder zwischenliegende Isolationsschichten) dadurch, dass dort eine höhere Regularität der Verdrahtung erreichbar ist. Anschaulich lässt sich die Erreichbarkeit einer höheren Regularität der Verdrahtung bei einer möglichst tief liegenden Verdrahtung für das Signal-Routing dadurch verstehen, dass der vertikale Abstand zwischen den Verdrahtungsschichten für das Signal-Routing und der aktiven Schicht gering ist, so dass im Regelfall bereits mit einer oder höchstens zwei Vias die Kontaktierung zwischen den Verdrahtungsschichten für das Signal-Routing und dem Logik-Funktionsblock bewerkstelligt werden kann. Durch die Nähe der Verdrahtungsschichten für das Signal-Routing zu der aktiven Schicht mit den Logik-Funktionsblöcken ist es wesentlich einfacher, die erfindungsgemäße geometrische Korrespondenz zwischen dem Array von Logik-Funktionsblöcken und dem Array von Verdrahtungsfeldern zu gewährleisten. Wird hingegen wie im Stand der Technik das Signal-Routing in oberen Schichten des integrierten Halbleiter-Schaltkreises durchgeführt, sind für die Kontaktierung der Logik-Funktionsblöcke, wie bereits erwähnt, Mehrfachdurchführungen (”stacked vias”) erforderlich, die mehrere Metallisierungsschichten durchlaufen. Da diese Mehrfachdurchführungen nicht vertikal geradlinig verlaufen, sondern im Regelfall mit horizontal stufenförmigem Versatz von der einen zur nächsten Schicht weitergeführt werden, wäre eine Abbildung des Arrays der Logik-Funktionsblöcke in die Verdrahtungsschichten für das Signal-Routing im Stand der Technik nur schwer oder gar nicht möglich.
Da bei der Erfindung signifikant weniger Mehrfachdurchführungen als im Stand der Technik auftreten, wird sowohl das Problem des Blockierens von Zwischenschichten durch Mehrfachdurchführungen als auch das Problem der möglichen Reduzierung der Ausbeute infolge von Mehrfachdurchführungen überwunden.
Im Allgemeinen ist es möglich, zwischen den wenigstens zwei Verdrahtungsschichten für das Signal-Routing entweder aktive Schalter oder maskenprogrammierbare Schalter vorzusehen. Da aktive Schalter aufwändiger sind und Fläche in der aktiven Schicht benötigen, kennzeichnet sich eine besonders bevorzugte Ausgestaltung der Erfindung dadurch, dass maskenprogrammierbare Verbindungen (Vias oder Metallbrücken) zwischen den wenigstens zwei Verdrahtungsschichten für das Signal-Routing vorgesehen sind.
In diesem Fall kennzeichnet sich eine vorteilhafte Weiterbildung der Erfindung dadurch, dass Verbindungen zwischen Verdrahtungsleitungen der wenigstens zwei Verdrahtungsschichten eines Verdrahtungsfeldes durch Vias ausgebildet sind, während Verbindungen zwischen Verdrahtungsleitungen benachbarter Felder innerhalb einer Verdrahtungsschicht durch Metallbrücken realisiert sind.
Ferner ist es bevorzugt, dass die Verbindungen zwischen der unteren Verdrahtungsschicht eines Verdrahtungsfeldes und der wenigstens einen darunter liegenden ersten Verdrahtungsschicht (Vorverdrahtung) durch maskenprogrammierbare Schalter, insbesondere Vias in einer zwischenliegenden Isolationsschicht, ausgebildet sind.
Infolge der erfindungsgemäßen Möglichkeit, eine möglichst große Nähe zwischen der aktiven Schicht und den Verdrahtungsschichten für das Signal-Routing zwischen den Logik-Funktionsblöcken zu schaffen, ist es vorteilhaft, dass eine Verdrahtungsschicht für das Versorgungsleitungs-Routing für die Logik-Funktionsblöcke oberhalb oder zumindest innerhalb der wenigstens zwei Verdrahtungsschichten für das Signal-Routing liegt.
In analoger Weise ist es vorteilhaft, wenn eine Verdrahtungsschicht für die Taktversorgung für die Logik-Funktionsblöcke oberhalb oder zumindest innerhalb der wenigstens zwei Verdrahtungsschichten für das Signal-Routing liegt.
Für die Realisierung der Logik-Funktionsblöcke ergeben sich verschiedene Möglichkeiten: Ein Logik-Funktionsblock kann allein sequentielle Logik oder allein kombinatorische Logik oder kombinierte sequentielle und kombinatorische Logik enthalten. Darüber hinaus ist es vorteilhaft, wenn der Logik-Funktionsblock darüber hinaus zusätzliche Transistor-Ressourcen enthält. Diese können z. B. durch eine interne Verdrahtung als Treiber-Schaltungen für die Eingänge/Ausgänge des Logik-Funktionsblockes genutzt werden, oder können gegebenenfalls auch ungenutzt in dem Logik-Funktionsblock verbleiben.
Mit Vorteil kann jeder Logik-Funktionsblock ferner mit einem Speicher ausgestattet sein.
Vorzugsweise ist der Aufbau eines Logik-Funktionsblockes vergleichsweise komplex, und ein Logik-Funktionsblock kann mehrere Ausgänge aufweisen. Ferner können unterschiedliche vordefinierte Funktionsblöcke im ”heterogenen” Array vorgesehen sein.
Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert; in diesen zeigt:
1 eine schematische Darstellung eines erfindungsgemäßen strukturierten ASIC mit einem regelmäßigen Array von Logik-Funktionsblöcken und einem damit korrespondierenden regelmäßigen Array von Verdrahtungsfeldern für das Signal-Routing;
2 ein Ersatzschaltbild eines Verdrahtungsfeldes (die An-/Verbindung zum darunter liegenden Logik-Funktionsblock ist nicht explizit dargestellt);
3 das regelmäßige Array von Verdrahtungsfeldern (die An-/Verbindung zum darunter liegenden Logik-Funktionsblock ist nicht explizit dargestellt);
4 mögliche Ausführungen von maskenprogrammierbaren oder konfigurierbaren ”Schaltern” im Verdrahtungsfeld;
5 einen vertikalen Schnitt durch den Halbleiter-Schaltkreis mit einer bevorzugten Zuordnung von Verdrahtungsebenen und Verdrahtungsaufgaben;
6 ein erstes Beispiel des Schichtaufbaus eines maskenprogrammierbaren Verdrahtungsfeldes;
7 ein zweites Beispiel des Schichtaufbaus eines maskenprogrammierbaren Verdrahtungsfeldes;
8 eine schematische Darstellung eines Logik-Funktionsblockes eines erfindungsgemäßen Halbleiter-Schaltkreises;
1 zeigt in schematischer Weise die Architektur eines erfindungsgemäßen Halbleiter-Bausteins. Der Halbleiter-Baustein basiert auf einem Array aus Logik-Funktionsblöcken L mit jeweils identischen logischen Strukturen. Identische logische Strukturen bedeutet, dass die Logik-Funktionsblöcke in der aktiven Schicht identisch sind. Jedem Logik-Funktionsblock L ist ein Verdrahtungsfeld X zugeordnet, das den jeweiligen Logik-Funktionsblock in Bezug auf seine Eingangs- und Ausgangssignale kontaktiert. Die Verdrahtungsfelder X sind in einem Array angeordnet, das für die Leitwegführung (Routing) der Signale zwischen verschiedenen Logik-Funktionsblöcken sorgt und mit dem Array von Logik-Funktionsblöcken L korrespondiert. Die Abstände zwischen den Logik-Funktionsblöcken L bzw. den Verdrahtungsfeldern X innerhalb der Arrays sind lediglich zur besseren Übersichtlichkeit dargestellt, in der Praxis können die Logik-Funktionsblöcke L und die Verdrahtungsfelder X im Wesentlichen ohne Zwischenräume aneinander anliegen.
Aufgrund der geometrischen Übereinstimmung der beiden Arrays (Array von Logik-Funktionsblöcken L und Array von Verdrahtungsfeldern X für das Signal-Routing) sowie des vorzugsweise kanalfreien Aufbaus wird in anschaulicher Weise auch von einem Kachel-basierten (”tile-based”) Aufbaukonzept gesprochen, wobei jede Kachel einen Logik-Funktionsblock L und das korrespondierende Verdrahtungsfeld X umfasst.
Es wird darauf hingewiesen, dass die Arrays nicht notwendigerweise eine Gitterstruktur mit orthogonalen Verbindungen realisieren müssen, sondern dass auch andere Array-Geometrien, wie beispielsweise ein zweidimensionales Gitter mit nicht-orthogonalen Verbindungen oder gegebenenfalls auch Kreuzungen zwischen mehr als zwei Verbindungen (wie im Folgenden noch näher erläutert, müssten in diesem Fall mindestens drei Verdrahtungsschichten zum Aufbau eines Verdrahtungsfeldes X herangezogen werden) vorgesehen sein können.
2 zeigt eine funktionelle Darstellung eines Verdrahtungsfeldes X im Fall von zwei Verdrahtungsschichten mit sich kreuzenden Leitungsbündeln. Das sich in Nord-Süd-Richtung erstreckende Leitungsbündel 1 besteht aus n einzelnen Leitungen, während das sich in West-Ost-Richtung erstreckende Leitungsbündel 2 aus m einzelnen Leitungen besteht. n und m sind ganze Zahlen, die nicht identisch sein müssen. Das Verdrahtungsfeld X weist drei Schaltergruppen S1, S2 und RS (im Folgenden vereinfacht als Schalter bezeichnet) auf. Die beiden Schalter S1 und S2 sind an zwei Grenzen des Verdrahtungsfeldes X (bzw. der ”Kachel”) angeordnet. Je nach Schalterstellung verbinden oder trennen die beiden Schalter S1 und S2 benachbarte Verdrahtungsfelder X. Der Richtungswechselschalter RS am Kreuzungspunkt der beiden Leitungsbündel 1, 2 verbindet oder trennt orthogonale Leitungsbündel 1, 2, d. h. bewirkt einen Richtungswechsel in der Leitwegführung eines Signals.
An den Stellen 3, 4 im Randbereich analog zu S1 und S2 können in nicht dargestellter Weise ebenfalls Verbindungsschalter entsprechend den Schaltern S1, S2 vorhanden sein.
3 zeigt in funktioneller Darstellung ein Array aus Verdrahtungsfeldern X gemäß den 1 und 2. Jedes Verdrahtungsfeld X weist einen Richtungswechselschalter RS auf, so dass die Richtungswechselschalter RS ebenfalls in Form eines Arrays angeordnet sind. Die Richtungswechselschalter RS können als Kreuzschienenverteiler (crossbars) realisiert werden. Es wird deutlich, dass durch die in 3 gezeigte Architektur jeder denkbare Weg durch das Array der Verdrahtungsfelder X schaltbar ist. Aufgrund der Schalter S1, S2 an den Grenzen der Verdrahtungsfelder X wird eine Mehrfachnutzung einer Signalleitungsbahn (track) für unterschiedliche Signale ermöglicht.
Einige der in 1 dargestellten Kacheln (Kombination von Verdrahtungsfeld X und Logik-Funktionsblock L) können um 90° gedreht, gespiegelt oder in anderer Weise geometrisch transformiert sein, wobei jedoch die logische Struktur und die Fläche üblicherweise beibehalten wird. Der Signalfluss durch die Schalter S1, S2 und RS ist bidirektional.
Es gibt verschiedene Möglichkeiten, die Schalter S1, S2 und RS der Verdrahtungsfelder X zu implementieren, siehe 4. Man unterscheidet zwischen maskenprogrammierbaren Schaltern, die im Herstellungsprozess zwar kundenspezifisch vorgebbar, nach der Herstellung des Halbleiter-Bausteins jedoch fest implementiert sind, und aktiven Schaltern, die durch elektrische Signale noch im fertigen Baustein konfigurierbar sind. Diese elektrischen Signale können extern zugeführt oder aber auch on-chip erzeugt bzw. gespeichert sein.
Via-Kontakte 10 sind maskenprogrammierbare Schalter, die verwendet werden, um zwei Leitungssegmente in unterschiedlichen, benachbarten Verdrahtungsschichten miteinander zu kontaktieren. Das in 4 dargestellte Quadrat-Symbol kann auch zwei oder mehr Vias symbolisieren, welche zum Zwecke einer Erhöhung der Ausbeute zwischen denselben Schichten redundant vorgesehen sind.
Zu den maskenprogrammierbaren Schaltern zählen ferner Metallbrücken 11, welche zwei unterschiedliche Leitungssegmente in derselben Verdrahtungsschicht verbinden. Eine Implementierungsmöglichkeit für Metallbrücken 11 besteht darin, ein kurzes Metallbrückensegment in derjenigen Verdrahtungsschicht vorzusehen, die direkt unter oder direkt über der Verdrahtungsschicht liegt, in welcher sich die zwei zu verbindenden Leitungssegmente befinden. Das Metallbrückensegment muss mit den beiden Leitungssegmenten überlappen und jeweils über ein leitendes Via verbunden werden. Eine zweite Implementierungsmöglichkeit besteht darin, das Metallbrückensegment in derselben Verdrahtungsschicht vorzusehen, in der die beiden zu verbindenden Leitungssegmente liegen. Da Metallisierungsmasken in modernen Technologien kostengünstiger als Via-Masken sind, ergeben sich hierdurch Kostenvorteile.
Grundsätzlich können die Schalter S1, S2 und RS auch durch aktive Schalter realisiert sein. Aktive Schalter benötigen Fläche in der aktiven Schicht, weisen jedoch den Vorteil auf, dass sie im fertigen Baustein noch schaltbar sind. Aktive Schalter können durch bidirektionale Tristate-Buffer 12 (wie dargestellt invertierend oder in nicht dargestellter Weise auch nicht-invertierend), Durchlass-Gatter (pass-gates) 13 oder Transfer-Gatter (transmission gates) 14 implementiert sein.
5 zeigt einen Querschnitt durch den Halbleiter-Baustein im Bereich einer ”Kachel”. Getrennt durch eine Isolationsschicht 22 ist auf einem geeignet dotierten Siliziumsubstrat 20 mindestens eine Schicht 21 aus Polysilizium vorgesehen, in welcher die Transistor-Gates ausgebildet sind. Die Strukturierung der aktiven Schicht 20, 21 ist in jeder Kachel identisch. Über der Polysiliziumschicht 21 sind beispielsweise fünf Metallisierungsschichten M1, M2, M3, M4, M5 aufgebracht, die jeweils durch Isolationsschichten 23, 24, 25, 26, 27 voneinander isoliert sind.
In den Schichten M1 und gegebenenfalls M2 bzw. durch eine maskenprogrammierbare Verbindung in der Isolation 24 (via i – 1) wird das Intrazell-Routing zur Definition der Logik-Funktionalität des Logik-Funktionsblockes durchgeführt. Das Intrazell-Routing kann in unterschiedlichen Kacheln verschieden sein, d. h. es ist möglich, dass unterschiedliche Logik-Funktionsblöcke L des Arrays unterschiedliche Logik-Funktionen aufweisen. Es ist aber auch möglich, dass das Intrazell-Routing für alle Kacheln identisch ist, d. h. sämtliche Logik-Funktionsblöcke L des Arrays identisch sind. Die Schichten M2 und M3 dienen dem Signal-Routing, d. h. der Verbindung der einzelnen Logik-Funktionsblöcke L nach dem in den 1 bis 3 gezeigten Schema. Für das Signal-Routing können auch mehr als zwei Schichten vorgesehen sein, und es ist möglich, dass sowohl die Schicht M2 als auch die Schicht M3 auch für andere Zwecke mitverwendet werden (M2: für das Intrazell-Routing; M3: für das Takt-Routing). Der Anschluss der logischen Ein- und Ausgänge des Logik-Funktionsblocks an das darüber liegende Verdrahtungsfeld erfolgt ausgehend von den für das Interzell-Routing vorgesehenen Verdrahtungsebenen M2 (i) und M3 (i + 1), bzw. durch eine entsprechende maskenprogrammierbare Verbindung in den Isolationsschichten 24 und/oder 25 (via1, via2).
In den Metallisierungsschichten M3 und M4 (i + n; n > 0) wird die Übertragung des Takts und der globalen Signale und, wie bereits erwähnt, teilweise auch noch das Signal-Routing durchgeführt. Die oberste Metallisierungsschicht M5 dient dem Power-Routing, d. h. der Leistungsversorgung des Logik-Funktionsblockes in der aktiven Schicht 20, 21. Die Anbindung eines Logik-Funktionsblocks bzw. einer Menge von Logik-Funktionsblöcken (cluster) an die Verdrahtungsebene für das Versorgungsspannungs-Routing (power-routing) M4 und M5 kann auch konfigurierbar ausgeführt werden bzw. vordefiniert sein.
6 zeigt in Draufsicht einen Ausschnitt eines ersten Beispiels eines Verdrahtungsfeldes X1 gemäß der Erfindung. In diesem Beispiel werden nur zwei Verdrahtungsschichten i, i + 1 (z. B. M2 und M3) für das Signal-Routing verwendet. Die untere Verdrahtungsschicht i (M2) weist Leitungssegmente 31, 32, 33, 34, 35, 36 auf, die parallel zueinander liegen und in West-Ost-Richtung verlaufen. Die darüber liegende Verdrahtungsschicht i + 1 (M3) weist Leitungssegmente 41, 42, 43, 44, 45, 46 auf, die ebenfalls parallel zueinander angeordnet sind, sich jedoch in Nord-Süd-Richtung erstrecken. Die Leitungssegmente 31–36, 41–46 in den beiden Verdrahtungsschichten i, i + 1 sind innerhalb des Verdrahtungsfeldes X1 durchgängig und erstrecken sich jeweils bis zu den Grenzen des Verdrahtungsfeldes X1. Die Grenze (linke obere Ecke des Verdrahtungsfeldes X1) ist durch eine strichpunktierte Linie B dargestellt. An die Grenzlinie B schließt sich unmittelbar das nächste Verdrahtungsfeld (nicht näher dargestellt) an. An den Grenzen der Verdrahtungsfelder X1 sind die Leitungssegmente innerhalb derselben Verdrahtungsschicht unterbrochen, d. h. elektrisch voneinander isoliert.
Quadrate deuten die möglichen Stellen für maskenprogrammierbare Vias an den in Projektion auftretenden Kreuzungspunkten zwischen den Leitungssegmenten 31–36 und 41–46 an. Hierfür wird lediglich eine einzige zwischen den beiden Verdrahtungsschichten i, i + 1 angeordnete maskenprogrammierbare Via-Isolationsschicht benötigt. Die Vias an den Kreuzungspunkten der Leitungssegmente 31–36 mit den Leitungssegmenten 41–46 realisieren den Richtungswechselschalter RS in maskenprogrammierbarer Form.
Die Schalter S1 bzw. S2 an den Grenzen des Verdrahtungsfeldes X1 werden in 6 durch Brücken B1 in der Verdrahtungsschicht i und Brücken B2 in der Verdrahtungsschicht i + 1 oder i – 1 bewerkstelligt. Die Brücken B1 bzw. B2 befinden sich also jeweils in einer anderen Verdrahtungsschicht als jener, deren Leitungssegmente 31–36, 41–46 sie kontaktieren, und werden ihrerseits durch Vias an ihren Enden kontaktiert. Die Orientierung der Brücken B1 ist hier senkrecht zu der Orientierung der Leitungssegmente 31 bis 36 in der tiefer liegenden Verdrahtungsschicht i, und die Orientierung der Brücken B2 in der darüber liegenden Verdrahtungsschicht i + 1 ist senkrecht zu der Orientierung der Leitungssegmente 41–46 in dieser Verdrahtungsschicht.
7 zeigt eine alternative Möglichkeit zur Realisierung maskenprogrammierbarer Schalter S1 und S2 an den Grenzen von Verdrahtungsfeldern X2. Die Verdrahtungsfelder X2 unterscheiden sich von den Verdrahtungsfeldern X1 dadurch, dass die Leitungssegmente 31–36 bzw. 41–46 innerhalb derselben Verdrahtungsschicht in benachbarten Verdrahtungsfeldern X2 jeweils senkrecht zueinander orientiert sind. Dies ermöglicht es, jede der beiden Verdrahtungsschichten sowohl für ein Signal-Routing in Nord-Süd-Richtung wie auch für ein Signal-Routing in West-Ost-Richtung zu nutzen. Bei der in 7 gezeigten feldweise komplementären Nutzung der Verdrahtungsschichten i, i + 1 können die Schalter S1 und S2 ebenfalls als Vias in der maskenprogrammierbaren Isolationsschicht 24 ausgeführt sein.
In den in 6 und 7 dargestellten Beispielen ist es vorteilhaft, die beiden vordefinierten Verdrahtungsschichten i (M2), i + 1 (M3) einschließlich der Brücken B1, B2 lediglich durch die dazwischenliegenden Via-Isolationsschichten (via i – 1, via i) als maskenprogrammierbar (kundenspezifisch programmierbar) auszulegen. In 6 sind in diesem Fall sämtliche Brücken B1, B2 in den Verdrahtungsschichten i, i + 1 bereits fest vorgesehen, während die Programmierung der Schalter S1, S2 allein durch die die Brücken 31, 32 kontaktierenden/nicht-kontaktierenden Vias bewerkstelligt wird.
Durch eine Stapelung von weiteren Verdrahtungsschichten (z. B. M4, M5, ...) gemäß den in den 6 und 7 dargestellten Schemata können die Möglichkeiten der Leitwegführung erweitert werden, so dass z. B. auch Verdrahtungslösungen realisierbar sind, bei denen sich in einem Verdrahtungsfeld mehr als zwei Bündel von Leitungssegmenten kreuzen.
Es kann aber beispielsweise auch vorgesehen sein, dass die Verdrahtungsschichten i + 2 (M4), i + 3 (M5) mit Leitungssegmenten ausgerüstet sind, die sich über mehrere Verdrahtungsfelder X, X1, X2 erstrecken, d. h. nicht an den Grenzen jedes Verdrahtungsfeldes unterbrochen sind. Diese Verdrahtungsschichten sind dann besonders für den Signaltransport über größere Distanzen geeignet. Für lange Transportstrecken kann ferner eine Signalauffrischung durch Treiber-Ressourcen in der aktiven Schicht vorgesehen sein.
Die Kontaktierung der Logik-Funktionsblöcke L in der aktiven Schicht 20, 21 von dem Verdrahtungsfeld X, X1, X2 kann ebenfalls über Vias durchgeführt werden, sofern dies erforderlich ist. Die Kontaktierung von höher liegenden Schichten für die Leistungsversorgung bzw. für die Taktversorgung und das Signal-Routing über längere Distanzen kann ebenfalls über (gestapelte) Vias durchgeführt werden.
8 zeigt einen Logik-Funktionsblock L des Arrays aus Logik-Funktionsblöcken. Der Logik-Funktionsblock L umfasst vorzugsweise einen kombinatorischen Teil, einen sequentiellen Teil und Transistor-Ressourcen. Die Funktionalität des Logik-Funktionsblockes kann durch Maskenprogrammierung der Isolationsschicht 24 (via i – 1) (gegebenenfalls auch 25 (via i)) und Vorstrukturierung der Verdrahtungsschicht M1 (gegebenenfalls auch M2) für das Intrazell-Routing erfolgen. Hierfür ergeben sich verschiedene Möglichkeiten: Der Logik-Funktionsblock L kann so programmiert werden, dass er entweder nur kombinatorische Logik oder nur sequentielle Logik oder eine Kombination von kombinatorischer Logik und sequentieller Logik enthält. Darüber hinaus kann er parallele (d. h. voneinander unabhängige) kombinatorische und sequentielle Logik enthalten. Darüber hinaus kann jeder Logik-Funktionsblock durch eine Speicher-Funktionalität erweitert sein. In einem Array können unterschiedlich vorkonfigurierte Logik-Funktionsblöcke Einsatz finden.
Wie in 8 dargestellt, kann der Logik-Funktionsblock L mehrere Eingänge (z. B. einen Eingang der Breite k für die einlaufenden Signale aus den Verdrahtungsschichten i, i + 1 und einen Eingang der Breite g für globale Signale (z. B. Taktsignale) aus den darüber liegenden Verdrahtungsschichten i + 2, i + 3) sowie ein oder mehrere Ausgänge (hier ist ein Ausgang der Wortbreite l dargestellt) aufweisen. Die Anzahl der Leitungen k, g der Eingänge und der Leitungen l des oder der Ausgänge kann jeweils unterschiedlich sein, und die Anzahl der tatsächlich genutzten Leitungen kann je nach der individuellen Konfiguration des Logik-Funktionsblockes im Array variieren.
In nicht dargestellter Weise kann der Logik-Funktionsblock L ferner Transistor-Ressourcen enthalten, welche für verschiedene Aufgaben genutzt werden können. Damit lässt sich der Logik-Funktionsblock L gemäß 8 weiter in eine Logikzelle LZ und eine Treiberzelle TZ aufgliedern (9). Diese erfindungsgemäße Nutzung der Treiber-Ressourcen kann sowohl als lokale Treiber für das Treiben von Ausgangssignalen des Logik-Funktionsblockes als auch als globale Treiber für die Signalauffrischung erfolgen. Im letzteren Fall werden Signale, die über längere Strecken in dem integrierten Schaltkreis, beispielsweise in den höheren Verdrahtungsschichten (z. B. M4, M5) geleitet werden, an geeigneter Stelle vertikal nach unten in einen Logik-Funktionsblock L geführt, dort (ohne Durchführung einer logischen Verknüpfung) verstärkt und zur Weiterleitung wieder nach oben in die entsprechende Verdrahtungsschicht (M4, M5) zurückgeleitet.

Claims

Anwendungsspezifischer integrierter Halbleiter-Schaltkreis, mit – einem regelmäßigen Array von Logik-Funktionsblöcken (L), das in einer aktiven Schicht (20, 21) des Halbleiter-Schaltkreises und in wenigstens einer ersten Verdrahtungsschicht (M1) zur teilweisen oder endgültigen Festlegung der Funktion des Logik-Funktionsblockes (L) ausgebildet ist, und – einem mit dem Array von Logik-Funktionsblöcken (L) korrespondierenden regelmäßigen Array von Verdrahtungsfeldern (X, X1, X2), wobei das Array von Verdrahtungsfeldern (X, X1, X2) in wenigstens zwei Verdrahtungsschichten (i, i + 1) mit zueinander nicht parallelen Verdrahtungsleitungen (31–36; 41–46) für das Routing von Signalen zwischen Logik-Funktionsblöcken (L) und einer zwischen den Verdrahtungsschichten liegenden Isolationsschicht (25) ausgebildet ist, und die Verdrahtungsleitungen (31–36; 41–46) in zumindest einer der beiden Verdrahtungsschichten (i, i + 1) als innerhalb eines der Verdrahtungsfelder (X, X1, X2) durchgängige und an zumindest einer ersten Verdrahtungsfeldgrenze (B) unterbrochene Leitungssegmente realisiert sind, wobei – mindestens die untere Verdrahtungsschicht (i) des Verdrahtungsfeldes (X, X1, X2) Verbindungen zu der wenigstens einen ersten Verdrahtungsschicht (M1) aufweist.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass die Verdrahtungsleitungen (31–36; 41–46) in der anderen der zumindest zwei Verdrahtungsschichten (i, i + 1) als innerhalb des Verdrahtungsfeldes (X, X1, X2) durchgängige und an zumindest einer zweiten Verdrahtungsfeldgrenze (B) unterbrochene Leitungssegmente realisiert sind.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass im Fall einer endgültigen Festlegung der Funktion des Logik-Funktionsblockes (L) durch die wenigstens eine erste Verdrahtungsschicht (M1) die wenigstens zwei Verdrahtungsschichten (i, i + 1) des Verdrahtungsfeldes (X, X1, X2) direkt über der mindestens einen ersten Verdrahtungsschicht (M1) für die endgültige Festlegung der Funktion des Logik-Funktionsblockes (L) liegen.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass im Fall einer nur teilweisen Festlegung der Funktion des Logik-Funktionsblockes (L) durch die wenigstens eine erste Verdrahtungsschicht (M1) die endgültige Festlegung der Funktion des Logik-Funktionsblockes (L) durch mindestens eine weitere Verdrahtungsschicht (i, i + 1) oder eine konfigurierbare Verbindung in einer Via-Isolationsschicht (via i – 1, via i) erfolgt.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, dass die weitere Verdrahtungsschicht (i, 1+1) zur endgültigen Festlegung der Funktion des Logik-Funktionsblockes (L) direkt über der wenigstens einen ersten Verdrahtungsschicht (M1), welche die Funktion des Logik-Funktionsblockes (L) nur teilweise festlegt, liegt und mit der untersten der wenigstens zwei Verdrahtungsschichten (i) des Verdrahtungsfeldes (X, X1, X2) zusammenfällt.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass im Fall des Vorhandenseins einer Via-Isolationsschicht (via i), in welcher die konfigurierbare Verbindung zur endgültigen Festlegung der Funktion des Logik-Funktionsblockes realisiert ist, diese mit der Isolationsschicht (25) zwischen den beiden Verdrahtungsschichten (i, i + 1) des Verdrahtungsfeldes (X, X1, X2) zusammenfällt.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass im Fall des Vorhandenseins einer Via-Isolationsschicht (via i – 1), in welcher die konfigurierbare Verbindung zur endgültigen Festlegung der Funktion des Logik-Funktionsblockes realisiert ist, diese direkt unterhalb der unteren Verdrahtungsschicht (i) des Verdrahtungsfeldes (X, X1, X2) liegt.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass maskenprogrammierbare Verbindungen zwischen den wenigstens zwei Verdrahtungsschichten (i, i + 1) eines der Verdrahtungsfelder (X, X1, X2) vorgesehen sind.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach Anspruch 8, dadurch gekennzeichnet, dass die Verbindungen zwischen der unteren Verdrahtungsschicht (i) des Verdrahtungsfeldes (X, X1, X2) und der wenigstens einen darunter liegenden ersten Verdrahtungsschicht (i – 1) durch maskenprogrammierbare Schalter in einer zwischenliegenden Via-Isolationsschicht (via i – 1) ausgebildet sind.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass Verbindungen zwischen den Verdrahtungsleitungen (31–36; 41–46) der wenigstens zwei Verdrahtungsschichten (i, i + 1) des Verdrahtungsfeldes (X1, X2) durch maskenprogrammierbare Schalter in der Isolationsschicht (25, via i), ausgebildet sind.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass Verbindungen zwischen den Verdrahtungsleitungen (31–36; 41–46) benachbarter Verdrahtungsfelder (X2) innerhalb einer der Verdrahtungsschichten (i, i + 1) durch maskenprogrammierbare Schalter in Form von Metallbrücken (B1, B2) ausgebildet sind.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass Verbindungen zwischen den Verdrahtungsleitungen (31–36; 41–46) benachbarter Verdrahtungsfelder (X, X1, X2) innerhalb einer der Verdrahtungsschichten (i; i + 1) durch maskenprogrammierbare Schalter in Form von Vias ausgebildet sind.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass Verbindungen zwischen den Verdrahtungsleitungen (31–36; 41–46) der wenigstens zwei Verdrahtungsschichten (i, i + 1) des Verdrahtungsfeldes (X) oder Verbindungen zwischen den Verdrahtungsleitungen (31–36; 41–46) benachbarter Verdrahtungsfelder (X) innerhalb einer Verdrahtungsschicht (i, i+1) durch aktive Schalter, insbesondere invertierende und/oder nicht-invertierende Tristate-Buffer (12), Pass-Gatter (13) oder Transfer-Gatter (14), ausgebildet sind.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die als durchgängige und an den Verdrahtungsfeldgrenzen (B) unterbrochene Leistungssegmente realisierten Verdrahtungsleitungen (31–36; 41–46) in der einen der beiden Verdrahtungsschichten (i, i + 1) für benachbarte Verdrahtungsfelder (X2) nicht parallel, insbesondere orthogonal, zueinander angeordnet sind.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine Verdrahtungsschicht (M5) für das Versorgungsleitungs-Routing für die Logik-Funktionsblöcke (L) oberhalb oder innerhalb der wenigstens zwei Verdrahtungsschichten (i, i + 1) für das Signal-Routing liegt.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine Verdrahtungsschicht (M4) für die Übertragung von globalen Signalen, insbesondere Taktversorgung, Rücksetzsignalen, Testkontrollsignalen, für die Logik-Funktionsblöcke (L) oberhalb oder innerhalb der wenigstens zwei Verdrahtungsschichten (i, i + 1) für das Signal-Routing liegt.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Logik-Funktionsblock (L) – allein sequentielle Logik oder – allein kombinatorische Logik oder – kombinierte sequentielle und kombinatorische Logik enthält.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach Anspruch 17, dadurch gekennzeichnet, dass der Logik-Funktionsblock (L) darüber hinaus zusätzliche Transistor-Ressourcen enthält.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass der Logik-Funktionsblock (L) zusätzlich einen Speicher enthält.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Logik-Funktionsblock (L) mehrere Ausgänge aufweist.
Anwendungsspezifischer integrierter Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Logik-Funktionsblöcke (L) ohne Zwischenkanäle direkt nebeneinander liegend angeordnet sind.