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Die
Erfindung betrifft ein Verfahren und eine zugehörige Anordnung zur Erzeugung
eines digitalen Ausgangssignals mittels Ausgangstransistoren, wobei
der Pegel des Ausgangssignals über
der zulässigen
Klemmenspannung der Ausgangstransistoren liegt und die Transistoren
durch eine Steuerspannung mit einem oberen und einem unteren Logik-Spannungspegel angesteuert
werden.
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Aus
der
US 5,559,464 A ist
eine Anordnung zur Erzeugung eines digitalen Ausgangssignals bekannt,
bei der Transistoren mit einer internen Betriebsspannungsquelle
so verbunden sind, dass an ihren Anschlüssen keine größeren Spannungen
als die maximal zulässigen
Klemmenspannungen auftreten. Dabei wird aber nicht die maximal mögliche Spannung über den
Transistoren erreicht, weil die Differenz zwischen Betriebsspannung
und interner Spannungsquelle geringer ist.
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Das
bedeutet, dass die Transistoren nicht maximal durchgesteuert werden.
Dies hat den Nachteil, dass zum Erzielen des gleichen Drainstromes
ein Transistor mit größerer Kanalweite
eingesetzt werden muss und dass dadurch eine größere Chipfläche für den Transistor und seine
Ansteuerung benötigt wird.
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Aus
der
EP 0 780 983 B1 ist
ein Verfahren zur Erzeugung eines digitalen Ausgangssignals mittels
Ausgangstransistoren bekannt, wobei der Pegel des Ausgangssignals über der
zulässigen
Klemmenspannung der Ausgangstransistoren liegt und die Transistoren
durch eine Steuerspannung mit einem oberen und einem unteren Logik-Spannungspegel angesteuert
werden, wobei ein Logik-Spannungspegel der Steuerspannung bei einem
Wechsel des Logik-Spannungspegels der Steuerspannung auf eine Spannung
zwischen den beiden Spannungspegeln begrenzt wird.
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Aus
der WO 03/030 360 A2 ist eine Anordnung zur Erzeugung eines digitalen
Ausgangssignals bekannt, welche mittels einer „low-voltage" Fertigungstechnologie
erzeugt wird. Die Anordnung besteht aus einer Pegel-Anpassschaltung,
welche mit einem Signalpegel zwischen Masse und einem niedrigen
Spannungspegel arbeitet. Ausgegeben wird ein korrespondierendes
Signal mit einem Spannungspegel zwischen einer Referenzspannung
und einem hohen Spannungspegel. Der Referenzspannungspegel ist eine
Spannung, welche zwischen der Hälfte
des niederen Spannungspegels und dem hohen Spannungspegel liegt.
Die Anordnung besteht weiterhin aus einer Ausgabeeinheit, welche
mit ihrem Eingang an den Ausgang der Pegel-Anpassschaltung angeschlossen
ist. Die Ausgabeeinheit erzeugt eine Ausgangsspannung mit einem
hohen Spannungspegel wenn eine hohe Spannung am Eingang der Ausgabeeinheit
anliegt oder einen Nullspannungspegel am Ausgang wenn am Eingang
die Referenzspannung anliegt.
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Aus
der
US 6,201,428 B1 ist
eine Anordnung zur Erzeugung eines Ausgangssignals aus einem Eingangssignal
bekannt, wobei das Ausgangssignal einen größeren Spannungshub aufweist.
Folglich kann innerhalb eines Schaltkreises, als vor der Anordnung
selbst mit einer niedrigen Spannung gearbeitet werden, während das
Ausgangssignal durch die beschriebene Anordnung auf eine höhere Spannung
angehoben wird.
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Aus
der
US 6,057,710 A ist
eine Anordnung zur Erzeugung eines Ausgangssignals bekannt, in welcher
mittels Niederspannungstransistoren eine, eine höhere Spannung aufweisende,
Ausgangsspannung mittels verschiedener Referenzspannungen erzeugt
wird.
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Aus
der WO 98/28 848 A1 ist eine Anordnung zur Erzeugung eines Ausgangssignals
für die Erzeugung
eines digitalen Ausgangssignal mit einer höheren Spannung in einem CMOS-Schaltkreis
bekannt. Die Anordnung umfasst einen Signalpuffer, einen Signalpegelverschieber,
eine Ausgangs-Pull-Up und eine Ausgangs-Pull-Down-Anordnung. Der
Signalpuffer ist mit einem digitalen CMOS-Eingang zur Erzeugung
eines mit dem Eingangssignal korrespondierenden Ausgangssignal gekoppelt,
welches an die Ausgangs-Pull-Down-Anordnung und den Signalpegelverschieber
ausgegeben wird. Die Ausgangs-Pull-Down-Anordnung gibt einen niedrigen Spannungspegel
aus, wenn am Eingang des Signalpuffers ein logischer „low"-Spannungspegel anliegt. Weiterhin wird
bei einem logischen „high"-Spannungspegel am
Eingang des Signalpuffers über
den Signalpegelverschieber und die Ausgangs-Pull-Up-Schaltung ein
Spannungspegel von 2,5 Volt oder mehr erzeugt.
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Der
Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren und eine
zugehörige
Schaltungsanordnung anzugeben, womit ein besseres Durchsteuern der
Ausgangstransistoren bei Verwendung einer über der maximal zulässigen Klemmenspannung
der Ausgangstransistoren liegenden Betriebsspannung des Schaltkreises
möglich
ist und somit ein größerer Ausgangsstrom
erreicht und die benötigte
Chipfläche
minimiert werden kann.
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Gemäß der Erfindung
wird die Aufgabe bei einem Verfahren zur Erzeugung eines digitalen
Ausgangssignals der eingangs genannten Art dadurch gelöst, dass
ein jeweiliger Lade- oder Entladevorgang eines Steuerspannungsknotens,
der zur Ansteuerung der Ausgangstransistoren dient, dadurch begrenzt
wird, dass die Steuerspannung gemessen wird und bei Erreichen eines
Referenzspannungswerts der Lade- oder Entladevorgang unterbrochen wird
und die Steuerspannung mit einer ein überschreiten einer maximal
zulässigen
Spannung am jeweiligen Transistor verhindernden Ladehaltungsspannung
beaufschlagt wird.
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Die
die Ausgangstransistoren ansteuernden Steuerspannungen weisen, bedingt
durch den digitalen Charakter der Anordnung, jeweils zwei Spannungspegel
auf, mit Hilfe derer der zugeordnete Ausgangstransistor entweder
gesperrt oder durchgesteuert wird. Bei einer Erhöhung der Betriebsspannung,
der die Ausgangstransistoren beinhaltenden Ausgangsstufe, kommt
es auch zu einer Erhöhung der
Spannungen zwischen den Anschlüssen
der Ausgangstransistoren, welche nur bis zur maximal zulässigen Klemmenspannungsgrenze
ohne Zerstörung
der Bauelemente zulässig
ist. Erfindungsgemäß wird einer
der beiden Spannungspegel jeder die Ausgangstransistoren ansteuernden
Steuerspannungen so begrenzt, dass die maximal zulässigen Spannung zwischen
den jeweils kritischen Bauelementeanschlüssen in keinem Fall überschritten
wird, wobei aber der jeweilige Ausgangstransistor zur Erreichung eines
maximalen Ausgangsstroms voll durchgesteuert wird.
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Erfindungsgemäß ist vorgesehen,
dass die Steuerspannung bei Erreichen einer Referenzspannung mit
einer Zusatzspannung beaufschlagt wird, die zwischen den beiden
Spannungspegeln der Steuerspannung liegt.
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In
einem weiteren Verfahrensmerkmal ist vorgesehen, dass der jeweilige
Lade- oder Entladevorgang dadurch begrenzt wird, dass die Steuerspannung
gemessen wird und bei Erreichen eines Referenzspannungswerts der
Lade- oder Entladevorgang unterbrochen wird und die Steuerspannung mit
einer ein Überschreiten
einer maximal zulässigen Spannung
am jeweiligen Transistor verhindernden Ladehaltungsspannung beaufschlagt
wird.
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Mittels
eines Spannungsvergleichs einer Referenzspannung mit einer Steuerspannung
erfolgt eine Überwachung
des Verlaufs der Steuerspannung bei einem Übergang von einem logischen
Spannungszustand in einen anderen. Bei Erreichen der Aussteuerungsgrenze
der Steuerspannung in der Richtung der maximal zulässigen Spannung
der Ausgangstransistoren wird der Vorgang der Spannungsänderung
abgebrochen. Gleichzeitig erfolgt die Zuschaltung einer Zusatzspannung
zur Steuerspannung, welche zwischen den beiden Spannungspegeln der
Steuerspannung liegt und die Steuerspannung somit einseitig begrenzt.
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Gemäß der Erfindung
wird die Aufgabe bei einer Anordnung zur Erzeugung eines digitalen
Ausgangssignals der eingangs genannten Art dadurch gelöst, dass
ein erster Eingang (FGP) mit einem Gate-Anschluss eines ersten Transistors
verbunden ist, dessen Source-Anschluss mit einem ersten Potential
(VCC) verbunden ist, dass ein Drain-Anschluss des ersten Transistors
mit einem ersten Anschluss eines ersten Schalters, einem ersten
Anschluss eines Spannungssensors, einem ersten Anschluss eines zweiten
Schalters und einem Steuerspannungsausgang (GP), der zur Ansteuerung
der Ausgangstransistoren dient, verbunden ist, dass ein zweiter
Anschluss des zweiten Schalters mit einem zweiten Potential (VCC_1)
verbunden ist, dass ein zweiter Anschluss des ersten Schalters mit
einem Drain-Anschluss eines zweiten Transistors verbunden ist, dessen
Gate-Anschluss mit einem Daten-Eingang und dessen Source-Anschluss
mit einem zweiten Anschluss des Spannungssensors und einem Masse-Potential
(GND) verbunden ist, dass ein dritter Anschluss des Spannungssensors
mit einem komplementären
Daten-Eingang, ein vierter Anschluss des Spannungssensors mit dem
Daten-Eingang und ein fünfter
Anschluss des Spannungssensors mit einem Referenzpotential (VCC_2)
verbunden sind.
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Einer
Anordnung zur Umsetzung des erfindungsgemäßen Verfahrens werden die Signale
DATA, das negierte Signal DATAC, ein ebenfalls nach dem erfindungsgemäßen Verfahren
in einer vorhergehenden, nicht näher
dargestellten, Anordnung erzeugtes Signal FGP, zwei Referenzspannungen (VCC_1,
VCC_2) und eine Betriebsspannung zugeführt (VCC). Ein Spannungssensor
vergleicht die zu erzeugende Steuerspannung am Ausgang der erfindungsgemäßen Anordnung,
welcher nachfolgend Ausgang GP genannt wird, mit der Referenzspannung
VCC_2.
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Für den Fall,
dass die Steuerspannung am Ausgang GP High-Potential aufweist und nach Low-Potential,
gesteuert durch das Signal DATA/DATAC, wechseln soll, muss ein Entladevorgang
des Ausgangs GP erfolgen. Diese Entladung erfolgt über den
geschlossenen Schalter SW1 und die Drain-Source-Strecke des Transistors 4 gegen
das GND-Potential. Bei einem Erreichen der Gleichheit der vom Spannungssensor
zu vergleichenden Spannungen wird der Entladevorgang durch ein Öffnen des
Schalters SW1 beendet und gleichzeitig der Schalter SW2 geschlossen,
wobei die Spannung des Ausgangs GP auf die Referenzspannung VCC_1 festgelegt
wird. Der Ausgang GP liegt nun auf Low-Potential.
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Für den umgekehrten
Fall, dass nämlich
die Steuerspannung am Ausgang GP Low-Potential aufweist und nach
High-Potential, gesteuert durch die Signale DATA/DATAC, wechseln
soll, wird der Schalter SW2 geöffnet,
wobei der Schalter SW1 geöffnet bleibt.
Die Aufladung des Ausgangs GP erfolgt über den Transistor 1 bis
zum Erreichen der Aussteuerungsgrenze, welche durch die Betriebsspannung von
VCC festgelegt wird.
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Somit
wird sich der Verlauf der Steuerspannung für diesen Ansteuerungsfall des
ersten Ausgangstransistors zwischen den Potentialen VCC und VCC_1
bewegen. Für
einen zweiten, komplementären
Ausgangstransistor erfolgt die Ansteuerung ebenfalls durch eine
derartige erfindungsgemäße Anordnung,
wobei sich der Verlauf der Steuerspannung für diesen zweiten Ausgangstransistor
zwischen dem Potential GND und einer anderen Referenzspannung, welche
unterhalb der Betriebsspannung liegt, bewegen muss.
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Die
Erfindung soll nachfolgend anhand von fünf Ausführungsbeispielen näher erläutert werden. In
den zugehörigen
Zeichnungen zeigt
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1 eine
Prinzipschaltung zur Umsetzung des erfindungsgemäßen Verfahrens,
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2 ein
erstes Ausführungsbeispiel,
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3 ein
zweites Ausführungsbeispiel,
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4 ein
dritte Ausführungsbeispiel,
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5 ein viertes Ausführungsbeispiel und
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6 ein fünftes Ausführungsbeispiel.
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Die
mit der Erfindung erzielten Vorteile bestehen insbesondere darin,
dass die Transistoren mit der maximal möglichen Klemmenspannung betrieben
werden, dass dadurch nur die minimal notwendige Chipfläche für sie und
ihre Ansteuerung benötigt wird
und dass die bereits vorhandenen internen Spannungsquellen ohne
zusätzliche
Anpassungen genutzt werden können.
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Die
Funktionsweise der erfinderischen Lösung soll anhand einer in der 1 dargestellten Prinzipschaltung
erläutert
werden. Ein p-leitender MOS-Transistor 1, dessen Source-
und Bulk-Anschluss
mit einer Spannungsquelle VCC 2 verbunden sind, wird über einen
Schalter SW1 3 mit einem n-leitenden MOS-Transistor 4 verbunden.
Source- und Bulk-Anschluss des n-leitenden MOS-Transistors 4 sind mit Masse
GND 5 verbunden. Der Knoten zwischen Transistor 1 und
Schalter SW1 3 ist mit dem Steuerspannungsausgang GP 6 verbunden.
Er ist mit einem zweiten Schalter SW2 7 und dem Spannungssensor 8 verbunden.
Beide Schalter SW1 3 und SW2 7 werden vom Spannungssensor 8 gesteuert.
Das Signal DATA 9 und das komplementäre Signal DATAC 10 einer
vorangestellten, nicht näher
dargestellten, Logik steuern den Spannungssensor 8 und
den Transistor 4. Schalter SW2 7 verbindet den Steuerspannungsausgang
GP 6 mit der internen ersten Spannungsquelle VCC_1 11.
Der p-leitende Transistor 1 wird vom digitalen Signal FGP 13 gesteuert,
das zwischen dem Potential VCC 2 und einer Spannung in
der Größenordnung
von VCC_1 11 wechselt. Spannungssensor 8 erhält seine
Betriebsspannung von der internen zweiten Spannungsquelle VCC_2 12.
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Im
ersten Zustand soll das Signal FGP 13 ein Potential von
VCC_1 11 haben. Das Signal DATA 9 soll 0 V und
DATAC 10 eine Spannung in der Größe von VCC_2 12 habe.
Damit ist durch den Spannungssensor 8 Schalter SW1 3 geschlossen
und Schalter SW2 7 offen. Der Steuerspannungsausgang GP 6 hat
somit VCC-Potential.
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Das
Signal DATA 9 soll nun von 0 V auf das VCC_2-Potential 12 wechseln.
Parallel dazu wechselt Signal DATAC 10 vom VCC_2-Potential 12 nach 0
V. Durch die positive Spannung am Gate von Transistor 4 wird
der Knoten GP in Richtung Masse entladen. Parallel zur kleiner werdenden
Spannung am Knoten GP 6 steigt die Spannung am Signaleingang FGP 13 auf
VCC-Potential an und somit wird der Transistor 1 gesperrt.
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Die
kleiner werdende Spannung am Knoten GP 6 wird vom Sensor 8 ausgewertet.
Erreicht sie einen vorher festgelegten Wert Vref, so wird durch
den Sensor 8 der Schalter SW1 3 geöffnet und
der Entladevorgang abgebrochen. Gleichzeitig wird durch Sensor 8 der
Schalter SW2 7 geschlossen und der Knoten GP 6 mit
der internen Spannungsquelle VCC_1 11 verbunden. Somit
wechselt das Signal GP 6 von VCC-Potential auf VCC_1-Potential 11.
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In 2 ist
ein erstes, zur Implementierung in einem Schaltkreis geeignetes,
Ausführungsbeispiel
gezeigt. In diesem Beispiel soll die erste interne Spannungsquelle
VCC_1 11 eine Spannung von 1,8 V haben und als VCC_1.8V
bezeichnet werden. Die zweite interne Spannungsquelle VCC_2 12 soll
hier eine Spannung von 3,3 V besitzen und die Bezeichnung VCC_3.3V
tragen.
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Die
Verbindungen für
den Steuerspannungsausgang GP 6 entsprechen denen in 1.
Die Erzeugung der Spannung für
den Eingang FGP 13 erfolgt analog dazu mit den Elementen,
deren Bezeichnung mit dem Buchstaben "a" erweitert
wurde. Für diese
Elemente sind die Steuersignale DATA und DATAC vertauscht.
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Der
Sensor 8 besteht in dieser Ausgestaltung aus zwei Gattern.
Das erste Gatter wird aus dem n-leitenden Transistor 14 und
den p-leitenden Transistoren 15 und 16 gebildet.
Die Gates der Transistoren 14 und 15 sind mit
dem Signal DATAC verbunden. Das Gate vom Transistor 16 ist
mit dem Knoten GP 6 verbunden. Über diese Verbindung erfolgt
die Abfrage der Spannung auf dem Knoten GP. Der Ausgang des ersten
Gatters 17 ist mit dem Eingang des zweiten Gatters, bestehend
aus dem n-leitenden Transistor 18 und dem p-leitenden Transistor 19,
verbunden. Der Ausgang des zweiten Gatters 20 steuert den
ersten Schalter SW1 3. Gleichzeitig steuert der Ausgang 17 den
Schalter SW2 7. Der Transistor 21 kann den Knoten
zwischen den p-leitenden Transistoren 22 mit der internen
Spannungsquelle VCC_1.8V verbinden. Das Gate von Transistor 21 ist mit
dem Signaleingang DATA 9 verbunden.
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Der
Schalter SW1 3 besteht nur aus einem n-leitenden Transistor.
Schalter SW2 7 wird aus den in Reihe geschalteten n-leitenden
Transistoren 23 und 24 gebildet. Der Transistor 23 wird
vom Spannungssensor 8 gesteuert. Transistor 24 fungiert
als Potentialtrenner. Sein Gate ist deshalb mit der internen Betriebsspannungsquelle
VCC_3.3V verbunden.
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Im
Ausgangszustand sei das Eingangssignal DATA 9 auf Massepotential
und das Signal DATAC 10 hat einen High-Pegel von 3,3 V.
Damit ist der Transistor 4 gesperrt. Transistor 21 verbindet
den Zwischenknoten 22 mit der internen Spannungsquelle VCC_1.8V
und lädt
diesen auf 1,8V vor. Durch das Signal DATAC 10 ist Transistor 14 leitend
und der Knoten 17 auf Massepotential entladen. Das Low-Potential
sperrt den Transistor 23 des Schalters SW2 7 und
unterbricht die Verbindung des Knoten GP 6 zur internen
VCC_1.8V Spannungsquelle. Das zweite Gatter aus den Transistoren 18 und 19 invertiert
das Potential des Knotens 17 zu High und der n-Kanal-Transistor
in SW1 wird damit leitend.
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Auf
der linken Seite der Schaltung des Ausführungsbeispiels in 2 wurde
im vorausgehenden Zyklus der Signalknoten FGP entladen. Der Spannungssensor 8a hat
daraufhin den Schalter SW1a 25 geöffnet und den Schalter SW2a 26 geschlossen.
Somit hat der Signalknoten FGP 13 ein Low-Potential von
1,8 V. Transistor 1 ist voll leitend und hält den Steuerspannungsausgang
GP 6 auf dem 5 V-Potential.
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Die
im Ausführungsbeispiel
verwendete Spannungsquelle zur Erzeugung der internen Spannung von
1,8 V ist nur nach einer Spannungsseite stabilisiert. Sie kann einen
Knoten auf 1,8 V aufladen, aber nicht einen höher geladenen Knoten auf 1,8
V entladen.
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Wechselt
nun das Signal DATA 9 von 0 V auf 3,3 V und das Signal
DATAC 10 von 3,3 V auf 0 V, so wird der Transistor 4 leitend
und der Transistor 27 gesperrt. Der Steuerspannungsausgang
GP 6 wird daraufhin nach Masse entladen. Ist die Spannung
unterhalb des Wertes (3,3 V – Vthp),
wird der Transistor 16 leitend und der Knoten 17 auf
3,3 V geladen. Der Ausgang 20 des nachgeschalteten Inverters
aus den Transistoren 18 und 19 wechselt von High
nach Low und öffnet
damit den Schalter SW1 3. Die Entladung wird dadurch abgebrochen.
Knoten 17 versetzt mit seinem High-Potential den Transistor 23 in
den leitenden Zustand. Schalter SW2 7 wird somit geschlossen
und der Steuerspannungsausgang GP 6 mit der internen Spannungsquelle
VCC 1.8V verbunden.
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Transistor 28,
dessen Gate mit dem Steuerspannungsausgang GP 6 verbunden
ist, zieht den Knoten FGP 13 auf 5 V. Damit ist für den Knoten
FGP 13 der Ausgangszustand wieder hergestellt.
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Das
Signal GP 6 wird der Datenausgangsstufe 29 zugeführt. Sie
besteht aus den p-leitenden, in Reihe geschalteten Transistoren 30 und 31,
sowie den n-leitenden, in Reihe geschalteten Transistoren 32 und 33.
Das Signal GP 6 ist mit dem Gate des Transistors 30 verbunden.
Das Gate des Transistors 31 ist mit der Spannungsquelle
VCC_1.8V verbunden. Damit kann der Zwischenknoten 34 auf
kein niedrigeres Potential als 1,8 V gezogen werden. Der Drainanschluss
des Transistors 31 ist mit dem Drainanschluss des n-leitenden
Transistors 32 verbunden. Dieser Knoten stellt den Datenausgang
DATA_OUT 35 dar. Der Gateanschluss des Transistors 32 ist
mit der Spannungsquelle VCC_3.3V verbunden. Somit kann der Knoten
zwischen dem n-leitenden
Transistoren 32 und 33 kein höheres Potential als 3,3 V annehmen.
Der Transistor 33 wird vom Signal GN angesteuert, das die
Spannungswerte 0 und 3,3 V annehmen kann. Auf die gleiche Weise
kann auch der Spannungswechsel des Signals FGP 13 erfolgen.
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In 3 ist
ein zweites Ausführungsbeispiel gezeigt.
Zur Sicherung, dass die Signalknoten FGP 13 und Steuerspannungsausgang
GP 6 nicht auf ein zu niedriges Potential entladen werden,
sind Dioden zwischen die Signalknoten FGP 13 bzw. Steuerspannungsausgang
GP 6 und den Schaltern SW1 3 bzw. SW1a 25 eingefügt. Die
mit D 36 und Da 37 gekennzeichneten Dioden können ihrerseits
wieder aus verschiedenen Einzelelementen aufgebaut sein. In dem hier
gezeigten Ausführungsbeispiel
sind jeweils zwei p-leitende Transistoren in separaten n-Wannen
angeordnet, deren Gate-Anschlüsse
mit den jeweiligen Drain-Anschlüssen verbunden
sind.
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Sollte
der Sensor 8 bzw. 8a nicht rechtzeitig den Entladepfad
unterbrechen, so verhindern die Dioden D 36 bzw. Da 37 mit
ihren Flussspannungen, dass die Signalknoten FGP 13 und
Steuerspannungsausgang GP 6 bis auf das Massepotential
entladen werden.
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Ein
drittes Ausführungsbeispiel
zeigt 4. Zur Sicherung des gewünschten Ausgangszustandes nach
dem Anlegen der Betriebsspannung ist zusätzlich zu der Schaltung nach 3 noch
der n-leitende Transistor 38 eingefügt. Er ist relativ hochohmig
und verbindet während
des Aufbaus der Betriebsspannungen den Ausgangsknoten 39 des
Sensors 8a mit dem Massepotential. Der Ausgangsknoten 40 des
nachfolgenden Inverters schaltet nach High und leitet gemeinsam
mit dem High des Signals DATAC 10 die Entladung des Knotens
FGP 13 über die
Bauelementestrecke Transistor 27, Schalter SW1a 25 und
Diode Da 37 ein. Transistor 38 wird vom Signal
PU 41 gesteuert, das zu Beginn des Spannungsaufbaus (Power
Up) für
eine vorgegebene Zeit ein High-Potential bereitstellt.
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5 zeigt ein viertes Ausführungsbeispiel. Ein
schnelleres Schalten des Datenausgangs 35 erreicht man
bei größeren Datenausgangstransistoren in
der Datenausgangsstufe 29, wenn dem p-leitenden Transistor 30 nicht
das bisher beschriebene Steuerspannungssignal GP 6 direkt
zugeführt
wird, sondern wenn es über
eine separate Stufe gleicher Bauart erzeugt wird. Dabei wird das
Signal aber auch mit invertiert. Deshalb müssen die Ansteuersignale DATA 9 und
DATAC 10 getauscht werden. Das ehemalige Steuerspannungssignal
GP 6 erhält
in diesem Ausführungsbeispiel
den neuen Namen NGP, wie „negiertes
Signal GP" und das
Signal FGP 13 den neuen Namen FNGP.
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Die
neu eingeführten
Elemente p-leitender Transistor 42, n-leitender Transistor 43, Spannungssensor 8b,
die Schalter SW1b 44 und SW2b 45 sowie die Diode
Db 46 dienen der Auf- bzw. Entladung des neuen Steuerspannungsausgang
GP 6.
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Diese
Schaltungsvariante hat auch den Vorteil, dass die Gatter für die Erzeugung
der Signale FNGP und NGP mit schmaleren Transistoren aufgebaut werden
können,
da sie nicht mehr das Gate des Ausgangtreibertransistor 30 mit
seiner relativ großen Gatekapazität ansteuern
müssen,
sondern nur dessen Vorstufe.
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In
einem ersten Zustand soll das Signal DATA 9 ein Potential
von 0 V haben und das dazu komplementäre Signal DATAC 10 3,3
V. Entsprechend der vorher beschriebenen Funktionsweise der Schaltungsanordnung
wurden die Signale FNGP auf 5 V und NGP auf 1,8 V gezogen.
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Das
Signal DATAC 10 zieht den Knoten 47 über den
Transistor 48 nach Masse. Der Ausgang 49 des Inverters
aus den Transistoren 50 und 51 wird dadurch auf
3,3 V geladen und ermöglicht
somit die Entladung des Steuerspannungsausgang GP 6 im folgenden
Zyklus. Andererseits zieht DATAC 10 auch den Knoten 17 nach
Masse. Damit ist gegenwärtig der
Transistor 43 gesperrt. Über den Transistor 42 kann
das Signal NGP den Steuerspannungsausgang GP 6 auf 5 V-Potential
ziehen. Der Transistor 30 ist somit gesperrt.
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Zur
Sicherung des Ausgangszustandes, wie oben beschrieben, wurde der
Schaltungsteil 52 aus p-leitenden Transistoren und der
n-leitende Transistor 53 integriert. Sollte aus irgend
welchen Gründen nach
Zuschaltung der Betriebsspannung der Knoten FNGP in Richtung 1,8
V und der Knoten NGP in Richtung 5 V kippen, so wird das niedrige
Potential des Knoten FNGP, vermindert um die Flussspannung der Diode
Da 37, den Transistor 54 leitfähig machen. Der Transistor 55 fungiert
als Potentialtrenner und ist mit 1,8 V am Gate stets leitend. Im
Ausgangszustand hat DATA 9 Massepotential und der Transistor 56 ist ebenfalls
leitfähig.
Der Knoten 40 wird in diesem Fall nach 3,3 V gezogen und
Transistor 53 leitend, der das High am Inverterausgang 40 stabilisiert.
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Dieser
High-Pegel wird auch dem Schalter SW1a 25 zugeführt, der
die Entladung des Knotens NGP einleitet. Ist NGP weit genug entladen,
kippt in vorher beschriebener Art und Weise Knoten FNGP nach 5 V
und der korrekte Ausgangszustand ist hergestellt. Der Transistor 54 wird
gesperrt. Knoten 39 wird nach 3.3 V gezogen und der nachfolgende
Inverter kann seinen Ausgang 40 nach Masse entladen.
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Das
Signal DATA 9 wird über
zwei Inverter 57 zweimal invertiert und steht am Ausgang
des zweiten Inverters als Signal DATA2 58 zur Verfügung. Dadurch
ist die kapazitive Belastung der Signale DATA 9 und DATAC 10 annähernd gleich.
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Transistor 59 dient
der Stabilisierung des Knotens 39. Wechselt das Signal
DATA 9 von einem High-Pegel in den Low-Pegel, so hält Transistor 59 mit
DATA2 am Gate den Knoten 39 noch zwei Inverterverzögerungszeiten
auf Masse.
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6 zeigt ein fünftes Ausführungsbeispiel. Gegenüber 5 wurde hier die Diode 46 weggelassen.
Dies ist möglich,
weil das Abschalten der Entladung des Steuerspannungsausgang GP 6 durch
die Gatter des Spannungssensors 8b ausreichend schnell
erfolgt und eine Entladung des Steuerspannungsausganges GP 6 bis
in die Nähe
des Massepotentials nicht möglich
ist.
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- 1
- erster
Transistor, p-leitender
- 2
- Spannungsquelle
VCC
- 3
- Schalter
SW1
- 4
- zweiter
Transistor, n-leitenden
- 5
- Masse
GND
- 6
- Steuerspannungsausgang
GP
- 7
- Schalter
SW2
- 8
- Spannungssensor
- 9
- Signal
DATA
- 10
- Signal
DATAC
- 11
- interne
ersten Spannungsquelle VCC_1
- 12
- interne
zweiten Spannungsquelle VCC_2
- 13
- Signal
FGP
- 14
- n-leitender
Transistor
- 15
- p-leitender
Transistor
- 16
- p-leitender
Transistor
- 17
- erster
Gatterausgang
- 18
- n-leitender
Transistor
- 19
- p-leitender
Transistor
- 20
- zweiter
Gatterausgang
- 21
- Transistor
- 22
- Knoten
- 23
- n-leitender
Transistor
- 24
- n-leitender
Transistor
- 25
- Schalter
SW1a
- 26
- Schalter
SW2a
- 27
- Transistor 4a
- 28
- Transistor 1a
- 29
- Datenausgangsstufe
- 30
- p-leitender
Transistor
- 31
- p-leitender
Transistor
- 32
- n-leitender
Transistor
- 33
- n-leitender
Transistor
- 34
- Zwischenknoten
- 35
- Datenausgang
DATA_OUT
- 36
- Diode
D
- 37
- Diode
Da
- 38
- n-leitender
Transistor
- 39
- Ausgangsknoten
- 40
- Ausgangsknoten
- 41
- Signal
PU
- 42
- p-leitender
Transistor
- 43
- n-leitender
Transistor
- 44
- Schalter
SW1b
- 45
- Schalter
SW2b
- 46
- Diode
- 47
- Knoten
- 48
- Transistor
- 49
- Ausgangsknoten
- 50
- Transistor
- 51
- Transistor
- 52
- Schaltungsteil
- 53
- Transistor
- 54
- Transistor
- 55
- Transistor
- 56
- Transistor
- 57
- zwei
Inverter
- 58
- Signal
DATA2
- 59
- Transistor