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Gebiet der vorliegenden Erfindung
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Im
Allgemeinen betrifft die vorliegende Erfindung das Gebiet integrierter
Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren
auf der Grundlage verspannter dielektrischer Schichten, die über den
Transistoren ausgebildet sind, etwa verspannte Kontaktätzstoppschichten,
die zum Erzeugen einer unterschiedlichen Art und Verformung in Kanalgebieten
unterschiedlicher Transistortypen verwendet werden.
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Beschreibung des Stands der
Technik
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Integrierte
Schaltungen enthalten typischerweise eine große Anzahl von Schaltungselementen, die
auf einer gegebenen Chipfläche
gemäß einer spezifizierten
Schaltungsanordnung angeordnet sind, wobei in komplexen Schaltungen
der Feldeffekttransistor ein wesentliches Schaltungselement repräsentiert.
Im Allgemeinen werden mehrere Prozesstechnologien aktuell eingesetzt,
wobei für
komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren,
etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie
gegenwärtig
eine der vielversprechendsten Vorgehensweisen aufgrund der guten
Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder
Leistungsaufnahme und/oder Kosteneffizienz ist. Bei der Herstellung komplexer
integrierter Schaltungen unter Anwendung der CMOS-Technologie werden
Millionen komplementärer
Transistoren, d. h., n-Kanaltransistoren und p-Kanaltransistoren
auf einem Substrat ausgebildet, das eine kristalline Halbleiterschicht
aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder
ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch
eine Grenzfläche
stark dotierter Drain- und Source-Gebieten mit einem invers oder
schwach dotierten Kanalgebiet gebildet ist, das zwischen dem Drain-Gebiet
und dem Source-Gebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h., das Durchlassstromvermögen
des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem
Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt
ist. Die Leitfähigkeit
des Kanalgebiets beim Ausbilden eines leitenden Kanals aufgrund
des Anlegens einer geeigneten Steuerspannung an die Gateelektrode
hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – eine gegebene
Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Source-Gebiet und dem Drain-Gebiet ab, der
auch als Kanallänge
bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch
einen leitenden Kanal unter der isolierenden Schicht beim Anliegen
der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit
des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren.
Daher wird die Verringerung der Kanallange – und damit verknüpft die
Verringerung des Kanalwiderstands – zu einem wesentlichen Entwurfskriterium,
um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Die
Reduzierung der Transistorabmessungen zieht jedoch eine Reihe damit
verbundener Probleme nach sich, die erst zu lösen gilt, um die durch das
stetige Verringern der Kanallänge
von MOS-Transistoren gewonnenen Vorteile nicht unerwünscht aufzuheben.
Ein Problem, das mit der reduzierten Gatelänge verknüpft ist, ist das Auftreten
sog. Kurzkanaleffekte, die zu einer reduzierten Steuerbarkeit der
Kanalleitfähigkeit
führen.
Den Kurzkanaleffekten kann durch gewisse Gestaltungsverfahren entgegen
gewirkt werden, wovon einige jedoch mit einer Reduzierung der Kanalleitfähigkeit
einhergehen, wodurch die Vorteile teilweise aufgehoben werden, die
durch die Verringerung kritischer Abmessungen erreicht werden.
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Angesichts
dieser Situation wurde vorgeschlagen, das Bauteilleistungsverhalten
der Transistorelemente nicht nur durch die Reduzierung der Transistorabmessungen
zu verbessern, sondern auch durch das Erhöhen der Ladungsträgerbeweglichkeit
in dem Kanalgebiet für
eine vorgegebene Kanallänge,
wodurch das Durchlassstromvermögen und
damit das Transistorleistungsverhalten verbessert werden. Beispielsweise
kann die Gitterstruktur in dem Kanalgebiet modifiziert werden, in
dem beispielsweise eine Zugverformung oder eine Druckverformung
darin erzeugt wird, die zu einer modifizierten Beweglichkeit für Elektronen
bzw. Löcher
führt.
Beispielsweise kann durch das Erzeugen einer Zugverformung in dem
Kanalgebiet einer Siliziumschicht mit einer standardmäßigen Kristallkonfiguration
die Beweglichkeit von Elektronen verbessert werden, was sich wiederum
direkt in einer entsprechenden Zunahme der Leitfähigkeit von n-Transistoren
ausdrückt. Andererseits
kann durch eine Druckverformung in dem Kanalgebiet die Beweglichkeit
von Löchern
verbessert werden, wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
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Eine
effiziente Vorgehensweise in dieser Hinsicht ist eine Technik, die
das Erzeugen gewünschter
Verspannungsbedingungen in dem Kanalgebiet unterschiedlicher Transistorelemente
ermöglicht,
in dem die Verspannungseigenschaften eines dielektrischen Schichtstapels
eingestellt werden, der über
der Basistransistorstruktur gebildet wird. Der dielektrische Schichtstapel
umfasst typischerweise eine oder mehrere dielektrische Schichten,
die nahe an dem Transistor angeordnet werden und die auch zum Steuern
eines entsprechenden Ätzprozesses eingesetzt
werden, um Kontaktöffnungen
zu dem Gateanschluss und zu den Drain- und Source-Anschlüssen zu
bilden. Somit kann eine effiziente Steuerung der mechanischen Verspannungen
in den Kanalgebieten, d. h., eine wirksame Verspannungstechnologie,
erreicht werden, in dem individuell die innere Verspannung dieser
Schichten eingestellt wird, die auch als Kontaktätzstoppschichten bezeichnet
werden, und in dem eine Kontaktätzstoppschicht
mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor
angeordnet wird, während
eine Kontaktäztstoppschicht
mit einer inneren Zugverformung über
einem n-Kanaltransistor angeordnet wird, wodurch in den jeweiligen
Kanalgebieten entsprechend eine Druckverformung und eine Zugverformung
erzeugt werden.
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Typischerweise
wird die Kontaktätzstoppschicht
durch Plasma unterstützte
chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet,
d. h. über
der Gatestruktur und den Drain- und Source-Gebieten, wobei beispielsweise Siliziumnitrid
aufgrund seiner hohen Ätzselektivität in Bezug
auf Siliziumdioxid eingesetzt wird, das ein gut etabliertes Zwischenschichtdielektrikumsmaterial
ist. Ferner kann PECVD-Siliziumnitrid
mit einer hohen inneren Verspannung von beispielsweise bis zu 2
Giga Pascal (GPa) oder deutlich höher bei Druckverspannung und
bis zu 1 GPa und deutlich höherer
Zugverspannung abgeschieden werden, wobei die Art und die Größe der inneren
Verspannung effizient durch Auswählen
geeigneter Abscheideparameter eingestellt werden kann. Zum Beispiel
sind der Ionenbeschuss, der Abscheidedruck, die Substrattemperatur, die
Gasdurchflussraten und dergleichen entsprechende Parameter, die
zum Erzeugen der gewünschten
inneren Verspannung genutzt werden können.
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Während der
Herstellung zweier Arten an verspannten Schichten weisen konventionelle
Techniken eine geringe Effizienz auf, wenn Bauteilabmessungen ständig reduziert werden,
die 65 nm Technologie und noch weiter fortgeschrittene Vorgehensweisen
eingesetzt werden, aufgrund der begrenzten konformen Abscheidemöglichkeit
der beteiligten Abscheideprozesse, was zu entsprechenden Prozessungleichmäßigkeiten
während
nachfolgender Prozessschritte zum Strukturieren der verspannten Schicht
und zum Bilden von Kontaktöffnungen
führen kann,
wie dies nachfolgend detailliert mit Bezug zu den 1a bis 1c erläutert ist.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in
einer gewissen Fertigungsphase zur Herstellung von verspannungsinduzierenden
Schichten über
einem ersten Bauteilbereich 120a und einem zweiten Bauteilbereich 120b.
Der erste und der zweite Bauteilbereich 120a, 120b,
die typischerweise entsprechende Transistorelemente repräsentieren,
können über einem
Substrat 101 ausgebildet sein, das eine Halbleiterschicht 102 aufweist,
etwa eine Schicht auf Siliziumbasis, die von dem Substrat 101 durch
eine geeignete vergrabene isolierende Schicht getrennt ist, während eine
SOI-(Silizium-auf-Isolator)Konfiguration betrachtet wird. In dem
gezeigten Beispiel umfassen der erste und der zweite Bauteilbereich 120a, 120b mehrere
Transistorelemente mit einem lateralen Abstand entsprechend den
Entwurfsregeln der betrachteten Technologie. Die Transistoren in
den ersten und zweiten Bauteilgebieten 120a, 120b,
umfassen eine Gateelektrode 121, die auf entsprechenden
Gateisolationsschichten 123 gebildet sind, die die Gateelektrode 121 von
einem entsprechenden Kanalgebiet 124 trennt, das lateral
zwischen entsprechenden Drain/Source-Gebieten 125 angeordnet
ist. Des Weiteren ist eine Seitenwandabstandshaltestruktur 122 an
Seitenwänden
der Gateelektrode 121 gebildet. Typischerweise sind Metallsilizidgebiete (nicht
gezeigt) in den Drain- und Source-Gebieten 125 und den Gateelektroden 121 vorgesehen,
um die Leitfähigkeit
dieser Bereiche zu verbessern. Das Halbleiterbauelement 100 repräsentiert
ein modernes Bauelement, in welchem die kritischen Abmessungen,
etwa die Gatelänge,
d. h., in 1a die horizontale Ausdehnung
der Gateelektroden 121, ungefähr 50 nm oder deutlich weniger
beträgt.
Folglich kann ein Abstand zwischen entsprechenden Transistorelementen,
d. h., ein lateraler Abstand zwischen benachbarten Seitenwandabstandshalterstrukturen 122 von
nebeneinander liegenden Transistorelementen ungefähr 100 nm
oder sogar weniger betragen, wobei abhängig von der Bauteilkonfiguration
in dichten Bauteilbereichen mehrere Schaltungselemente mit geringem
Abstand vorgesehen sein können.
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Es
sollte beachtet werden, dass das erste und das zweite Bauteilgebiet 120a, 120b bei
Bedarf durch eine geeignete Isolationsstruktur (nicht gezeigt) getrennt
sein können.
Ferner ist in der in 1a gezeigten Fertigungsphase
eine Siliziumnitridschicht 130 mit einer hohen inneren
Verspannung über
dem ersten und dem zweiten Bauteilgebiet 120a, 120b gebildet,
woran sich eine Ätzindikatorschicht 131 aus
Siliziumdioxid anschließt.
Es sollte beachtet werden, dass bei Bedarf eine Ätzstoppschicht, etwa eine Siliziumdioxidschicht
mit geeigneter Dicke und Dichte zwischen der Siliziumnitridschicht 130 und
den entsprechenden Transistorelementen in dem ersten und dem zweiten
Bauteilgebiet 120a, 120b vorgesehen sein kann.
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Wie
aus 1a ersichtlich ist, bildet aufgrund des reduzierten
Abstand zwischen benachbarten Transistorelementen die Siliziumnitridschicht 130 ein
entsprechend Oberflächentopographie,
in der sich verjüngende
Vertiefungen, die auch als Säume 132 bezeichnet
werden, zwischen nebeneinander liegenden Transistorelementen gebildet
sind, da der Abstand der Transistorelemente in der Größenordnung
der 2-fachen Schichtdicke der Siliziumnitridschicht 130 liegen
kann, wodurch in Kombination mit dem beschränkten konformen Füllverhalten
sogar entsprechende Defekte, etwa Hohlräume 132a, und dergleichen,
auftreten können.
Aufgrund der ausgeprägten
Oberflächentopographie
an den Säumen 132 kann
die Siliziumdioxidschicht 131 eine deutlich erhöhte Dicke
in diesem Bereich aufgrund der lokal unterschiedlichen Abscheidebedingungen
im Vergleich zu anderen Bereichen aufweisen, dass noch starker zu Ätzungleichmäßigkeiten
während
der nachfolgenden Strukturierung der Schicht 130 beitragen
kann.
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Ferner
weist in dieser Fertigungsphase das Halbleiterbauelement 100 eine
Lackmaske 103 auf, die das erste Bauteilgebiet 120a freilässt, während das
zweite Bauteilgebiet 120b bedeckt ist. In diesem Falle
sei angenommen, dass die innere Verspannung der Siliziumnitridschicht 130 geeignet
ausgewählt
ist, um das Transistorverhalten in dem zweiten Bauteilgebiet 120b zu
verbessern.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,
wie es in 1a gezeigt ist, umfasst die
folgenden Prozesse. Die Gateelektroden 121 und die Gateisolationsschichten 123 werden
auf der Grundlage gut etablierter Prozessverfahren hergestellt und
strukturiert, wozu moderne Fotolithographie-, Abscheide-, Oxidations- und Ätzverfahren
gehören.
Danach werden die Drain- und Source-Gebiete 125 in Verbindung
mit den Seitenwandabstandshalterstrukturen 122 auf der
Grundlage gut etablierter Abscheideverfahren, anisotrope Ätzprozesse
und Implantationssequenzen gebildet, um das gewünschte vertikale und laterale
Dotierstoffprofil zu erzeugen. Danach werden bei Bedarf entsprechend
Silizidgebiete auf der Grundlage gut etablierter Verfahren hergestellt.
Anschließend
wird, falls nötig,
eine entsprechende Siliziumdioxidätzstoppschicht gebildet, woran
sich das Abscheiden der Siliziumnitridschicht 130 anschließt. Während des
Abscheidens des Siliziumnitridmaterials werden entsprechende Prozessparameter,
etwa die Zusammensetzung von Trägergasen
und reaktiven Gasen, die Substrattemperatur, der Abscheidedruck
und insbesondere der Ionenbeschuss während des Abscheidens so gewählt, dass
sie damit die schließlich
erhaltene innere Verspannung des Materials nach dem Abscheiden in
Bezug auf die darunter liegende Materialien festlegen. Somit kann
durch Auswählen
geeigneter Parameterwerte eine hohe innere Verspannung, etwa bis
zu 2 Giga Pascal (GPa) und mehr an kompressiver Verspannung oder
bis zu 1 GPa oder deutlich höher
an Zugverspannung erzeugt werden und damit das Leistungsverhalten
des Transistors in dem ersten Bauteilgebiet 110 zu verbessern.
Aufgrund weniger ausgeprägten
Konformität
des Siliziumnitridabscheideprozesses oberhalb einer gewissen Schichtdicke
und für
größere Aspektverhältnisse,
wie sie in stark größenreduzierten
Bauelementen auftreten aufgrund des geringeren Abstands zwischen
benachbarten Transistorelementen bei moderat dimensionierter Gatehöhe in dicht
gepackten Bauteilbereichen, wie dies gezeigt ist, kann sich das Siliziumnitridmaterial
mit der lateralen Wachstumsrichtung zwischen den dicht gepackten
Transistorelementen verbinden, wodurch der entsprechende Saum 131 oder
entsprechende Überhänge bilden, woraus
sich der Hohlraum 132a ergibt. Somit können bei der nachfolgenden
Abscheidung der Siliziumdioxidschicht 132 die lokalen Abscheidebedingungen
an dem Saum 131 zu einer Ungleichmäßigkeit der Schichtdicke führen, wodurch
lokal eine deutlich erhöhte
Siliziumdioxiddicke geschaffen wird, die sich bis zu einem Wert
von dem 3- bis 4-fachen der Dicke in Bereichen belaufen kann, die
von dem Saum 131 beabstandet sind. Andererseits kann der
Hohlraum 132a zu entsprechenden Ätzungleichmäßigkeiten in einem Kontaktätzprozess
führen,
der in einer späteren
Phase ausgeführt
wird.
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Nach
dem Abscheiden der Siliziumdioxidschicht 132 wird die Lackmaske 103 auf
der Grundlage gut etablierter Fotolithographieverfahren gebildet. Anschließend wird
ein geeignet gestalteter Ätzprozess
ausgeführt,
um einen Teil der Schichten 130 und 131 von dem
zweiten Bauteilgebiet 120b zu entfernen. Während des
entsprechenden Ätzprozesses wird
das Siliziumdioxidmaterial der Schicht 131 zuerst entfernt,
und es schließt
sich ein selektiver Ätzprozess
zum Entfernen des Materials der Siliziumnitridschicht 130 an,
wobei der entsprechende Ätzprozess
bei Bedarf auf der Grundlage einer Ätzstoppschicht gesteuert werden
kann. Aufgrund der deutlich größeren Schichtdicke
der Siliziumdioxidschicht 131 an dem Saum 132 wird
das Material unter Umständen
nicht vollständig
während
des Ätzprozesses
entfernt, wenn die Schicht 131 abgetragen wird, wodurch
die selektive Ätzchemie
während
des nachfolgenden Ätzprozesses
zum Entfernen des freigelegten Anteils der Siliziumnitridschicht 130 signifikant abgeblockt
wird.
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Folglich
können
entsprechende Materialreste zwischen den Transistoren in dem ersten
Bauteilgebiet 120a zurückbleiben,
was zu entsprechenden Ungleichmäßigkeiten
während
der weiteren Bearbeitung, beispielsweise während des Abscheidens einer weiteren
dielektrischen Schicht hoher innerer Verspannung, die zur Verbesserung
des Transistorleistungsverhaltens der Transistoren in dem ersten
Bauteilgebiet 120a gestaltet ist, führen können.
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1b zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium. Wie gezeigt ist eine zweite
dielektrische Schicht 140 über dem ersten und dem zweiten Bauteilgebiet 120a, 120b ausgebildet,
wobei entsprechende Materialreste, die auch als 132 bezeichnet
sind und aus Material der Schicht 131 und 130 bestehen,
enthalten sind, während
die entsprechenden Defekte, d. h., ein Hohlraum 132a, weiterhin
in dem zweiten Bauteilgebiet 130b vorhanden ist. Aufgrund
des Materialrests 132, der aus unterschiedlichen Materialien
bestehen kann und der eine unterschiedliche Art innerer Verspannung
im Vergleich zu dem umgebenen Material der Schicht 140 aufweist, wie
zuvor erläutert
ist, kann der entsprechende Verspannungsübertragungsmechanismus beeinträchtigt werden,
während
zusätzlich
der Rest 132 entsprechende Ätzungleichmäßigkeiten in dem nachfolgenden
Strukturierungsprozess zur Herstellung der entsprechenden Kontaktöffnungen
bewirken kann. In ähnlicher
Weise kann der Hohlraum 132a in dem zweiten Bauteilgebiet 120b zu
einem reduzierten Verspannungsübertragungsmechanismus
sowie zu einer beeinträchtigten Ätzgleichmäßigkeit
während des
nachfolgenden Prozesses führen.
Ferner ist in der Fertigungsphase, die in 1b gezeigt
ist, eine entsprechende Lackmaske 104 vorgesehen, um die dielektrische
Schicht 140 während
eines entsprechenden Ätzprozesses 105 zum
Entfernen des freiliegenden Bereichs der Schicht 140 in
dem zweiten Bauteilgebiet 120b zu schützen.
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In
Bezug auf die Herstellung der zweiten dielektrischen Schicht 140 gelten
im Wesentlichen die gleichen Kriterien, wie sie zuvor mit Bezug
zu der Schicht 130 erläutert
sind. Somit werden während des
Abscheidens der Schicht 140 entsprechende Prozessparameter
in einer geeigneten Weise eingestellt, so dass eine gewünschte hohe
innere Verspannung erreicht wird. In anspruchsvollen Anwendungen,
d. h. in Halbleiterbauelementen mit Strukturgrößen von ungefähr 50 nm
und weniger, kann auch das Spaltfüllvermögen des Abscheideprozesses
für die Herstellung
der Schicht 140 eine wichtige Rolle während des Ätzprozesses 105 führen, da
in Verbindung mit der Oberflächentopographie,
die während
des Abscheidens der Schicht 130 erzeugt wird, ein im Wesentlichen
vollständiges
Entfernen des freiliegenden Bereichs der Schicht 140 von
den Abscheidefähigkeiten
des nachfolgenden Abscheideprozesses für eine vorgegebene Bauteilgeometrie
abhängen kann.
Folglich muss die Dicke der Schicht 140 unter Umständen innerhalb
spezieller Grenzen liegen, um ein im Wesentlichen vollständiges Entfernen
der Schicht 140 von dem zweiten Bauteilgebiet 120b zu ermöglichen,
ohne den Gesamtverspannungsübertragungsmechanismus
in unerwünschter
Weise zu beeinflussen. Somit ist ein entsprechend hohes Maß an Konformität für das Abscheiden
der Schicht 140 erforderlich, um in effizienter Weise den
freiliegenden Bereich mittels des Prozesses 105 zu entfernen,
der auf der Grundlage der Ätzindikatorschicht 131 gesteuert
werden kann, wodurch eine moderat gleichmäßige Schichtdicke zum im Wesentlichen
vollständigen
Entfernen des Materials der Schicht 140 erforderlich ist,
ohne in unerwünschter
Weise Material der Schicht 130 abzutragen.
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1c zeigt
schematisch das Bauelement 100 in einem weitere fortgeschrittenen
Herstellungsstadium, wobei ein entsprechendes dielektrisches Zwischenschichtmaterial 150,
das beispielsweise aus Siliziumdioxid aufgebaut ist, über der
ersten und der zweiten dielektrischen Schicht 130, 140 gebildet ist.
Das dielektrische Material 150 kann auf der Grundlage gut
etablierter Verfahren hergestellt werden, etwa subatmosphärischen
Abscheideprozessen auf der Grundlage von TEOS und dergleichen, woran sich
entsprechende Einebnungsprozesse bei Bedarf anschließen können. Danach
werden entsprechende Kontaktöffnungen 151 gebildet,
die in einigen Fällen, z.
B. in dichten RAM-Gebieten, die Bauteilebene in Bereichen kontaktieren,
die zwischen entsprechenden dichtgepackten Transistoren angeordnet
sind. Somit können
entsprechende Unregelmäßigkeiten 132, 132a auch
den entsprechenden Prozess beeinflussen, woraus sich Kontakte mit
reduzierter Zuverlässigkeit
oder sogar ....?.... Kontaktfehler ergeben.
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Folglich
können
bei der weiteren Größenreduzierung
von Bauelementen die entsprechenden Beschränkungen von Abscheideprozessen
für dielektrische
Materialien mit hoher innerer Verspannung eine signifikante Verringerung
der Schichtdicke erforderlich machen, um dem größeren Aspektverhältnis, das
in modernen Bauteilgeometrien angetroffen wird, Rechnung zu tragen.
In diesem Falle wird die entsprechende Verformung, die durch die
verspannten dielektrischen Materialien hervorgerufen wird, ebenso
deutlich reduziert, wodurch sich auch das Transistorleistungsverhalten
verringert.
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Die
vorliegende Offenbarung richtet sich an diverse Verfahren und Bauelemente,
die einige oder alle zuvor genannten Probleme lösen oder zumindest verringern
können.
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Überblick über die Erfindung
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Im
Allgemeinen richtet sich der hierin offenbarte Gegenstand an die
Problematik einer reduzierten Effizienz von verformungsinduzierenden
Mechanismen in kleinsten Halbleiterbauelementen und/oder entsprechende
Ungleichmäßigkeiten
während
des Strukturierens von Kontaktöffnungen,
indem die Strukturierungssequenz zum Herstellen unterschiedlich
verspannter dielektrischer Schichten über entsprechenden Transistorbauelementen
in geeigneter Weise angepasst wird, um durch die Abscheidung und
durch das Ätzen
hervorgerufene Ungleichmäßigkeiten
zu verringern und um zusätzlich ein
weiteres verspanntes dielektrisches Material innerhalb der Grenzen
und Rahmenbedingungen bereit zu stellen, die durch den entsprechenden
Abscheideprozess und die Bauteilgeometrie vorgegeben sind. D. h.,
die Strukturierungssequenz zum Bereitstellen zweiter unterschiedlich
verspannter dielektrischer Schichten können auf der Grundlage von Prozessparametern
ausgeführt
werden, die eine sehr effiziente Abscheidung beider dielektrischer
Materialien ermöglichen,
wobei nach dem Entfernen unerwünschter
Teile diese Schichten ein weiteres stark verspanntes dielektrisches
Material innerhalb der entsprechenden Prozessgrenzen gebildet wird,
wodurch jegliche durch die Strukturierung hervorgerufenen Ungleichmäßigkeiten
während
der weiteren Bearbeitung reduziert werden, wobei der verformungsreduzierende
Mechanismus zumindest für
eine Art an Transistoren deutlich verbessert wird. Somit kann die
entsprechende Prozesssequenz effizient an starker skalierte Bauelemente
angepasst werden, sobald ein geeignetes Strukturierungsschema für unterschiedlich
verspannte dielektrische Schichten erstellt ist.
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Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer
ersten verspannungsinduzierenden Schicht über mehreren ersten Transistoren,
die über
einem Substrat gebildet sind, wobei die erste verspannungsinduzierende
Schicht eine erste Art an Verspannung erzeugt. Des Weiteren wird
eine zweite verspannungsinduzierende Schicht über mehreren zweiten Transistoren
gebildet, wobei die zweite verspannungsinduzierende Schicht eine
zweite Art an Verspannung erzeugt, die sich von der ersten Art an Verspannung
unterscheidet. Des Weiteren umfasst das Verfahren das Bilden einer
dritten verspannungsinduzierenden Schicht über dem ersten und zweiten Transistor,
wobei die dritte verspannungsinduzierende Schicht die erste oder
die zweite Art an Verspannung erzeugt.
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Gemäß einer
weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bestimmen eines
ersten Sollwertes für eine
Dicke einer ersten verspannungsinduzierenden Schicht, die über einem
ersten Transistor, einer ersten Leitfähigkeitsart zu bilden ist.
Das Verfahren umfasst ferner das Bestimmen eines zweiten Sollwertes für eine Dicke
einer zweiten verspannungsinduzierenden Schicht, die über dem
zweiten Transistor einer zweiten Leitfähigkeitsart, die sich von der
ersten Leitfähigkeitsart
unterscheidet zu bilden ist. Anschließend werden die erste und die
zweite verspannungsinduzierende Schicht auf der Grundlage des ersten und
des zweiten Sollwertes gebildet und es wird eine dritte verspannungsinduzierende
Schicht über
dem ersten und dem zweiten Transistor auf der Grundlage eines dritten
Sollwerts gebildet. Eine Summe des dritten Sollwerts und des ersten
Sollwerts und eine Summe des dritten Sollwerts und des zweiten Sollwerts sind
jeweils ungefähr
gleich oder kleiner als eine Summe des ersten und des zweiten Sollwerts.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement eine
erste dielektrische Schicht, die über einen ersten Transistor
gebildet ist, wobei die erste dielektrische Schicht eine erste Art
an Verspannung hervorruft. Das Bauelement umfasst ferner eine zweite
dielektrische Schicht, die über
einem zweiten Transistor ausgebildet ist, wobei die zweite dielektrische
Schicht eine zweite Art an Verspannung erzeugt, die sich von der
ersten Art an Verspannung unterscheidet. Schließlich umfasst das Halbleiterbauelement
ferner eine dritte dielektrische Schicht, die auf der ersten und
der zweiten dielektrischen Schicht gebildet ist, wobei die dritte
dielektrische Schicht die erste Art innerer Verspannung über dem
ersten Transistor erzeugt und wobei die erste, die zweite und die
dritte dielektrische Schicht aus im Wesentlichen in der gleichen
Materialzusammensetzung aufgebaut sind.
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Kurze Beschreibung der Zeichnungen
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Weitere
Vorteile, Aufgabe und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlich aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a–1c schematische
Querschnittsansichten während
diverser Fertigungsverfahren bei der Herstellung unterschiedlich
verspannter Kontaktätzstoppschichten
in einem Halbleiterbauelement zeigen, das dichtgepackte Transistorelemente
gemäß einem
konventionellen Verfahrensablauf enthält;
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2a und 2b schematisch
Querschnittsansichten von Bauteilgebieten mit dichtgepackten Transistorelementen
zeigen, die eine Bauteilgeometrie repräsentieren, die entsprechend
verformte dielektrische Materialien auf der Grundlage geeignet ausgewählter Solldicken
gemäß anschaulicher
Ausführungsformen
erhalten; und
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2c bis 2f schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen bei der Herstellung unterschiedlich verspannter
dielektrischer Materialien auf der Grundlage geeigneter Prozessparameter
zeigen, wobei ein zusätzliches
verspanntes dielektrisches Material gemäß anschaulicher Ausführungsformen gebildet
wird.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen betrifft der hierin offenbarte Gegenstand eine verbesserte
Prozesstechnologie zur Herstellung von Verspannungsinduzierenden Schichten über Bauteilgebieten
mit dichtgepackten Transistorelementen, wobei die Fähigkeit
des Abscheideprozesses möglicherweise
in Kombination mit nachfolgenden Strukturierungsabläufen zur
Herstellung stark verspannter dielektrischer Materialien berücksichtigt
werden, um signifikant Ungleichmäßigkeiten
während
der Strukturierungssequenz und während
nachfolgender Prozessschritte zur Herstellung einer entsprechenden
Kontaktstruktur zu verringern. Gleichzeitig kann das entsprechende
Prozessfenster, das im Wesentlichen durch die Bauteilgeometrie und
durch die entsprechende Abscheidtechnik bestimmt wird, im Wesentlichen
vollständig „ausgenutzt" werden, in dem ein
zusätzlich
stark verspanntes dielektrisches Material über entsprechenden verspannten
dielektrischen Materialien vorgesehen wird, ohne dass im Wesentlichen
zu weiteren Ungleichmäßigkeiten
während
der weiteren Fertigungsprozesse beigetragen wird. Folglich werden
die Beschränkungen,
die durch die betrachtete Bauteilgeometrie und die verfügbaren Prozessfähigkeiten
des Abscheideprozesses definiert sind, eingehalten, wodurch ein
im Wesentlichen „selbst
skalierendes" Strukturierungsschema
bereitgestellt wird, in welchem für eine gegebenen Prozessstrategie
eine erhöhte
Menge an verspanntem dielektrischen Material zumindest für eine Transistorart
bereitgestellt werden kann. In einigen anschaulichen Aspekten wird
das zusätzlich
verspannte dielektrische Material nicht entfernt, wodurch die Gleichmäßigkeit
des nachfolgenden Strukturierungsprozesses für Kontaktöffnungen in einem entsprechenden
dielektrischen Zwischenschichtmaterial verbessert wird. In einigen
anschaulichen Ausführungsformen
wird ein entsprechender verspannungsrelaxierender Prozess dann lokal
für Transistorelemente
ausgeführt,
in denen das zusätzliche
dielektrische Material zu einem reduzierten Verspannungsübertragungsmechanismus
führt. In
diesem Falle kann das Leistungsverhalten einer Art an Transistoren
deutlich verbessert werden, ohne dass im Wesentlichen das Funktionsverhalten
der anderen Art an Transistoren beeinflusst wird, während andererseits
eine verbesserte Prozessgleichförmigkeit
während
der weiteren Bearbeitung des Bauelements für beide Arten an Transistoren
erreicht wird. In anderen anschaulichen Ausführungsformen wird ein entsprechender
Teil des zusätzlichen
verspannten dielektrischen Materials entfernt und während des
nachfolgenden Bearbeitens wird eine entsprechende Asymmetrie in
Bezug auf das verspannte dielektrische Material berücksichtigt,
in denen der weitere Strukturierungsprozess, beispielsweise während der
Herstellung der entsprechenden Kontaktöffnungen, in geeigneter Weise
angepasst wird.
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Mit
Bezug zu den 2a–2e werden nun
weitere anschauliche Ausführungsformen
detaillierter beschrieben.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200,
wobei ein spezifiziertes Bauteilgebiet 220a dargestellt
ist, dass mehrere Transistorelemente aufweist. Die entsprechenden
Transistorelemente in dem Bauteilgebiet 220a repräsentieren
dichtgepackte Schaltungselemente, wie sie typischerweise in stark
größenreduzierten
Halbleiterbauelementen auftreten, etwa in Mikroprozessoren, Speicherchips
und dergleichen. Beispielsweise repräsentiert das Bauteilgebiet 220a einen
statischen RAM-(Speicher mit wahlfreiem Zugriff)Bereich eines modernen
Speicherchips oder eines Mikroprozessors, und dergleichen. Das Bauteilgebiet 220a kann über einem
Substrat 201 ausgebildet sein, dass ein beliebiges geeignetes
Trägermaterial
repräsentiert,
etwa ein Halbleitervollsubstrat, beispielsweise auf der Grundlage
von Silizium, oder ein isolierendes Material mit einer darauf ausgebildeten im
Wesentlichen kristallinen Halbleiterschicht 202, wodurch
eine entsprechende SOI-(Halbleiter-(Isolator)Konfiguration gebildet
wird. Es sollte beachtet werden, dass das Halbleiterbauelement 200 andere Bauteilgebiete
aufweisen kann, die entsprechende Transistorelemente enthalten,
die mit einem vergleichbaren Abstand oder mit einem größeren Abstand
angeordnet sind, wenn weniger dichtgepackte Bereiche betrachtet
werden. Ferner können
diverse Bauteilgebiete des Halbleiterbauelements 200 auf der
Grundlage unterschiedlicher Architekturen ausgebildet sind, etwa
einer Vollsubstratkonfiguration oder einer SOI-Architektur. Die
Transistorelemente in dem Bauteilgebiet 220a weisen jeweils
eine Gateelektrode 221 auf einer Gateisolationsschicht 223 auf, die
die Gateelektrode 221 von einem entsprechenden Kanalgebiet 224 trennt,
das wiederum von entsprechenden Drain- und Source-Gebieten 225 seitlich
eingerahmt ist. In der in 2a gezeigten
Ausführungsform
enthalten die entsprechenden Transistorelemente ferner eine mehr
oder weniger komplexe Seitenwandabstandshalterstruktur 222 in
Abhängigkeit
von den Bauteilerfordemissen. Die entsprechenden Seitenwandabstandshalterstrukturen 222 definieren
im Wesentlichen einen Abstand 226 zwischen benachbarten
Transistorelementen und können
in Verbindung mit der entsprechenden Höhe der Gateelektrode 221 ein
entsprechendes Aspektverhältnis festlegen,
dass gewisse Beschränkungen
in Bezug auf einen entsprechenden Abscheideprozess zur Herstellung
verspannter dielektrischer Schichten 230 und 240 nach
sich ziehen kann.
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Wie
zuvor erläutert
ist, ist für
moderne Halbleiterbauelemente die Länge der Gateelektrode 221 50
nm oder deutlich geringer, wobei eine entsprechende Höhe der Gateelektroden 221 100
nm oder weniger beträgt.
Typischerweise werden im Hinblick auf einen Leistungsgewinn in modernen
Halbleiterbauelementen die laterale Abmessungen der Gateelektrode 221 ständig verringert,
um eine erhöhte Transistorleistungsfähigkeit
zu erreichen, wohingegen die entsprechende Gatehöhe nicht in proportionaler
Weise reduziert werden kann, wodurch das entsprechende Aspektverhältnis ständig zunimmt,
da der Abstand 226 in ähnlicher
Weise reduziert wird, wie die Gatelänge. Da aktuell verfügbare Rezepte
zur Herstellung des stark verspannten Siliziumnitridmaterials gewisse
Beschränkungen
im Hinblick auf ihr Spaltfüllvermögen aufweisen,
d. h., für
die Stufenbedeckung sind zunehmend restriktive Einschränkungen
für die
jeweiligen Abscheideprozesse wirksam, wodurch eine Reduzierung der
entsprechenden Schichtdicke der stark verspannten Schichten 230, 240 erforderlich
ist. Andererseits hängt
ein effizienter verformungsinduzierender Mechanismus nicht nur von
dem Betrag der inneren Verspannung ab, der durch die Schichten 230, 240 hervorgerufen
wird, sondern auch von der effektiven Schichtdicke, die nahe an
dem Kanalgebiet 224 positioniert ist. Somit kann ein zunehmendes
Aspektverhältnis,
das durch die ständig
fortschreitende Skalierung von Strukturelemente erzeugt wird, zu
einem weniger effizienten Verformungsübertragungsmechanismus auf
Grundlage gut etablierter Schichterzeugungsverfahren mit dualer
Verspannung führen.
Folglich stellt die vorliegende Erfindung eine Technik bereit, in
der Menge eines stark verspannten dielektrischen Materials erhöht werden
kann, wobei die entsprechenden Prozessbeschränkungen, die durch den betrachteten Abscheideprozess
und die Bauteilgeometrie vorgegeben sind, eingehalten werden. Zu
diesem Zweck werden die dielektrischen Schichten 230, 240 auf
der Grundlage einer entsprechenden Prozesstechnik gebildet, die
so gestaltet ist, dass eine hohe innere Verspannung unterschiedlicher
Art in den Schichten 230, 240 erhalten wird. Beispielsweise
kann die Schicht 230 aus Siliziumnitrid mit einer hohen
Druckverspannung aufgebaut sein, die sich auf 2 Giga Pascal oder
höher beläuft, wohingegen
die Schicht 240 aus Siliziumnitrid mit hoher Zugverspannung
mit bis zu ungefähr
1 Giga Pascal oder mehr aufgebaut sein kann. In anderen Bauteilen
wird die Schicht 230 mit einer Zugverspannung vorgesehen,
und die Schicht 240 wird als kompressiv verspanntes Material
gebildet.
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Ferner
kann das Bauteilgebiet 220a in einigen anschaulichen Ausführungsformen
eine von mehreren Teststrukturen repräsentieren, die auf dem gleichen
Substrat oder auf unterschiedlichen Substraten aufgebaut sind, um
die entsprechenden Schichten 230, 240 für die Bauteilkonfiguration
zu bilden, die durch die mehreren Transistorelemente in dem Gebiet 220a definiert
ist, auf der Grundlage unterschiedlicher Sollwerte für die Schichtdicke
oder für andere
unterschiedliche Prozessparameter zu bilden. Beispielsweise kann
auf der Grundlage einer Bauteilkonfiguration, die durch die Transistorelemente
in dem Gebiet 220a definiert ist, die Schicht 230 über mehreren
entsprechenden Strukturen auf der Grundlage unterschiedlicher Sollwerte
für die
Dicke 230t gebildet werden, um damit eine obere Grenze des
Spaltfüllvermögens des
betrachteten Abscheideprozesses zu ermitteln. Beispielsweise kann
die Dicke 230t über
die diversen Teststrukturen hinweg variiert werden, um damit eine
entsprechende maximale Dicke zu bestimmen, bei der Hohlräume, wie
sie etwa in 1a–1c dargestellt
sind, nicht erzeugt werden. Der entsprechende bestimmte Wert kann dann
als ein Maximaldickenwert für
die kombinierte Schichtdicke der Schichten 230, 240 während tatsächlicher
Fertigungsprozesse zur Herstellung eines verspannten dielektrischen
Materials über
entsprechenden Transistorstrukturen verwendet werden.
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In
anderen anschaulichen Ausführungsformen
werden die entsprechenden Prozessgrenzen für die gegebene Bauteilkonfiguration
und einem entsprechenden Abscheideprozess in einer verkleinerten
Art bestimmt, in dem die Fähigkeit
für das
im Wesentlichen vollständige
Entfernen der Schicht 240 bei der Abschätzung des Bestimmes des Spaltfüllvermögens der
betrachteten Abscheideprozesse „mit eingeschlossen" wird. D. h., wie
zuvor erläutert
ist, in einem Bauteilgebiet werden beide Schichten 220, 240 in
Form eines Schichtstapels vorgesehen, wodurch ein effizientes Entfernen
der oberen verformten dielektrisch Materialschicht erforderlich
ist, während
die darunter liegende verspannte Schicht im Wesentlichen nicht negativ
beeinflusst wird. Folglich können entsprechende
maximale Wert für
die Dicke 230t und 240t so bestimmt werden, dass
ein im Wesentlichen vollständiges
Entfernen der oberen Schicht 240 möglich ist, ohne dass in unerwünschter
Weise Material der Schicht 230 abgetragen wird. Es sollte
beachtet werden, dass die entsprechenden Abscheideprozesse nicht
symmetrisch in Bezug auf das Spaltfüllvermögen aufgrund der Unterschiede
in der Materialdichte, den Prozessparameter und dergleichen sein muss,
obwohl beide Schichten 230, 240 aus im Wesentlichen
der gleichen Materialzusammensetzung, etwa Siliziumnitrid, aufgebaut
sein können.
Folglich kann ein „zulässiger" Dickenbereich für die Schichten 230 und 240 individuell
festgelegt werden, was wiederum einen entsprechenden zulässigen Bereich
für eine
kombinierte Dicke der Schichten 230, 240 definiert.
Es sollte beachtet werden, dass die entsprechenden Messdaten zum
Abschätzen
geeigneter Sollwerte für
die Schichten 230, 240 von tatsächlichen
Produktbauelementen auf der Grundlage von Querschnittsanalyseverfahren,
Streumessungen, und dergleichen, erhalten werden können.
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2b zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher Ausführungsformen,
in denen das Bauteilgebiet 220a die Transistorelemente
mit einer ausgeprägteren
Oberflächentopographie
aufgrund reduzierter oder fehlender Seitenwandabstandshalterstrukturen
aufweist, um damit den Verspannungsübertragungsmechanismus zu verbessern,
in dem das stark verspannte Material näher an den entsprechenden Kanalgebieten 224 angeordnet
wird. Folglich können
die entsprechenden Sollwerte für
eine Dicke 230t und 240t ebenso auf der Grundlage
einer entsprechenden modifizierten Bauteilkonfiguration bestimmt
werden. Folglich können
auf der Grundlage der entsprechenden Konfigurationen, wie sie in
den 2a und 2b gezeigt
ist, entsprechende Zwischenkonfigurationen für eine gegebene Gatelänge der
Transistorelemente vermittelt werden, in dem beispielsweise eine „Interpolation" benutzt wird, um
damit ein gewisses Maß an
Flexibilität
beim Bestimmen geeigneter Sollwerte abhängig von der speziellen Prozessstrategie
zur Bildung und Entfernung der entsprechenden Seitenwandabstandshalter 222 zu
ermöglichen.
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Auf
der Grundlage der entsprechenden Sollwerte werden die Materialschichten 230, 240 in
tatsächlichen
Produktbauelementen hergestellt, wie dies mit Bezug zu den 2c–2f beschrieben ist.
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2c zeigt
schematisch eine Querschnittsansicht des Halbleiterbauelements 200,
während
es ein tatsächliches
Produktbauelement repräsentiert. Somit
weisen ein erstes Bauteilgebiet 220a und ein zweites Bauteilgebiet 220b,
die in ihrer grundlegenden Bauteilarchitektur dem Gebiet 220a entsprechen können, wie
es in den 2a oder 2b gezeigt ist,
darin entsprechende Transistorelemente auf, wie dies auch mit Bezug
zu den 2a und 2b beschrieben
ist. Ferner ist in der gezeigten Fertigungsphase die dielektrische
Schicht 230 mit einer speziellen Art innerer Verspannung über den
Transistorelementen des zweiten Bauteilgebiets 220b ausgebildet,
wodurch eine gewünschte
Art von Verformung in den entsprechenden Kanalgebieten 224 erzeugt wird.
In ähnlicher
Weise ist die dielektrische Schicht 240 über dem
ersten Bauteilgebiet 220a und über der Schicht 230 mit
einer unterschiedlichen Art an innerer Verspannung ausgebildet,
um damit das Leistungsverhalten der Transistoren in dem ersten Bauteilgebiet 220a zu
verbessern. Die Dicke der entsprechenden Schichten 230, 240 entspricht
dem Bauteilerfordernissen, ist aber innerhalb der entsprechenden maximalen
Sollwerte, die zuvor festgelegt wurden, um damit die gewünschten
gleichmäßigen Strukturierungseigenschaften
zu gewährleisten,
wie dies zuvor beschrieben ist. D. h., die Schicht 230 kann
auf der Grundlage eines maximalen Sollwerts 220t hergestellt
werden, der so bestimmt ist, um nicht in unerwünschter Weise die Gesamtgleichmäßigkeit
in der gesamten Strukturierungssequenz zu beeinflussen. In ähnlicher
Weise kann die Schicht 240 auf der Grundlage eines Sollwerts
gebildet sein, der ein hohes Maß an
Gleichmäßigkeit
sicher stellt, wobei die entsprechenden Sollwerte innerhalb des
Bereichs zulässiger
Sollwerte liegen, der zuvor bestimmt wurde. Es sollte beachtet werden,
dass die entsprechenden Dicken 230t, 240t sich
von einander unterscheiden, wenn eine entsprechende Anpassung des
Leistungsgewinns in einigen anschaulichen Ausführungsformen als geeignet erachtet
wird. In anderen Fällen
können
die entsprechenden Dicken auf ähnliche
Werte im Hinblick auf eine entsprechende Gleichmäßigkeit während des Strukturierungsprozesses
zur Herstellung entsprechender Kontaktöffnungen festgelegt werden,
wobei die Schichten 230, 240 als entsprechende Ätzstoppschichten
dienen. Unabhängig
von der Auswahl der einzelnen Schichtdicke wird die kombinierte
Dicke 234 der Schichten 230, 240 so festgelegt,
dass diese mit den zuvor bestimmten Beschränkungen des Strukturierungsprozesses übereinstimmen,
die im Wesentlichen durch das Spaltfüllvermögen des entsprechenden Abscheideprozesses
festgelegt sind.
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In
der in 2 gezeigten Fertigungsphase wird
das Bauelement 200 einer Ätzumgebung 205 ausgesetzt,
um die Schicht 240 über
dem zweiten Bauteilgebiet 220b auf der Grundlage einer
entsprechenden Lackmaske 204 zu entfernen. Aufgrund der geeigneten
Auswahl der entsprechenden Dicke 240t in Verbindung mit
der Dicke 230t wird der freiliegende Bereich der Schicht 240 im
Wesentlichen vollständig entfernt,
ohne dass die Schicht 230 wesentlich negative beeinflusst
wird. Beispielsweise kann der Ätzprozess 205 auf
der Grundlage eines geeigneten Ätzindikatormaterials
ausgeführt
werden, wie dies beispielsweise mit Bezug zu den 1a–1c beschrieben
ist, während
in anderen Fällen
die entsprechende Ätzindikatorschicht
weggelassen und der Ätzprozess 205 auf
der Grundlage anderer Prozessparameter, etwa der Ätzzeit und
dergleichen, gesteuert wird. Danach wird die Lackmaske 204 abgetragen,
wodurch das Bauelement 200 in einem Zustand ist, so dass
die Schicht 240 in einem ersten Bauteilgebiet 220a und
der Schicht 230 in dem zweiten Bauteilgebiet 220b vorhanden
ist. Danach kann das Halbleiterbauelement 200 in geeigneter
Weise „vorbereitet" werden, um ein weiteres
dielektrisches Material auf der Grundlage eines Abscheideprozesses
zu erhalten, wie er auch für
die Herstellung der Schichten 230, 240 auf der
Basis eines geeigneten Sollwerts für die Dicke angewendet wird,
um den entsprechenden Rahmenbedingungen zu entsprechen, wie sie
durch die kombinierte Dicke 234 definiert sind. D. h.,
in dieser Fertigungsphase wird das Bauelement 200 „vorbereitet", um ein weiteres
verspanntes dielektrisches Material mit einer Dicke zu empfangen,
die im Wesentlichen der Dicke 240t oder einem kleineren
Wert entspricht, wodurch eine Bauteilkonfiguration geschaffen wird,
in der das Abscheiden des zusätzlich
verspannten dielektrischen Materials zu einem äußerst gleichmäßigen Schichtstapel
führt, ohne
dass Ungleichmäßigkeiten,
etwa saum-artige oder hohlraum-artige Defekte hervorgerufen werden, die
zu entsprechenden Ungleichmäßigkeiten
während
der weiteren Bearbeitung führen
können.
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2d zeigt
schematisch das Halbleiterbauelement 200 mit einer zusätzlich verspannten
dielektrischen Schicht 260, die über dem ersten und dem zweiten
Bauteilgebiet 220a, 220b gebildet ist. Eine Dicke 260t der
Schicht 260 ist so gewählt,
dass der entsprechende zulässige
Bereich, der durch die kombinierte Dicke 234 definiert
ist, nicht überschritten wird,
und damit die Gleichmäßigkeit
während
der weiteren Bearbeitung zu gewährleisten,
wie zuvor erläutert
ist. Beispielsweise kann die maximale zulässige Dicke 260t für die Schicht 260 im
Wesentlichen erhalten werden, in dem die maximal zulässige kombinierte
Dicke 234, die als A bezeichnet wird, bestimmt wird und
in dem der größere Wert
aus der Schichtdicke 230t, 240t subtrahiert wird.
Womit gilt
zulässige
Dicke 260t ungefähr <= A – max(230
t, 240 t)
wobei max(230 t, 240 t) den größeren der beiden Dickenwerte 230t und 240t bezeichnet.
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Auf
diese Weise wird der zulässige
maximale Bereich 234 (A) in keinem der Bauteilgebiete 220a, 220b überschritten.
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In
der in 2d gezeigten anschaulichen Ausführungsform
entspricht die innere Verspannung der Schicht 260 der inneren
Verspannung der Schicht 230, um das Leistungsverhalten
der entsprechenden Transistoren in dem Gebiet 220b zu verbessern.
Beispielsweise kann das Gebiet 220b ein Gebiet mit p-Transistoren
repräsentieren,
während
die entsprechende innere Verspannung der Schichten 230, 260 eine
Druckverspannung ist. Jedoch kann die Schicht 260 mit einer
hohen Zugverspannung entsprechend der Schicht 240 aufgebracht
werden, um in entsprechender Weise das Transistorverhalten in dem
ersten Bauteilgebiet 220a zu erhöhen. Somit kann durch das Bereitstellen
der zulässigen
Schicht 260 ein hohes Maß an Flexibilität bei einer
geeigneten Anpassung entsprechend verformungsinduzierender Mechanismen
in dem Bauelement 200 zu erreichen. D. h., typischerweise
werden zwei oder mehr verspannungsinduzierende Quellen eingesetzt,
zumindest in einer Art an Transistor, wobei jedoch typischerweise entsprechende
Gegenmaßnahmen
erforderlich sind, um eine entsprechende Unausgewogenheit in der Leistungszunahme
der Transistorelemente auszugleichen. Andererseits kann für eine gegebene
Gestaltung der entsprechenden Transistorelemente die zusätzliche
Schicht 260 bessere Bedingungen schaffen, um entsprechende
Asymmetrien in den jeweiligen verspannungsinduzierenden Quellen
auszugleichen oder somit den Leistungsgewinn der unterschiedlichen
Transistortypen in keiner Weise einzustellen und damit auszugleichen.
Beispielsweise sind äußerst effiziente
verformungsinduzierende Mechanismen auf der Grundlage verformter
Halbleiterlegierungen verfügbar,
die in entsprechende Drain- und Source-Gebiete von p-Transistoren eingebaut
und mit den verspannten dielektrischen Schichten 230, 240 und 260 kombiniert
werden können,
um damit eine Gesamtleistungssteigerung des Bauelements 200 zu
erhalten. In diesem Falle kann die zusätzliche Schicht 260 verwendet
werden, um entsprechende Entwurfsmodifizierungen auszugleichen oder
zu kompensieren, die in der Fertigungssequenz zur Herstellung der
entsprechenden verformten Halbleitermaterialien auftreten können.
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2e zeigt
schematisch das Halbleiterbauelement 200 gemäß weitere
anschaulicher Ausführungsformen.
Hier umfasst das Bauelement eine Lackmaske 206, um das
zweite Bauteilgebiet 220b abzudecken, während das erste Bauteilgebiet 220a für eine Oberflächenmodifzierungsbehandlung 207 frei
liegt. Der Prozess 207 ist so gestaltet, dass die innere
Verspannung der Schicht 260 deutlich reduziert wird, um
damit nicht in unerwünschter
Weise das Verhalten der Transistorelemente in dem ersten Gebiet 220a zu
reduzieren. In einer anschaulichen Ausführungsform repräsentiert
der Modifizierungsprozess 207 eine Ionenimplantation, die
auf der Grundlage einer geeigneten Implantationsgattung, etwa einem
inerten Material, z. B. Xenon, Argon, und dergleichen, repräsentieren.
Somit kann der Implantationsprozess in effizienter Weise die molekulare
Struktur des freiliegenden Bereichs der Schicht 260 modifizieren,
wodurch die innere Verspannung deutlich entspannt wird. Geeignete
Prozessparameter für
den Prozess 207 können
effizient auf der Grundlage von Simulationsberechnungen, Experimenten,
und dergleichen, bestimmt werden. Da die zusätzliche Schicht 260 auf
Grundlage einer geeignet ausgewählten
Dicke 260t ausgeführt
wurde, die für
eine moderat konforme Oberlfächentopographie
in Bezug auf die darunter liegende Topographie sorgt, wie dies zuvor
erläutert
ist, kann der entsprechende Modifizierungsprozess 207 ein
hohes Maß an
Gleichmäßigkeit über dem
gesamten frei liegenden Bereich der Schicht 260 hinweg
aufweisen. Folglich kann die entsprechende entspannende Wirkung
der Behandlung 207 im Wesentlichen über die gesamte Dicke 260t hinweg
erreicht werden, ohne dass das darunter liegende Material der Schicht 240 in
unerwünschter Weise
beeinflusst wird.
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2f zeigt
schematisch das Halbleiterbauelement 200 in einem weiter
fortgeschrittenen Herstellungsstadium. Es ist ein entsprechendes
dielektrisches Material 250 über dem ersten und dem zweiten Bauteilgebiet 220a, 220b beispielsweise
in Form von Siliziumdioxid, und dergleichen, gebildet. Das dielektrische
Material 250 kann auf der Grundlage gut etablierter Techniken
hergestellt werden, wie dies zuvor mit Bezug zu dem Bauelement 100 beschrieben
ist. In einigen anschaulichen Ausführungsformen wird das Material 250 als
zwei oder mehr Unterschichten mit unterschiedlicher Zusammensetzung
oder Verspannungspegeln bereitgestellt, wenn eine weitere Verspannungsquelle
gewünscht
ist. Zum Beispiel kann dann der entspannte Bereich, der als 260 m
bezeichnet ist, als eine Pufferschicht dienen, wenn z. B. eine Schicht
gebildet wird, die die Verspannung in dem zweiten Bauteilgebiet 220b erhöht. In einem nächsten Fertigungsprozess
werden entsprechende Öffnungen 251 gebildet,
wie dies durch die gestrichelten Linien angegeben ist, wobei ein
hohes Maß an
Prozessgleichmäßigkeit
aufgrund der geeigneten Anpassung der entsprechenden Schichtdicke
während
des vorhergehenden Ausbildens der Schichten 230, 240 und 260 erreicht
wird. Die Schicht 260 kann für ein verbessertes Transistorverhalten
in dem zweiten Bauteilgebiet 220b sorgen, während der
entspannte Bereich 260 in dem ersten Bauteilgebiet 220a für eine hohes
Maß an
Symmetrie während
der weiteren Bearbeitung des Bauelements 200 sorgen kann,
beispielsweise, wenn die Kontaktöffnungen 251 gebildet
werden, während
das Verhalten der Transistoren in dem ersten Bauteilgebiet 220a im Wesentlichen
nicht negativ beeinflusst wird.
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Es
sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen
der Prozess 207 einen Ätzprozess
repräsentiert,
der so gestaltet ist, dass der freiliegende Bereich der Schicht 260 zumindest
teilweise entfernt wird, wenn eine entsprechende unterschiedliche
Schichtdicke als ungeeignet während
der weiteren Fertigungsprozesse erachtet wird. Auch in diesem Falle
sorgt die verbesserte Oberflächentopographie,
die durch einen vorhergehenden Prozess zur Herstellung der Schichten 230, 240 und 260 erreicht
wird, für
eine verbesserte Ätzgleichmäßigkeit,
wodurch ein im Wesentlichen vollständiges Entfernen der Schicht 260 über dem
ersten Bauteilgebiet 220 ermöglicht wird.
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Es
gilt also: Die vorliegende Erfindung stellt eine Technik bereit,
um das Transistorverhalten zumindest für eine Art von Transistoren
in stark skalierten Halbleiterbauelementen zu verbessern, in dem ein
zusätzliches
verspanntes dielektrisches Material auf zuvor strukturierten dielektrischen
Schichten mit unterschiedlicher Art innerer Verspannung gebildet wird,
während
Prozessbeschränkungen,
die durch eine Bauteilkonfiguration und die Eigenschaften der entsprechenden
Abscheideprozesse vorgegeben sind, möglicherweise in Verbindung
mit nachfolgenden Prozessen, etwa der Herstellung von Ätzindikatorschichten, Ätzstoppschichten,
und dergleichen, die optional während
der Strukturierung der anfänglichen
dielektrischen Schichten mit unterschiedlicher innerer Verspannung
vorgesehen werden, berücksichtigt
werden. Das zusätzliche
dielektrische Material kann somit für eine erhöhte Menge an verspannten Material
in der Nähe
einer Art an Transistoren sorgen, wobei ein im Wesentlichen maximaler
Anteil an verspanntem Material bereitgestellt wird, der mit einem
entsprechenden Strukturierungsschema kompatibel ist, ohne dass die
Gleichmäßigkeit
während der
nachfolgenden Fertigungsprozesse in ungewünschter Weise beeinträchtigt wird.
In anschaulichen Ausführungsformen
kann ein negativer Einfluss auf die andere Art an Transistorelementen
reduziert oder im Wesentlichen vollständig vermieden werden, in dem
ein entsprechender Modifizierungsprozess ausgeführt wird, etwa ein Ionenimplantationsprozess oder
das Entfernen des entsprechenden unerwünschten Bereichs zumindest
teilweise durch einen geeigneten Ätzprozess. Da eine entsprechende
Prozesssequenz auf der Grundlage einer gegebenen Bauteilkonfiguration
und dem Spaltenfüllvermögen der
entsprechenden Abscheideprozesse eingerichtet werden kann, ist die
hierin offenbarte Technik selbst skalierend, sobald geeignete Prozessparameter,
d. h. Sollwerte für
die Abscheidung, ermittelt sind. Somit kann eine deutliche Leistungssteigerung
für zumindest
eine Art an Transistoren erreicht werden, ohne dass im Wesentlichen
das Leistungsverhalten der anderen Art an Transistoren beeinflusst
wird.
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Zum
Beispiel kann für
eine Bauteilkonfiguration entsprechend den 90 nm Technologiestandard eine
geeignete Solldicke über
die entsprechenden Druckverspannten und Zugverspannten dielektrischen
Schichten ungefähr
110 nm betragen, wodurch eine Dicke für die zusätzliche verspannte Schicht
von ungefähr
110 nm zulässig
ist. In diesem Fall kann eine deutliche Leistungssteigerung für p-Transistoren oder
n-Transistoren erreicht werden, abhängig davon, ob das zusätzliche
verspannte dielektrische Material mit einer kompressiven Verspannung
oder einer Zugverspannung vorgesehen wird. Messungen zeigen eine
allgemeine Leistungssteigerung von ungefähr 5,5% für p-Transistoren, ohne dass
ein Leistungsverlust für
n-Transistoren eintritt, wenn eine entsprechende Entspannung der
zusätzlichen
verspannten Schicht über
den n-Transistoren ausgeführt wird,
wie zuvor beschrieben ist. Andererseits wird eine Leistungssteigerung
von ungefähr
5% für n-Transistoren erreicht,
ohne dass ein Leistungsverlust der p-Transistoren eintritt, wenn
die zusätzliche Schicht über dem
p-Transistor entspannt wird, wobei aktuell verfügbare Siliziumnitrid-Abscheideverfahren eingesetzt
werden. Folglich kann das Vorsehen der zusätzlich verspannten Schicht
vorteilhaft mit beliebigen geeigneten Strukturierungssequenzen zum
Vorsehen unterschiedlicher verspannter dielektrischer Schichten über unterschiedliche
Transistorarten kombiniert werden, unabhängig von der entsprechenden
angewendeten Prozesssequenz. D. h., dass kompressive dielektrische
Material kann zuerst vorgesehen werden und nachfolgend kann ein
zugverspanntes dielektrisches Material strukturiert werden, wobei
danach das zusätzlich
verspannte dielektrische Material mit einer Druckverspannung oder Zugverspannung
vorgesehen wird. In ähnlicher
Weise kann eine Sequenz angewendet werden, in der das zugverspannte
dielektrische Material zuerst vorgesehen wird, woran sich das kompressiv
verspannte dielektrische Material anschließt, während das zusätzliche
dielektrische Material mit einer Zugverspannung oder Druckverspannung
vorgesehen wird, abhängig
von den Prozess- und den Bauteilerfordernissen.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der Erfindung
als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.