Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Übertragen von unabhängigen Datenströmen über eine serielle Übertragungsstrecke unter Verwendung von Zeitmultiplex.The present invention relates to a method and apparatus for transmitting independent data streams over a serial link using time division multiplexing.
Im Stand der Technik ist es bekannt, Nutzdaten seriell zwischen einem Sender und einem oder mehreren Empfängern zu übertragen. Hierbei ist es zum Beispiel erforderlich, erstens eine Synchronisation zwischen Sender und Empfänger bzw. Empfängern auf Ebene eines seriellen Bits durch Rückgewinnen eines Sendetakts, zweitens eine Synchronisation zwischen Sender und Empfänger bzw. Empfängern auf Ebene eines Formats eines seriellen Datenstroms durch Erfassen einer Rahmenstruktur und drittens im Allgemeinen eine Synchronisation zwischen Sender und Empfänger bzw. Empfängern auf Ebene von Nutzdaten, falls sich diese nicht unmittelbar aus dem Format des seriellen Datenstroms ergibt, auf der Seite des bzw. der Empfänger herzustellen.In the prior art, it is known to transmit payloads serially between a transmitter and one or more receivers. In this case, for example, it is necessary to firstly synchronize between transmitter and receiver at the serial bit level by recovering a transmit clock, secondly synchronize between transmitter and receiver at the level of a format of a serial data stream by detecting a frame structure, and thirdly In general, a synchronization between the sender and receiver or receivers at the level of user data, if this does not result directly from the format of the serial data stream, on the side of the receiver or make.
Diese drei zuvor beschriebenen Ebenen werden hier im weiteren Verlauf als Ebene 1, Ebene 2 bzw. Ebene 3 bezeichnet.These three levels described above will be referred to below as level 1, level 2 or level 3.
Alle seriellen Übertragungsverfahren im Stand der Technik implementieren Merkmale, um eine Synchronisation zwischen Sender und Empfänger bzw. Empfängern auf den Ebenen 1 und 2 zu erzielen. Einfache serielle Übertragungsverfahren bieten jedoch keine explizite Unterstützung für eine Synchronisation auf der Ebene 3 und weisen daher einen maximalen Wirkungsgrad beim Belegen einer verfügbaren Übertragungskapzität mit den Nutzdaten auf, da keine für die Synchronisation erforderliche Signalisierung zwischen dem Sender und dem bzw. den Empfängern übertragen werden muss. Andererseits weisen diese einfachen seriellen Übertragungsverfahren aufgrund dieser Tatsache Einschränkungen hinsichtlich ihrer Anwendungen auf. Wenn zum Beispiel in dem Sender Nutzdaten von verschiedenen Quellen zusammenzufassen sind, um unter Verwendung von Zeitmultiplex exklusiv über einen gemeinsamen seriellen Übertragungskanal übertragen zu werden, muss dem bzw. den Empfängern angezeigt werden, welcher Quelle bzw. Senke die zu einem bestimmten Zeitpunkt seriell übertragenen Daten zugehörig sind. Daher muss hierfür eine serielle Übertragungskapazität reserviert und eine erforderliche Synchronisation auf der Ebene 3 durch Hinzufügen und Übertragen von Informationsträgern zur Signalisierung zwischen dem Sender und dem bzw. den Empfängern hergestellt werden. Dies weist den Nachteil eines statischen Zuweisens von ausgezeichneten Bitpositionen und daher eines permanenten Belegens von Übertragungsbandbreite auf.All prior art serial communication techniques implement features to achieve synchronization between transmitter and receiver at levels 1 and 2. Simple serial transmission methods, however, do not provide explicit support for level 3 synchronization and therefore have maximum efficiency in occupying an available transmission capacity with the payload, since no signaling required for synchronization needs to be transmitted between the transmitter and the receiver (s) , On the other hand, these simple serial transmission methods have limitations in their applications due to this fact. For example, if payload data from different sources is to be aggregated in the transmitter to be transmitted over a common serial transmission channel using time division multiplexing, the receiver (s) must be told which source or sink is the data transmitted serially at a particular time are associated. Therefore, for this, a serial transmission capacity must be reserved and a required level 3 synchronization established by adding and transmitting information carriers for signaling between the transmitter and the receiver (s). This has the disadvantage of statically assigning excellent bit positions and therefore permanently occupying transmission bandwidth.
Aus der WO 01/52538 ist die Weiterverarbeitung von Videodaten bekannt, die an einem Eingang anliegen. Dieser Datenstrom wird in zwei unabhängige Datenströme (primary und secondary) zerlegt. Der primary Datenstrom enthält dabei die Nutzinformation und der secondary Datenstrom die mit den Pixeldaten übertragene Steuerinformation. Die Bilddaten können komprimiert übertragen werden. Die beiden Datenströme werden mittels eines „Common interface” übertragen.From the WO 01/52538 is the further processing of video data known to be present at an input. This data stream is split into two independent data streams (primary and secondary). The primary data stream contains the payload and the secondary data stream contains the control information transmitted with the pixel data. The image data can be transmitted in compressed form. The two data streams are transmitted by means of a "common interface".
Aus der DE 10 2004 056 447 A1 ist ein Verfahren bekannt, bei dem ein Videosignal in zwei unabhängige Datenströme zerlegt wird, die ein Basissignal und ein Erweiterungssignal enthalten. Dabei wird versucht, in das Erweiterungssignal nur diejenigen Syntaxelemente aufzunehmen, die nicht schon im anderen Datenstrom enthalten sind. Die so gewonnenen Daten werden einem Codiermodul zugeführt.From the DE 10 2004 056 447 A1 For example, a method is known in which a video signal is decomposed into two independent data streams containing a base signal and an extension signal. An attempt is made to include in the expansion signal only those syntax elements that are not already contained in the other data stream. The data thus obtained are fed to a coding module.
Aus der DE 101 53 472 A1 geht ein Verfahren zum Übertragen von Datenströmen hervor, bei dem ein paralleles/serielles Wandeln der Pixeldatenworte im Sender erfolgt. Diese seriellen Daten werden über eine Leitung übertragen und in einem Empfänger durch serielles/paralleles Wandeln zurückgewandelt in die ursprünglichen Pixeldatenworte. Dabei werden zwei Pixeldatenströme übertragen, ein ungradzahliges Videodatensignal und eine gradzahliges Videodatensignal. Mehrere Datenströme werden im Zeitmultiplex übertragen.From the DE 101 53 472 A1 shows a method for transmitting data streams, in which a parallel / serial conversion of the pixel data words takes place in the transmitter. This serial data is transferred over a line and converted back to the original pixel data words in a receiver through serial / parallel conversion. In this case, two pixel data streams are transmitted, an odd-numbered video data signal and an even-numbered video data signal. Several data streams are transmitted in time multiplex.
Bei der WO 95/19670 A1 wird die zeitliche Verschachtelung von seriellen Datenströmen aufgezeigt.In the WO 95/19670 A1 the temporal nesting of serial data streams is shown.
Aus der EP 1 241 884 A2 ist ein Verfahren zur Übertragung von Videosignalen bekannt, die von einem digitalen Empfänger über eine TMDS-Leitung nach dem DVI-Standard übertragen werden sollen.From the EP 1 241 884 A2 A method for transmitting video signals to be transmitted by a digital receiver via a TMDS line according to the DVI standard is known.
Die US 2003 048 851 A1 geht von dem gleichen TDMS-Link aus wie die EP 1 241 884 A2 . Neben Videodaten werden dabei auch Auxiliary Data in den Datenstrom eingefügt, wobei diese in den Austastlücken übertragen werden. Darüber hinaus wird der Fall betrachtet, dass die Datenübertragung Fehlern unterliegt. Zur Fehlererkennung wird daher eine Codierung auf die Pixeldaten des Videodatenstroms und die Auxiliary Data angewendet.The US 2003 048 851 A1 is based on the same TDMS link as the EP 1 241 884 A2 , In addition to video data, auxiliary data is also inserted into the data stream, whereby these are transmitted in the blanking intervals. In addition, the case is considered that the data transmission is subject to errors. For error detection, coding is therefore applied to the pixel data of the video data stream and the auxiliary data.
Weitere Informationen zum Stand der Technik sind aus der JP 2003 087 784 A , der WO 99/10 871 A1 , der US 6 385 666 B1 und der US 2003/0 043 141 A1 zu entnehmen.Further information on the state of the art is available from the JP 2003 087 784 A , of the WO 99/10871 A1 , of the US Pat. No. 6,385,666 B1 and the US 2003/0 043 141 A1 refer to.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren und eine entsprechende Vorrichtung zum Übertragen von unabhängigen Pixeldatenströmen über eine serielle Übertragungsstrecke ohne Erhöhen der Bandbreite der jeweiligen Pixeldatenströme zu schaffen.The object of the present invention is to provide a method and a corresponding apparatus for transmitting independent ones Create pixel data streams over a serial link without increasing the bandwidth of the respective pixel data streams.
Diese Aufgabe wird hinsichtlich des Verfahrens mit den in Anspruch 1 und hinsichtlich der Vorrichtung mit den in Anspruch 5 angegebenen Maßnahmen gelöst.This object is achieved in terms of the method with the in claim 1 and in terms of the device with the measures specified in claim 5.
Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der abhängigen Ansprüche.Further advantageous embodiments of the present invention are the subject of the dependent claims.
Die vorliegende Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.The present invention will be explained below with reference to an embodiment with reference to the accompanying drawings.
Es zeigt:It shows:
1 eine Darstellung einer Matrix eines zu übertragenden Einzelbilds; 1 a representation of a matrix of a transmitted frame image;
2 einen Aufbau eines Empfängers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; 2 a structure of a receiver according to an embodiment of the present invention;
3 eine erste Tabelle von Vorschriften zum Fehlerkorrigieren von Ursprungsdaten gemäß dem Ausführungsbeispiel der vorliegenden Erfindung; und 3 a first table of rules for error correction of original data according to the embodiment of the present invention; and
4 eine zweite Tabelle von Vorschriften zum Rückgewinnen der Ursprungsdaten gemäß dem Ausführungsbeispiel der vorliegenden Erfindung. 4 a second table of rules for recovering the original data according to the embodiment of the present invention.
Nachstehend erfolgt die Beschreibung eines Ausführungsbeispiels der vorliegenden Erfindung.The following is a description of an embodiment of the present invention.
Es wird beispielhaft und nicht einschränkend angenommen, dass zwei unterschiedliche Bitströme unter Verwendung von Zeitmultiplex über eine serielle Übertragungsstrecke bzw. einen seriellen Übertragungskanal zu übertragen sind.It is assumed by way of example and not limitation that two different bitstreams are to be transmitted using time-division multiplexing over a serial transmission path or a serial transmission channel.
1 zeigt eine Darstellung einer Matrix eines zu übertragenden Einzelbilds. 1 shows a representation of a matrix of a transmitted frame.
Ein paralleler Pixeldatenstrom weist eine Folge von parallelen Bitwörtern mit jeweils n Bits auf. n ist eine Ganzzahl von größer gleich null. k Bits der n Bits, wobei k eine Ganzzahl ist, für die 0 ≤ k ≤ n gilt, beschreiben den Zustand eines einzelnen Pixels bzw. Bildelements und m Bits der n Bits, wobei m eine Ganzzahl ist, für die 0 ≤ m ≤ n und m = n – k gilt, stellen Steuerinformationen einer Bildquelle dar, die mit jedem einzelnen Pixel von der Bildquelle zu einer Bildquelle übertragen werden. Typischerweise ist k = 10, 12, 18, 24 oder 30 und ist m = 3. Steuersignale, die die Steuerinformationen aufweisen, werden häufig als Signale HSYNC für horizontal synchroniszation bzw. horizontale Synchronisation, VSYNC für vertical synchronisation bzw. vertikale Synchronisation und DE für data enable bzw. Datenfreigabe bezeichnet. Das Signal HSYNC signalisiert eine Bildsynchronisation für jede horizontale Zeile. Das Signal VSYNC signalisiert eine Bildsynchronisation für jedes vollständige Einzelbild. Das Signal DE markiert diejenigen Pixel, die sichtbar darzustellen sind.A parallel pixel data stream has a sequence of parallel bit words of n bits each. n is an integer greater than or equal to zero. k bits of the n bits, where k is an integer for which 0≤k≤n, describe the state of a single pixel and m bits of n bits, where m is an integer for which 0≤m≤n and m = n - k, represent control information of an image source, which is transmitted with each individual pixel from the image source to an image source. Typically, k = 10, 12, 18, 24, or 30, and m = 3. Control signals having the control information are often called HSYNC for horizontal synchronization, VSYNC for vertical synchronization, and DE for data enable. The signal HSYNC signals image synchronization for each horizontal line. The signal VSYNC signals image synchronization for each complete frame. The signal DE marks those pixels that are to be displayed visually.
Bestehende Standards und Spezifikationen verwenden den in 1 gezeigten Aufbau eines Einzelbilds.Existing standards and specifications use the in 1 shown construction of a single image.
Wie es in 1 gezeigt ist, besteht eine Matrix eines Einzelbilds aus vertikalen Bereichen A, B, C und D und horizontalen Bereichen E, F, G und H und beschreibt Elemente eines vollständigen Einzelbilds.As it is in 1 is shown, a matrix of a frame consists of vertical areas A, B, C and D and horizontal areas E, F, G and H and describes elements of a complete frame.
Hellgrau markierte Elemente in dem Bereich A und dem Bereich E in 1 stellen einen sichtbaren Bereich, das heißt Pixel, dar, mittelgrau markierte Elemente in den Bereichen B und D und den Bereichen F und H in 1 stellen sogenannte Schwarzschultern dar und dunkelgrau markierte Elemente in dem Bereich C und dem Bereich G in 1 stellen einen Synchronisationsbereich, das heißt Steuerinformationen, dar. Während des Bereichs G, in der dunkelgrau markierte Elemente vorhanden sind, wird eine vertikale Synchronisation durchgeführt und während des Bereichs C, in der ebenso dunkelgrau markierte Elemente vorhanden sind, wird eine horizontale Synchronisation durchgeführt.Light gray marked elements in the area A and the area E in 1 represent a visible region, that is pixels, mid-gray marked elements in regions B and D and regions F and H in 1 represent so-called black shoulders and dark gray marked elements in the area C and the area G in 1 During the area G in which elements marked dark gray are present, a vertical synchronization is performed, and during the area C in which elements marked as dark gray are also present, a horizontal synchronization is performed.
Das in 1 gezeigte vollständige Einzelbild wird dadurch übertragen, dass Pixel und Steuerinformationen Element für Element beginnend mit der obersten Zeile und endend mit der untersten Zeile in jeder Zeile von links nach rechts übertragen werden.This in 1 The full frame displayed is transmitted by passing pixels and control information element by element beginning at the topmost line and ending at the bottommost line in each line from left to right.
Es ist anzumerken, dass die zuvor erwähnten Schwarzschultern erforderlich sind, um eine Pause auszubilden, die zum Beispiel erforderlich ist, um einen Elektronenstrahl einer Ablenkeinheit eines Bildschirms wieder zu einem linken Bildschirmrand zurückzuführen. Jedoch ist dies nicht auf Bildschirme mit Elektronenstrahlen beschränkt, sondern kann ebenso zweckmäßig an anderen im Stand der Technik verfügbaren Arten von visuellen Anzeigeeinrichtungen angewendet werden. Dies ist jedoch im Stand der Technik bekannt und wird hier nicht im weiteren Detail beschrieben.It should be noted that the aforementioned black shoulders are required to form a pause, for example, required to return an electron beam from a deflection unit of a screen back to a left screen edge. However, this is not limited to screens with electron beams, but may also be suitably applied to other types of visual display devices available in the art. However, this is known in the art and will not be described in further detail here.
Aus dem in 1 gezeigten vollständigen Einzelbild ergeben sich unter anderen folgende Eigenschaften für einen seriellen Bitstrom.
- (1) Das Signal DE ist in jeder sichtbaren Zeile des Bereichs E für genau A Elemente aktiv, während zu dieser Zeit die Signale HSYNC und VSYNC inaktiv sind.
- (2) Nachdem das Signal DE inaktiv geworden ist, dauert es B Elemente, bis das Signal HSYNC für C Elemente aktiv wird. Während dieser Zeit dürfen sich weder das Signal DE noch das Signal VSYNC ändern.
- (3) Nachdem das Signal HSYNC für C Elemente aktiv geworden ist, dauert es weitere D Elemente, bis das Signal DE wieder aktiv werden kann. Wird das Signal DE nach D Elementen nicht aktiv, ist das Einzelbild in dem Bereich der vertikalen Synchronisation, das heißt den Bereichen F, G und H.
- (4) Das Signal VSYNC kann sich lediglich nach G Elementen, nachdem das Signal HSYNC inaktiv geworden ist, ändern, das heißt aktiv oder inaktiv werden.
- (5) Die Signale HSYNC und VSYNC ändern sich nie gleichzeitig.
From the in 1 shown complete single image resulting, among other things, the following properties for a serial bit stream. - (1) The signal DE is active in every visible row of the area E for exactly A elements, while at this time the signals HSYNC and VSYNC are inactive.
- (2) After the signal DE has become inactive, it takes B elements until the signal HSYNC for C elements becomes active. During this time, neither the signal DE nor the signal VSYNC may change.
- (3) After the signal HSYNC has become active for C elements, it takes further D elements until the signal DE can become active again. If the signal DE to D elements is not active, the frame is in the range of vertical synchronization, that is, the areas F, G and H.
- (4) The signal VSYNC can only change to G elements after the signal HSYNC has become inactive, ie become active or inactive.
- (5) The HSYNC and VSYNC signals never change at the same time.
Das Ausführungsbeispiel der vorliegenden Erfindung verwendet das zuvor genannte Wissen über Steuerinformationen einer Bildquelle dazu, dass Sender und Empfänger einer seriellen Übertragungsstrecke Bits von zwei unterschiedlichen Bildquellen quasi zeitgleich seriell übertragen können.The embodiment of the present invention uses the aforementioned knowledge about control information of an image source so that transmitters and receivers of a serial transmission link can transmit bits of two different image sources serially in parallel at the same time.
Im weiteren Verlauf wird davon ausgegangen, dass in einem Sender mehrere vollständige Einzelbilder, wie sie in 1 gezeigt sind, unter Verwendung von Zeitmultiplex miteinander verschachtelt werden und als serielle Bits bzw. Daten über eine Übertragungsstrecke zu einem Empfänger übertragen werden.In the further course it is assumed that in a transmitter several complete single pictures, as they are in 1 are interleaved using time-division multiplexing and transmitted as serial bits or data over a transmission link to a receiver.
Nachstehend erfolgt die Beschreibung des Aufbaus des Ausführungsbeispiels der vorliegenden Erfindung.The following is a description of the construction of the embodiment of the present invention.
2 zeigt den Aufbau des Empfängers gemäß dem Ausführungsbeispiel der vorliegenden Erfindung. 2 shows the structure of the receiver according to the embodiment of the present invention.
In 2 bezeichnet das Bezugszeichen 1 einen Seriell/Parallel-Wandler, bezeichnet das Bezugszeichen 2 einen ersten Zwischenspeicher, bezeichnet das Bezugszeichen 3 einen zweiten Zwischenspeicher, bezeichnet das Bezugszeichen 4 eine erste logische Verknüpfungseinheit, bezeichnet das Bezugszeichen 5 eine zweite logische Verknüpfungseinheit, bezeichnet das Bezugszeichen 6 eine dritte logische Verknüpfungseinheit, bezeichnet das Bezugszeichen 7 einen Multiplexer, bezeichnet das Bezugszeichen 8 einen dritten Zwischenspeicher, bezeichnet das Bezugszeichen 9 einen vierten Zwischenspeicher, bezeichnet das Bezugszeichen 10 einen fünften Zwischenspeicher, bezeichnet das Bezugszeichen 11 eine vierte logische Verknüpfungseinheit, bezeichnet das Bezugszeichen 12 einen sechsten Zwischenspeicher, bezeichnet das Bezugszeichen 13 einen siebten Zwischenspeicher, bezeichnet das Bezugszeichen 14 einen achten Zwischenspeicher und bezeichnet das Bezugszeichen 15 eine fünfte logische Verknüpfungseinheit.In 2 denotes the reference numeral 1 a serial / parallel converter, denoted by the reference numeral 2 a first buffer, the reference numeral 3 a second buffer, the reference numeral 4 a first logical linking unit, the reference numeral 5 a second logical linking unit, the reference numeral 6 a third logical linking unit, the reference numeral 7 a multiplexer, the reference numeral 8th a third buffer, the reference numeral 9 a fourth buffer, the reference numeral 10 a fifth buffer, the reference numeral 11 a fourth logical linking unit, the reference numeral 12 a sixth buffer, the reference numeral 13 a seventh buffer, the reference numeral 14 an eighth latch and designates the reference numeral 15 a fifth logical unit of concatenation.
Wie es weiterhin in 2 gezeigt ist, weist der Seriell/Parallel-Wandler 1 einen Eingangsanschluss für serielle Daten, einen Ausgangsanschluss für parallele Daten, die in 2 mit DATEN bezeichnet sind, von k Bits, einen Ausgangsanschluss für einen Takt, der in 2 mit TAKT bezeichnet ist, und Ausgangsanschlüsse für die Signale HSYNC, VSYNC und DE auf.As it continues in 2 is shown, the serial / parallel converter 1 a serial data input terminal; a parallel data output terminal connected in 2 with DATA, of k bits, an output terminal for a clock which is in 2 labeled CLOCK, and output terminals for the HSYNC, VSYNC, and DE signals.
Die Ausgangsanschlüsse für die Signale HSYNC, VSYNC und DE des Seriell/Parallel-Wandlers 1 sind mit Eingangsanschlüssen für die Signale HSYNC, VSYNC bzw. DE des ersten Zwischenspeichers 2 verbunden, der Ausgangsanschluss für parallele Daten des Seriell/Parallel-Wandlers 1 ist mit einem Eingangsanschluss für parallele Daten des ersten Zwischenspeichers 2 verbunden und der Ausgangsanschluss für einen Takt des Seriell/Parallel-Wandlers 1 ist mit einem Eingangsanschluss für einen Takt des ersten Zwischenspeichers 2 verbunden.The output terminals for the signals HSYNC, VSYNC and DE of the serial / parallel converter 1 are with input terminals for the signals HSYNC, VSYNC and DE of the first buffer 2 connected, the output terminal for parallel data of the serial / parallel converter 1 is with an input port for parallel data of the first buffer 2 connected and the output terminal for a clock of the serial / parallel converter 1 is with an input terminal for a clock of the first buffer 2 connected.
Die Ausgangsanschlüsse für die Signale HSYNC, VSYNC und DE des ersten Zwischenspeichers 2 sind mit Eingangsanschlüssen für die Signale HSYNC, VSYNC bzw. DE des zweiten Zwischenspeichers 3 verbunden, der Ausgangsanschluss für parallele Daten des ersten Zwischenspeichers 2 ist mit einem Eingangsanschluss für parallele Daten des zweiten Zwischenspeichers 3 verbunden und der Eingangsanschluss für einen Takt des ersten Zwischenspeichers 2 ist mit einem Eingangsanschluss für einen Takt des zweiten Zwischenspeichers 3 verbunden.The output terminals for the signals HSYNC, VSYNC and DE of the first buffer 2 are with input terminals for the signals HSYNC, VSYNC and DE of the second buffer 3 connected, the output terminal for parallel data of the first buffer 2 is connected to a parallel data input terminal of the second buffer 3 connected and the input terminal for a clock of the first buffer 2 is with an input terminal for a clock of the second buffer 3 connected.
Die Ausgangsanschlüsse für das Signal HSYNC des Seriell/Parallel-Wandlers 1 und der ersten und zweiten Zwischenspeicher 2 und 3 sind mit Eingangsanschlüssen 1, 2 bzw. 3 der ersten logischen Verknüpfungseinheit 4 verbunden. Die Ausgangsanschlüsse für das Signal VSYNC des Seriell/Parallel-Wandlers 1 und der ersten und zweiten Zwischenspeicher 2 und 3 sind mit Eingangsanschlüssen 1, 2 bzw. 3 der zweiten logischen Verknüpfungseinheit 5 verbunden. Die Ausgangsanschlüsse für das Signal DE des Seriell/Parallel-Wandlers 1 und der ersten und zweiten Zwischenspeicher 2 und 3 sind mit Eingangsanschlüssen 1, 2 bzw. 3 der dritten logischen Verknüpfungseinheit 6 verbunden.The output terminals for the signal HSYNC of the serial / parallel converter 1 and the first and second latches 2 and 3 are with input connections 1 . 2 respectively. 3 the first logical linking unit 4 connected. The output terminals for the signal VSYNC of the serial / parallel converter 1 and the first and second latches 2 and 3 are with input connections 1 . 2 respectively. 3 the second logical linking unit 5 connected. The output terminals for the signal DE of the serial / parallel converter 1 and the first and second latches 2 and 3 are with input connections 1 . 2 respectively. 3 the third logical linking unit 6 connected.
Der Ausgangsanschluss für einen Takt des Seriell/Parallel-Wandlers 1 ist mit einem Eingangsanschluss für einen Takt des Multiplexers 7 verbunden. Der Ausgangsanschluss A für das Signal DE der dritten logischen Verknüpfungseinheit 6 ist mit einem Eingangsanschluss für das Signal DE des Multiplexers 7 verbunden.The output terminal for one clock of the serial / parallel converter 1 is with an input terminal for one clock of the multiplexer 7 connected. The output terminal A for the signal DE of the third logic operation unit 6 is with an input terminal for the signal DE of the multiplexer 7 connected.
Eingangsanschlüsse für die Signale HSYNC und VSYNC des dritten Zwischenspeichers 8 sind mit Ausgangsanschlüssen A der ersten logischen Verknüpfungseinheit 4 bzw. der zweiten logischen Verknüpfungseinheit 5 verbunden. Eingangsanschlüsse für die Signale HSYNC und VSYNC des vierten Zwischenspeichers 9 sind mit Ausgangsanschlüssen für die Signale HSYNC und VSYNC des dritten Zwischenspeichers 8 verbunden. Eingangsanschlüsse für die Signale HSYNC und VSYNC des fünften Zwischenspeichers 10 sind mit Ausgangsanschlüssen für die Signale HSYNC und VSYNC des vierten Zwischenspeichers 9 verbunden. Input terminals for the signals HSYNC and VSYNC of the third buffer 8th are with output terminals A of the first logical combination unit 4 or the second logical combination unit 5 connected. Input terminals for the signals HSYNC and VSYNC of the fourth buffer 9 are with output terminals for the signals HSYNC and VSYNC of the third buffer 8th connected. Input terminals for the signals HSYNC and VSYNC of the fifth buffer 10 are output terminals for the signals HSYNC and VSYNC of the fourth latch 9 connected.
Eingangsanschlüsse 1_0 und 1_1 der vierten logischen Verknüpfungseinheit 11 sind mit den Eingangsanschlüssen für die Signale HSYNC bzw. VSYNC des dritten Zwischenspeichers 8 verbunden. Eingangsanschlüsse 2_0 und 2_1 der vierten logischen Verknüpfungseinheit 11 sind mit den Eingangsanschlüssen für die Signale HSYNC bzw. VSYNC des vierten Zwischenspeichers 9 verbunden. Eingangsanschlüsse 3_0 und 3_1 der vierten logischen Verknüpfungseinheit 11 sind mit den Eingangsanschlüssen für die Signale HSYNC bzw. VSYNC des fünften Zwischenspeichers 10 verbunden. Eingangsanschlüsse 4_0 und 4_1 der vierten logischen Verknüpfungseinheit 11 sind mit den Ausgangsanschlüssen für die Signale HSYNC bzw. VSYNC des fünften Zwischenspeichers 10 verbunden.input terminals 1_0 and 1_1 the fourth logical linking unit 11 are connected to the input terminals for the signals HSYNC and VSYNC of the third buffer, respectively 8th connected. input terminals 2_0 and 2_1 the fourth logical linking unit 11 are connected to the input terminals for the signals HSYNC and VSYNC of the fourth latch, respectively 9 connected. input terminals 3_0 and 3_1 the fourth logical linking unit 11 are connected to the input terminals for the signals HSYNC and VSYNC of the fifth latch, respectively 10 connected. input terminals 4_0 and 4_1 the fourth logical linking unit 11 are connected to the output terminals for the signals HSYNC and VSYNC of the fifth latch, respectively 10 connected.
Ein Eingangsanschluss für Daten des dritten Zwischenspeichers 8 ist mit einem Ausgangsanschluss für Daten des zweiten Zwischenspeichers 3 verbunden. Ein Ausgangsanschluss für Daten des dritten Zwischenspeichers 8 ist mit einem Eingangsanschluss für Daten des vierten Zwischenspeichers 9 verbunden. Ein Ausgangsanschluss für Daten des vierten Zwischenspeichers 9 ist mit einem Eingangsanschluss für Daten des fünften Zwischenspeichers 10 verbunden.An input port for data of the third buffer 8th is with an output terminal for data of the second buffer 3 connected. An output port for data of the third buffer 8th is with an input terminal for data of the fourth buffer 9 connected. An output port for data of the fourth buffer 9 is with an input terminal for data of the fifth buffer 10 connected.
Eingangsanschlüsse für einen Takt der dritten, vierten und fünften Zwischenspeicher 8, 9 und 10 sind mit einem Ausgangsanschluss 0 für einen Takt des Multiplexers 7 verbunden.Input terminals for one clock of the third, fourth and fifth latches 8th . 9 and 10 are with an output terminal 0 for one clock of the multiplexer 7 connected.
Ausgangsanschlüsse DE, HSYNC und VSYNC der vierten logischen Verknüpfungseinheit 11, ein Ausgangsanschluss für Daten des fünften Zwischenspeichers 10 und ein Ausgangsanschluss 0 für einen Takt des Multiplexers 7 sind nach außen geführt. Die Signale dieser Ausgangsanschlüsse bilden einen einer Anwendung zuzuführenden parallelen Pixeldatenstrom 1 aus.Output connections DE, HSYNC and VSYNC of the fourth logic operation unit 11 , an output terminal for fifth latch data 10 and an output terminal 0 for one clock of the multiplexer 7 are led to the outside. The signals of these output terminals form a parallel pixel data stream to be applied to an application 1 out.
Eingangsanschlüsse für die Signale HSYNC und VSYNC des sechsten Zwischenspeichers 12 sind mit den Ausgangsanschlüssen A der ersten logischen Verknüpfungseinheit 4 bzw. der zweiten logischen Verknüpfungseinheit 5 verbunden. Eingangsanschlüsse für die Signale HSYNC und VSYNC des siebten Zwischenspeichers 13 sind mit Ausgangsanschlüssen für die Signale HSYNC und VSYNC des sechsten Zwischenspeichers 12 verbunden. Eingangsanschlüsse für die Signale HSYNC und VSYNC des achten Zwischenspeichers 14 sind mit Ausgangsanschlüssen für die Signale HSYNC und VSYNC des siebten Zwischenspeichers 13 verbunden.Input terminals for the signals HSYNC and VSYNC of the sixth buffer 12 are connected to the output terminals A of the first logic operation unit 4 or the second logical combination unit 5 connected. Input terminals for the signals HSYNC and VSYNC of the seventh buffer 13 are with output terminals for the signals HSYNC and VSYNC of the sixth buffer 12 connected. Input terminals for the signals HSYNC and VSYNC of the eighth buffer 14 are with output terminals for the signals HSYNC and VSYNC of the seventh buffer 13 connected.
Eingangsanschlüsse 1_0 und 1_1 der fünften logischen Verknüpfungseinheit 15 sind mit den Eingangsanschlüssen für die Signale HSYNC bzw. VSYNC des sechsten Zwischenspeichers 12 verbunden. Eingangsanschlüsse 2_0 und 2_1 der fünften logischen Verknüpfungseinheit 15 sind mit den Eingangsanschlüssen für die Signale HSYNC bzw. VSYNC des siebten Zwischenspeichers 13 verbunden. Eingangsanschlüsse 3_0 und 3_1 der fünften logischen Verknüpfungseinheit 15 sind mit den Eingangsanschlüssen für die Signale HSYNC bzw. VSYNC des achten Zwischenspeichers 14 verbunden. Eingangsanschlüsse 4_0 und 4_1 der fünften logischen Verknüpfungseinheit 15 sind mit den Ausgangsanschlüssen für die Signale HSYNC bzw. VSYNC des achten Zwischenspeichers 14 verbunden.input terminals 1_0 and 1_1 the fifth logical linking unit 15 are connected to the input terminals for the signals HSYNC and VSYNC of the sixth buffer, respectively 12 connected. input terminals 2_0 and 2_1 the fifth logical linking unit 15 are connected to the input terminals for the signals HSYNC and VSYNC of the seventh buffer, respectively 13 connected. input terminals 3_0 and 3_1 the fifth logical linking unit 15 are with the input terminals for the signals HSYNC and VSYNC of the eighth buffer 14 connected. input terminals 4_0 and 4_1 the fifth logical linking unit 15 are connected to the output terminals for the signals HSYNC and VSYNC of the eighth buffer 14 connected.
Ein Eingangsanschluss für Daten des sechsten Zwischenspeichers 12 ist mit einem Ausgangsanschluss für Daten des zweiten Zwischenspeichers 3 verbunden. Ein Ausgangsanschluss für Daten des sechsten Zwischenspeichers 12 ist mit einem Eingangsanschluss für Daten des siebten Zwischenspeichers 13 verbunden, Ein Ausgangsanschluss für Daten des siebten Zwischenspeichers 13 ist mit einem Eingangsanschluss für Daten des achten Zwischenspeichers 14 verbunden.An input port for data of the sixth buffer 12 is with an output terminal for data of the second buffer 3 connected. An output port for data of the sixth buffer 12 is with an input terminal for data of the seventh cache 13 An output terminal for data of the seventh cache 13 is with an input port for data of the eighth buffer 14 connected.
Eingangsanschlüsse für einen Takt der sechsten, siebten und achten Zwischenspeicher 12, 13 und 14 sind mit einem Ausgangsanschluss 1 für einen Takt des Multiplexers 7 verbunden.Input terminals for one clock of the sixth, seventh and eighth latches 12 . 13 and 14 are with an output terminal 1 for one clock of the multiplexer 7 connected.
Ausgangsanschlüsse DE, HSYNC und VSYNC der fünften logischen Verknüpfungseinheit 15, ein Ausgangsanschluss für Daten des achten Zwischenspeichers 14 und ein Ausgangsanschluss 1 für einen Takt des Multiplexers 7 sind nach außen geführt. Die Signale dieser Ausgangsanschlüsse bilden einen einer Anwendung zuzuführenden parallelen Pixeldatenstrom 2 aus.Output connections DE, HSYNC and VSYNC of the fifth logic operation unit 15 , an output terminal for data of the eighth buffer 14 and an output terminal 1 for one clock of the multiplexer 7 are led to the outside. The signals of these output terminals form a parallel pixel data stream to be applied to an application 2 out.
Es ist anzumerken, dass die Anwendungen, denen die parallelen Pixeldatenströme 1 und 2 zuzuführen sind, zueinander unterschiedlich sein können.It should be noted that the applications to which the parallel pixel data streams 1 and 2 be supplied, may be different from each other.
Nachstehend erfolgt die Beschreibung der Funktionsweise des Ausführungsbeispiels der vorliegenden Erfindung. The description will be given below of the operation of the embodiment of the present invention.
Allgemein ist es anzumerken, dass in dem Empfänger gemäß dem Ausführungsbeispiel der vorliegenden Erfindung mehrere Stufen von Zwischenspeichern vorhanden sind, die alle von dem Seriell/Parallel-Wandler 1 ausgegebenen parallelen Daten synchronisiert zu dem Takt TAKT durchlaufen. Dadurch können Steuerinformationen von mehreren Datenwörtern miteinander verknüpft und interpretiert werden. Auf diese Weise können Modifikationen, die von dem Sender durchgeführt worden sind, in dem Empfänger rückgängig gemacht werden und die Ursprungsdaten an einer Bilddatensenke bzw. einer Anwendung vorgesehen werden.Generally, it should be noted that in the receiver according to the embodiment of the present invention, there are a plurality of stages of latches, all of the serial / parallel converter 1 passed parallel data synchronized to the clock CLOCK. This allows control information from multiple data words to be linked together and interpreted. In this way, modifications made by the sender may be undone in the receiver and the source data provided to an image data sink or application.
Nachfolgend wird die Funktionsweise des Ausführungsbeispiels der vorliegenden Erfindung unter der Annahme beschrieben, dass mit F1 in einer ersten Tabelle in 3 jede der ersten bis dritten logischen Verknüpfungseinheiten 4 bis 6 bezeichnet ist und mit F2 in einer zweiten Tabelle in 4 jede der vierten und fünften logischen Verknüpfungseinheiten 11 und 15 bezeichnet ist.Hereinafter, the operation of the embodiment of the present invention will be described on the assumption that with F1 in a first table in FIG 3 each of the first to third logical link units 4 to 6 and with F2 in a second table in 4 each of the fourth and fifth logical link units 11 and 15 is designated.
Es wird zurück auf 2 verwiesen. Der Seriell/Parallel-Wandler 1 wandelt in seinen Eingangsanschluss eingegebene serielle Daten, die von dem Sender zu dem Empfänger übertragen worden sind, zu parallelen Daten von k Bits und gibt diese parallelen Daten von k Bits an seinem Ausgangsanschluss für Daten aus. Diese parallelen Daten sind in 2 mit DATEN bezeichnet. Weiterhin gibt der Seriell/Parallel-Wandler 1 aus seinem Ausgangsanschluss für einen Takt den Takt TAKT aus, mit dem an dem Ausgangsanschluss für Daten des Seriell/Parallel-Wandlers 1 parallele Daten DATEN ausgegeben werden und gibt an seinen Ausgangsanschlüssen für die Signale HSYNC, VSYNC und DE diese Signale aus. Die parallelen Daten DATEN und die Signale HSYNC, VSYNC und DE werden durch die ersten und zweiten Zwischenspeicher 2 und 3, die synchronisiert zu dem Takt TAKT arbeiten, zeitlich verzögert, so dass zu unterschiedlichen Zeitpunkten erfasste Versionen der Signale HSYNC, VSYNC und DE den ersten, zweiten bzw. dritten logischen Verknüpfungseinheiten 4, 5 und 6 zugeführt werden.It will be back on 2 directed. The serial / parallel converter 1 converts serial data inputted to its input terminal, which has been transmitted from the transmitter to the receiver, to parallel data of k bits and outputs these parallel data of k bits at its output terminal for data. These parallel data are in 2 labeled DATA. Furthermore, there is the serial / parallel converter 1 from its output terminal for one clock the clock TAKT, with that at the output terminal for data of the serial / parallel converter 1 DATA parallel data outputs and outputs at its output terminals for the signals HSYNC, VSYNC and DE these signals. The parallel data DATA and the signals HSYNC, VSYNC and DE are passed through the first and second latches 2 and 3 , which operate synchronized with the clock CLOCK, delayed in time, so that at different times detected versions of the signals HSYNC, VSYNC and DE the first, second and third logic operation units 4 . 5 and 6 be supplied.
3 zeigt die erste Tabelle von Vorschriften zum Fehlerkorrigieren von Ursprungsdaten gemäß dem Ausführungsbeispiel der vorliegenden Erfindung. 3 shows the first table of rules for error correction of original data according to the embodiment of the present invention.
In diesem Ausführungsbeispiel der vorliegenden Erfindung ist der Aufbau der ersten und zweiten Zwischenspeicher 2 und 3 und der ersten bis dritten logischen Verknüpfungseinheiten 4, 5 und 6 unter der Voraussetzung vorgesehen, dass die Signale HSYNC, VSYNC und DE nicht korrekt lediglich für einen Taktpuls des Takts TAKT einen zu ihrem derzeitigen Wert komplementären Wert annehmen können. Falls dies der Fall ist, wird ein derartiger komplementärer Wert der Signale HSYNC, VSYNC und DE als Übertragungsfehler aufgefasst und korrigiert.In this embodiment of the present invention, the structure of the first and second latches 2 and 3 and the first to third logical link units 4 . 5 and 6 provided that the signals HSYNC, VSYNC and DE can not correctly assume a value complementary to their current value only for one clock pulse of the clock CLOCK. If so, such a complementary value of the signals HSYNC, VSYNC and DE is regarded as a transmission error and corrected.
Diese zeitliche Beziehung der Signale HSYNC, VSYNC und DE ist in der ersten Tabelle in 3 gezeigt.This temporal relationship of the HSYNC, VSYNC and DE signals is shown in the first table in FIG 3 shown.
In der in 3 gezeigten Tabelle bezeichnet ”F1” jede der ersten bis dritten logischen Verknüpfungseinheiten 4, 5 und 6, bezeichnen ”1”, ”2” und ”3” erste, zweite und dritte Eingangsanschlüsse der logischen Verknüpfungseinheit F1 und bezeichnet ”A” einen Ausgangsanschluss der logischen Verknüpfungseinheit F1.In the in 3 Table "F1" indicates each of the first to third logical link units 4 . 5 and 6 , "1", "2" and "3" denote first, second and third input terminals of the logic operation unit F1, and "A" denotes an output terminal of the logic operation unit F1.
Wie es aus 2 ersichtlich ist, wird dem ersten Eingangsanschluss 1 der logischen Verknüpfungseinheit F1 ein derzeit an dem Ausgangsanschluss des Seriell/Parallel-Wandlers 1 anliegendes Ausgangssignal zugeführt, wird dem zweiten Eingangsanschluss 2 der logischen Verknüpfungseinheit F1 ein derzeit an dem Ausgangsanschluss des ersten Zwischenspeichers 2 anliegendes Ausgangssignal zugeführt und wird dem dritten Eingangsanschluss 3 der logischen Verknüpfungseinheit F1 ein derzeit an dem Ausgangsanschluss des zweiten Zwischenspeichers 3 anliegendes Ausgangssignal zugeführt. Die ersten und zweiten Zwischenspeicher 2 und 3 dienen dazu, jeweils an ihnen anliegende Eingangssignale um eine vorbestimmten Zeitdauer verzögert synchronisiert zu dem Takt TAKT an ihren Ausgangsanschlüssen auszugeben, was bedeutet, dass den ersten, zweiten und dritten Eingangsanschlüssen 1, 2 und 3 der logischen Verknüpfungseinheit F1 zu unterschiedlichen aufeinanderfolgenden Zeiten an dem Ausgangsanschluss des Seriell/Parallel-Wandlers anliegende Versionen der Ausgangssignale, das heißt der Signale HSYNC, VSYNC bzw. DE, zugeführt werden.Like it out 2 is apparent, the first input terminal 1 of the logic combiner F1 currently on the output terminal of the serial / parallel converter 1 applied to the output signal, the second input terminal 2 of the logic combiner F1 currently at the output port of the first buffer 2 applied to the output signal and is the third input terminal 3 of the logic combiner F1 currently on the output port of the second buffer 3 applied output signal. The first and second buffers 2 and 3 serve to output respective input signals applied to them by a predetermined period of time delayed synchronized with the clock TAKT at their output terminals, which means that the first, second and third input terminals 1 . 2 and 3 the logical combination unit F1 at different successive times at the output terminal of the serial / parallel converter applied versions of the output signals, that is, the signals HSYNC, VSYNC and DE, respectively.
Die zuvor erwähnte zeitliche Beziehung der Signale HSYNC, VSYNC und DE ergibt sich wie folgt aus der ersten Tabelle.The aforementioned temporal relationship of the signals HSYNC, VSYNC and DE is as follows from the first table.
Lediglich dann, wenn an den Eingangsanschlüssen 2 und 3 der logischen Verknüpfungseinheit F1 Signale eines gleichen Werts von 0 oder 1 anliegen, wird dieser Wert an dem Ausgangsanschluss A der logischen Verknüpfungseinheit F1 ausgegeben, wie es in Zeilen 1, 4, 5 und 8 der ersten Tabelle ersichtlich ist. In dem Fall, in dem die zuvor erwähnte Beziehung erfüllt ist, an den Eingangsanschlüssen 1 und 2 der logischen Verknüpfungseinheit F1 Signale eines gleichen Werts anliegen und an dem Eingangsanschluss 3 der logischen Verknüpfungseinheit F1 ein Signal eines zu den Signalen an den Eingangsanschlüssen komplementären Werts anliegt, bleibt der Wert des Signals an dem Ausgangsanschluss A der logischen Verknüpfungseinheit F1 unverändert, wie es durch ”X” in Zeilen 2 und 7 der ersten Tabelle gezeigt ist. Wenn die zuvor erwähnte zeitliche Beziehung nicht erfüllt ist, das heißt wenn die Werte der Signale an den Eingangsanschlüssen 1, 2 und 3 der logischen Verknüpfungseinheit F1 von dem Eingangsanschluss 1 über den Eingangsanschluss 2 zu dem Eingangsanschluss 3 jeweils zueinander komplementäre Werte aufweisen, wird der Wert des Signals an dem Eingangsanschluss 2 als durch einen Übertragungsfehler verursacht erachtet und korrigiert. Das heißt, dieser als Übertragungsfehler erachtete Wert wird als zu diesem Wert komplementärer Wert aufgefasst und demgemäß wird das Signal an dem Ausgangsanschluss A der logischen Verknüpfungseinheit zu dem Wert des Signals an dem Eingangsanschluss 3 der logischen Verknüpfungseinheit F1 korrigiert, wie es durch ”0(EC)” und ”1(EC)” in Spalten 3 und 6 der ersten Tabelle gezeigt ist, wobei EC für error correction bzw. Fehlerkorrektur steht.Only if at the input terminals 2 and 3 the logic combiner F1 have signals of the same value 0 or 1, this value is output at the output terminal A of the logic combiner F1, as shown in rows 1, 4, 5 and 8 of the first table. In the case where the aforementioned relationship is satisfied, at the input terminals 1 and 2 the logic combiner F1 signals of the same value and at the input terminal 3 the logical linking unit F1 a signal to the signals to the At the input terminals of complementary value, the value of the signal at the output terminal A of the logical combiner unit F1 remains unchanged, as shown by "X" in rows 2 and 7 of the first table. When the aforementioned time relationship is not satisfied, that is, when the values of the signals at the input terminals 1 . 2 and 3 the logical linking unit F1 from the input terminal 1 via the input connection 2 to the input terminal 3 have mutually complementary values, the value of the signal at the input terminal 2 deemed to be caused by a transmission error and corrected. That is, this value considered to be a transmission error is regarded as a value complementary to this value, and accordingly, the signal at the output terminal A of the logic combiner unit becomes the value of the signal at the input terminal 3 of the logical combiner F1 as shown by "0 (EC)" and "1 (EC)" in columns 3 and 6 of the first table, where EC stands for error correction.
Es ist anzumerken, dass, obgleich die zuvor erwähnte zeitliche Beziehung unter Verwendung des Aufbaus der ersten und zweiten Zwischenspeicher 2 und 3 und der ersten, zweiten und dritten logischen Verknüpfungseinheiten 4, 5 und 6 überprüft werden kann und gegebenenfalls auf der Grundlage dieser Überprüfung eine Fehlerkorrektur durchgeführt werden kann, das Verwenden dieser zeitlichen Beziehung lediglich optional ist, so dass ebenso der Aufbau der ersten und zweiten Zwischenspeicher 2 und 3 und der ersten, zweiten und dritten logischen Verknüpfungseinheiten 4, 5 und 6 optional ist. In einem Fall, in dem zuvor erwähnte zeitliche Beziehung nicht angewendet wird, das heißt in dem sich die Signale HSYNC, VSYNC und DE zu jedem Taktpuls des Takts TAKT ändern können, sind die Ausgangsanschlüsse für die Signale HSYNC und VSYNC des Seriell/Parallel-Wandlers 1 direkt mit entsprechenden Eingangsanschlüssen HSYNC und VSYNC des dritten Zwischenspeichers 8 und des sechsten Zwischenspeichers 12 verbunden und ist der Ausgangsanschluss für das Signal DE des Seriell/Parallel-Wandlers 1 direkt mit dem Eingangsanschluss für das Signal DE des Multiplexers 7 verbunden.It should be noted that, although the aforementioned time relationship using the structure of the first and second latches 2 and 3 and the first, second and third logical link units 4 . 5 and 6 can be checked and possibly based on this review, an error correction can be performed, the use of this temporal relationship is only optional, so that also the structure of the first and second latches 2 and 3 and the first, second and third logical link units 4 . 5 and 6 is optional. In a case where the aforementioned timing relationship is not applied, that is, in which the signals HSYNC, VSYNC and DE can change every clock pulse of the clock CLOCK, the output terminals for the signals are HSYNC and VSYNC of the serial / parallel converter 1 directly to corresponding input terminals HSYNC and VSYNC of the third buffer 8th and the sixth cache 12 and is the output terminal for the signal DE of the serial / parallel converter 1 directly to the input terminal for the signal DE of the multiplexer 7 connected.
Es ist weiterhin anzumerken, dass die vorhergehende zeitliche Beziehung lediglich für einen Teil der Signale HSYNC, VSYNC und DE vorgesehen sein kann, das heißt zum Beispiel lediglich für die Signale HSYNC und VSYNC, und demgemäß lediglich der erforderliche Teil des Aufbaus der ersten und zweiten Zwischenspeicher 2 und 3 und der ersten, zweiten und dritten logischen Verknüpfungseinheiten 4, 5 und 6 vorgesehen sein muss, der zum Überprüfen dieser zeitlichen Beziehung und für eine gegebenenfalls erforderlich Fehlerkorrektur bezüglich des Teils der Signale HSYNC, VSYNC und DE dient.It should further be noted that the preceding time relationship may be provided only for a portion of the signals HSYNC, VSYNC and DE, that is, for example, only for the signals HSYNC and VSYNC, and thus only the required part of the construction of the first and second latches 2 and 3 and the first, second and third logical link units 4 . 5 and 6 provided for checking this temporal relationship and for an optionally required error correction with respect to the part of the signals HSYNC, VSYNC and DE.
Genauer gesagt sind für die zuvor erwähnte zeitliche Beziehung lediglich des Signals HSYNC die ersten und zweiten Zwischenspeicher 2 und 3 und die erste logische Verknüpfungseinheit 4 erforderlich, für die zuvor erwähnte zeitliche Beziehung lediglich des Signals VSYNC die ersten und zweiten Zwischenspeicher 2 und 3 und die zweite logische Verknüpfungseinheit 5 erforderlich, für die zuvor erwähnte zeitliche Beziehung lediglich des Signals DE die ersten und zweiten Zwischenspeicher 2 und 3 und die dritte logische Verknüpfungseinheit 6 erforderlich, für die zuvor erwähnte zeitliche Beziehung lediglich der Signale HSYNC und VSYNC die ersten und zweiten Zwischenspeicher 2 und 3 und die ersten und zweiten logischen Verknüpfungseinheiten 4 und 5 erforderlich, für die zuvor erwähnte zeitliche Beziehung lediglich der Signale HSYNC und DE die ersten und zweiten Zwischenspeicher 2 und 3 und die ersten und dritten logischen Verknüpfungseinheiten 4 und 6 erforderlich und für die zuvor erwähnte zeitliche Beziehung lediglich der Signale VSYNC und DE die ersten und zweiten Zwischenspeicher 2 und 3 und die zweiten und dritten logischen Verknüpfungseinheiten 5 und 6 erforderlich.More specifically, for the aforementioned time relationship of only the signal HSYNC, the first and second latches are 2 and 3 and the first logical link unit 4 required, for the aforementioned temporal relationship only the signal VSYNC the first and second latches 2 and 3 and the second logical link unit 5 required, for the aforementioned temporal relationship only the signal DE, the first and second latches 2 and 3 and the third logical link unit 6 required, for the aforementioned temporal relationship only the signals HSYNC and VSYNC the first and second latches 2 and 3 and the first and second logical link units 4 and 5 required, for the aforementioned temporal relationship only the signals HSYNC and DE the first and second latches 2 and 3 and the first and third logical link units 4 and 6 required and for the aforementioned temporal relationship only the signals VSYNC and DE the first and second latches 2 and 3 and the second and third logical link units 5 and 6 required.
Im folgenden Verlauf wird weiterhin davon ausgegangen, dass die zuvor erwähnte zeitliche Beziehung für alle drei der Signale HSYNC, VSNC und DE gegeben ist, so dass der gesamte in 2 gezeigte Aufbau verwendet wird.In the following, it is further assumed that the aforementioned temporal relationship is given for all three of the signals HSYNC, VSNC and DE, so that the entire in 2 shown construction is used.
Es wird erneut auf 2 verwiesen. Der Multiplexer 7 dient dazu, unter Verwendung des Werts von ”0” oder ”1” des Signals DE zu bestimmen, ob das jeweilige zugehörige parallele Pixeldatenwort dem parallelen Pixeldatenstrom 1 oder dem parallelen Pixeldatenstrom 2 zugehörig ist. In diesem Ausführungsbeispiel der vorliegenden Erfindung zeigt ein Wert ”0” des Signals DE an, dass das zugehörige parallele Pixeldatenwort dem parallelen Pixeldatenstrom 1 zugehörig ist und zeigt ein Wert ”1” des Signals DE an, dass das zugehörige parallele Pixeldatenwort dem parallelen Pixeldatenstrom 2 zugehörig ist. Es ist anzumerken, dass für diese Funktionsweise das Signal DE in dem Sender zweckmäßig codiert werden muss.It will be up again 2 directed. The multiplexer 7 serves to determine, using the value of "0" or "1" of the signal DE, whether the respective associated parallel pixel data word is the parallel pixel data stream 1 or the parallel pixel data stream 2 is associated. In this embodiment of the present invention, a value "0" of signal DE indicates that the associated parallel pixel data word is the parallel pixel data stream 1 and indicates a value "1" of the signal DE indicating that the associated parallel pixel data word is the parallel pixel data stream 2 is associated. It should be noted that for this mode of operation, the signal DE in the transmitter must be suitably coded.
Ähnlich den ersten und zweiten Zwischenspeichern 2 und 3 dienen die dritten, vierten und fünften Zwischenspeicher 8, 9 und 10 bzw. die sechsten, siebten und achten Zwischenspeicher 12, 13 und 14 dazu, jeweils an ihren Eingangsanschlüssen anliegende Eingangssignale HSYNC, VSYNC und DATA um eine vorbestimmte Dauer zeitlich zu verzögern. Jeweilige zu unterschiedlichen Zeiten erfasste aufeinanderfolgende Versionen der Signale HSYNC und VSYNC werden jeweiligen Eingangsanschlüssen der vierten und fünften logischen Verknüpfungseinheiten 11 und 15 zugeführt.Similar to the first and second buffers 2 and 3 serve the third, fourth and fifth latches 8th . 9 and 10 or the sixth, seventh and eighth latches 12 . 13 and 14 to temporally delay respective input signals HSYNC, VSYNC and DATA applied at their input terminals by a predetermined duration. Respective successive versions of the signals HSYNC and VSYNC detected at different times are applied to respective input terminals of the fourth and fifth logical linking units 11 and 15 fed.
Die Funktionsweise der dritten, vierten und fünften Zwischenspeicher 8, 9 und 10 und der dritten logischen Verknüpfungseinheit 11 ist ausgenommen dessen zu der der sechsten, siebten und achten Zwischenspeicher 12, 13 und 14 und der vierten logischen Verknüpfungseinheit 15 gleich, dass die dritten, vierten und fünften Zwischenspeicher 8, 9 und 10 als Reaktion auf den Wert ”0” des Signals DE arbeiten und die sechsten, siebten und achten Zwischenspeicher 12, 13 und 14 als Reaktion auf den zu dem Wert ”0” komplementären Wert ”1” des Signals DE arbeiten, um die in dem ankommenden seriellen Bitstrom vorhandenen Teile des parallelen Pixeldatenstroms 1 und des parallelen Pixeldatenstroms 2 voneinander zu extrahieren und zweckmäßige Signale HSYNC, VSYNC und DE für jeden des parallelen Pixeldatenstroms 1 und des parallelen Pixeldatenstroms 2 aus den in dem Sender codierten Signalen HSYNC und VSYNC zu extrahieren.The operation of the third, fourth and fifth latches 8th . 9 and 10 and the third logical link unit 11 except for that of the sixth, seventh and eighth latches 12 . 13 and 14 and the fourth logical link unit 15 same, that the third, fourth and fifth latches 8th . 9 and 10 in response to the value "0" of the signal DE and the sixth, seventh and eighth latches 12 . 13 and 14 in response to the value "1" of the signal DE complementary to the value "0", the parts of the parallel pixel data stream present in the incoming serial bit stream 1 and the parallel pixel data stream 2 extract from each other and appropriate signals HSYNC, VSYNC and DE for each of the parallel pixel data stream 1 and the parallel pixel data stream 2 from the signals coded in the transmitter HSYNC and VSYNC to extract.
Dieses Extrahieren der Signale HSYNC, VSYNC und DE wird unter der zuvor erwähnten Annahme ausgeführt, dass der Wert des in dem Sender codierten Signals DE anzeigt, welchem der parallelen Pixeldatenströme 1 und 2 das zugehörige parallele Pixeldatenwort zugehörig ist.This extraction of the signals HSYNC, VSYNC and DE is carried out under the aforementioned assumption that the value of the signal encoded in the transmitter DE indicates which of the parallel pixel data streams 1 and 2 the associated parallel pixel data word is associated.
Im weiteren Verlauf wird jede der vierten und der fünften logischen Verknüpfungseinheit 11 und 15 als logische Verknüpfungseinheit F2 bezeichnet, da ihre Funktionsweise hinsichtlich des Extrahierens der Signale HSYNC, VSYNC und DE gleich ist.In the further course, each of the fourth and the fifth logical linking unit 11 and 15 is referred to as logical linking unit F2, since its operation is the same with respect to the extraction of the signals HSYNC, VSYNC and DE.
4 zeigt eine zweite Tabelle von Vorschriften zum Rückgewinnen der Ursprungsdaten gemäß dem Ausführungsbeispiel der vorliegenden Erfindung. 4 shows a second table of rules for recovering the original data according to the embodiment of the present invention.
In der zweiten Tabelle ist eine Abbildungsvorschrift der in dem Sender codierten Signale HSYNC und VSYNC zu den für die parallelen Pixeldatenströme 1 und 2 erforderlichen Signalen HSYNC, VSYNC und DE gezeigt. Hierfür ist es erforderlich, dass sowohl der Sender als auch der Empfänger Wissen über die zu verwendende Abbildungsvorschrift aufweisen müssen, damit der Sender die Signale HSYNC und VSYNC codieren kann und der Empfänger daraus die erforderlichen Signale HSYNC, VSYNC und DE decodieren kann. Die in der zweiten Tabelle gezeigte Abbildungsvorschrift ist derart ausgelegt, dass sie mit der Funktionalität der zuvor erwähnten logischen Verknüpfungseinheit F1 vereinbar ist.In the second table, a mapping rule of the signals coded in the transmitter HSYNC and VSYNC to those for the parallel pixel data streams 1 and 2 required signals HSYNC, VSYNC and DE shown. For this it is necessary that both the transmitter and the receiver must have knowledge of the mapping rule to be used, so that the transmitter can encode the signals HSYNC and VSYNC and the receiver can decode the required signals HSYNC, VSYNC and DE from it. The mapping rule shown in the second table is designed to be compatible with the functionality of the aforementioned logic combiner F1.
Gemäß dem zuvor beschriebenen Ausführungsbeispiel wird eines von Gesetzmäßigkeiten bzw. eine Redundanz aufweisenden Steuersignalen HSYNC, VSYNC und DE, das heißt das Steuersignal DE verwendet, um einen von zwei parallelen Pixeldatenströmen auszuwählen und werden andere Gesetzmäßigkeiten bzw. Redundanz aufweisende Steuersignale HSYNC, VSYNC und DE, das heißt die Steuersignale HSYNC und VSYNC, verwendet, um für den ausgewählten parallelen Pixeldatenstrom erforderliche Steuersignale HSYNC, VSYNC und DE zu extrahieren.According to the above-described embodiment, a control signal HSYNC, VSYNC and DE having the regularity or redundancy, that is, the control signal DE is used to select one of two parallel pixel data streams, and other control signals HSYNC, VSYNC and DE having redundancy, that is, the control signals HSYNC and VSYNC used to extract control signals HSYNC, VSYNC and DE required for the selected parallel pixel data stream.
Die vorliegende Erfindung ist jedoch nicht auf die in der ersten und der zweiten Tabelle gezeigte Abbildungsvorschriften der ersten und zweiten logischen Verknüpfungseinheiten F1 und F2 beschränkt. Vielmehr ist anzumerken, dass der allgemeine Lösungsansatz der vorliegenden Erfindung darin besteht, aus Gesetzmäßigkeiten aufweisenden parallelen Pixeldatenströmen sowohl ein zweckmäßiges Auswählen von zugehörigen parallelen Pixeldatenströmen an dem Empfänger als auch ein Extrahieren von für die parallelen Pixeldatenströme erforderlichen Steuerinformationen an dem Empfänger zuzulassen, wobei das Wissen über die Vorschriften des Auswählens und Extrahierens sowohl auf der Seite des Senders als auch auf der Seite des Empfängers vorhanden ist und zum Codieren der Steuerinformationen an dem Sender bzw. zum Decodieren der Steuerinformationen an dem Empfänger verwendet wird. Demgemäß werden gemäß der vorliegenden Erfindung Gesetzmäßigkeiten aufweisende parallele Pixeldatenströme zweckentfremdet verwendet, um Daten in dem Sender mittels vorbestimmter Vorschriften zu modifizieren und nach einem Auswerten der Modifikationen in dem Empfänger mittels zu den vorbestimmten Vorschriften inversen Vorschriften zurückzugewinnen. Dadurch können unter Verwendung der Modifikationen zusätzliche Informationen, wie zum Beispiel Informationen hinsichtlich einer Synchronisation auf der zuvor erwähnten Ebene 3, das heißt auf der Ebene der Nutzdaten, übertragen werden, ohne das speziell dafür vorgesehene Bitpositionen in einem seriellen Übertragungsrahmen bzw. Bitstrom statisch zugewiesen sein müssen, die permanent Übertragungsbandbreite belegen würden. Hierbei kann bei dem Modifizeren bzw. dem Rückgewinnen ebenso eine zeitliche Beziehung der Steuerinformationen verwendet werden. Als Gesetzmäßigkeiten sind hierbei logische Eigenschaften und/oder zeitliche bzw. auf die zeitbezogene Beziehungen des parallelen Pixeldatenstroms zu verstehen.However, the present invention is not limited to the mapping specifications of the first and second logical combiners F1 and F2 shown in the first and second tables. Rather, it should be noted that the general approach of the present invention is to allow parallel pixel data streams having regularity to both appropriately select corresponding parallel pixel data streams at the receiver and extract control information required for the parallel pixel data streams at the receiver, wherein knowledge of the preselecting and extracting provisions exist on both the sender side and the receiver side and are used to encode the control information at the sender or to decode the control information at the receiver. Accordingly, in accordance with the present invention, parallel pixel data streams having regularities are misused to modify data in the sender by predetermined rules and recover, after evaluating the modifications in the receiver, by means of rules inverse to the predetermined rules. Thereby, using the modifications, additional information, such as information regarding synchronization at the aforementioned level 3, that is, at the level of the payload, can be transmitted without being statically assigned to the dedicated bit positions in a serial transmission frame or bit stream which would occupy permanent transmission bandwidth. In this case, a temporal relationship of the control information can also be used in the modifier or the recovery. As laws, logical properties and / or temporal or time-related relationships of the parallel pixel data stream are to be understood here.
Weiterhin ist es anzumerken, dass die vorliegende Erfindung nicht auf die Verwendung von zwei unter Verwendung von Zeitmultiplex seriell zu übertragenden Bitströmen beschränkt ist, sondern unter Verwendung von zweckmäßigen Abbildungsvorschriften der Gesetzmäßigkeiten aufweisenden Steuerinformationen eine beliebige Anzahl von zu übertragenden Bitströmen verwendbar ist.Furthermore, it should be noted that the present invention is not limited to the use of two bitstreams to be serially transmitted using time division multiplexing, but any suitable number of bitstreams to be transmitted can be used using appropriate mapping rules of the lawful control information.