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DE102014114683B4 - METHOD FOR PRODUCING A SEMICONDUCTOR WAFERS WITH A LOW CONCENTRATION OF INTERSTITIAL OXYGEN - Google Patents

METHOD FOR PRODUCING A SEMICONDUCTOR WAFERS WITH A LOW CONCENTRATION OF INTERSTITIAL OXYGEN Download PDF

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DE102014114683B4
DE102014114683B4 DE102014114683.2A DE102014114683A DE102014114683B4 DE 102014114683 B4 DE102014114683 B4 DE 102014114683B4 DE 102014114683 A DE102014114683 A DE 102014114683A DE 102014114683 B4 DE102014114683 B4 DE 102014114683B4
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Nico Caspary
Mohammad Momeni
Reinhard Ploss
Francisco Javier Santos Rodriguez
Hans-Joachim Schulze
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Infineon Technologies AG
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Abstract

Ein Verfahren zur Herstellung eines Substrat-Wafers (100) umfasst: Vorsehen eines Bauelement-Wafers (110) mit einer ersten Seite (111) und einer zweiten Seite (112); Unterziehen des Bauelement-Wafers (110) einem ersten Hochtemperaturprozess zum Reduzieren des Sauerstoffgehalts des Bauelement-Wafers (110) wenigstens in einem Gebiet (112a) auf der zweiten Seite (112); Bonden der zweiten Seite (112) des Bauelement-Wafers (110) an eine erste Seite (121) eines Träger-Wafers (120), um einen Substrat-Wafer (100) zu bilden; Bearbeiten der ersten Seite (101) des Substrat-Wafers (100), um die Dicke des Bauelement-Wafers (110) zu reduzieren; Unterziehen des Substrat-Wafers (100) einem zweiten Hochtemperaturprozess zum Reduzieren des Sauerstoffgehalts wenigstens des Bauelement-Wafers (110); und wenigstens teilweises Integrieren wenigstens einer Halbleiterkomponente (140) in den Bauelement-Wafer (110) nach dem zweiten Hochtemperaturprozess.A method of manufacturing a substrate wafer (100) comprises: providing a device wafer (110) having a first side (111) and a second side (112); Subjecting the device wafer (110) to a first high temperature process for reducing the oxygen content of the device wafer (110) at least in a region (112a) on the second side (112); Bonding the second side (112) of the device wafer (110) to a first side (121) of a carrier wafer (120) to form a substrate wafer (100); Processing the first side (101) of the substrate wafer (100) to reduce the thickness of the device wafer (110); Subjecting the substrate wafer (100) to a second high temperature process for reducing the oxygen content of at least the device wafer (110); and at least partially integrating at least one semiconductor component (140) into the device wafer (110) after the second high temperature process.

Description

TECHNISCHES GEBIETTECHNICAL AREA

Hier beschriebene Ausführungsformen beziehen sich auf Verfahren zur Herstellung von Halbleiter-Wafern und auf Halbleiterbauelemente mit einer niedrigen Konzentration von interstitiellem Sauerstoff. Weitere Ausführungsformen beziehen sich auf Verfahren zur Herstellung von Halbleiter-Wafern mit einem spezifischen Widerstand in einem gegebenen Bereich.Embodiments described herein relate to methods for fabricating semiconductor wafers and semiconductor devices having a low concentration of interstitial oxygen. Other embodiments relate to methods of fabricating semiconductor wafers having a resistivity in a given range.

HINTERGRUNDBACKGROUND

Halbleiterbauelemente werden auf Halbleiter-Wafern prozessiert, welche dünne Platten geschnittener großer Halbleiterkristalle sind, die als Ingots bezeichnet werden. Es gibt grundsätzlich zwei verschiedene Verfahren zur Herstellung von Halbleiter-Ingots: Verfahren auf der Basis des Czochralski-Prozesses (CZ-Prozess) und Verfahren auf der Basis des Float-Zone-Prozesses (FZ-Prozess). Der FZ-Prozess ermöglicht die Herstellung von Ingots mit einer sehr niedrigen Konzentration leichter Verunreinigungen. Die Größe der Ingots, die durch FZ-Prozesse erzeugt werden können, ist jedoch auf etwa 200 mm im Durchmesser begrenzt. Ferner sind FZ-Prozesse teurer als CZ-Prozesse. Im Gegensatz zu FZ-Prozessen können Ingots mit einem großen Durchmesser von 300 mm (12 Zoll) oder mehr durch CZ-Prozesse hergestellt werden.Semiconductor devices are processed on semiconductor wafers, which are thin plates of cut large semiconductor crystals called ingots. There are basically two different methods for producing semiconductor ingots: processes based on the Czochralski process (CZ process) and processes based on the float zone process (FZ process). The FZ process enables the production of ingots with a very low concentration of light impurities. However, the size of the ingots that can be produced by FZ processes is limited to about 200 mm in diameter. Furthermore, FZ processes are more expensive than CZ processes. In contrast to FZ processes, ingots with a large diameter of 300 mm (12 inches) or more can be produced by CZ processes.

Die US 2010 / 0 052 103 A1 beschreibt ein Verfahren zur Herstellung eines Siliziumwafers mit einem CZ-Prozess zur Verminderung sogenannter Crystal Originated Particles.The US 2010/0 052 103 A1 describes a method for producing a silicon wafer with a CZ process for reducing so-called Crystal Originated Particles.

Für bestimmte Bauelemente, wie IGBTs, sind eine niedrige Konzentration von interstitiellem Sauerstoff und ein hoher intrinsischer spezifischer Widerstand in einem gegebenen Bereich zweckmäßig. FZ-Prozesse ermöglichen die Herstellung von Ingots mit einer ausreichend niedrigen Konzentration von interstitiellem Sauerstoff mit hohen Kosten. Die Konzentration von Sauerstoff in CZ-Kristallen ist inhärent höher als für FZ-Kristalle, da ein Quarztiegel in direktem Kontakt mit der heißen Schmelze steht, welcher der Schmelze Sauerstoff zuführt. Um den spezifischen Widerstand von CZ-Ingots einzustellen, können Dotierungsmittel dem geschmolzenen Halbleitermaterial zugesetzt werden. Aufgrund des Segregationseffekts werden die Dotierungsmittel jedoch im geschmolzenen Halbleitermaterial nach der Bildung des Ingots angereichert. Der hergestellte CZ-Ingot weist so einen Dotierungsgradienten in seiner Längsrichtung von 50 % oder mehr auf. Eine derartige Variation ist für viele Halbleiterbauelemente, insbesondere Leistungsbauelemente, zu groß, so dass ein großer Teil der Ingots nicht für den beabsichtigten Zweck verwendet werden kann. Dies erhöht die Herstellungskosten weiter.For certain devices, such as IGBTs, a low concentration of interstitial oxygen and a high intrinsic resistivity in a given range are useful. FZ processes enable the production of ingots with a low enough concentration of interstitial oxygen at high cost. The concentration of oxygen in CZ crystals is inherently higher than for FZ crystals because a quartz crucible is in direct contact with the hot melt which supplies oxygen to the melt. To adjust the resistivity of CZ ingots, dopants may be added to the molten semiconductor material. However, due to the segregation effect, the dopants are enriched in the molten semiconductor material after the formation of the ingot. The manufactured CZ ingot thus has a doping gradient in its longitudinal direction of 50% or more. Such a variation is too large for many semiconductor devices, especially power devices, so that a large portion of the ingots can not be used for their intended purpose. This further increases the manufacturing costs.

Angesichts des Obigen besteht ein Verbesserungsbedarf.In view of the above, there is a need for improvement.

ZUSAMMENFASSUNGSUMMARY

Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Substrat-Wafers: Bereitstellen eines Bauelement-Wafers mit einer ersten Seite und einer der ersten Seite entgegengesetzten zweiten Seite, wobei der Bauelement-Wafer aus einem Halbleitermaterial gebildet ist und eine erste Dicke aufweist; Unterziehen des Bauelement-Wafers einem ersten Hochtemperaturprozess zum Reduzieren des Sauerstoffgehalts des Bauelement-Wafers wenigstens in einem Gebiet auf der zweiten Seite; Bonden der zweiten Seite des Bauelement-Wafers an eine erste Seite eines Träger-Wafers, um einen Substrat-Wafer zu bilden, der den Bauelement-Wafer, gebondet an den Träger-Wafer, umfasst, wobei der Träger-Wafer eine der ersten Seite entgegengesetzte zweite Seite aufweist, wobei die zweite Seite des Träger-Wafers die zweite Seite des Substrat-Wafers bildet, wobei die erste Seite des Bauelement-Wafers eine erste Seite des Substrat-Wafers bildet; Bearbeiten der ersten Seite des Substrat-Wafers, die von der ersten Seite des Bauelement-Wafers gebildet wird, um die Dicke des Bauelement-Wafers auf eine zweite Dicke zu reduzieren, die kleiner ist als die erste Dicke des Bauelement-Wafers; Unterziehen des Substrat-Wafers einem zweiten Hochtemperaturprozess zum Reduzieren des Sauerstoffgehalts wenigstens des Bauelement-Wafers, der an den Träger-Wafer gebondet ist; und wenigstens teilweises Integrieren wenigstens einer Halbleiterkomponente in den Bauelement-Wafer nach dem zweiten Hochtemperaturprozess.According to one embodiment, a method of fabricating a substrate wafer comprises: providing a device wafer having a first side and a second side opposite the first side, wherein the device wafer is formed of a semiconductor material and has a first thickness; Subjecting the device wafer to a first high temperature process for reducing the oxygen content of the device wafer at least in an area on the second side; Bonding the second side of the device wafer to a first side of a carrier wafer to form a substrate wafer comprising the device wafer bonded to the carrier wafer, the carrier wafer opposing the first side second side, the second side of the carrier wafer forming the second side of the substrate wafer, the first side of the device wafer forming a first side of the substrate wafer; Processing the first side of the substrate wafer formed from the first side of the device wafer to reduce the thickness of the device wafer to a second thickness that is less than the first thickness of the device wafer; Subjecting the substrate wafer to a second high temperature process for reducing the oxygen content of at least the device wafer bonded to the carrier wafer; and at least partially integrating at least one semiconductor component into the device wafer after the second high temperature process.

Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Substrat-Wafers: Bestimmen der Sauerstoffkonzentrationsverteilung eines oder mehrerer monokristalliner Ingots eines Halbleitermaterials, wobei der Ingot insbesondere ein CZ-Ingot oder ein MCZ-Ingot ist; Auswählen wenigstens eines ersten Gebiets des einen oder der mehreren monokristallinen Ingots, das eine Sauerstoffkonzentration hat, die unter einer gegebenen Sauerstoffschwelle liegt; Auswählen wenigstens eines zweiten Gebiets des einen oder der mehreren monokristallinen Ingots, das eine Sauerstoffkonzentration hat, die über der gegebenen Schwelle liegt; Schneiden des ersten Gebiets, um wenigstens einen ersten Halbleiter-Wafer zu bilden; Schneiden des zweiten Gebiets, um wenigstens einen zweiten Halbleiter-Wafer zu bilden; Bonden des ersten Halbleiter-Wafers an den zweiten Halbleiter-Wafer. According to one embodiment, a method for producing a substrate wafer comprises: determining the oxygen concentration distribution of one or more monocrystalline ingots of a semiconductor material, wherein the ingot is in particular a CZ ingot or an MCZ ingot; Selecting at least a first region of the one or more monocrystalline ingots having an oxygen concentration that is below a given oxygen threshold; Selecting at least a second region of the one or more monocrystalline ingots having an oxygen concentration above the given threshold; Cutting the first region to form at least a first semiconductor wafer; Cutting the second region to form at least one second semiconductor wafer; Bonding the first semiconductor wafer to the second semiconductor wafer.

Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Substrat-Wafers: Bestimmen der spezifischen Widerstandsverteilung eines oder mehrerer monokristalliner Ingots eines Halbleitermaterials, wobei der Ingot insbesondere ein CZ-Ingot oder ein MCZ-Ingot ist; Auswählen wenigstens eines ersten Gebiets des einen oder der mehreren monokristallinen Ingots, das einen spezifischen Widerstand innerhalb eines gegebenen spezifischen Widerstandsbereichs hat; Auswählen wenigstens eines zweiten Gebiets des einen oder der mehreren monokristallinen Ingots, das einen spezifischen Widerstand außerhalb eines gegebenen spezifischen Widerstandsbereichs hat; Schneiden des ersten Gebiets, um wenigstens einen ersten Halbleiter-Wafer zu bilden; Schneiden des zweiten Gebiets, um wenigstens einen zweiten Halbleiter-Wafer zu bilden; Bonden des ersten Halbleiter-Wafers an den zweiten Halbleiter-Wafer.According to one embodiment, a method for producing a substrate wafer comprises: determining the specific resistance distribution of one or more monocrystalline ingots of a semiconductor material, wherein the ingot is in particular a CZ ingot or an MCZ ingot; Selecting at least a first region of the one or more monocrystalline ingots having a resistivity within a given resistivity range; Selecting at least a second region of the one or more monocrystalline ingots having a resistivity outside a given resistivity range; Cutting the first region to form at least a first semiconductor wafer; Cutting the second region to form at least one second semiconductor wafer; Bonding the first semiconductor wafer to the second semiconductor wafer.

Mittels der herein beschriebenen Verfahren kann beispielsweise ein nicht beanspruchtes Halbleiterbauelement umfassend ein Halbleitersubstrat, insbesondere ein monokristallines Siliciumsubstrat, hergestellt werden mit einer ersten Seite, einer der ersten Seite entgegengesetzten zweiten Seite und einer Dicke. Das Halbleiterbauelement umfasst ferner wenigstens eine Halbleiterkomponente, die im Halbleitersubstrat integriert ist, eine erste Metallisierung auf der ersten Seite des Halbleitersubstrats, und eine zweite Metallisierung auf der zweiten Seite des Halbleitersubstrats. Das Halbleitersubstrat weist eine Sauerstoffkonzentration entlang einer Dickenlinie des Halbleitersubstrats auf, die ein globales Maximum an einer Position von 20 % bis 80 % der Dicke relativ zur ersten Seite hat, wobei das globale Maximum wenigstens 2-mal größer, insbesondere wenigstens 5-mal größer ist als die Sauerstoffkonzentrationen auf jeder von der ersten Seite und der zweiten Seite des Halbleitersubstrats.For example, by means of the methods described herein, an unclaimed semiconductor device comprising a semiconductor substrate, in particular a monocrystalline silicon substrate, may be fabricated having a first side, a second side opposite the first side, and a thickness. The semiconductor device further comprises at least one semiconductor component integrated in the semiconductor substrate, a first metallization on the first side of the semiconductor substrate, and a second metallization on the second side of the semiconductor substrate. The semiconductor substrate has an oxygen concentration along a thickness line of the semiconductor substrate having a global maximum at a position of 20% to 80% of the thickness relative to the first side, the global maximum being at least 2 times larger, especially at least 5 times larger as the oxygen concentrations on each of the first side and the second side of the semiconductor substrate.

Für Fachleute werden zusätzliche Merkmale und Vorteile beim Lesen der folgenden detaillierten Beschreibung und bei der Betrachtung der beigeschlossenen Zeichnungen ersichtlich.Additional features and advantages will become apparent to those skilled in the art upon reading the following detailed description and upon review of the accompanying drawings.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die Komponenten in den Figuren sind nicht unbedingt maßstabgetreu, wobei stattdessen das Augenmerk auf die Veranschaulichung der Prinzipien der Erfindung gelegt wird. Außerdem bezeichnen in den Figuren die Bezugszeichen entsprechende Teile. In denThe components in the figures are not necessarily to scale, with emphasis instead placed upon illustrating the principles of the invention. In addition, in the figures, the reference numerals designate corresponding parts. In the

Zeichnungen:Drawings:

1A bis 1G veranschaulichen Prozesse eines Verfahrens zur Herstellung eines Substrat-Wafers gemäß einer Ausführungsform; 1A to 1G illustrate processes of a method of manufacturing a substrate wafer according to an embodiment;

2A bis 2J veranschaulichen Prozesse eines Verfahrens zur Herstellung eines Substrat-Wafers gemäß einer Ausführungsform; 2A to 2J illustrate processes of a method of manufacturing a substrate wafer according to an embodiment;

3 veranschaulicht die Sauerstoffkonzentration nach thermischen Prozessen bei unterschiedlicher Temperatur und Zeit; 3 illustrates the oxygen concentration after thermal processes at different temperature and time;

4 veranschaulicht ein nicht beanspruchtes Halbleiterbauelement; 4 illustrates an unclaimed semiconductor device;

5 veranschaulicht die Sauerstoffverteilung in dem Bauelement-Wafer nach verschiedenen Prozessen gemäß einer Ausführungsform; 5 Figure 12 illustrates the oxygen distribution in the device wafer according to various processes according to one embodiment;

6A bis 6C veranschaulichen Prozesse eines Verfahrens zur Herstellung eines Substrat-Wafers gemäß einer Ausführungsform; und 6A to 6C illustrate processes of a method of manufacturing a substrate wafer according to an embodiment; and

7A bis 7D veranschaulichen Prozesse eines Verfahrens zur Herstellung eines Substrat-Wafers gemäß einer Ausführungsform. 7A to 7D illustrate processes of a method of manufacturing a substrate wafer according to an embodiment.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

In der folgenden detaillierten Beschreibung wird auf die beigeschlossenen Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt werden, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird direktionale Terminologie, wie „Oberseite“, „Boden“, „vorne“, „hinten“, „vordere/r/s“, „hintere/r/s“, „lateral“, „vertikal“, etc., mit Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Reihe unterschiedlicher Orientierungen positioniert werden können, wird die direktionale Terminologie für Zwecke der Veranschaulichung verwendet.In the following detailed description, reference is made to the accompanying drawings, which form a part hereof, and in which is shown by way of illustration specific embodiments in which the invention may be practiced. In this regard, directional terminology such as "top", "bottom", "front", "rear", "front", "rear", "lateral", "vertical", etc. , with reference to the orientation of the figure (s) described. Because components of embodiments can be positioned in a number of different orientations, directional terminology is used for purposes of illustration.

In dieser Beschreibung wird davon ausgegangen, dass eine zweite Fläche eines Halbleitersubstrats von der unteren oder rückwärtigen Fläche gebildet wird, während davon ausgegangen wird, dass eine erste Fläche von der oberen, vorderen oder Hauptfläche des Halbleitersubstrats gebildet wird. Die in dieser Beschreibung verwendeten Ausdrücke „über“ und „unter“ beschreiben daher eine relative örtliche Anordnung eines strukturellen Merkmals in Bezug auf ein anderes strukturelles Merkmal unter Berücksichtigung dieser Orientierung.In this specification, it is assumed that a second surface of a semiconductor substrate is formed by the lower or back surface while assuming that a first surface is formed by the upper, front or main surface of the semiconductor substrate. Thus, the terms "above" and "below" as used in this specification describe a relative location of one structural feature relative to another structural feature in consideration of this orientation.

Die Ausdrücke „elektrische Verbindung“ und „elektrisch verbunden“ beschreiben eine ohmsche Verbindung zwischen zwei Elementen.The terms "electrical connection" and "electrically connected" describe an ohmic connection between two elements.

Als Nächstes wird eine Ausführungsform mit Bezugnahme auf die 1A bis 1G beschrieben. Ferner veranschaulichen die 1B, 1C, 1D und 1F Prozesse gemäß einer Ausführungsform, wobei die 1A, 1E und 1G optionale Prozesse veranschaulichen. Die 7A und 7D beschreiben eine allgemeinere Ausführungsform, die grundsätzlich einer Ausführungsform der 1B, 1C, 1D und 1F entspricht.Next, an embodiment will be described with reference to FIGS 1A to 1G described. Furthermore, illustrate the 1B . 1C . 1D and 1F Processes according to one Embodiment, wherein the 1A . 1E and 1G illustrate optional processes. The 7A and 7D describe a more general embodiment, basically an embodiment of the 1B . 1C . 1D and 1F equivalent.

Ein Bauelement-Wafer 110 mit einer ersten Seite 111 und einer der ersten Seite 111 entgegengesetzten zweiten Seite 112 wird vorgesehen. Der Bauelement-Wafer 110 wird aus einem Ingot geschnitten, der durch einen CZ-Prozess gebildet wird, welcher auch magnetische CZ-Prozesse (MCZ-Prozesse) umfasst. Der Bauelement-Wafer 110 besteht aus einem Halbleitermaterial.A component wafer 110 with a first page 111 and one of the first page 111 opposite second side 112 is provided. The device wafer 110 is cut from an ingot formed by a CZ process which also includes CZ magnetic processes (MCZ processes). The device wafer 110 consists of a semiconductor material.

CZ-Prozesse sind kosteneffizienter als FZ-Prozesse und ermöglichen die Herstellung von Ingots mit einem größeren Durchmesser. Gemäß einer Ausführungsform hat der Bauelement-Wafer 110 einen Durchmesser von wenigstens 150 mm (6 Zoll), insbesondere von wenigstens 200 mm (8 Zoll) und noch bevorzugter von wenigstens 250 mm (10 Zoll), wie 300 mm (12 Zoll). Größere Bauelement-Wafer 110 ermöglichen die Integration mehrerer Halbleiterbauelemente und führen so zu einer Reduktion der Herstellungskosten.CZ processes are more cost-efficient than FZ processes and allow the production of ingots with a larger diameter. In one embodiment, the device wafer 110 a diameter of at least 150 mm (6 inches), more preferably at least 200 mm (8 inches), and more preferably at least 250 mm (10 inches), such as 300 mm (12 inches). Larger component wafers 110 allow the integration of multiple semiconductor devices and thus lead to a reduction in manufacturing costs.

Der Bauelement-Wafer 110 kann aus einem beliebigen Halbleitermaterial bestehen, das zur Herstellung von Halbleiterkomponenten geeignet ist. Beispiele solcher Materialien umfassen, ohne darauf beschränkt zu sein, elementare Halbleitermaterialien, wie Silicium (Si), Gruppe IV-Verbindungs-Halbleitermaterialien, wie Siliciumcarbid (SiC) oder Siliciumgermanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien, wie Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Galliumnitrid (GaN), Aluminiumgalliumnitrid (AlGaN), Indiumgalliumphosphid (InGaPa) oder Indiumgalliumarsenidphosphid (InGaAsP), und binäre oder ternäre II-VI-Halbleitermaterialien, wie Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um einige zu nennen. Die oben angeführten Halbleitermaterialien werden auch als Homoübergangshalbleitermaterialien bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, wird ein Heteroübergangs-Halbleitermaterial gebildet. Beispiele von Heteroübergangs-Halbleitermaterialien umfassen, ohne darauf beschränkt zu sein, Silicium-(SixC1-x-) und SiGe-Heteroübergangs-Halbleitermaterialien. Für Leistungs-Halbleiteranwendungen werden derzeit hauptsächlich Si-, SiC- und GaN-Materialien verwendet.The device wafer 110 can be made of any semiconductor material that is suitable for the production of semiconductor components. Examples of such materials include, but are not limited to, elemental semiconductor materials, such as silicon (Si), group IV compound semiconductor materials, such as silicon carbide (SiC) or silicon germanium (SiGe), binary, ternary, or quaternary III-V semiconductor materials, such as Gallium arsenide (GaAs), gallium phosphide (GaP), indium phosphide (InP), gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium phosphide (InGaPa) or indium gallium arsenide phosphide (InGaAsP), and binary or ternary II-VI semiconductor materials such as cadmium telluride (CdTe) and mercury cadmium telluride (HgCdTe), to name a few. The above-mentioned semiconductor materials are also referred to as homojunction semiconductor materials. When two different semiconductor materials are combined, a heterojunction semiconductor material is formed. Examples of heterojunction semiconductor materials include, but are not limited to, silicon (Si x C 1 -x) and SiGe heterojunction semiconductor materials. For power semiconductor applications, Si, SiC, and GaN materials are currently mainly used.

Gemäß einer Ausführungsform ist das Halbleitermaterial ein Gruppe IV-Halbleitermaterial wie Si.According to one embodiment, the semiconductor material is a group IV semiconductor material such as Si.

Gemäß einer weiteren Ausführungsform ist das Halbleitermaterial ein binäres II-VI-Halbleitermaterial.According to a further embodiment, the semiconductor material is a binary II-VI semiconductor material.

Der Bauelement-Wafer 110 hat typischerweise einen intrinsischen spezifischen Widerstand in einem gegebenen Bereich, der zwischen etwa 20 Ohm·cm bis etwa 240 Ohm·cm liegen kann. Insbesondere kann der Bauelement-Wafer 110 einen gegebenen intrinsischen spezifischen Widerstand mit einer Variation des intrinsischen spezifischen Widerstands gleich oder kleiner +/–15 % oder sogar etwa gleich oder kleiner +/–8 % aufweisen. In Abhängigkeit von der Sperrnennspannung des endgültigen Halbleiterbauelements, die in den Bauelement-Wafer 110 zu integrieren ist, kann der gegebenen intrinsische spezifische Widerstand beispielsweise 30 Ohm·cm, 60 Ohm·cm, 120 Ohm·cm oder 180 Ohm·cm mit einem beliebigen der oben angeführten Variationsbereiche betragen. Der intrinsische spezifische Widerstand kann 30 Ohm·cm +/– 15 %, 60 Ohm·cm +/– 8 %, 120 Ohm·cm +/– 30 % oder 180 Ohm·cm +/– 15 % betragen, um nur einige spezifische veranschaulichende Beispiele anzuführen. Weitere Beispiele werden weiter im Nachstehenden angeführt.The device wafer 110 typically has an intrinsic resistivity in a given range, which may be between about 20 ohm-cm to about 240 ohm-cm. In particular, the device wafer may 110 have a given intrinsic resistivity with a variation of the intrinsic resistivity equal to or less than +/- 15%, or even about equal to or less than +/- 8%. Depending on the reverse bias voltage of the final semiconductor device incorporated in the device wafer 110 For example, given intrinsic resistivity may be 30 ohm.cm, 60 ohm.cm, 120 ohm.cm or 180 ohm.cm with any of the ranges of variation noted above. The intrinsic resistivity may be 30 ohms cm +/- 15%, 60 ohms cm +/- 8%, 120 ohms cm +/- 30%, or 180 ohms cm +/- 15%, just to some specific ones to give illustrative examples. Further examples are given below.

Der intrinsische spezifische Widerstand bezieht sich auf den spezifischen Widerstand des Halbleitermaterials des Ingots. Der intrinsische spezifische Widerstand wird so hauptsächlich durch den Prozess zur Herstellung des Ingots bestimmt.The intrinsic resistivity refers to the specific resistance of the semiconductor material of the ingot. The intrinsic resistivity is thus determined mainly by the process for producing the ingot.

Der Bauelement-Wafer 110 hat eine erste Dicke d1, die typischerweise größer ist als die endgültige Dicke des Halbleiterbauelements, jedoch kleiner als eine Dicke, die erforderlich ist, um den Bauelement-Wafer 110 ohne irgendeinen daran gebondeten TrägerWafer handzuhaben. Beispielsweise ist ein Bauelement-Wafer mit einem Durchmesser von 200 mm (8 Zoll), der als 200 mm großer Bauelement-Wafer bezeichnet wird, typischerweise etwa 725 µm dick, um eine Handhabung des Wafers ohne irgendeinen zusätzlichen Träger-Wafer zu ermöglichen. Der Bauelement-Wafer 110 ist typischerweise dünner, um die Verschwendung von zu viel teurem Halbleitermaterial zu vermeiden. Die erste Dicke d1 kann beispielsweise etwa 400 µm für einen 200 mm großen Bauelement-Wafer 110 betragen. Typischerweise beträgt die Dicke d1 des Bauelement-Wafers 110 etwa 300 µm bis etwa 850 µm in Abhängigkeit von der Dicke der Halbleiterbauelemente und der Größe des Bauelement-Wafers 110.The device wafer 110 has a first thickness d1, which is typically greater than the final thickness of the semiconductor device but less than a thickness required to enclose the device wafer 110 without handling any carrier wafer bonded thereto. For example, a 200 mm (8 inch) diameter device wafer, referred to as a 200 mm device wafer, is typically about 725 μm thick to allow handling of the wafer without any additional carrier wafer. The device wafer 110 is typically thinner to avoid wasting too much expensive semiconductor material. For example, the first thickness d1 may be about 400 μm for a 200 mm device wafer 110 be. Typically, the thickness is d1 of the device wafer 110 about 300 microns to about 850 microns, depending on the thickness of the semiconductor devices and the size of the device wafer 110 ,

Der Bauelement-Wafer 110 kann eine anfängliche interstitielle Sauerstoffkonzentration aufweisen, die als anfängliche Oi-Konzentration bezeichnet wird, gleich oder kleiner als 5·1017/cm3, insbesondere gleich oder kleiner als 3·1017/cm3.The device wafer 110 may have an initial interstitial oxygen concentration, referred to as the initial Oi concentration, equal to or less than 5 × 10 17 / cm 3 , more preferably equal to or less than 3 × 10 17 / cm 3 .

Die Oi-Konzentration des Bauelement-Wafers 110 kann durch die Prozesse, wie hier beschrieben, reduziert werden, so dass auch Bauelement-Wafer 110 mit einer größeren Oi-Konzentration verwendet werden können, was Verwendungen von Bauelement-Wafern 110 ermöglicht, die aufgrund ihrer hohen anfänglichen Oi-Konzentration ansonsten verworfen werden.The Oi concentration of the device wafer 110 can be reduced by the processes as described here, so that even component wafers 110 can be used with a larger oi concentration, which uses of Component wafers 110 otherwise discarded due to their high initial concentration of Oi.

Wie in 1A veranschaulicht, kann eine optionale Oxidschicht 118 auf wenigstens einer von der ersten und der zweiten Seite 111, 112 des Bauelement-Wafers 110 gebildet werden. Typischerweise kann die Oxidschicht 118 auf beiden Seiten 111, 112 gebildet werden. In einem weiteren Prozess wird die Oxidschicht 118 entfernt, bevor der Bauelement-Wafer 110 einem ersten Hochtemperaturprozess unterzogen wird.As in 1A illustrates an optional oxide layer 118 on at least one of the first and second pages 111 . 112 of the component wafer 110 be formed. Typically, the oxide layer 118 on both sides 111 . 112 be formed. In another process, the oxide layer 118 removed before the device wafer 110 subjected to a first high-temperature process.

Die optionale Oxidschicht 118 kann beispielsweise durch eine thermische Behandlung in einer oxidierenden Atmosphäre, beispielsweise bei einer Temperatur zwischen 1100°C und 1180°C während einer Zeitperiode zwischen 2 h und 5 h durchgeführt werden.The optional oxide layer 118 For example, it may be carried out by a thermal treatment in an oxidizing atmosphere, for example, at a temperature between 1100 ° C and 1180 ° C for a period of time between 2 hours and 5 hours.

Die Bildung und Entfernung der optionalen Oxidschicht 118 reduziert die sogenannten Crystal Originated Particles, die als COPs abgekürzt werden. COPs können beispielsweise Gateoxide der endgültigen Halbleiterbauelemente abbauen. Somit verbessert die Reduktion der Konzentration der COPs die Qualität funktioneller Schichten und reduziert beispielsweise Leckströme durch Gateoxide.The formation and removal of the optional oxide layer 118 reduces the so-called Crystal Originated Particles, which are abbreviated as COPs. For example, COPs can degrade gate oxides of the final semiconductor devices. Thus, reducing the concentration of COPs improves the quality of functional layers and, for example, reduces leakage currents through gate oxides.

In einem Prozess, wie in 1B und auch in 7A veranschaulicht, wird der Bauelement-Wafer 110 einem ersten Hochtemperaturprozess unterzogen, um den Sauerstoffgehalt, d.h. die Oi-Konzentration, des Bauelement-Wafers 110 wenigstens in einem gebildet 112a auf der zweiten Seite 112 zu reduzieren. Der erste Hochtemperaturprozess reduziert die Oi-Konzentration typischerweise auf beiden Seiten 111, 112 des Bauelement-Wafers 110.In a process like in 1B and also in 7A illustrates, the device wafer 110 subjected to a first high-temperature process to the oxygen content, ie, the Oi concentration of the device wafer 110 at least in one 112a on the second page 112 to reduce. The first high temperature process typically reduces Oi concentration on both sides 111 . 112 of the component wafer 110 ,

Der erste Hochtemperaturprozess kann 1 h bis 20 h lang bei einer Temperatur zwischen 1000°C bis 1300°C, typischerweise zwischen 1100°C bis 1200°C, und in einer inerten Atmosphäre durchgeführt werden.The first high temperature process may be carried out at a temperature between 1000 ° C to 1300 ° C, typically between 1100 ° C to 1200 ° C, for one hour to 20 hours and in an inert atmosphere.

Alternativ dazu kann der erste Temperaturprozess 1 h bis 20 h lang bei einer Temperatur gleich oder kleiner als 1100°C, beispielsweise kleiner als 1050°C, in einer oxidierenden Atmosphäre durchgeführt werden, so dass die Feststofflöslichkeitsgrenze von interstitiellem Sauerstoff viel niedriger ist als die ursprüngliche Sauerstoffkonzentration, was zu einer effektiven Ausdiffusion von Sauerstoff führt.Alternatively, the first temperature process may be conducted at a temperature equal to or lower than 1100 ° C, for example, lower than 1050 ° C for 1 hour to 20 hours in an oxidizing atmosphere so that the solid solubility limit of interstitial oxygen is much lower than the original one Oxygen concentration, which leads to an effective outdiffusion of oxygen.

Der erste Hochtemperaturprozess führt zu einer Ausdiffusion von Sauerstoff insbesondere aus Gebieten nahe bei den gegenüberliegenden Flächen des Bauelement-Wafers 110. Die Reduktion der Oi-Konzentration auf den Flächen kann, in Abhängigkeit von der Temperatur und Dauer des ersten Hochtemperaturprozesses, um einen Faktor von etwa 2 bis 5 oder sogar mehr relativ zur anfänglichen Oi-Konzentration durchgeführt werden.The first high temperature process results in outdiffusion of oxygen, particularly from areas near the opposite faces of the device wafer 110 , The reduction of the Oi concentration on the surfaces may be performed by a factor of about 2 to 5 or even more relative to the initial Oi concentration, depending on the temperature and duration of the first high temperature process.

Die Reduktion der Oi-Konzentration durch den ersten Hochtemperaturprozess wird in 3 für zwei Prozesse mit verschiedener Temperatur und Dauer veranschaulicht. Die Kurve 61 veranschaulicht die erhaltene Oi-Konzentration nach einer Behandlung bei 1100°C während 8 h, und die Kurve 62 veranschaulicht die erhaltene Oi-Konzentration für eine Behandlung bei 1150°C während 20 h. Beide Prozesse sind in einer inerten Atmosphäre. Eine Reduktion der Oi-Konzentration relativ zur anfänglichen Oi-Konzentration, die als Volumenkonzentration ausgedrückt wird, kann in Gebieten näher bei den freiliegenden Flächen des Bauelement-Wafers 110 erzielt werden. Beispielsweise erstreckt sich ein Gebiet mit einer reduzierten Oi-Konzentration von wenigstens 50 % in eine Tiefe von etwa 30 µm relativ zur Fläche, wenn der Bauelement-Wafer 110 20 h lang bei einer Temperatur von etwa 1150°C gehalten wird. Je länger die Zeitperiode für den ersten Hochtemperaturprozess ist, desto tiefer erstreckt sich das Gebiet mit reduzierter Oi-Konzentration.The reduction of the Oi concentration by the first high-temperature process is in 3 illustrated for two processes with different temperature and duration. The curve 61 illustrates the obtained Oi concentration after treatment at 1100 ° C for 8 h, and the curve 62 illustrates the resulting Oi concentration for treatment at 1150 ° C for 20 h. Both processes are in an inert atmosphere. A reduction in Oi concentration relative to the initial Oi concentration, expressed as a volume concentration, may be closer in areas to the exposed areas of the device wafer 110 be achieved. For example, an area having a reduced Oi concentration of at least 50% extends to a depth of about 30 μm relative to the area when the device wafer 110 Held at a temperature of about 1150 ° C for 20 h. The longer the time period for the first high-temperature process, the deeper the region of reduced Oi concentration extends.

Es wäre möglich, die Oi-Konzentration auf weniger als 50 % der anfänglichen Oi-Konzentration zu reduzieren, sogar in tieferen Gebieten oder innerhalb des Volumens des Bauelement-Wafers 110. Es wäre jedoch ein sehr langer erster Hochtemperaturprozess notwendig, was wirtschaftlich nicht durchführbar ist. Um die Oi-Konzentration auch in tieferen Gebieten zu reduzieren, wird der wie hier beschriebene Ansatz verwendet.It would be possible to reduce the Oi concentration to less than 50% of the initial Oi concentration, even at lower levels or within the volume of the device wafer 110 , However, a very long first high temperature process would be necessary, which is not economically viable. In order to reduce the Oi concentration even in deeper areas, the approach described here is used.

Wie in 1C und auch in 7B veranschaulicht, wird die zweite Seite 112 des Bauelement-Wafers 110 an eine erste Seite 121 eines Träger-Wafers 120 gebondet, um einen Substrat-Wafer 100 zu bilden, der den Bauelement-Wafer 110, gebondet an den Träger-Wafer 120, umfasst. Der Träger-Wafer 120 kann aus einem Halbleitermaterial sein und hat eine der ersten Seite 121 entgegengesetzte zweite Seite 122. Die zweite Seite 122 des Träger-Wafers 120 bildet die zweite Seite 102 des Substrat-Wafers 100, und die erste Seite 111 des Bauelement-Wafers 110 bildet eine erste Seite 101 des Substrat-Wafers 100. Beispielsweise kann der Träger-Wafer 120 aus demselben oder aus einem anderen Halbleitermaterial sein als der Bauelement-Wafer 110.As in 1C and also in 7B illustrates, the second page 112 of the component wafer 110 to a first page 121 a carrier wafer 120 bonded to a substrate wafer 100 to form the component wafer 110 , bonded to the carrier wafer 120 , includes. The carrier wafer 120 can be made of a semiconductor material and has one of the first side 121 opposite second page 122 , The second page 122 of the carrier wafer 120 forms the second page 102 of the substrate wafer 100 , and the first page 111 of the component wafer 110 forms a first page 101 of the substrate wafer 100 , For example, the carrier wafer 120 of the same or different semiconductor material than the device wafer 110 ,

Der Träger-Wafer 120 muss die Spezifikationen hinsichtlich des intrinsischen spezifischen Widerstands und der Oi-Konzentration nicht erfüllen, da der Träger-Wafer 120 schließlich entfernt wird und/oder keinen Teil der elektronisch aktiven Gebiete des endgültigen Bauelements bildet.The carrier wafer 120 does not need to meet the intrinsic resistivity and Oi concentration specifications because of the carrier wafer 120 is eventually removed and / or forms no part of the electronically active regions of the final device.

Beispielsweise kann der Träger-Wafer 120 aus demselben Ingot sein, aus dem der Bauelement-Wafer 110 geschnitten wird, aber aus einem Gebiet des Ingots, das die gewünschte Spezifikation nicht erfüllt. So wird ein Verbund-Substrat-Wafer 100 gebildet, der Wafer aus verschiedenen Gebieten desselben Ingots umfasst. Gemäß einer Ausführungsform ist der Träger-Wafer 120 aus einem anderen Ingot als der Bauelement-Wafer 110. For example, the carrier wafer 120 from the same ingot that makes up the device wafer 110 but from an area of the ingot that does not meet the desired specification. This becomes a composite substrate wafer 100 formed comprising wafers from different areas of the same ingot. In one embodiment, the carrier wafer is 120 from a different ingot than the device wafer 110 ,

Alternativ dazu besteht der Träger-Wafer 120 aus einem Nicht-Halbleitermaterial und kann aus einem amorphen oder teilweise amorphen Material, wie einem Glasmaterial oder Grafit, oder aus einem polykristallinen Material bestehen. Zum Schutz, beispielsweise um Grafit zu schützen, kann der Träger-Wafer eine Einkapselungsschicht umfassen, die eine Sauerstoffbarriere bildet.Alternatively, there is the carrier wafer 120 of a non-semiconductor material and may consist of an amorphous or partially amorphous material, such as a glass material or graphite, or of a polycrystalline material. For protection, for example to protect graphite, the carrier wafer may comprise an encapsulation layer that forms an oxygen barrier.

Die erste Seite 121 des Träger-Wafers 120 und die zweite Seite 112 des Bauelement-Wafers 110 werden typischerweise poliert vor dem Bonden, um flache Flächen für eine verbesserte Bonding-Qualität aufzuweisen. Die Polierprozesse können direkt nach dem Schneiden der Wafer 110, 120 oder kurz vor dem Bonden durchgeführt werden.The first page 121 of the carrier wafer 120 and the second page 112 of the component wafer 110 are typically polished before bonding to have flat surfaces for improved bonding quality. The polishing processes can be done right after cutting the wafer 110 . 120 or just before bonding.

Gemäß einer Ausführungsform hat jeder von dem Bauelement-Wafer 110 und dem Träger-Wafer 120 denselben Durchmesser, wie wenigstens 150 mm (6 Zoll) oder wenigstens 200 mm (8 Zoll).In one embodiment, each of the device wafers 110 and the carrier wafer 120 the same diameter as at least 150 mm (6 inches) or at least 200 mm (8 inches).

Der Träger-Wafer 120 kann einem getrennten Hochtemperaturprozess unterzogen werden, der als dritter Hochtemperaturprozess bezeichnet wird, um den Sauerstoffgehalt des Träger-Wafers 120 vor dem Bonden des Bauelement-Wafers 110 an den Träger-Wafer 120 zu reduzieren. Dies ist vorteilhaft, um die Oi-Konzentration nahe bei der ersten Seite 121 des Träger-Wafers 120 zu reduzieren. Der dritte Hochtemperaturprozess kann mit derselben Temperatur und Dauer wie der erste Hochtemperaturprozess durchgeführt werden. Alternativ dazu kann der dritte Hochtemperaturprozess länger und/oder mit einer höheren Temperatur erfolgen als der erste Hochtemperaturprozess, um die Oi-Konzentration noch mehr zu reduzieren. Der Träger-Wafer 120 kann so eine niedrigere Oi-Konzentration auf seiner ersten Seite 121 aufweisen als der Bauelement-Wafer 110 auf seiner zweiten Seite 112. Der Träger-Wafer 120 kann daher eine „Senke“ für Sauerstoff bilden, so dass Sauerstoff aus dem Bauelement-Wafer 110 in den Träger-Wafer 120 während eines beliebigen weiteren thermischen Prozesses diffundiert, was vorteilhaft ist, um die Oi-Konzentration innerhalb des Bauelement-Wafers 110 niedrig zu halten. Alternativ dazu kann der dritte Hochtemperaturprozess kürzer und/oder mit einer niedrigeren Temperatur erfolgen als die ersten beiden Hochtemperaturprozesse.The carrier wafer 120 may be subjected to a separate high temperature process, referred to as the third high temperature process, for the oxygen content of the carrier wafer 120 before bonding the device wafer 110 to the carrier wafer 120 to reduce. This is beneficial to the Oi concentration close to the first page 121 of the carrier wafer 120 to reduce. The third high temperature process may be performed at the same temperature and duration as the first high temperature process. Alternatively, the third high temperature process may be made longer and / or at a higher temperature than the first high temperature process to further reduce the Oi concentration. The carrier wafer 120 So can a lower oi concentration on its first page 121 have as the device wafer 110 on his second page 112 , The carrier wafer 120 can therefore form a "sink" for oxygen, allowing oxygen from the device wafer 110 in the carrier wafer 120 during any other thermal process, which is beneficial to the Oi concentration within the device wafer 110 keep low. Alternatively, the third high temperature process may be shorter and / or lower in temperature than the first two high temperature processes.

Gemäß einer Ausführungsform kann ein optionales Dotierungsgebiet 125 auf der ersten Seite 112 des Träger-Wafers 110 vor dem Bonden des Bauelement-Wafers 110 an den Träger-Wafer 120 gebildet werden. Das optionale Dotierungsgebiet 125 kann mit dem Gebiet 112a des Bauelement-Wafers 110 mit einer reduzierten Oi-Konzentration in direktem Kontakt stehen. Das Dotierungsgebiet 125 kann beispielsweise vom p-Typ sein und funktioniert als Dotierungsmittelquelle zur Ausdiffusion in den Bauelement-Wafer 110 zur Bildung eines rückseitigen Emittergebiets. Das optionale Dotierungsgebiet 125 ist in der in 7B gezeigten Ausführungsform nicht gebildet.According to one embodiment, an optional doping region 125 on the first page 112 of the carrier wafer 110 before bonding the device wafer 110 to the carrier wafer 120 be formed. The optional doping area 125 can with the area 112a of the component wafer 110 with a reduced Oi concentration in direct contact. The doping area 125 For example, it may be p-type and functions as a dopant source for out-diffusion into the device wafer 110 to form a back emitter area. The optional doping area 125 is in the in 7B not shown formed embodiment.

Gemäß einer Ausführungsform kann das Dotierungsgebiet 125 vom n-Typ sein. Gemäß einer weiteren Ausführungsform umfasst das Dotierungsgebiet 125 p-Dotierungsmittel und n-Dotierungsmittel, die beispielsweise in verschiedener Tiefe implantiert werden können. Beispielsweise werden typischerweise n-Dotierungsmittel verwendet, um eine optionale Feldstoppschicht innerhalb des Bauelement-Wafers 110 zu bilden. Beispielsweise werden p-Dotierungsmittel typischerweise verwendet, um das rückseitige Emittergebiet zu bilden. Die örtliche Anordnung dieser Dotierungsgebiete (n-Typ-Feldstoppschicht und rückseitiges p-Typ-Emittergebiet) kann durch die Auswahl der jeweiligen Dotierungsmittel und der Implantationstiefe im Träger-Wafer 120 gesteuert werden. Da p- und n-Dotierungsmittel verschiedene Diffusionskoeffizienten aufweisen, diffundieren beide mit einer unterschiedlichen Rate in den Bauelement-Wafer 110, so dass die jeweiligen n- und p-Dotierungsgebiete in einer unterschiedlichen Tiefe im Bauelement-Wafer 110 gebildet werden.According to one embodiment, the doping region 125 be of the n-type. According to a further embodiment, the doping region comprises 125 p-type dopants and n-type dopants which can be implanted at different depths, for example. For example, n-type dopants are typically used to provide an optional field stop layer within the device wafer 110 to build. For example, p-type dopants are typically used to form the backside emitter region. The local arrangement of these doping regions (n-type field stop layer and backside p-type emitter region) can be determined by the selection of the respective dopants and the implantation depth in the carrier wafer 120 to be controlled. Since p and n dopants have different diffusion coefficients, they both diffuse into the device wafer at a different rate 110 such that the respective n- and p-type doping regions are at a different depth in the device wafer 110 be formed.

Gegebenenfalls kann der Träger-Wafer 120 mit einer Kappenschicht versehen werden, beispielsweise Nitrid, wenigstens auf seiner ersten Seite 121, um die Ausdiffusion von Sauerstoff aus dem Träger-Wafer 120 in den Bauelement-Wafer 110 zu vermeiden, falls beispielsweise der Träger-Wafer 120 dem dritten Hochtemperaturprozess nicht unterzogen wurde.Optionally, the carrier wafer 120 be provided with a capping layer, for example nitride, at least on its first side 121 to the outdiffusion of oxygen from the carrier wafer 120 in the device wafer 110 to avoid, for example, if the carrier wafer 120 was not subjected to the third high-temperature process.

Das Bonden des Träger-Wafers 120 an den Bauelement-Wafer 110 kann durch hydrophile oder hydrophobe Prozesse durchgeführt werden.The bonding of the carrier wafer 120 to the device wafer 110 can be carried out by hydrophilic or hydrophobic processes.

Ferner kann entweder die erste Seite 121 des Träger-Wafers 120 oder die zweite Seite 112 des Bauelement-Wafers 110 oder können beide dieser Seiten 121, 122 mit einer Oxidschicht versehen werden, um das Bonden zu erleichtern. Alternativ dazu werden keine Oxidschichten vorgesehen, so dass freiliegende Halbleiterflächen des Bauelement-Wafers 110 und des Träger-Wafers 120 aneinander gebondet werden.Furthermore, either the first page 121 of the carrier wafer 120 or the second page 112 of the component wafer 110 or both of these sites 121 . 122 be provided with an oxide layer to facilitate the bonding. Alternatively, no oxide layers are provided so that exposed semiconductor areas of the device wafer 110 and the carrier wafer 120 be bonded together.

Gemäß einer Ausführungsform kann eine optionale Nitridschicht entweder auf der ersten Seite 121 des Träger-Wafers 120 oder auf der zweiten Seite 112 des Bauelement-Wafers 110 oder auf beiden dieser Seiten 121, 112 gebildet werden. According to one embodiment, an optional nitride layer may be on either the first side 121 of the carrier wafer 120 or on the second page 112 of the component wafer 110 or on both of these pages 121 . 112 be formed.

Die Dicke des Träger-Wafers 120 kann so ausgewählt werden, dass die Dicke des Substrat-Wafers 100, der den Bauelement-Wafer 110 und den Träger-Wafer 120 umfasst, im typischen Bereich eines Wafers liegt. Der typische Bereich soll beschreiben, dass die Dicke des Substrat-Wafers 100 so ist, dass der Substrat-Wafer 100 mechanisch stabil genug ist, um ohne einen zusätzlichen Stütz-Wafer handgehabt zu werden. Beispielsweise kann die Dicke des Substrat-Wafers 100 in einem Bereich von etwa 725 µm für einen 200 mm großen Substrat-Wafer liegen, um eine Anpassung der Prozessausrüstung zu vermeiden, die ansonsten wegen einer unterschiedlichen Dicke erforderlich wäre.The thickness of the carrier wafer 120 can be selected so that the thickness of the substrate wafer 100 holding the device wafer 110 and the carrier wafer 120 includes, lies in the typical area of a wafer. The typical range is intended to describe that the thickness of the substrate wafer 100 such is that the substrate wafer 100 mechanically stable enough to be handled without an additional support wafer. For example, the thickness of the substrate wafer 100 in a range of about 725 microns for a 200 mm substrate wafer to avoid adjusting the process equipment that would otherwise be required because of a different thickness.

Der Träger-Wafer 120 ist gemäß einer Ausführungsform von demselben intrinsischen Dotierungstyp wie der Bauelement-Wafer 110, um irgendeine Verunreinigung des Bauelement-Wafers 110 zu vermeiden. Wie oben erläutert, kann der Träger-Wafer 120 aus demselben Ingot sein wie der Bauelement-Wafer 110 und muss die Spezifikationen hinsichtlich des spezifischen Widerstands und der Oi-Konzentration nicht erfüllen. Solche Wafer werden vom Ingot-Hersteller typischerweise verworfen. Die Verwendung derartiger verworfener Wafer reduziert die Gesamtkosten für den Substrat-Wafer 100, verglichen mit dem Fall, wo der Substrat-Wafer 100 vollständig aus einem Bauelement-Wafer gebildet wäre, der die Spezifikationen hinsichtlich des spezifischen Widerstands und der Oi-Konzentration erfüllt, da der Bauelement-Wafer 110 viel dünner sein kann als der Substrat-Wafer 100. Eine optionale Oxid- und/oder Nitridschicht an der Bonding-Grenzfläche vermeidet jede unerwünschte Diffusion von Dotierungsmitteln aus einem Wafer in den anderen.The carrier wafer 120 According to one embodiment, it is of the same intrinsic doping type as the device wafer 110 to any contamination of the device wafer 110 to avoid. As explained above, the carrier wafer 120 from the same ingot as the device wafer 110 and does not meet the specifications for resistivity and Oi concentration. Such wafers are typically discarded by the ingot manufacturer. The use of such discarded wafers reduces the overall cost of the substrate wafer 100 , compared with the case where the substrate wafer 100 would be formed entirely of a device wafer that meets the specifications for resistivity and Oi concentration because the device wafer 110 can be much thinner than the substrate wafer 100 , An optional oxide and / or nitride layer at the bonding interface avoids any unwanted diffusion of dopants from one wafer to the other.

Wie in 1D und auch in 7C gezeigt, kann die erste Seite 101 des Substrat-Wafers 100, der von der ersten Seite 111 des Bauelement-Wafers 110 gebildet wird, bearbeitet werden, um die Dicke des Bauelement-Wafers 110 auf eine zweite Dicke d2 zu reduzieren, die kleiner ist als die erste Dicke d1 des Bauelement-Wafers 110. Beispielsweise ist die zweite Dicke d2 des Bauelement-Wafers 110 kleiner als 400 µm, beispielsweise kleiner als 200 µm oder sogar kleiner als 150 µm, und typischerweise im Bereich für die endgültige Dicke der Halbleiterbauelemente, die in den Bauelement-Wafer 110 zu integrieren sind. Die bearbeitete erste Seite des Bauelement-Wafers ist bei 111p angezeigt, die auch die bearbeitete erste Seite 101p des Substrat-Wafers 100 bildet.As in 1D and also in 7C shown, the first page 101 of the substrate wafer 100 from the first page 111 of the component wafer 110 is formed to be machined to the thickness of the device wafer 110 to reduce to a second thickness d2, which is smaller than the first thickness d1 of the device wafer 110 , For example, the second thickness is d2 of the device wafer 110 less than 400 microns, for example less than 200 microns or even less than 150 microns, and typically in the range for the final thickness of the semiconductor devices in the device wafer 110 to be integrated. The machined first side of the device wafer is included 111p displayed, which is also the edited first page 101p of the substrate wafer 100 forms.

Die Bearbeitung der ersten Seite 111 umfasst beispielsweise chemisch-mechanisches Polieren, Schleifen und Ätzen.The editing of the first page 111 includes, for example, chemical mechanical polishing, grinding and etching.

Gemäß einer Ausführungsform kann ein thermischer Laser-Ausglühprozess unter Verwendung eines Lasers 190 nach der Bearbeitung der ersten Seite 111p durchgeführt werden, um die bearbeitete erste Seite 111p auf eine Tiefe von wenigstens 200 nm, typischerweise auf eine Tiefe zwischen 400 nm und 4 µm, zu schmelzen. Das Schmelzen der ersten Seite 111p durch den Laser entfernt Kristalldefekte, die durch die Bearbeitung der ersten Seite 111 verursacht werden können.According to one embodiment, a thermal laser annealing process may be performed using a laser 190 after editing the first page 111p be performed to the edited first page 111p to a depth of at least 200 nm, typically to a depth of between 400 nm and 4 μm. The melting of the first page 111p through the laser removes crystal defects caused by the machining of the first page 111 can be caused.

In einem weiteren Prozess wird der Substrat-Wafer 100 einem zweiten Hochtemperaturprozess unterzogen, um den Sauerstoffgehalt wenigstens des Bauelement-Wafers 110 zu reduzieren, der an den Träger-Wafer 120 gebondet ist.In another process, the substrate wafer becomes 100 subjected to a second high-temperature process to the oxygen content of at least the device wafer 110 to reduce that to the carrier wafer 120 is bonded.

Der zweite Hochtemperaturprozess kann unter denselben Prozessbedingungen durchgeführt werden, wie sie für den ersten Hochtemperaturprozess verwendet wurden, oder unter anderen Bedingungen. Typischerweise werden sowohl der erste als auch der zweite Hochtemperaturprozess 1 h bis 20 h lang bei einer Temperatur zwischen 1000°C bis 1300°C in einer inerten Atmosphäre durchgeführt, oder alternativ dazu 1 h bis 20 h lang bei einer Temperatur gleich oder kleiner als 1100°C in einer oxidierenden Atmosphäre. Es ist auch möglich, einen vom ersten und zweiten Hochtemperaturprozess in einer inerten Atmosphäre und den anderen vom ersten und zweiten Hochtemperaturprozess in einer oxidierenden Atmosphäre durchzuführen.The second high temperature process may be performed under the same process conditions as used for the first high temperature process or under other conditions. Typically, both the first and second high temperature processes are carried out at a temperature of between 1000 ° C to 1300 ° C in an inert atmosphere for 1 hour to 20 hours or, alternatively, for 1 hour to 20 hours at a temperature equal to or less than 1100 ° C in an oxidizing atmosphere. It is also possible to perform one of the first and second high-temperature processes in an inert atmosphere and the other of the first and second high-temperature processes in an oxidizing atmosphere.

Mit Bezugnahme auf 5 wird der Effekt des ersten und zweiten Hochtemperaturprozesses und des dazwischenliegenden Bearbeitungsschritts, um die Dicke des Bauelement-Wafers 110 zu reduzieren, auf die Oi-Konzentration erläutert.With reference to 5 The effect of the first and second high-temperature processes and the intermediate processing step on the thickness of the device wafer will become apparent 110 to reduce, explained on the Oi concentration.

Der Bauelement-Wafer 110 hat die anfängliche Dicke d1. Die anfängliche Oi Konzentration vor dem ersten und zweiten Hochtemperaturprozess wird durch die gerade vertikale Linie 71 angezeigt. Der erste Hochtemperaturprozess reduziert die Oi-Konzentration in Gebieten nahe bei der ersten und zweiten Seite 111, 112 des Bauelement-Wafers 110. Die erhaltene Oi-Konzentrationsverteilung nach dem ersten Hochtemperaturprozess wird durch die gestrichelte Kurve 72 veranschaulicht. Die Oi-Konzentration wird in Gebieten 111a, 112a reduziert, welche die erste bzw. die zweite Seite 111, 112 des Bauelement-Wafers 110 sind. Ein zentrales Gebiet 110a des Bauelement-Wafers 110 bleibt auf der anfänglichen Oi-Konzentration 71. In dieser Stufe ist der Bauelement-Wafer 110 noch nicht an den Träger-Wafer 120 gebondet.The device wafer 110 has the initial thickness d1. The initial Oi concentration before the first and second high-temperature processes becomes the straight vertical line 71 displayed. The first high-temperature process reduces Oi concentration in areas near the first and second sides 111 . 112 of the component wafer 110 , The obtained Oi concentration distribution after the first high temperature process is indicated by the dashed curve 72 illustrated. The Oi concentration is in areas 111 . 112a reduced, which the first or the second side 111 . 112 of the component wafer 110 are. A central area 110a of the component wafer 110 stays at the initial Oi concentration 71 , At this stage is the device wafer 110 not yet on the carrier wafer 120 bonded.

Nach dem Bonden des Bauelement-Wafers 110 an den Träger-Wafer 120 und der Bearbeitung der ersten Seite 111 des Bauelement-Wafers 110, um den Bauelement-Wafer 110 auf die Dicke d2 zu dünnen, wird ein Teil des zentralen Gebiets 110a auf der bearbeiteten Seite 111p des Bauelement-Wafers 110 freigelegt. Wenn der gedünnte Bauelement-Wafer 110 dem zweiten Hochtemperaturprozess unterzogen wird, wird Sauerstoff aus der bearbeiteten ersten Seite 111p ausdiffundiert, was zur wie durch die strichpunktierte Kurve 73 veranschaulichten Oi-Konzentrationsverteilung führt. Da die zweite Seite 112 des Bauelement-Wafers 110 an den Träger-Wafer 120 gebondet ist, diffundiert kein Sauerstoff, oder nur ein kleiner Anteil an Sauerstoff, aus der zweiten Seite des Bauelement-Wafers 110. Im Fall einer signifikant reduzierten Sauerstoffkonzentration im Träger-Wafer wird eine signifikant schnellere Ausdiffusion von Sauerstoff aus der zweiten Seite des Bauelement-Wafers ermöglicht. After bonding the device wafer 110 to the carrier wafer 120 and editing the first page 111 of the component wafer 110 to the device wafer 110 To thin the thickness d2, becomes part of the central area 110a on the edited page 111p of the component wafer 110 exposed. When the thinned component wafer 110 is subjected to the second high-temperature process, oxygen is from the machined first page 111p out diffused, what the as by the dash-dotted curve 73 illustrated Oi concentration distribution leads. Because the second page 112 of the component wafer 110 to the carrier wafer 120 no oxygen, or only a small amount of oxygen, diffuses from the second side of the device wafer 110 , In the case of a significantly reduced oxygen concentration in the carrier wafer, significantly faster outdiffusion of oxygen from the second side of the device wafer is enabled.

Die beiden Hochtemperaturprozesse mit dem dazwischenliegenden Prozess des Dünnens führen so zu einer signifikanten Reduktion der Oi-Konzentration im gesamten Bauelement-Wafer 110.The two high-temperature processes with the intervening thinning process thus lead to a significant reduction in the Oi concentration in the entire component wafer 110 ,

Der zweite Hochtemperaturprozess kann auch zur Ausdiffusion der p-Dotierungsmittel und/oder n-Dotierungsmittel aus dem Träger-Wafer 120 in den Bauelement-Wafer 110 dienen, um das p-dotierte rückseitige Emittergebiet und/oder die n-dotierte Feldstoppschicht zu bilden. Ein zusätzlicher thermischer Ausdiffusionsprozess ist nicht erforderlich, kann jedoch gewünschtenfalls durchgeführt werden.The second high temperature process may also be for outdiffusion of the p-type dopants and / or n-type dopants from the carrier wafer 120 in the device wafer 110 serve to form the p-doped back emitter region and / or the n-doped field stop layer. An additional thermal outdiffusion process is not required, but may be done if desired.

Die Kombination des ersten und des zweiten Hochtemperaturprozesses führt zu einer Reduktion der Oi-Konzentration um einen Faktor von wenigstens 2, insbesondere von wenigstens 5 oder sogar von wenigstens 10. Die erhaltene Oi-Konzentration in der Dicken-richtung des Bauelement-Wafers 110, und daher auch der endgültigen Halbleiterbauelemente, hat eine Verteilung mit einem lokalen Maximum in einem zentralen Teil, welches lokale Maximum etwa wenigstens 2-mal, beispielsweise 2-mal bis 5-mal, und typischerweise wenigstens 3-mal größer ist als die Oi-Konzentration auf den jeweiligen Flächen des Bauelement-Wafers 110 und des Halbleiterchips des endgültigen Bauelements.The combination of the first and second high temperature processes results in a reduction of the Oi concentration by a factor of at least 2, in particular of at least 5 or even at least 10. The resulting Oi concentration in the thickness direction of the device wafer 110 , and therefore also the final semiconductor devices, has a distribution with a local maximum in a central part, which local maximum about at least 2 times, for example 2 times to 5 times, and typically at least 3 times larger than the Oi Concentration on the respective surfaces of the device wafer 110 and the semiconductor chip of the final device.

Der Bauelement-Wafer 110 bzw. das Halbleitersubstrat des endgültigen Halbleiterbauelements kann jeweils eine Oi-Konzentration entlang einer Dickenlinie des Bauelement-Wafers oder des Halbleitersubstrats aufweisen, die ein globales Maximum an einer Position von 20 % bis 80 %, insbesondere 30 % bis 70 %, mehr im Besonderen 40 % bis 60 %, der Dicke relativ zur ersten Seite 111p aufweist, wobei das lokale Maximum wenigstens 2-mal größer ist, insbesondere wenigstens 5-mal größer, als die Sauerstoffkonzentrationen auf jeder von der ersten Seite 111p und der zweiten Seite 112 des Bauelement-Wafers 110 oder des Halbleitersubstrats des endgültigen Halbleiterbauelements. Die Dickenlinie ist normal zur Hauptfläche oder -seite des Bauelement-Wafers 110.The device wafer 110 or the semiconductor substrate of the final semiconductor device may each have an Oi concentration along a thickness line of the device wafer or the semiconductor substrate having a global maximum at a position of 20% to 80%, especially 30% to 70%, more particularly 40 % to 60%, the thickness relative to the first page 111p wherein the local maximum is at least 2 times greater, in particular at least 5 times greater, than the oxygen concentrations on each of the first side 111p and the second page 112 of the component wafer 110 or the semiconductor substrate of the final semiconductor device. The thickness line is normal to the major surface or side of the device wafer 110 ,

Das lokale Maximum der Oi-Konzentration bietet einen Vorteil, da es eine lokale Erhöhung der n-Dotierungskonzentration unter Verwendung eines getrennten Temperaturprozesses in einer späteren Stufe ermöglicht. Der getrennte Temperaturprozess kann beispielsweise einige Stunden lang bei Zwischentemperaturen, beispielsweise zwischen 420°C bis 470°C, durchgeführt werden. Währen dieses getrennten Temperaturprozesses werden die Sauerstoffatome, die thermische Donatoren bilden, aktiviert und erhöhen daher lokal die n-Dotierungskonzentration des Bauelements, was für das Schaltverhalten des endgültigen Halbleiterbauelements vorteilhaft ist.The local maximum of the Oi concentration offers an advantage because it allows for a local increase in the n-doping concentration using a separate temperature process at a later stage. The separate temperature process may for example be carried out for a few hours at intermediate temperatures, for example between 420 ° C to 470 ° C. During this separate temperature process, the oxygen atoms forming thermal donors are activated and therefore locally increase the n-doping concentration of the device, which is advantageous for the switching behavior of the final semiconductor device.

Gemäß einer Ausführungsform, wie in 1E veranschaulicht, kann der Rand 116 des Bauelement-Wafers 110 gegebenenfalls nach der Reduzierung der Dicke des Bauelement-Wafers 110 bearbeitet werden. Typischerweise werden Wafer mit abgerundeten Kanten vorgesehen. Wenn zwei Wafer derselben Größe aneinander gebondet werden, wird eine Umfangsvertiefung durch die beiden Wafer gebildet. Die Vertiefung 199 ist im vergrößerten Teil von 1E veranschaulicht. Wenn einer der Wafer, im vorliegenden Fall der Bauelement-Wafer 110, gedünnt wird, wird ein scharfer Rand 116 mit einer scharfen oberen Umfangskante 119 gebildet, wie am besten im vergrößerten Teil von 1E gezeigt ist. Da dieser scharfe Rand 116 leicht brechen könnte und so eine Quelle für Risse sein könnte, die sich in das Zentrum des Bauelement-Wafers 110 erstrecken, wird der Rand 116 abgeschliffen, um einen runden Rand 117 zu bilden, wie im vergrößerten Teil von 1E veranschaulicht.According to an embodiment, as in 1E illustrates the edge 116 of the component wafer 110 optionally after reducing the thickness of the device wafer 110 to be edited. Typically, wafers with rounded edges are provided. When two wafers of the same size are bonded together, a circumferential recess is formed by the two wafers. The depression 199 is in the enlarged part of 1E illustrated. If one of the wafers, in the present case the device wafer 110 , being thinned, becomes a sharp edge 116 with a sharp upper peripheral edge 119 formed as best in the enlarged part of 1E is shown. Because of this sharp edge 116 could break easily and so could be a source of cracks that are in the center of the component wafer 110 extend, the edge becomes 116 sanded to a round edge 117 as in the enlarged part of 1E illustrated.

Gemäß einer Ausführungsform kann alternativ dazu ein Träger-Wafer 120 mit einem größeren Durchmesser als der Bauelement-Wafer 110 verwendet werden, so dass der größere Träger-Wafer 120 lateral vom Bauelement-Wafer 110 absteht und so den Rand 116 des Bauelement-Wafers 110 schützt.According to one embodiment, alternatively, a carrier wafer 120 with a larger diameter than the device wafer 110 be used so that the larger carrier wafer 120 lateral to the device wafer 110 sticks out and so the edge 116 of the component wafer 110 protects.

In einem weiteren Prozess, wie in 1F und auch in 7D veranschaulicht, wird wenigstens eine Halbleiterkomponente 140, typischerweise eine Mehrzahl von Halbleiterkomponenten 140, wenigstens teilweise in den Bauelement-Wafer 110 nach dem zweiten Hochtemperaturprozess integriert. Dies wird durch die jeweiligen Dotierungsgebiete 141 der Halbleiterkomponenten 140 veranschaulicht. Für Fachleute ist es klar, dass jede Halbleiterkomponente 140 mehr als ein Dotierungsgebiet, typischerweise wenigstens zwei Dotierungsgebiete von einem unterschiedlichen Leitfähigkeitstyp umfassen kann, um wenigstens einen pn-Übergang zu bilden.In another process, like in 1F and also in 7D illustrates at least one semiconductor component 140 , typically a plurality of semiconductor components 140 at least partially into the device wafer 110 integrated after the second high temperature process. This is due to the respective doping regions 141 the semiconductor components 140 illustrated. For professionals, it is clear that every semiconductor component 140 more than one doping region, typically at least two doping regions of one different conductivity type, to form at least one pn junction.

Gemäß einer Ausführungsform, wie in 1G veranschaulicht, wird der Träger-Wafer 120 vollständig oder wenigstens teilweise nach der teilweisen oder vollständigen Integration der Halbleiterkomponente 140 entfernt. Schließlich werden eine vordere Metallisierung 151 und eine hintere Metallisierung 152 auf der bearbeiteten ersten Seite 111p und der zweiten Seite 112 des Bauelement-Wafers 110 gebildet. Die vordere Metallisierung 151 und die hintere Metallisierung 152 stehen in ohmschem Kontakt mit den jeweiligen Dotierungsgebieten der Halbleiterbauelemente 140.According to an embodiment, as in 1G illustrates the carrier wafer 120 completely or at least partially after the partial or complete integration of the semiconductor component 140 away. Finally, a front metallization 151 and a rear metallization 152 on the edited first page 111p and the second page 112 of the component wafer 110 educated. The front metallization 151 and the rear metallization 152 are in ohmic contact with the respective doping regions of the semiconductor devices 140 ,

Mit Bezugnahme auf die 2A bis 2J wird eine weitere Ausführungsform beschrieben. Um eine Wiederholung zu vermeiden, wird auf die Ausführungsform der 1A bis 1G für Prozesse Bezug genommen, die den Prozessen der 1A bis 1G ähnlich sind.With reference to the 2A to 2J another embodiment will be described. To avoid repetition, the embodiment of the 1A to 1G for processes referred to the processes of 1A to 1G are similar.

Wie in 2A veranschaulicht, wird ein Bauelement-Wafer 110 mit einer ersten Seite 111 und einer zweiten Seite 112 vorgesehen, wie oben beschrieben. Der Bauelement-Wafer 110 hat eine anfängliche Oi-Konzentration. Die Dicke d1 des Bauelement-Wafers 110 ist im oben angegebenen Bereich und ist insbesondere dünner als es notwendig ist, um den Bauelement-Wafer 110 sicher handzuhaben.As in 2A illustrates a device wafer 110 with a first page 111 and a second page 112 provided as described above. The device wafer 110 has an initial Oi concentration. The thickness d1 of the device wafer 110 is in the range given above and is in particular thinner than it is necessary to make the device wafer 110 safe to handle.

2B veranschaulicht den ersten Hochtemperaturprozess, der Gebiete 111a und 112a mit reduzierter Oi-Konzentration auf der ersten bzw. zweiten Seite 111, 112 bildet. Im Gegensatz dazu bleibt ein zentrales Gebiet 110a des Bauelement-Wafers 110 auf der anfänglichen Oi-Konzentration. 2 B illustrates the first high-temperature process, the areas 111 and 112a with reduced Oi concentration on the first or second side 111 . 112 forms. In contrast, a central area remains 110a of the component wafer 110 on the initial Oi concentration.

Gemäß einer Ausführungsform, wie in 2C veranschaulicht, wird wenigstens eines von einer Epitaxieschicht 113 und einem dotierten Gebiet 113 gegebenenfalls auf der zweiten Seite 112 des Bauelement-Wafers 110 vor dem Bonden des Bauelement-Wafers 110 an den Träger-Wafer 120 gebildet. Die Epitaxieschicht oder das Dotierungsgebiet 113 kann ein rückseitiges Emittergebiet oder eine Feldstoppschicht bilden. Ferner können sowohl ein rückseitiger Emitter als auch eine Feldstoppschicht gebildet werden. Die Tiefe der Feldstoppschicht und/oder des rückseitigen Emitters kann eingestellt werden, indem die Implantationstiefe gesteuert wird und indem die Dotierungsmittel mit einer gegebenen Diffusionsrate geeignet ausgewählt werden.According to an embodiment, as in 2C illustrates at least one of an epitaxial layer 113 and a doped area 113 if necessary on the second page 112 of the component wafer 110 before bonding the device wafer 110 to the carrier wafer 120 educated. The epitaxial layer or the doping region 113 may form a backside emitter region or a field stop layer. Further, both a backside emitter and a field stop layer may be formed. The depth of the field stop layer and / or the backside emitter can be adjusted by controlling the implantation depth and by properly selecting the dopants at a given diffusion rate.

Gegebenenfalls kann eine Schicht, die Dotierungsmittel wie Phosphor enthält, auf der zweiten Fläche 112 abgeschieden werden. Diese Dotierungsmittelschicht wirkt als Quelle für Dotierungsmittel, die in den Bauelement-Wafer 110 während irgendeines nachfolgenden thermischen Prozesses diffundieren. Beispielsweise kann ein rückseitiger Emitter unter Verwendung der Dotierungsmittelschicht gebildet werden. Die Dotierungsmittelschicht kann in einer späteren Stufe, beispielsweise vor dem Bonden, entfernt werden.Optionally, a layer containing dopants, such as phosphorus, on the second surface 112 be deposited. This dopant layer acts as a source of dopants that enter the device wafer 110 during any subsequent thermal process diffuse. For example, a backside emitter may be formed using the dopant layer. The dopant layer may be removed at a later stage, for example, prior to bonding.

Gemäß einer Ausführungsform, wie in 2D veranschaulicht, wird eine optionale Sauerstoffbarriere 114 auf wenigstens einer von der zweiten Seite 112 des Bauelement-Wafers 110 und der ersten Seite 121 des Träger-Wafers 120 vor dem Bonden des Bauelement-Wafers 110 an den Träger-Wafer 120 gebildet. Die Sauerstoffbarriere 114 kann beispielsweise eine Nitridschicht sein. Zusätzlich kann eine optionale Oxidschicht beispielsweise durch CVD oder thermische Prozesse gebildet werden. Die thermischen Prozesse sollten bei Temperaturen durchgeführt werden, bei denen die maximale Sättigung von Sauerstoff so niedrig wie möglich ist, um zu vermeiden, dass Sauerstoff in den Bauelement-Wafer 110 in späteren Prozessschritten zurückdiffundiert. Typischerweise beträgt die Temperatur für die thermischen Prozesse wenigstens 400°C, insbesondere wenigstens 700°C. Typischerweise ist die Temperatur niedriger als 1100°C.According to an embodiment, as in 2D illustrates, becomes an optional oxygen barrier 114 on at least one of the second page 112 of the component wafer 110 and the first page 121 of the carrier wafer 120 before bonding the device wafer 110 to the carrier wafer 120 educated. The oxygen barrier 114 may be, for example, a nitride layer. In addition, an optional oxide layer may be formed, for example, by CVD or thermal processes. The thermal processes should be performed at temperatures where the maximum saturation of oxygen is as low as possible, to avoid oxygen in the device wafer 110 diffused back in later process steps. Typically, the temperature for the thermal processes is at least 400 ° C, especially at least 700 ° C. Typically, the temperature is lower than 1100 ° C.

Die Sauerstoffbarriere 114 kann eine Dicke von etwa 500 nm bis etwa 300 nm aufweisen, typischerweise etwa 100 nm.The oxygen barrier 114 may have a thickness of about 500 nm to about 300 nm, typically about 100 nm.

Parallel zu den obigen Prozessen wird ein Träger-Wafer 120 mit einer ersten und einer zweiten Seite 121, 122 vorgesehen, wie in 2E veranschaulicht. Der Träger-Wafer 120 muss die Spezifikationen nicht erfüllen, wie sie für den Bauelement-Wafer 110 gewünscht sind. Der Träger-Wafer 120 besteht aus einem Halbleitermaterial, wie oben beschrieben, typischerweise aus demselben Halbleitermaterial wie der Bauelement-Wafer 110.Parallel to the above processes becomes a carrier wafer 120 with a first and a second page 121 . 122 provided as in 2E illustrated. The carrier wafer 120 does not have to meet the specifications as they are for the device wafer 110 are desired. The carrier wafer 120 consists of a semiconductor material, as described above, typically of the same semiconductor material as the device wafer 110 ,

2F veranschaulicht einen dritten Hochtemperaturprozess, um den Sauerstoffgehalt, d.h. die Oi-Konzentration, des Träger-Wafers 120 vor dem Bonden des Bauelement-Wafers 110 an den Träger-Wafer 120 zu reduzieren, wie oben beschrieben. Der dritte Hochtemperaturprozess bildet Gebiete 121a, 122a mit reduzierter Oi-Konzentration auf der ersten und zweiten Seite 121, 122 des Träger-Wafers 120. 2F illustrates a third high-temperature process to the oxygen content, ie the Oi concentration, of the carrier wafer 120 before bonding the device wafer 110 to the carrier wafer 120 to reduce, as described above. The third high temperature process forms areas 121 . 122a with reduced Oi concentration on the first and second side 121 . 122 of the carrier wafer 120 ,

Ferner kann die erste Seite 121 des Träger-Wafers 120 mit einer Dotierungsschicht versehen werden. Außerdem kann eine Oxidschicht, die ein Bond-Oxid bildet, auf der ersten Seite 121 des Träger-Wafers 120 oder auf der zweiten Seite 112 des Träger-Wafers 110 gebildet werden.Furthermore, the first page 121 of the carrier wafer 120 be provided with a doping layer. In addition, an oxide layer forming a bonding oxide may be on the first side 121 of the carrier wafer 120 or on the second page 112 of the carrier wafer 110 be formed.

Wie in 2G veranschaulicht, wird die zweite Seite 112 des Bauelement-Wafers 110 an die erste Seite 121 eines Träger-Wafers 120 gebondet, um einen Substrat-Wafer 100 zu bilden. Der Substrat-Wafer 100 umfasst so den Bauelement-Wafer 110, der an den Träger-Wafer 120 gebondet ist. Die zweite Seite 122 des Träger-Wafers 120 bildet die zweite Seite 102 des Substrat-Wafers 100, und die erste Seite 111 des Bauelement-Wafers 110 bildet die erste Seite 101 des Substrat-Wafers 100.As in 2G illustrates, the second page 112 of the component wafer 110 to the first page 121 a carrier wafer 120 bonded to a substrate wafer 100 to build. The substrate wafer 100 thus includes the device wafer 110 that is attached to the carrier wafer 120 is bonded. The second page 122 of the carrier wafer 120 forms the second page 102 of the substrate wafer 100 , and the first page 111 of the component wafer 110 forms the first page 101 of the substrate wafer 100 ,

In einem weiteren Prozess, wie in 2H veranschaulicht, wird die erste Seite 101 des Substrat-Wafers 100, die von der ersten Seite 111 des Bauelement-Wafers 110 gebildet wird, bearbeitet, beispielsweise geschliffen oder poliert, um die Dicke des Bauelement-Wafers 110 auf eine zweite Dicke d2 zu reduzieren, die kleiner ist als die erste Dicke d1 des Bauelement-Wafers. Dies wird weiter oben detailliert beschrieben.In another process, like in 2H illustrates, the first page 101 of the substrate wafer 100 that from the first page 111 of the component wafer 110 is formed, machined, for example, ground or polished, by the thickness of the device wafer 110 to reduce to a second thickness d2, which is smaller than the first thickness d1 of the device wafer. This is described in detail above.

Ein thermischer Laser-Schmelzausglühprozess kann verwendet werden, um Kristalldefekte nach dem Dünnen zu entfernen, wie oben beschrieben. Die endgültige Dicke d2 des Bauelement-Wafers 110 beträgt typischerweise weniger als 400 µm, insbesondere weniger als 200 µm oder weniger als 150 µm.A thermal laser melt annealing process can be used to remove crystal defects after thinning, as described above. The final thickness d2 of the device wafer 110 is typically less than 400 microns, especially less than 200 microns or less than 150 microns.

In einem weiteren Prozess, wie in 2I veranschaulicht, wird der Substrat-Wafer 100 einem zweiten Hochtemperaturprozess unterzogen, um den Sauerstoffgehalt wenigstens des Bauelement-Wafers 110 zu reduzieren. Als Ergebnis wird der Bauelement-Wafer 110 vollständig durch ein Gebiet 112a mit einer reduzierten Oi-Konzentration gebildet, wie detailliert in Verbindung mit den 3 und 5 beschrieben.In another process, like in 2I illustrates, the substrate wafer 100 subjected to a second high-temperature process to the oxygen content of at least the device wafer 110 to reduce. As a result, the device wafer 110 completely through an area 112a formed with a reduced Oi concentration, as detailed in connection with the 3 and 5 described.

In einem weiteren Prozess, wie in 2J veranschaulicht, werden Halbleiterbauelemente in den Bauelement-Wafer 110 integriert, der an den Träger-Wafer 120 während dieser Prozesse gebondet bleibt.In another process, like in 2J illustrates semiconductor devices in the device wafer 110 integrated, attached to the carrier wafer 120 during these processes remains bonded.

Zusätzlich dazu wird der Träger-Wafer 120 entfernt, beispielsweise durch Ätzen oder CMP-Prozesse unter Verwendung der Sauerstoffbarriere 114, beispielsweise der Nitridschicht, oder des Bond-Oxids als Ätzstopp.In addition, the carrier wafer becomes 120 removed, for example, by etching or CMP processes using the oxygen barrier 114 , For example, the nitride layer, or the bonding oxide as an etch stop.

Die Verwendung der Sauerstoffbarriere 114 und/oder des Bond-Oxids als Ätzstopp reduziert die Dickenvariation der endgültigen Halbleiterbauelemente. Da sowohl der Prozess des Dünnens von 2H als auch der Entfernungsprozess von 2J durchgeführt werden, wenn typischerweise keine zusätzlichen Schichten, wie strukturierte Feldoxidschichten oder Metallisierungsschichten auf dem Bauelement-Wafer 110 gebildet werden, hat ferner der Bauelement-Wafer 110 flache Flächen, was für eine gleichmäßige Dickenreduktion vorteilhaft ist. Die endgültigen Halbleiterbauelemente können daher eine signifikant reduzierte Dickenvariation aufweisen.The use of the oxygen barrier 114 and / or the bonding oxide as an etch stop reduces the thickness variation of the final semiconductor devices. As both the process of thinning of 2H as well as the removal process of 2J typically when there are no additional layers such as patterned field oxide layers or metallization layers on the device wafer 110 Furthermore, the device wafer has to be formed 110 flat surfaces, which is advantageous for a uniform reduction in thickness. The final semiconductor devices may therefore have a significantly reduced thickness variation.

Die hier beschriebenen Prozesse ermöglichen auch die Bildung des rückseitigen Emitters und/oder der Feldstoppschicht in einer frühen Stufe des Herstellungsprozesses. Bildungsprozesse für den rückseitigen Emitter und/oder die Feldstoppschicht werden üblicherweise durchgeführt, nachdem die Rückseite eines Wafers letztlich auf die endgültige Dicke poliert wird, d.h. wenn der Wafer dünn ist. Da dünne Wafer zu Brüchen neigen, kann durch die Bildung des rückseitigen Emitters und/oder der Feldstoppschicht in einer Stufe, wo der Bauelement-Wafer 110 eine Dicke d1 aufweist, die größer ist als die endgültige Dicke d2, die Anzahl sogenannter „dünner Wafer-Prozesse“ reduziert werden, und die Produktionseffizienz kann aufgrund der reduzierten Wahrscheinlichkeit von Brüchen erhöht werden.The processes described herein also allow the formation of the backside emitter and / or the field stop layer at an early stage of the manufacturing process. Forming processes for the backside emitter and / or the field stop layer are usually performed after the backside of a wafer is ultimately polished to the final thickness, ie, when the wafer is thin. Since thin wafers tend to crack, formation of the backside emitter and / or the field stop layer may occur in a stage where the device wafer 110 has a thickness d1 greater than the final thickness d2, the number of so-called "thin wafer processes" can be reduced, and the production efficiency can be increased due to the reduced likelihood of fractures.

Gemäß einer Ausführungsform kann die Sauerstoffbarriere 114 und/oder das Bond-Oxid als Maske nach der Entfernung des Träger-Wafers 120 verwendet werden, beispielsweise nach fotolithografischer Strukturierung der Sauerstoffbarriere 114 und/oder des Bond-Oxids.According to one embodiment, the oxygen barrier 114 and / or the bonding oxide as a mask after removal of the carrier wafer 120 used, for example after photolithographic structuring of the oxygen barrier 114 and / or the bonding oxide.

Ferner kann die Sauerstoffbarriere 114 und/oder das Bond-Oxid gegebenenfalls als Schutzschicht während weiterer Prozesse verwendet werden, um die zweite Seite 112 des Bauelement-Wafers 110 zu schützen, beispielsweise gegen mechanische Stöße, wie Kratzer, und/oder gegen eine Verunreinigung. Die Sauerstoffbarriere 114 und/oder das Bond-Oxid kann dann in einer späteren Stufe entfernt werden, beispielsweise vor der Bildung der hinteren Metallisierung.Furthermore, the oxygen barrier 114 and / or the bonding oxide may optionally be used as a protective layer during further processes to the second side 112 of the component wafer 110 to protect, for example against mechanical shocks, such as scratches, and / or against contamination. The oxygen barrier 114 and / or the bond oxide can then be removed at a later stage, for example, prior to formation of the back metallization.

Zusätzlich dazu kann der rückseitige Emitter durch die Verwendung einer Dotierungsschicht gebildet werden, die auf der ersten Seite 121 des Träger-Wafers 120 gebildet wird, von dem Dotierungsmittel in den Bauelement-Wafer 110 während der Bearbeitung diffundieren.In addition, the backside emitter may be formed by the use of a doping layer on the first side 121 of the carrier wafer 120 is formed from the dopant into the device wafer 110 diffuse during processing.

Gemäß einer Ausführungsform kann eine Getter-Schicht auf der ersten Seite 121 des Träger-Wafers 120 gebildet werden. Die Getter-Schicht bleibt während der Bearbeitung zurück, wenigstens bis der Träger-Wafer 120 entfernt wird. Die Getter-Schicht ist zur Getterung metallischer Verunreinigungen vorteilhaft, die im Bauelement-Wafer 110 vorliegen können. Die Getter-Schicht kann beispielsweise nahe bei der ersten Seite 121 des Träger-Wafers 120 gebildet werden, um die Getterungseffizienz zu verbessern. Zusätzlich oder alternativ dazu kann die Getter-Schicht auch auf dem Substrat-Wafer 100 gebildet werden, beispielsweise auf der zweiten Seite 102 des Substrat-Wafers 100.According to one embodiment, a getter layer may be on the first side 121 of the carrier wafer 120 be formed. The getter layer remains during processing, at least until the carrier wafer 120 Will get removed. The getter layer is advantageous for gettering metallic contaminants in the device wafer 110 may be present. For example, the getter layer may be close to the first page 121 of the carrier wafer 120 be formed to improve the gettering efficiency. Additionally or alternatively, the getter layer may also be on the substrate wafer 100 are formed, for example on the second page 102 of the substrate wafer 100 ,

Gegebenenfalls oder zusätzlich kann die Getter-Schicht auch auf dem Bauelement-Wafer 110 gebildet werden.Optionally or additionally, the getter layer may also be on the device wafer 110 be formed.

Mit Bezugnahme auf die 6A bis 6C wird eine weitere Ausführungsform beschrieben. With reference to the 6A to 6C another embodiment will be described.

6A veranschaulicht einen monokristallinen Ingot 300 eines Halbleitermaterials, der typischerweise ein CZ-Ingot oder ein MCZ-Ingot ist. In einem weiteren Prozess wird die Sauerstoffkonzentrationsverteilung des Ingots 300 oder verschiedener Ingots 300 bestimmt. Zusätzlich dazu oder alternativ dazu wird die spezifische Widerstandsverteilung des einen oder der mehreren monokristallinen Ingots 300 bestimmt. Diese Bestimmung führt zur Identifikation von Gebieten 301, 302 mit unterschiedlicher Oi-Konzentration und/oder Gebieten mit unterschiedlichem intrinsischen spezifischen Widerstand. Im Folgenden wird die Ausführungsform in Bezug auf die Oi-Konzentration beschrieben. Fachleuten ist es klar, dass die Ausführungsform auch auf der Basis der Bestimmung des intrinsischen spezifischen Widerstands durchgeführt werden kann. 6A illustrates a monocrystalline ingot 300 a semiconductor material, which is typically a CZ ingot or an MCZ ingot. In another process, the oxygen concentration distribution of the ingot becomes 300 or different ingots 300 certainly. In addition or alternatively, the resistivity distribution of the one or more monocrystalline ingots 300 certainly. This provision leads to the identification of areas 301 . 302 with different Oi concentration and / or regions with different intrinsic resistivity. In the following, the embodiment will be described with respect to the Oi concentration. It will be understood by those skilled in the art that the embodiment may be practiced based on determination of intrinsic resistivity.

In einem weiteren Prozess wird wenigstens ein erstes Gebiet 301 des einen oder mehrerer monokristalliner Ingots 300 ausgewählt, das eine Sauerstoffkonzentration unter einer gegebenen Sauerstoffschwelle aufweist (oder einen spezifischen Widerstand innerhalb eines gegebenen spezifischen Widerstandsbereichs aufweist). Ferner wird wenigstens ein zweites Gebiet 302 des einen oder mehrerer monokristalliner Ingots 300 ausgewählt, das eine Sauerstoffkonzentration über der gegebenen Sauerstoffschwelle aufweist (oder einen spezifischen Widerstand außerhalb eines gegebenen spezifischen Widerstandsbereichs aufweist).In another process, at least a first area 301 of one or more monocrystalline ingots 300 which has an oxygen concentration below a given oxygen threshold (or has a resistivity within a given resistivity range). Furthermore, at least a second area 302 of one or more monocrystalline ingots 300 which has an oxygen concentration above the given oxygen threshold (or has a resistivity outside a given resistivity range).

Gemäß einer Ausführungsform beträgt die Sauerstoffschwelle für die Oi-Konzentration 5·1017/cm3, insbesondere gleich oder kleiner als 3·1017/cm3.According to one embodiment, the oxygen threshold for the Oi concentration is 5 × 10 17 / cm 3 , in particular equal to or smaller than 3 × 10 17 / cm 3 .

Gemäß einer Ausführungsform liegt der gegebene spezifische Widerstandsbereich zwischen 20 Ohm·cm bis 240 Ohm·cm. Beispielsweise kann der gegebene spezifische Widerstandsbereich 30 Ohm·cm +/– 30 % betragen, oder 30 Ohm·cm +/– 15 %, oder 30 Ohm·cm +/– 8 %, oder 60 Ohm·cm +/– 30 %, oder 60 Ohm·cm +/– 15 %, oder 60 Ohm·cm +/– 8 %, oder 120 Ohm·cm +/– 30 %, oder 120 Ohm·cm +/– 15 %, oder 120 Ohm·cm +/– 8 %, oder 180 Ohm·cm +/– 30 %, oder 180 Ohm·cm +/– 15 %, oder 180 Ohm·cm +/– 8 %. Wenn auf einen gegebenen spezifischen Widerstandsbereich Bezug genommen wird, kann der lokale spezifische Widerstand eine Verteilung der spezifischen Widerstandswerte zeigen. Die oben angeführten Beispiele zeigen die spezifische Widerstandsverteilung durch seinen zentralen Wert (arithmetisches Mittel) und seinen Gesamtbereich (Maximalwert zu Minimalwert) an, beispielsweise 30 Ohm·cm +/– 15 %.In one embodiment, the given resistivity range is between 20 ohm-cm to 240 ohm-cm. For example, the given resistivity range may be 30 ohm cm +/- 30%, or 30 ohm cm +/- 15%, or 30 ohm cm +/- 8%, or 60 ohm cm +/- 30%, or 60 ohms cm +/- 15%, or 60 ohms cm +/- 8%, or 120 ohms cm +/- 30%, or 120 ohms cm +/- 15%, or 120 ohms cm + / - 8%, or 180 ohms cm +/- 30%, or 180 ohms cm +/- 15%, or 180 ohms cm +/- 8%. When referring to a given resistivity range, the local resistivity may show a distribution of resistivity values. The examples given above indicate the specific resistance distribution by its central value (arithmetic mean) and its total range (maximum value to minimum value), for example 30 ohm.cm +/- 15%.

In weiteren Prozessen, wie in 6B veranschaulicht, werden das erste Gebiet 301 und das zweite Gebiet 302 geschnitten, um wenigstens einen ersten Halbleiter-Wafer 310 und eine zweiten Halbleiter-Wafer 320 zu bilden. Der erste und der zweite Halbleiter-Wafer 310, 320 können dieselbe Dicke haben oder eine unterschiedliche Dicke aufweisen. 6B veranschaulicht eine Ausführungsform, wo der erste Halbleiter-Wafer 310 dünner ist als der zweite Halbleiter-Wafer 320.In other processes, such as in 6B illustrates being the first area 301 and the second area 302 cut to at least a first semiconductor wafer 310 and a second semiconductor wafer 320 to build. The first and second semiconductor wafers 310 . 320 may have the same thickness or have a different thickness. 6B illustrates an embodiment where the first semiconductor wafer 310 thinner than the second semiconductor wafer 320 ,

Gemäß einer Ausführungsform kann die Oi-Konzentration des ersten Halbleiter-Wafers 310 unter der Sauerstoffschwelle sein, und die Oi-Konzentration des zweiten Halbleiter-Wafers 320 kann über der Sauerstoffschwelle sein. Gemäß einer Ausführungsform ist die Oi-Konzentration des ersten Halbleiter-Wafers 310 niedriger als die Oi-Konzentration des zweiten Halbleiter-Wafers 320 um wenigstens 5 %, insbesondere um wenigstens 10 % und mehr im Besonderen um wenigstens 20 %, relativ zur Oi-Konzentration des zweiten Halbleiter-Wafers 320.According to one embodiment, the Oi concentration of the first semiconductor wafer 310 below the oxygen threshold, and the Oi concentration of the second semiconductor wafer 320 may be above the oxygen threshold. According to one embodiment, the Oi concentration of the first semiconductor wafer is 310 lower than the Oi concentration of the second semiconductor wafer 320 by at least 5%, in particular by at least 10% and more in particular by at least 20%, relative to the Oi concentration of the second semiconductor wafer 320 ,

Gemäß einer Ausführungsform werden das erste Gebiet 301 und das zweite Gebiet 302 des einen oder der mehreren monokristallinen Ingots 300 geschnitten, um so den ersten Halbleiter-Wafer 310 mit einer Dicke vorzusehen, die kleiner ist als die Dicke des zweiten Halbleiter-Wafers 320. Der erste Halbleiter-Wafer 310 bildet typischerweise den Bauelement-Wafer 110, da er die gewünschten Spezifikationen zur Herstellung von Halbleiterbauelementen, wie Leistungsbauelemente, erfüllt. Der zweite Halbleiter-Wafer 320 bildet typischerweise den Träger-Wafer 120.According to one embodiment, the first area 301 and the second area 302 of the one or more monocrystalline ingots 300 cut so as to be the first semiconductor wafer 310 with a thickness smaller than the thickness of the second semiconductor wafer 320 , The first semiconductor wafer 310 typically forms the device wafer 110 because it meets the desired specifications for manufacturing semiconductor devices such as power devices. The second semiconductor wafer 320 typically forms the carrier wafer 120 ,

Der erste und zweite Halbleiter-Wafer 310, 320 unterscheiden sich voneinander wenigstens in ihrer Oi-Konzentration und/oder ihrem intrinsischen spezifischen Widerstand.The first and second semiconductor wafers 310 . 320 differ from each other at least in their Oi concentration and / or their intrinsic resistivity.

Der erste und zweite Halbleiter-Wafer 310, 320 werden aneinander gebondet, wie in 6C veranschaulicht, um einen Substrat-Wafer 320 zu bilden, wie oben beschrieben.The first and second semiconductor wafers 310 . 320 are bonded together as in 6C illustrated to a substrate wafer 320 to form, as described above.

Der Ansatz verwendet das Material des Ingots 300 effizient, da auch Teile des Ingots eingesetzt werden, die Eigenschaften außerhalb der gewünschten Bereiche aufweisen. Dies erhöht die Ausbeute signifikant und reduziert so die Herstellungskosten und ermöglicht die Verwendung von CZ- oder MCZ-Ingots zur Herstellung von Halbleiterbauelementen, die hohe Anforderungen hinsichtlich der anfänglichen elektrischen und chemischen Eigenschaften des Wafer-Ausgangsmaterials stellt.The approach uses the material of the ingot 300 Efficient because parts of the ingot are used that have properties outside the desired ranges. This significantly increases the yield and thus reduces the manufacturing cost and allows the use of CZ or MCZ ingots to fabricate semiconductor devices that places high demands on the initial electrical and chemical properties of the wafer source material.

Die obigen Prozesse ermöglichen die Herstellung von Halbleiterbauelementen mit überlegenen elektrischen Charakteristiken. Die Halbleiterbauelemente zeigen eine spezifische Oi-Konzentrationsverteilung, wie in 5 veranschaulicht und in Verbindung damit erläutert. Die Oi-Konzentrationsverteilung kann beispielsweise durch geeignete Detektionsverfahren, wie SIMS oder Infrarot-Spektroskopie, verifiziert werden.The above processes enable fabrication of semiconductor devices having superior electrical characteristics. The Semiconductor devices exhibit a specific Oi concentration distribution, as in 5 illustrated and explained in connection therewith. The Oi concentration distribution can be verified, for example, by suitable detection methods, such as SIMS or infrared spectroscopy.

Insbesondere Leistungshalbleiterbauelemente, wie bipolare Bauelemente, beispielsweise Dioden und IGBTs, profitieren von den obigen Herstellungsprozessen. Ferner profitieren auch unipolare Bauelemente, beispielsweise Leistungs-MOSFETs, von den obigen Herstellungsprozessen.In particular, power semiconductor devices, such as bipolar devices, such as diodes and IGBTs, benefit from the above manufacturing processes. Further, unipolar devices, such as power MOSFETs, also benefit from the above manufacturing processes.

Die Herstellungsprozesse verwenden Halbleitermaterial, das aus geschmolzenem Material aufgewachsen wird, welches in einem Tiegel gehalten wird, wie CZ- oder MCZ-Prozesse. Das Halbleitermaterial wird wenigstens einem, typischerweise zwei Sauerstoff-Ausdiffusionsprozessen unterzogen, um die Oi-Konzentration unter eine kritische Schwelle zur Bildung der thermischen Donatoren zu reduzieren. Das Halbleitermaterial (Halbleiter-Wafer) wird zwischen den zwei Sauerstoff-Ausdiffusionsprozessen gedünnt. Gegebenenfalls kann oder können eine oder mehrere Epitaxieschichten und/oder ein oder mehrere Dotierungsgebiete gebildet werden.The manufacturing processes use semiconductor material grown from molten material held in a crucible, such as CZ or MCZ processes. The semiconductor material undergoes at least one, typically two oxygen outdiffusion processes to reduce the Oi concentration below a critical threshold for formation of the thermal donors. The semiconductor material (semiconductor wafer) is thinned between the two oxygen outdiffusion processes. Optionally, one or more epitaxial layers and / or one or more doping regions may or may not be formed.

Ein signifikanter Vorteil, der von den Herstellungsprozessen vorgesehen wird, ist, dass die Bauelement-Wafer 110 dünner sein können, da die Bauelement-Wafer 110 von den Träger-Wafern 120 gestützt werden, die nicht die gewünschten Charakteristiken aufweisen müssen. Daher wird das Halbleitermaterial des Ingots effizienter verwendet und die Anzahl geeigneter Bauelement-Wafer, welche die spezifischen Charakteristiken hinsichtlich der Oi-Konzentration und des intrinsischen spezifischen Widerstands erfüllen und welche aus einem Ingot erhalten werden können, wird erhöht. Dies steigert die Ausbeute pro Ingot.A significant advantage provided by the manufacturing processes is that the device wafers 110 may be thinner, as the component wafers 110 from the carrier wafers 120 be supported, which does not have to have the desired characteristics. Therefore, the semiconductor material of the ingot is used more efficiently, and the number of suitable device wafers satisfying the specific characteristics of the Oi concentration and intrinsic resistivity and which can be obtained from an ingot is increased. This increases the yield per ingot.

Das nicht beanspruchte Halbleiterbauelement 200, wie in 4 veranschaulicht, ist ein bipolares Leistungs-Halbleiterbauelement und umfasst einen IGBT. Alternative bipolare Bauelemente sind beispielsweise Dioden. Ferner kann das Halbleiterbauelement 200 auch ein unipolares Halbleiterbauelement sein, beispielsweise einen Leistungs-MOSFET.The unclaimed semiconductor device 200 , as in 4 is a bipolar power semiconductor device and includes an IGBT. Alternative bipolar components are, for example, diodes. Furthermore, the semiconductor device 200 also be a unipolar semiconductor device, such as a power MOSFET.

Das Halbleiterbauelement 200 umfasst typischerweise eine Mehrzahl von Feldeffektstrukturen, die jeweils eine jeweilige Transistorzelle des IGBTs bilden. Die Feldeffektstrukturen bilden zusammen ein Bauelement mit drei Anschlüssen, die getrennte Anschlüsse für das Gate, die Source und den Emitter aufweist.The semiconductor device 200 typically includes a plurality of field effect structures, each forming a respective transistor cell of the IGBT. The field effect structures together form a three-terminal device having separate terminals for the gate, source and emitter.

Das Halbleiterbauelement 200, hier ein IGBT, umfasst ein Halbleitersubstrat 210, insbesondere ein monokristallines Siliciumsubstrat, mit einer ersten Seite 211, einer zweiten Seite 212 gegenüber der ersten Seite 211 und einer Dicke d2. Wenigstens eine Halbleiterkomponente ist in dem Halbleitersubstrat 210 integriert.The semiconductor device 200 , here an IGBT, comprises a semiconductor substrate 210 , in particular a monocrystalline silicon substrate, having a first side 211 , a second page 212 opposite the first page 211 and a thickness d2. At least one semiconductor component is in the semiconductor substrate 210 integrated.

Das Halbleiterbauelement 200 ist ein bipolares Leistungshalbleiterbauelement mit drei Anschlüssen. Das Halbleiterbauelement 200 kann auch ein bipolares Leistungshalbleiterbauelement mit zwei Anschlüssen sein, wie eine Diode. Diese Bauelemente sind typischerweise vertikale Komponenten mit wenigstens einer Elektrode, die durch eine erste oder vordere Metallisierung 251 auf der ersten Seite 211 des Halbleitersubstrats 210 (beispielsweise Source-Metallisierung) und wenigstens eine zweite oder hintere Metallisierung 252 (beispielsweise Emittermetallisierung) auf der zweiten Seite 212 des Halbleitersubstrats 210 gebildet wird.The semiconductor device 200 is a bipolar power semiconductor device with three terminals. The semiconductor device 200 may also be a bipolar power semiconductor device with two terminals, such as a diode. These devices are typically vertical components with at least one electrode passing through a first or front metallization 251 on the first page 211 of the semiconductor substrate 210 (For example, source metallization) and at least one second or rear metallization 252 (for example, emitter metallization) on the second side 212 of the semiconductor substrate 210 is formed.

Das Halbleiterbauelement 200 umfasst ferner Gateelektroden 231, die in Gräben 230 angeordnet sind, welche im Halbleitersubstrat 210 gebildet sind. Gatedielektrika 232 isolieren die Gateelektroden 231 elektrisch gegen das Halbleitersubstrat 210. Ein Mesagebiet 239 ist zwischen angrenzenden Gräben 230 gebildet. Das Halbleiterbauelement umfasst ferner ein erstes Dotierungsgebiet (n-dotiertes Sourcegebiet) 241, ein zweites Dotierungsgebiet (p-dotiertes Bodygebiet) 242, ein drittes Dotierungsgebiet (schwach n-dotiertes Driftgebiet 243), ein viertes Dotierungsgebiet (n-dotiertes Feldstoppgebiet) 244 und ein fünftes Dotierungsgebiet (p-dotiertes Emittergebiet) 245. Im Fall eines Leistungs-MOSFET ist das fünfte Dotierungsgebiet 245 ein n-dotiertes Draingebiet.The semiconductor device 200 further includes gate electrodes 231 in trenches 230 which are arranged in the semiconductor substrate 210 are formed. gate dielectrics 232 isolate the gate electrodes 231 electrically against the semiconductor substrate 210 , A mesa area 239 is between adjacent trenches 230 educated. The semiconductor device further comprises a first doping region (n-doped source region) 241 , a second doping area (p-doped body area) 242 , a third doping region (weakly n-doped drift region 243 ), a fourth doping region (n-doped field stop region) 244 and a fifth doping region (p-doped emitter region) 245 , In the case of a power MOSFET, this is the fifth doping region 245 an n-doped drainage area.

Das Halbleitersubstrat 210 hat eine Sauerstoffkonzentration entlang einer Dickenlinie (die in 4 eine vertikale Linie wäre) des Halbleitersubstrats 210, die ein globales Maximum an einer Position von 20 % bis 80 % der Dicke des Halbleitersubstrats 210 relativ zur ersten Seite 211 aufweist. Das globale Maximum ist wenigstens 2-mal größer, insbesondere wenigstens 5-mal größer, als die Sauerstoffkonzentrationen jeder von der ersten Seite 211 und der zweiten Seite 212 des Halbleitersubstrats 210, wie beispielsweise in Verbindung mit 5 beschrieben.The semiconductor substrate 210 has an oxygen concentration along a thickness line (which in 4 a vertical line would be) of the semiconductor substrate 210 , which has a global maximum at a position of 20% to 80% of the thickness of the semiconductor substrate 210 relative to the first page 211 having. The global maximum is at least 2 times greater, in particular at least 5 times greater, than the oxygen concentrations of each of the first side 211 and the second page 212 of the semiconductor substrate 210 , such as in connection with 5 described.

Das globale Maximum der Sauerstoffkonzentration kann beispielsweise kleiner als 5·1017/cm3, insbesondere gleich oder kleiner als 3·1017/cm3 sein.The global maximum of the oxygen concentration may, for example, be less than 5 × 10 17 / cm 3 , in particular equal to or less than 3 × 10 17 / cm 3 .

Das Halbleiterbauelement 200 umfasst ferner ein Gate-Poly 236 und eine Mehrzahl von Gatekontakten 237 in ohmschem Kontakt mit den Gateelektroden 231. Das Gate-Poly 236 und die Gatekontakte 237 sind elektrisch gegen die erste oder vordere Metallisierung durch eine Isolierschicht 235 isoliert. Die Isolierschicht 235 umfasst Öffnungen für Sourcekontakte 253, welche die erste Metallisierung 251 mit den Sourcegebieten 241 elektrisch verbinden.The semiconductor device 200 further includes a gate poly 236 and a plurality of gate contacts 237 in ohmic contact with the gate electrodes 231 , The gate poly 236 and the gate contacts 237 are electrically against the first or front metallization through an insulating layer 235 isolated. The insulating layer 235 includes openings for source contacts 253 showing the first metallization 251 with the source areas 241 connect electrically.

Räumlich bezogene Ausdrücke, wie „unter“, „unterhalb“, „niedriger“, „über“, „obere/r/s“ und dgl. werden der Einfachheit der Beschreibung halber zur Erläuterung der Positionierung eines Elements relativ zu einem zweiten Element verwendet. Diese Ausdrücke sollen unterschiedliche Orientierungen der Bauelemente zusätzlich zu anderen Orientierungen als den in den Figuren dargestellten umfassen. Ferner werden auch Ausdrücke wie „erste/r/s“, „zweite/r/s“ und dgl. zur Beschreibung verschiedener Elemente, Gebiete, Abschnitte, etc., verwendet. In der gesamten Beschreibung beziehen sich ähnliche Ausdrücke auf ähnliche Elemente.Spatial terms, such as "below," "below," "lower," "above," "upper," and the like, are used to explain the positioning of one element relative to a second element, for convenience of description. These terms are intended to encompass different orientations of the components in addition to orientations other than those shown in the figures. Further, terms such as "first," "second," and the like are also used to describe various elements, regions, sections, etc. Throughout the description, similar terms refer to similar elements.

Die hier verwendeten Ausdrücke „aufweisend“, „enthaltend“, „beinhaltend“, „umfassend“ und dgl. sind offene Ausdrücke, die das Vorliegen angegebener Elemente oder Merkmale anzeigen, schließen jedoch zusätzliche Elemente oder Merkmale nicht aus. Die Artikel „eine/r/s“ und „der/die/das“ sollen sowohl den Plural als auch den Singular umfassen, außer der Kontext zeigt klar etwas anderes an.As used herein, the terms "comprising," "including," "including," "comprising," and the like are open-ended terms that indicate the presence of specified elements or features, but do not exclude additional elements or features. The articles "a / s" and "the" should include both the plural and the singular, unless the context clearly indicates otherwise.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

61 / 6261/62
Sauerstoffkonzentration oxygen concentration
7171
anfängliche Oi-Konzentration initial Oi concentration
7272
Oi-Konzentration nach dem ersten Hochtemperaturprozess Oi concentration after the first high-temperature process
7373
anfängliche Oi-Konzentration nach dem zweiten Hochtemperaturprozess Initial O 2 concentration after the second high temperature process
100100
Substrat-Wafer Substrate wafer
101101
erste Seite des Substrat-Wafers first side of the substrate wafer
101p101p
bearbeitete erste Seite des Substrat-Wafers machined first side of the substrate wafer
102102
zweite Seite des Substrat-Wafers second side of the substrate wafer
110110
Bauelement-Wafer Device wafer
110a110a
Gebiet mit anfänglicher Oi-Konzentration Area with initial Oi concentration
111a / 112a111a / 112a
Gebiet mit reduzierter Oi-Konzentration Area with reduced Oi concentration
111111
erste Seite des Bauelement-Wafers first side of the device wafer
111p111p
bearbeitete erste Seite des Bauelement-Wafers machined first side of the device wafer
112112
zweite Seite des Bauelement-Wafers second side of the device wafer
113113
Epitaxiegebiet / Dotierungsgebiet Epitaxy area / doping area
114114
Barriereschicht / Nitridschicht Barrier layer / nitride layer
116116
scharfer Rand sharp edge
117117
abgerundeter Rand rounded edge
118118
optionale Sauerstoffschicht optional oxygen layer
119119
oberer Umfangsrand upper peripheral edge
120120
Träger-Wafer Carrier wafer
120a120a
nicht-oxidiertes Gebiet non-oxidized area
121a / 122a121a / 122a
Oxidschicht / Gebiet mit reduzierter Oi-Konzentration Oxide layer / area with reduced Oi concentration
121121
erste Seite des Träger-Wafers first side of the carrier wafer
122122
zweite Seite des Träger-Wafers second side of the carrier wafer
125125
p-dotiertes Gebiet p-doped area
140140
Halbleiterkomponente Semiconductor component
141141
Dotierungsgebiet doping region
151151
vordere Metallisierung front metallization
152152
hintere Metallisierung rear metallization
190190
Laser laser
199199
Vertiefung deepening
200200
Halbleiterbauelement Semiconductor device
210210
Bauelement-Wafer / Halbleitersubstrat Device wafer / semiconductor substrate
211211
erste Seite des Bauelement-Wafers / Halbleitersubstrats first side of the device wafer / semiconductor substrate
212212
zweite Seite des Bauelement-Wafers / Halbleitersubstrats second side of the device wafer / semiconductor substrate
230230
Graben dig
231231
Gateelektrode gate electrode
232232
Gatedielektrikum gate dielectric
235235
Isolierschicht insulating
236236
Gate-Poly Gate poly
237237
Gatekontakt gate contact
239239
Mesa Mesa
241241
erstes Dotierungsgebiet / Sourcegebiet first doping region / source region
242242
zweites Dotierungsgebiet / Bodygebiet second doping area / body area
243243
drittes Dotierungsgebiet / Driftgebiet third doping area / drift area
244244
viertes Dotierungsgebiet / Feldstoppgebiet fourth doping area / field stop area
245245
fünftes Dotierungsgebiet / Emittergebiet fifth doping region / emitter region
251251
vordere Metallisierung / Sourcemetallisierung front metallization / source metalization
252252
hintere Metallisierung / Emittermetallisierung rear metallization / emitter metallization
253253
Sourcekontakt source contact
300300
monokristalliner Ingot monocrystalline ingot
301301
erstes Gebiet first area
302302
zweites Gebiet second area
310310
erster Halbleiter-Wafer / Bauelement-Wafer first semiconductor wafer / device wafer
320320
zweiter Halbleiter-Wafer / Träger-Wafer second semiconductor wafer / carrier wafer
330330
Substrat-Wafer Substrate wafer

Claims (20)

Verfahren zur Herstellung eines Substrat-Wafers (100), wobei das Verfahren umfasst: Bereitstellen eines Bauelement-Wafers (110) mit einer ersten Seite (111) und einer der ersten Seite (111) gegenüberliegenden zweiten Seite (112), wobei der Bauelement-Wafer (110) aus einem Halbleitermaterial gebildet ist und eine erste Dicke (d1) aufweist; Unterziehen des Bauelement-Wafers (110) einem ersten Hochtemperaturprozess zum Reduzieren des Sauerstoffgehalts des Bauelement-Wafers (110) wenigstens in einem Gebiet (112a) auf der zweiten Seite (112); Bonden der zweiten Seite (112) des Bauelement-Wafers (110) an eine erste Seite (121) eines Träger-Wafers (120), um einen Substrat-Wafer (100) zu bilden, der den Bauelement-Wafer (110), gebondet an den Träger-Wafer (120), umfasst, wobei der Träger-Wafer (120) eine der ersten Seite (121) gegenüberliegenden zweite Seite (122) aufweist, wobei die zweite Seite (122) des Träger-Wafers (120) die zweite Seite (102) des Substrat-Wafers (100) bildet, wobei die erste Seite (111) des Bauelement-Wafers (110) eine erste Seite (101) des Substrat-Wafers (100) bildet; Bearbeiten der ersten Seite (101) des Substrat-Wafers (100), die von der ersten Seite (111) des Bauelement-Wafers (110) gebildet wird, um die Dicke des Bauelement-Wafers (110) auf eine zweite Dicke (d2) zu reduzieren, die kleiner ist als die erste Dicke (d1) des Bauelement-Wafers; Unterziehen des Substrat-Wafers (100) einem zweiten Hochtemperaturprozess zum Reduzieren des Sauerstoffgehalts wenigstens des Bauelement-Wafers (110), der an den Träger-Wafer (120) gebondet ist; und wenigstens teilweises Integrieren wenigstens einer Halbleiterkomponente (140) in den Bauelement-Wafer (110) nach dem zweiten Hochtemperaturprozess. Method for producing a substrate wafer ( 100 ), the method comprising: providing a device wafer ( 110 ) with a first page ( 111 ) and one of the first page ( 111 ) opposite second side ( 112 ), where the Device Wafer ( 110 ) is formed of a semiconductor material and has a first thickness (d1); Subjecting the device wafer ( 110 ) a first high-temperature process for reducing the oxygen content of the device wafer ( 110 ) at least in one area ( 112a ) on the second page ( 112 ); Bonding the second page ( 112 ) of the device wafer ( 110 ) to a first page ( 121 ) of a carrier wafer ( 120 ) to a substrate wafer ( 100 ) forming the device wafer ( 110 ), bonded to the carrier wafer ( 120 ), wherein the carrier wafer ( 120 ) one of the first page ( 121 ) opposite second side ( 122 ), the second side ( 122 ) of the carrier wafer ( 120 ) the second page ( 102 ) of the substrate wafer ( 100 ), the first page ( 111 ) of the device wafer ( 110 ) a first page ( 101 ) of the substrate wafer ( 100 ) forms; Edit the first page ( 101 ) of the substrate wafer ( 100 ), from the first page ( 111 ) of the device wafer ( 110 ) is formed to increase the thickness of the device wafer ( 110 ) to a second thickness (d2) smaller than the first thickness (d1) of the device wafer; Subjecting the substrate wafer ( 100 ) a second high-temperature process for reducing the oxygen content of at least the device wafer ( 110 ) attached to the carrier wafer ( 120 ) is bonded; and at least partially integrating at least one semiconductor component ( 140 ) into the device wafer ( 110 ) after the second high temperature process. Verfahren nach Anspruch 1, ferner umfassend: Bilden einer Sauerstoffbarriere (114) auf wenigstens einer von der zweiten Seite (112) des Bauelement-Wafers (110) und der ersten Seite (121) des Träger-Wafers (120) vor dem Bonden des Bauelement-Wafers (110) an den Träger-Wafer (120). The method of claim 1, further comprising: forming an oxygen barrier ( 114 ) on at least one of the second page ( 112 ) of the device wafer ( 110 ) and the first page ( 121 ) of the carrier wafer ( 120 ) before bonding the device wafer ( 110 ) to the carrier wafer ( 120 ). Verfahren nach Anspruch 1 oder 2, ferner umfassend: Unterziehen des Träger-Wafers (120) einem dritten Hochtemperaturprozess zum Reduzieren des Sauerstoffgehalts des Träger-Wafers (120) vor dem Bonden des Bauelement-Wafers (110) an den Träger-Wafer (120). The method of claim 1 or 2, further comprising: subjecting the carrier wafer ( 120 ) a third high-temperature process for reducing the oxygen content of the carrier wafer ( 120 ) before bonding the device wafer ( 110 ) to the carrier wafer ( 120 ). Verfahren nach einem der Ansprüche 1 bis 3, wobei das Vorsehen des Bauelement-Wafers (110) umfasst: Bereitstellen des Bauelement-Wafers (110) mit einer anfänglichen interstitiellen Sauerstoffkonzentration gleich oder kleiner als 5·1017/cm3, insbesondere gleich oder kleiner als 3·1017/cm3. Method according to one of claims 1 to 3, wherein the provision of the component wafer ( 110 ) comprises: providing the device wafer ( 110 ) having an initial interstitial oxygen concentration equal to or smaller than 5 × 10 17 / cm 3 , especially equal to or smaller than 3 × 10 17 / cm 3 . Verfahren nach einem der Ansprüche 1 bis 4, wobei die erste Dicke (d1) des Bauelement-Wafers (110) 300 µm bis 850 µm beträgt. Method according to one of claims 1 to 4, wherein the first thickness (d1) of the component wafer ( 110 ) Is 300 microns to 850 microns. Verfahren nach einem der Ansprüche 1 bis 5, wobei die zweite Dicke (d2) des Bauelement-Wafers (110) kleiner ist als 400 µm. Method according to one of claims 1 to 5, wherein the second thickness (d2) of the component wafer ( 110 ) is less than 400 microns. Verfahren nach einem der Ansprüche 1 bis 6, ferner umfassend: Bearbeiten eines Rands (116) des Bauelement-Wafers (110) nach dem Reduzieren der Dicke des Bauelement-Wafers (110). The method of any one of claims 1 to 6, further comprising: editing an edge ( 116 ) of the device wafer ( 110 ) after reducing the thickness of the device wafer ( 110 ). Verfahren nach einem der Ansprüche 1 bis 7, ferner umfassend: Entfernen des Träger-Wafers (120) nach dem wenigstens teilweisen Integrieren der Halbleiterkomponente (140). The method of any one of claims 1 to 7, further comprising: removing the carrier wafer ( 120 ) after at least partially integrating the semiconductor component ( 140 ). Verfahren nach einem der Ansprüche 1 bis 8, wobei jeder von dem Bauelement-Wafer (110) und dem Träger-Wafer (120) einen Durchmesser von wenigstens 150 mm (6 Zoll), insbesondere von wenigstens 200 mm (8 Zoll) aufweist. Method according to one of claims 1 to 8, wherein each of the component wafer ( 110 ) and the carrier wafer ( 120 ) has a diameter of at least 150 mm (6 inches), in particular of at least 200 mm (8 inches). Verfahren nach einem der Ansprüche 1 bis 9, ferner umfassend: Bilden einer Oxidschicht (118) auf wenigstens einer von der ersten und der zweiten Seite (111, 112) des Bauelement-Wafers (110); und Entfernen der Oxidschicht (118), bevor der Bauelement-Wafer (110) dem ersten Hochtemperaturprozess unterzogen wird. The method of any one of claims 1 to 9, further comprising: forming an oxide layer ( 118 ) on at least one of the first and second pages ( 111 . 112 ) of the device wafer ( 110 ); and removing the oxide layer ( 118 ) before the device wafer ( 110 ) is subjected to the first high-temperature process. Verfahren nach einem der Ansprüche 1 bis 10, ferner umfassend: Bilden wenigstens eines von einer Epitaxieschicht (113) und einem dotierten Gebiet (113) auf der zweiten Seite (112) des Bauelement-Wafers (110) vor dem Bonden des Bauelement-Wafers (110) an den Träger-Wafer (120). The method of any of claims 1 to 10, further comprising: forming at least one of an epitaxial layer ( 113 ) and a doped area ( 113 ) on the second page ( 112 ) of the device wafer ( 110 ) before bonding the device wafer ( 110 ) to the carrier wafer ( 120 ). Verfahren nach einem der Ansprüche 1 bis 11, ferner umfassend: Bilden eines Dotierungsgebiets (125) auf der ersten Seite des Träger-Wafers (121) vor dem Bonden des Bauelement-Wafers (110) an den Träger-Wafer (120). Method according to one of claims 1 to 11, further comprising: forming a doping region ( 125 ) on the first side of the carrier wafer ( 121 ) before bonding the device wafer ( 110 ) to the carrier wafer ( 120 ). Verfahren nach einem der Ansprüche 1 bis 12, wobei wenigstens einer von dem ersten und dem zweiten Hochtemperaturprozess 1 h bis 20 h lang bei einer Temperatur zwischen 1000°C bis 1300°C in einer inerten Atmosphäre durchgeführt wird. The method of any one of claims 1 to 12, wherein at least one of the first and second high temperature processes is carried out for 1 hour to 20 hours at a temperature between 1000 ° C to 1300 ° C in an inert atmosphere. Verfahren nach einem der Ansprüche 1 bis 13, wobei wenigstens einer von dem ersten und dem zweiten Hochtemperaturprozess 1 h bis 20 h lang bei einer Temperatur gleich oder kleiner als 1100°C in einer oxidierenden Atmosphäre durchgeführt wird. The method according to any one of claims 1 to 13, wherein at least one of the first and second high-temperature processes is carried out for 1 hour to 20 hours at a temperature equal to or lower than 1100 ° C in an oxidizing atmosphere. Verfahren nach einem der Ansprüche 1 bis 14, wobei der Träger-Wafer ein Halbleitermaterial umfasst. The method of any one of claims 1 to 14, wherein the carrier wafer comprises a semiconductor material. Verfahren zur Herstellung eines Substrat-Wafers (330), wobei das Verfahren umfasst: Bestimmen der Sauerstoffkonzentrationsverteilung eines oder mehrerer monokristalliner Ingots (300) eines Halbleitermaterials, wobei der Ingot insbesondere ein CZ-Ingot oder ein MCZ-Ingot ist; Auswählen wenigstens eines ersten Gebiets (301) des einen oder der mehreren monokristallinen Ingots (300), das eine Sauerstoffkonzentration hat, die unter einer gegebenen Sauerstoffschwelle liegt; Auswählen wenigstens eines zweiten Gebiets (302) des einen oder der mehreren monokristallinen Ingots (300), das eine Sauerstoffkonzentration hat, die über der gegebenen Schwelle liegt; Schneiden des ersten Gebiets (301), um wenigstens einen ersten Halbleiter-Wafer (310) zu bilden; Schneiden des zweiten Gebiets (302), um wenigstens einen zweiten Halbleiter-Wafer (320) zu bilden; Bonden des ersten Halbleiter-Wafers (310) an den zweiten Halbleiter-Wafer (320). Method for producing a substrate wafer ( 330 ), the method comprising: determining the oxygen concentration distribution of one or more monocrystalline ingots ( 300 ) of a semiconductor material, wherein the ingot is in particular a CZ ingot or an MCZ ingot; Selecting at least one first area ( 301 ) of the one or more monocrystalline ingots ( 300 ) having an oxygen concentration that is below a given oxygen threshold; Selecting at least one second area ( 302 ) of the one or more monocrystalline ingots ( 300 ) having an oxygen concentration above the given threshold; Cutting the first area ( 301 ) to at least a first semiconductor wafer ( 310 ) to build; Cutting the second area ( 302 ) to at least one second semiconductor wafer ( 320 ) to build; Bonding the first semiconductor wafer ( 310 ) to the second semiconductor wafer ( 320 ). Verfahren nach Anspruch 16, wobei die Sauerstoffschwelle gleich oder kleiner als 5·1017/cm3, insbesondere gleich oder kleiner als 3·1017/cm3 ist. The method of claim 16, wherein the oxygen threshold is equal to or less than 5 x 10 17 / cm 3 , more preferably equal to or less than 3 x 10 17 / cm 3 . Verfahren zur Herstellung eines Substrat-Wafers (330), wobei das Verfahren umfasst: Bestimmen der spezifischen Widerstandsverteilung eines oder mehrerer monokristalliner Ingots (300) eines Halbleitermaterials, wobei der Ingot insbesondere ein CZ-Ingot oder ein MCZ-Ingot ist; Auswählen wenigstens eines ersten Gebiets (301) des einen oder der mehreren monokristallinen Ingots (300), das einen spezifischen Widerstand innerhalb eines gegebenen spezifischen Widerstandsbereichs hat; Auswählen wenigstens eines zweiten Gebiets (302) des einen oder der mehreren monokristallinen Ingots (300), das einen spezifischen Widerstand außerhalb eines gegebenen spezifischen Widerstandsbereichs hat; Schneiden des ersten Gebiets (301), um wenigstens einen ersten Halbleiter-Wafer (310) zu bilden; Schneiden des zweiten Gebiets (302), um wenigstens einen zweiten Halbleiter-Wafer (320) zu bilden; Bonden des ersten Halbleiter-Wafers (310) an den zweiten Halbleiter-Wafer (320). Method for producing a substrate wafer ( 330 ), the method comprising: determining the specific resistance distribution of one or more monocrystalline ingots ( 300 ) of a semiconductor material, wherein the ingot is in particular a CZ ingot or an MCZ ingot; Selecting at least one first area ( 301 ) of the one or more monocrystalline ingots ( 300 ) having a resistivity within a given resistivity range; Selecting at least one second area ( 302 ) of the one or more monocrystalline ingots ( 300 ) having a resistivity outside of a given resistivity range; Cutting the first area ( 301 ) to at least a first semiconductor wafer ( 310 ) to build; Cutting the second area ( 302 ) to at least one second semiconductor wafer ( 320 ) to build; Bonding the first semiconductor wafer ( 310 ) to the second semiconductor wafer ( 320 ). Verfahren nach Anspruch 18, wobei das Zentrum des gegebenen spezifischen Widerstandsbereichs zwischen 20 Ohm·cm bis 240 Ohm·cm liegt, und der Bereich rund um dieses Zentrum +/–30 %, vorzugsweise +/–15 % oder noch bevorzugter +/–8 % beträgt. The method of claim 18, wherein the center of the given resistivity range is between 20 ohm-cm to 240 ohm-cm, and the area around this center is +/- 30%, preferably +/- 15%, or more preferably +/- 8 % is. Verfahren nach einem der Ansprüche 16 bis 19, wobei das erste Gebiet (301) und das zweite Gebiet (302) des einen oder der mehreren monokristallinen Ingots (300) geschnitten werden, um den ersten Halbleiter-Wafer (310) mit einer Dicke vorzusehen, die kleiner ist als eine Dicke des zweiten Halbleiter-Wafers (320). Method according to one of claims 16 to 19, wherein the first area ( 301 ) and the second area ( 302 ) of the one or more monocrystalline ingots ( 300 ) are cut to the first semiconductor wafer ( 310 ) with a thickness that is smaller than a thickness of the second semiconductor wafer ( 320 ).
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6158153B2 (en) * 2014-09-19 2017-07-05 株式会社東芝 Semiconductor device and manufacturing method thereof
CN108701589A (en) * 2016-02-16 2018-10-23 G射线瑞士公司 Structures, systems and methods for transporting charge across bonding interfaces
JP6579086B2 (en) * 2016-11-15 2019-09-25 信越半導体株式会社 Device forming method
DE102016125340A1 (en) * 2016-12-22 2018-06-28 Infineon Technologies Ag A method of forming a semiconductor substrate, a method of forming a semiconductor device, a semiconductor substrate, and a semiconductor device
DE102017118975B4 (en) * 2017-08-18 2023-07-27 Infineon Technologies Ag SEMICONDUCTOR DEVICE HAVING A CZ SEMICONDUCTOR BODY AND METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE HAVING A CZ SEMICONDUCTOR BODY
TWI668739B (en) * 2018-04-03 2019-08-11 環球晶圓股份有限公司 Epitaxy substrate and method of manufacturing the same
DE102018111450B4 (en) * 2018-05-14 2024-06-20 Infineon Technologies Ag Method of processing a wide bandgap semiconductor wafer, method of forming a plurality of thin wide bandgap semiconductor wafers and wide bandgap semiconductor wafer
JP7251616B2 (en) 2019-04-26 2023-04-04 富士電機株式会社 Semiconductor device and manufacturing method
DE102019132527A1 (en) * 2019-11-29 2021-06-02 Infineon Technologies Austria Ag VERTICAL POWER SEMICONDUCTOR DEVICE, SEMICONDUCTOR WAFER OR ARRANGEMENT OF BARE THESE, SUPPORT AND METHOD FOR MANUFACTURING A VERTICAL POWER SEMICONDUCTOR DEVICE
WO2021166980A1 (en) 2020-02-18 2021-08-26 富士電機株式会社 Semiconductor device
JP7446212B2 (en) 2020-12-07 2024-03-08 三菱電機株式会社 Semiconductor device and its manufacturing method
JP7506628B2 (en) 2021-03-24 2024-06-26 株式会社東芝 Semiconductor Device
US11908723B2 (en) * 2021-12-03 2024-02-20 International Business Machines Corporation Silicon handler with laser-release layers
US20250149377A1 (en) * 2023-11-02 2025-05-08 Semiconductor Components Industries, Llc Structure and method of forming low-cost thick soi wafer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100052103A1 (en) * 2008-08-28 2010-03-04 Sumco Corporation Silicon wafer and method for producing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2621325B2 (en) 1988-04-11 1997-06-18 富士通株式会社 SOI substrate and manufacturing method thereof
JP3262190B2 (en) 1994-09-05 2002-03-04 三菱マテリアル株式会社 Method of manufacturing SOI substrate and SOI substrate manufactured by this method
JPH11278983A (en) 1998-03-27 1999-10-12 Sumitomo Metal Ind Ltd Crystal cutting method
JP2009242237A (en) 1999-05-11 2009-10-22 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 Apparatus and method for producing single crystal ingot
TWI256076B (en) 2001-04-11 2006-06-01 Memc Electronic Materials Control of thermal donor formation in high resistivity CZ silicon
JP2005522879A (en) * 2002-04-10 2005-07-28 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド A method to control the denuded zone depth in ideal oxygen-deposited silicon wafers
JP4853027B2 (en) * 2006-01-17 2012-01-11 信越半導体株式会社 Method for producing silicon single crystal wafer
CN103943672B (en) 2006-01-20 2020-06-16 英飞凌科技奥地利股份公司 Method for processing an oxygen-containing semiconductor wafer and semiconductor component
JP2007311672A (en) 2006-05-22 2007-11-29 Shin Etsu Handotai Co Ltd Method of manufacturing soi substrate
JP5415676B2 (en) * 2007-05-30 2014-02-12 信越化学工業株式会社 Manufacturing method of SOI wafer
US10566462B2 (en) * 2009-07-30 2020-02-18 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
JP5532754B2 (en) 2009-08-27 2014-06-25 富士電機株式会社 Manufacturing method of semiconductor device
JP2012019048A (en) 2010-07-07 2012-01-26 Waseda Univ Semiconductor substrate, and nanowire transistor and its manufacturing method
US9159825B2 (en) * 2010-10-12 2015-10-13 Silanna Semiconductor U.S.A., Inc. Double-sided vertical semiconductor device with thinned substrate
JP2012142455A (en) 2010-12-29 2012-07-26 Siltronic Ag Method of manufacturing anneal wafer
JP5730688B2 (en) 2011-06-30 2015-06-10 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ Silicon substrate manufacturing method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100052103A1 (en) * 2008-08-28 2010-03-04 Sumco Corporation Silicon wafer and method for producing the same

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