DE102015211852A1

DE102015211852A1 - Multilayer-Platine und Verfahren zu deren Herstellung

Info

Publication number: DE102015211852A1
Application number: DE102015211852.5A
Authority: DE
Inventors: Jörg Kegeler
Original assignee: Schaeffler Technologies AG and Co KG
Current assignee: Schaeffler Technologies AG and Co KG
Priority date: 2015-06-25
Filing date: 2015-06-25
Publication date: 2016-12-29
Also published as: WO2016206685A1

Abstract

Die Erfindung betrifft eine Multilayer-Platine und ein Verfahren zu deren Herstellung. Zur Erhöhung der Leistungsdichte einer derartigen Multilayer-Platine umfasst diese • mindestens einen ersten Layer umfassend ein erstes elektrisch isolierendes Substrat (1) und mindestens eine erste, auf dem ersten Substrat (1) aufgebrachte Leiterbahn (2) und • mindestens einen zweiten Layer umfassend ein zweites elektrisch isolierendes Substrat (1) und mindestens eine zweite, auf dem zweiten Substrat (1) aufgebrachte Leiterbahn (2), wobei die beiden Layer durch eine zwischen der ersten und zweiten Leiterbahn (2) liegenden Backlackschicht (4) mechanisch miteinander verbunden sind.

Description

Die Erfindung betrifft eine Multilayer-Platine, die insbesondere für Anwendungen vorgesehen ist, bei denen verhältnismäßig hohe Ströme über eine Leiterplatte geführt werden müssen. Beispiele hierfür sind dynamoelektrische Maschinen, bei denen mindestens ein Wicklungssystem in Form einer gedruckten Leiterplatte ausgebildet ist, oder Leiterplatten für leistungselektronische Baugruppen, die der Stromversorgung von Verbrauchern mit verhältnismäßig hoher Leistung dienen.
Die Erfindung betrifft des Weiteren ein Herstellungsverfahren für eine derartige Multilayer-Platine.
Aus der EP 2863524 A1 ist ein Stator für eine Axialflussmaschine bekannt, der in Form eines Printed Circuit Boards (PCB) ausgebildet ist. Die PCB ist als Multilayerplatine ausgeführt, d.h. sie umfasst mehrere aufeinanderliegende Layer mit Leiterbahnen. Hierdurch können die Wicklungen einer Spule auf diese mehreren Layer verteilt werden. Aus der Schrift ist ebenfalls bekannt, dass sich eine Windung einer Wicklung auf mehrere Lagen der Multilayer-Platine erstrecken kann.
Um eine hohe Leistungsdichte innerhalb einer derartigen Multilayer-Platine zu erzielen, muss ein möglichst großer Kupferanteil verwirklicht werden. Üblicherweise werden bei der Herstellung von Multilayer-Platinen zunächst Einzellayer hergestellt, bei denen Leiterbahnen aus Kupfer auf ein PCB-Substrat, wie beispielsweise FR4, aufgebracht werden. Mehrere dieser Layer werden anschließend aufeinandergestapelt, wobei sie jeweils durch ein oder zwei Blätter Prepreg voneinander getrennt werden. Anschließend wird der Gesamtstapel laminiert und somit eine mechanische Verbindung zwischen dem einzelnen Layer hergestellt.
Durch heutige Standardherstellungsverfahren werden üblicherweise Leiterbahndicken zwischen 35 und 70 µm in einem solchen Herstellungsprozess verwirklicht. Das Aspektverhältnis bei derartigen Kupferstrukturen, das heißt, das Verhältnis der Dicke dieser Leiterbahnen zu deren Breite, beträgt üblicherweise etwa 0,5. Die Leiterbahnen werden durch einen Ätz- oder Aufwachsungsprozess in Verbindung mit einem photolithographischen Prozess auf das FR4-Substrat aufgebracht.
Zwar könnte man durch größere Leiterbahndicken als die oben angegebenen die Stromtragfähigkeit jeder einzelnen Leiterbahn erhöhen. Jedoch muss bei steigender Dicke zwischen den einzelnen Leiterbahnen einer Layer ein größerer Abstand eingehalten werden. Denn mit steigender Leiterbahndicke steigt auch das Risiko, dass bei der Prozessierung Unsauberkeiten an den Seitenrändern der Leiterbahnen entstehen, die zu einer ungewollten Kontaktierung zweier aneinander angrenzender Leiterbahnen führen. Als Folge dessen hat sich eine Leiterbahndicke von maximal 70–105 µm in der Praxis als sinnvoll etabliert.
Der Erfindung liegt die Aufgabe zugrunde, die in einer Multilayer-Platine tragbare Stromdichte unter Einhaltung möglichst vieler in der Leiterplattenprozessierung üblicher Herstellungsprozesse zu erhöhen.
Die Lösung dieser Aufgabe gelingt durch eine Multilayer-Platine mit den Merkmalen gemäß Patentanspruch 1. Ferner wird die Aufgabe durch ein Verfahren mit den Merkmalen gemäß Patentanspruch 9 gelöst.
Vorteilhafte Ausführungsformen der Erfindung sind den abhängigen Patentansprüchen zu entnehmen.
Unter dem Begriff Multilayer-Platine wird hier sowie im gesamten Dokument ein Verbund von mindestens zwei aufeinanderliegenden Leiterplatten verstanden. Selbstverständlich kann eine Multilayer-Platine im Sinne der Erfindung auch deutlich mehr als die genannten zwei Leiterplatten, im Folgenden auch als Layer bezeichnet, aufweisen.
Die erfindungsgemäße Multilayer-Platine umfasst mindestens einen ersten Layer mit einem ersten elektrisch isolierenden Substrat und mindestens einer ersten, auf dem ersten Substrat aufgebrachten Leiterbahn. Die Multilayer-Platine umfasst des Weiteren einen zweiten Layer mit einem zweiten elektrisch isolierenden Substrat und mindestens einer zweiten, auf dem zweiten Substrat aufgebrachten Leiterbahn.
Erster und zweiter Layer sind nun, wie bei Multilayer-Platinen üblich, zu einem vertikalen Stack aufeinandergeschichtet. Kennzeichnend für die Erfindung ist nun die mechanische Verbindung dieser beiden Leiterplatten. Der Erfindung liegt die Erkenntnis zugrunde, dass die Stromdichte innerhalb des Leiterplattenstapels dadurch erheblich gesteigert werden kann, dass die Dicke der Verbindungsschicht zwischen den beiden Layern gegenüber dem Stand der Technik deutlich reduziert werden kann. Eine solche Reduktion gelingt erfindungsgemäß dadurch, dass die beiden Layer durch eine zwischen der ersten und zweiten Leiterbahn liegenden Backlackschicht mechanisch miteinander verbunden sind. Die Backlackschicht wirkt hierbei ähnliche wie eine Kleberschicht. Sie bildet bei Verarbeitung unter Druck und Temperatur eine Klebeverbindung zwischen den aneinandergrenzenden Schichten. Bevor die beiden Layer miteinander verbunden werden, werden die beide Leiterbahnen jeweils an ihrer dem zugehörigen Substrat abgewandten Oberfläche mit einem Backlack beschichtet. Alternativ kann die Backlackschicht aber auch auf nur eine der Leiterbahnen Anschließend werden die beiden Layer derart aufeinandergestapelt, dass die auf den jeweiligen Leitern aufgebrachten Backlackschichten unmittelbar aufeinanderliegen. Der so entstandene Gesamtstapel wird anschließend laminiert, sodass beide Layer durch eine Backlackschicht miteinander verbunden werden.
Für die verbindende Backlackschicht werden nicht mehr als etwa 10 µm Dicke benötigt. Verwendet man hingegen, wie gemäß dem Stand der Technik üblich, ein bis zwei Blatt Prepreg zur Verbindung der beiden Layer, werden ungefähr 100 µm Schichtdicke für das Prepreg benötigt, um Kavitäten zwischen den Leiterbahnen zu füllen. Es ergibt sich also, insbesondere bei Multilayer-Platinen mit einer sehr hohen Layeranzahl, eine erhebliche Volumenreduktion und damit eine deutliche Steigerung der Leistungsdichte innerhalb der Multilayer-Platine gegenüber dem Stand der Technik. Ein besonderer Vorteil der Erfindung ist zudem darin zu sehen, dass diese Steigerung der Leistungsdichte unter Beibehaltung nahezu aller in der Leiterplattenherstellung gängigen Herstellungsverfahren erzielt werden kann.
Zur Verbindung zweier Layer mittels des erfindungsgemäßen Verfahrens ist es vorteilhaft, wenn das erste und zweite Substrat die gleichen geometrischen Maße aufweisen und derart mit den jeweiligen Leiterbahnen beschichtet sind, dass die beiden Layer nebeneinanderliegend eine im Wesentlichen achsensymmetrische Figur bilden. Hierdurch wird erreicht, dass die erste Leiterbahn mit der zweiten Leiterbahn im Verbund der übereinanderliegenden ersten und zweiten Layer in nahezu vollständiger Abdeckung zueinander angeordnet sind. Auf diese Art und Weise steht ein Maximum an Leiterbahnfläche der jeweiligen Layer miteinander über die Backlackschicht in Kontakt, sodass ein großer Flächenanteil der beiden Layer über die Klebeschicht aus Backlack miteinander verbunden sind.
Die Multilayer-Platine erhält dadurch in vorteilhafter Ausbildung eine hohe Stromtragfähigkeit, dass die erste und die zweite Leiterbahn elektrisch auf demselben Potenzial liegen, das heißt, miteinander elektrisch parallel verschaltet sind. Auf diese Art und Weise können zum Beispiel zwei Leiterbahnen mit einer Standarddicke von 70 µm eine Stromtragfähigkeit aufweisen wie eine einzige Leiterbahn mit einer Dicke von 140 µm, die jedoch aus prozesstechnischen Gründen wirtschaftlich nicht sinnvoll auf einer Platine realisiert werden kann. Insbesondere dann, wenn die erste und zweite Leiterbahn elektrisch parallel geschaltet sind, ist auch die verhältnismäßig geringe Schichtdicke des Backlacks unschädlich, da keine elektrische Isolation zwischen den beiden Leiterbahnen hergestellt werden muss.
Beispielsweise zur Verwirklichung einer Wicklung eines Elektromotors kann es aber auch vorteilhaft sein, dass die erste Leiterbahn eine erste Windung einer Spule und die zweite Leiterbahn eine zweite Windung der besagten Spule bildet. Durch Hinzufügen weiterer Layer können selbstverständlich auf diese Art und Weise noch weitere Windungen einer Spule einer dynamoelektrischen Maschine verwirklicht werden. Auch hier gilt, dass im Regelfall zwischen den einzelnen Windungen der Spule keine nennenswerten Spannungen auftreten, sodass die geringe Schichtdicke des Backlacks ausreicht, um die notwendige elektrische Isolation zu gewährleisten.
Ein Vorteil der Erfindung ist daran zu sehen, dass die Erhöhung der Stromtragfähigkeit einer Multilayer-Platine unter Beibehaltung üblicher Prozesse und Halbzeuge in der Leiterplattenfertigung erzielt werden kann. Dementsprechend ist es vorteilhaft, dass die einzelnen Leiterbahnen eine Höhe zwischen 30 µm und 110 µm aufweisen und das Aspektverhältnis der Leiterbahnen zwischen 0,4 und 0,6 beträgt. Kupferfolien mit der angegebenen Schichtdicke sind auf dem Markt zur Herstellung von Leiterbahnen auf Substraten wie FR4 weit verbreitet. Die angegebenen Aspektverhältnisse lassen sich mit dem standardisierten Ätzverfahren problemlos realisieren.
In vorteilhafter Ausgestaltung der Erfindung können auf den Substraten der einzelnen Layer mehrere Leiterbahnen angeordnet sein, die in der Substratebene betrachtet voneinander beabstandet sind. Der Zwischenraum zwischen diesen Leiterbahnen auf einem Substrat muss nun nicht, wie gemäß dem Stand der Technik üblich, komplett mit einem Verbindungsmaterial wie Prepreg ausgefüllt sein. Vielmehr ist es mit dem erfindungsgemäßen Verbindungsverfahren möglich, einen Hohlraum zwischen den benachbarten Leiterbahnen zu belassen, der als Kühlkanal für die Leiterbahnen dient. So kann beispielsweise mittels einer forcierten Kühlung Luft durch diese Kühlkanäle gepresst werden, um für eine Entwärmung der Leiterbahn und somit eine weitere Steigerung der Stromtragfähigkeit des Platinenstapels zu sorgen.
In einer alternativen Ausführungsform der Erfindung kann aber auch vorgesehen sein, den zwischen den Leiterbahnen verbleibenden Raum mit einem elektrisch isolierenden Material zu füllen, dessen elektrische Durchschlagfestigkeit größer als die von Luft ist. Insbesondere dann, wenn sehr große Spannungen zwischen den einzelnen Leiterbahnen auf einem Substrat zu erwarten sind, kann auf diese Art und Weise der Raum zwischen den einzelnen Leitern minimiert werden.
In weiterer vorteilhafter Ausgestaltung der Erfindung kann eine besonders kompakte dynamoelektrische Maschine mit einem Stator vorgesehen werden, der zur Ausbildung einer Statorwicklung eine Multilayer-Platine nach einer der zuvor beschriebenen Ausführungsformen umfasst.
Im Folgenden wird die Erfindung anhand der Figuren näher beschrieben.
Es zeigen:
1 eine Multilayer-Platine gemäß dem Stand der Technik und
2 eine Multilayer-Platine gemäß einer Ausführungsform der Erfindung.
Im Wesentlichen wirkungsgleiche Elemente sind in den Figuren mit gleichen Bezugszeichen benannt.
1 zeigt eine Multilayer-Platine gemäß dem Stand der Technik. Dargestellt sind insgesamt drei Layer der Multilayer-Platine, die vertikal aufeinandergestapelt sind. Jeder Layer umfasst ein Substrat 1 aus dem Verbundwerkstoff FR4 sowie darauf aufgebrachte Leiterbahnen 2 aus Kupfer. Die Leiterbahnen 2 sind durch übliche photolithographische Prozesse und Ätzverfahren auf die Substrate 1 aufgebracht worden.
Übliche Dicken für FR4-Substrate in der Leiterplattenherstellung betragen etwa 100 µm. Die Leiterbahnen 2 werden auf Basis von Kupferfolien in einer Schichtdicke von 70 µm gefertigt. Diese Kupferfolien werden zunächst auf die Substrate 1 aufgebracht. Der kupferfreie Raum zwischen zwei auf einem Substrat 1 liegenden Leiterbahnen 2 wird durch einen photolithographischen Prozess und einen Ätzprozess realisiert. Der Abstand zwischen zwei benachbarten Leiterbahnen 2 muss hier so groß gewählt werden, dass die elektrische Durchschlagsfestigkeit zwischen den beiden Leiterbahnen auf einem Substrat 1 gewahrt bleibt. Dies begrenzt aus prozesstechnischen Gründen auch die Dicke der Leiterbahn 2. Denn bei dickeren Leiterbahnen 2 müsste ein größerer Abstand zwischen zwei auf einem Substrat 1 benachbarten Leiterbahnen 2 eingehalten werden, um die Durchschlagsfestigkeit zu gewährleisten. Je dicker die Leiterbahnen 2, desto schwerer wird es, die Seitenflächen der Leiterbahnen 2 so sauber zu prozessieren, dass auch bei geringem Abstand die elektrische Isolation gewährleistet bleibt.
Um die vorgefertigten Layer zu einem gestapelten Verbund miteinander mechanisch zu verbinden, ist zwischen den einzelnen Layern jeweils eine Prepreg-Schicht 3 vorgesehen. Prepregs 3 sind mit Reaktionsharzen vorimprägnierte textile Halbzeuge, die unter Temperatur und Druck ausgehärtet werden. Bei der Herstellung des Platinenverbundes werden zwischen die einzelnen Layer jeweils ein bis zwei Blatt Prepreg 3 gelegt. Anschließend wird der Platinenverbund zu einem Gesamtstapel laminiert. Hierbei ist eine Dicke der Prepregs 3 von etwa 100 µm in der Regel notwendig, um Kavitäten zwischen den einzelnen Layern zu vermeiden.
Somit ergibt sich für einen Layer mit der dazugehörigen Prepreg-Schicht 3 zur Verbindung mit dem nächsten Layer eine Schichtdicke von etwa 340 µm.
2 zeigt eine Multilayer-Platine gemäß einer Ausführungsform der Erfindung. Auch hier sind, wie bei der Ausführungsform gemäß dem Stand der Technik, aus 1 drei Layer einer Multilayer-Platine dargestellt. Auch hier umfasst jeder Layer zunächst ein Substrat 1 aus FR4 sowie auf dem Substrat 1 aufgebrachte Leiterbahnen 2 aus Kupfer mit einer Schichtdicke von 70 µm. Der wesentliche Unterschied zu der Ausführungsform gemäß 1 besteht darin, dass auf die Verbindungsschicht aus Prepreg 3 verzichtet wird. Anstelle dessen werden zwei Layer jeweils über eine Backlackschicht 4 miteinander verbunden, die vor dem Verbinden auf der dem jeweiligen Substrat 1 abgewandten Seite der Leiterbahn 2 aufgebracht wird. Diese Backlackschicht 4 hat eine Dicke von lediglich 10 µm. Die Verwendung des Backlacks 4 als Verbindungsmaterial ermöglicht es, den Schichtaufbau deutlich dünner zu gestalten als dies gemäß dem Stand der Technik (siehe 1) möglich ist.
Um zu gewährleisten, dass nach dem Aufeinanderstapeln der mit Backlack 4 beschichteten Layer die Leiterbahnen 2 aus Kupfer jeweils auf Leiterbahnen 2 aus Kupfer einer anderen Layer liegen, sind die sich gegenüberliegenden Seiten des Layers jeweils spiegelsymmetrisch zueinander ausgeführt.
Durch die beschriebene Art der Verbindung zweier Layer ist es möglich, eine Leiterbahn doppelter Kupferdicke zu realisieren. So entsteht bei der Verwendung eines Standardmaterials von 70 µm für die Kupferschichten eine 140 µm dicke Leiterbahn 2. Die Dicken des FR4-Substrates 1 können hierbei unverändert bleiben. Man erhält somit, bezogen auf die übliche Fertigung gemäß dem Stand der Technik, bei dem die Dicke des FR4-Substrates 1 in etwa der Dicke der Prepreg-Schicht 3 entspricht, ein 1,5-fachen Kupferanteil im Leiterplattenvolumen. Das Aspektverhältnis verdoppelt sich bei Beibehaltung des Fertigungsaufwandes und gleicher Genauigkeit.
Wird der neuartige Platinenaufbau beispielsweise zur Realisierung einer dynamoelektrischen Maschine verwendet, kann gegenüber herkömmlichen Verfahren eine 150 % erhöhte Kraftdichte erzielt werden.
Wie in 2 zu erkennen ist, verbleibt zwischen zwei benachbarten Leiterbahnen 2 jeweils ein Freiraum 5. Dieser Freiraum 5, der hier nicht maßstäblich gezeichnet ist, sondern in der Realität eher eine Breite von in etwa 30 bis 120 µm aufweisen wird, kann zur Erhöhung der Durchschlagsfestigkeit zwischen den benachbarten Leiterbahnen 2 mit einem Isolationsmaterial gefüllt werden, dessen Durchschlagsfestigkeit größer ist als die von Luft. Alternativ ist es aber auch denkbar und von der Erfindung umfasst, den verbleibenden Freiraum 5 zum Durchleiten eines Kühlfluids zu verwenden. Auf diese Art und Weise kann beispielsweise durch eine forcierte Entwärmung die Leistungsdichte der Multilayer-Platine noch weiter gesteigert werden.
Bezugszeichenliste

1: Substrat
2: Leiterbahn
3: Prepreg-Schicht
4: Backlackschicht
5: Freiraum

ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

EP 2863524 A1 [0003]

Claims

Multilayerplatine mit • mindestens einem ersten Layer umfassend ein erstes elektrisch isolierendes Substrat (1) und mindestens eine erste, auf dem ersten Substrat aufgebrachte Leiterbahn (2) und • mindestens einer zweiten Layer umfassend ein zweites elektrisch isolierendes Substrat (1) und mindestens eine zweite, auf dem zweiten Substrat (1) aufgebrachte Leiterbahn (2), dadurch gekennzeichnet, dass die beiden Layer durch eine zwischen der ersten und zweiten Leiterbahn (2) liegenden Backlackschicht (4) mechanisch miteinander verbunden sind.
Multilayerplatine nach Anspruch 1, wobei das erste und zweite Substrat (1) die gleichen geometrischen Maße aufweisen und derart mit den jeweiligen Leiterbahnen (2) beschichtet sind, dass die beiden Layer nebeneinanderliegend eine im Wesentlichen achsensymmetrische Figur bilden.
Multilayerplatine nach Anspruch 1 oder 2, wobei die erste und die zweite Leiterbahn (2) elektrisch auf dem selben Potenzial liegen.
Multilayerplatine nach Anspruch 1 oder 2, wobei die erste Leiterbahn (2) eine erste Windung einer Spule und die zweite Leiterbahn eine zweite Windung besagter Spule bildet.
Multilayerplatine nach einem der vorhergehenden Ansprüche, wobei die Leiterbahnen (2) eine Höhe zwischen 30 µm und 110 µm aufweisen und das Aspektverhältnis der Leiterbahnen (2) zwischen 0,4 und 0,6 beträgt.
Multilayerplatine nach einem der vorhergehenden Ansprüche, wobei auf den Substraten mehrere Leiterbahnen (2) angeordnet sind und die auf einem Substrat (1) angeordneten Leiterbahnen (2) durch einen Hohlraum (5) voneinander beabstandet sind, der als Kühlkanal dient.
Multilayerplatine nach einem der Ansprüche 1 bis 5, wobei auf den Substraten (1) mehrere Leiterbahnen (2) angeordnet sind und die auf einem Substrat (1) angeordneten Leiterbahnen (2) mit einem elektrisch isolierenden Material voneinander beabstandet sind, dessen elektrische Durchschlagsfestigkeit größer als die von Luft ist.
Dynamoelektrische Maschine mit einem Stator, der zur Ausbildung einer Statorwicklung eine Multilayer-Platine nach einem der vorhergehenden Ansprüche umfasst.
Verfahren zur Herstellung einer Multilayerplatine mit folgenden Verfahrensschritte: • Erzeugen einer ersten Layer durch Aufbringen einer ersten Leiterbahn (2) auf ein erstes Substrat (1), • Erzeugen einer zweiten Layer durch Aufbringen einer zweiten Leiterbahn (2) auf ein zweites Substrat (1), • Beschichten der dem jeweiligen Substrat (1) abgewandten Oberfläche der ersten und / oder zweiten Leiterbahn mit einem Backlack (4), • Aufeinanderstapeln der beiden Layer derart, dass die auf den jeweiligen Leiternbahnen (2) aufgebrachten Backlackschichten (4) unmittelbar aufeinanderliegen und • Laminieren der aufeinandergestapelten Layer zu einem Verbund.
Verfahren nach Anspruch 9, wobei die Oberfläche des jeweiligen Substrates (1), die die jeweilige Leiterbahn (2) trägt, vollständig mit Backlack (4) beschichtet wird.