[go: up one dir, main page]

DE102019130567B4 - Package mit brücken-die zum verbinden und verfahren zu dessen herstellung - Google Patents

Package mit brücken-die zum verbinden und verfahren zu dessen herstellung Download PDF

Info

Publication number
DE102019130567B4
DE102019130567B4 DE102019130567.5A DE102019130567A DE102019130567B4 DE 102019130567 B4 DE102019130567 B4 DE 102019130567B4 DE 102019130567 A DE102019130567 A DE 102019130567A DE 102019130567 B4 DE102019130567 B4 DE 102019130567B4
Authority
DE
Germany
Prior art keywords
package
redistribution
bridge die
die
package component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102019130567.5A
Other languages
English (en)
Other versions
DE102019130567A1 (de
Inventor
Chen-Hua Yu
An-Jhih Su
Chi-Hsi Wu
Der-Chyang Yeh
Ming Shih Yeh
Tsung-Shu Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019130567A1 publication Critical patent/DE102019130567A1/de
Application granted granted Critical
Publication of DE102019130567B4 publication Critical patent/DE102019130567B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0652—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Struktur mit:
einem Brücken-Die (26), der Folgendes aufweist:
ein Halbleitersubstrat (128), und
eine Verbindungsstruktur (130) über dem Halbleitersubstrat (128), wobei die Verbindungsstruktur (130) dielektrische Schichten (131) und leitfähige Leitungen (132) in den dielektrischen Schichten (131) aufweist;
einem Verkapselungsmaterial (38), das den Brücken-Die (26) verkapselt;
einer Umverteilungsstruktur (40) über dem Brücken-Die (26), wobei die Umverteilungsstruktur (40) Umverteilungsleitungen (42) aufweist; und
einer ersten Package-Komponente (46, 46A) und einer zweiten Package-Komponente (46, 46B), die an die Umverteilungsleitungen (42) gebondet sind, wobei die erste und die zweite Package-Komponente durch die Umverteilungsleitungen (42) und den Brücken-Die (26) elektrisch miteinander verbunden sind,
wobei die Struktur weiterhin ein Package-Substrat (68) auf einer Seite des Brücken-Dies (26) aufweist, die der ersten Package-Komponente (46, 46A) entgegengesetzt ist, wobei das Package-Substrat (68) mit der ersten Package-Komponente (46, 46A) elektrisch verbunden ist und Seitenwände des Package-Substrats (68) gegenüber jeweiligen Seitenwänden des Verkapselungsmaterials (38) seitlich ausgespart sind.

Description

  • Hintergrund
  • Mit der Entwicklung von integrierten Schaltkreisen werden immer mehr Funktionen in integrierte Schaltungs-Packages integriert. Dementsprechend werden auch die Anforderungen an die lokale Kommunikation und die Verbindung zwischen benachbarten Bauelement-Dies und Packages anspruchsvoller.
  • Die WO 2019 / 132 965 A1 lehrt ein Verfahren zur Herstellung von integrierten Schaltkreisen in einem Multi-Die Package. Dabei wird ein Die mit internen Zwischenverbindungen in einem Package Substrat in einer Aussparung angeordnet, um mit darüber liegenden Dies elektrisch verbunden zu werden. Das Herstellungsverfahren umfasst das Bereitstellen eines ersten Package Substratabschnitts mit einer Aussparung, in welcher das Die angeordnet wird. Daraufhin werden weitere Dies über Lötverbindungen an der Oberseite des Die angefügt und die Struktur anschließend verkapselt. Das nun mit den oberen Dies verbundene Die kann anschließend mit einem planaren zweiten Substratabschnitt auf der gegenüberliegenden Seite verbunden werden.
  • Die US 2018 / 0 366 436 A1 offenbart ein Verfahren zum Herstellen eines Multi Chip Packages. Bei der Herstellung wird zunächst aus einer Mehrzahl von Brückendies in einem Verkapselungsmaterial ein neu zusammengestellter Wafer erzeugt. Freiliegende Oberflächen der Brückendies werden mit oberen IC Dies über leitende Verbindungen verbunden, welche anschließend in ein Verkapselungsmaterial eingebettet werden. Durch nachfolgende Polierschritte kann die Dicke des neu zusammengestellten Wafers beidseitig reduziert werden. Eine Zwischenverbindungsstruktur kann anschließend an dem Brückendie aufgebracht werden. Der so neu zusammengestellte Wafer kann vereinzelt werden.
  • Die WO 2018 / 182 597 A1 offenbart einen Herstellungsprozess für integrierte Schaltkreise mit eingebetteten Dies. Die eingebetteten Dies werden zunächst auf einem Substrat angeordnet und zusammen mit freistehenden Durchkontakten in ein Dielektrikum eingegossen. Anschließend können transversale Führungsstrukturen auf den eingebetteten Dies gebildet werden, über die Oberflächen-Dies mit den eingebetteten Dies verbunden werden können. Rückseitig können an den eingebetteten Dies Kontakte gebildet werden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 7 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages mit einem Brücken-Die gemäß einigen Ausführungsformen.
    • Die 8 bis 12 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages mit einem Brücken-Die gemäß einigen Ausführungsformen.
    • Die 13 bis 18 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages mit einem Brücken-Die gemäß einigen Ausführungsformen.
    • 19 zeigt eine Schnittansicht eines Packages mit einem Brücken-Die gemäß einigen Ausführungsformen.
    • Die 20 und 21 zeigen Draufsichten von Packages mit Brücken-Dies gemäß einigen Ausführungsformen.
    • 22 zeigt schematisch ein Schaltbild eines Brücken-Dies gemäß einigen Ausführungsformen.
    • Die 23 und 24 zeigen Schnittansichten von Zwischenstufen bei der Bearbeitung eines Brücken-Dies mit Durchkontaktierungen gemäß einigen Ausführungsformen.
    • 25 zeigt einen Prozessablauf zum Herstellen eines Packages gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Ein Package mit einem Brücken-Die zur lokalen Verbindung und ein Verfahren zu dessen Herstellung werden gemäß einigen Ausführungsformen bereitgestellt. Es werden Zwischenstufen der Herstellung des Packages gemäß einigen Ausführungsformen erläutert. Außerdem werden einige Abwandlungen einiger Ausführungsformen erörtert. Ausführungsformen, die hier erörtert werden, sollen Beispiele liefern, um eine Herstellung oder Nutzung des Gegenstands der vorliegenden Erfindung zu ermöglichen, und ein Durchschnittsfachmann dürfte ohne weiteres Modifikationen erkennen, die vorgenommen werden können, ohne von dem beabsichtigten Umfang anderer Ausführungsformen abzuweichen. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugszahlen zum Bezeichnen von ähnlichen Elementen verwendet. Verfahrens-Ausführungsformen können zwar als Ausführungsformen erörtert werden, die in einer bestimmten Reihenfolge ausgeführt werden, aber andere Verfahrens-Ausführungsformen können in jeder logischen Reihenfolge ausgeführt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird ein Brücken-Die in einem Verkapselungsmaterial verkapselt, über dem eine Umverteilungsstruktur mit Umverteilungsleitungen hergestellt wird. Zwei Package-Komponenten, wie etwa Bauelement-Dies, werden an die Verbindungsstruktur gebondet und werden durch den Brücken-Die miteinander verbunden.
  • Die 1 bis 7 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die entsprechenden Schritte sind auch schematisch in dem Prozessablauf angegeben, der in 25 gezeigt ist.
  • 1 zeigt einen Träger 20 und eine Ablöseschicht 22, die auf dem Träger 20 hergestellt wird. Der Träger 20 kann ein Glasträger, ein organischer Träger oder dergleichen sein. Der Träger 20 kann eine runde Draufsichtform haben und kann die Größe eines normalen Siliziumwafers haben. Der Träger 20 kann zum Beispiel einen Durchmesser von 8 in., 12 in. oder dergleichen haben. Die Ablöseschicht 22 kann aus einem Material auf Polymerbasis, wie etwa einem LTHC-Material (LTHC: Licht-Wärme-Umwandlung), hergestellt werden, das zusammen mit dem Träger 20 von den darüber befindlichen Strukturen entfernt werden kann, die in späteren Schritten hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Ablöseschicht 22 aus einem sich durch Wärme ablösenden Material auf Epoxidbasis hergestellt. Die Ablöseschicht 22 kann durch Beschichtung auf den Träger 20 aufgebracht werden.
  • Wie in 1 gezeigt ist, werden Metallsäulen 24 hergestellt. Obwohl nur eine Metallsäule 24 als ein Beispiel dargestellt ist, kann eine Mehrzahl von Metallsäulen 24 hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der Metallsäulen 24 ein Abscheiden einer metallischen Seed-Schicht (nicht dargestellt), die eine Titanschicht und eine Kupferschicht über der Titanschicht umfassen kann. Auf der metallischen Seed-Schicht wird eine Plattierungsmaske (nicht dargestellt), die ein Fotoresist sein kann, durch Beschichtung hergestellt und anschließend strukturiert, sodass einige Teile der metallischen Seed-Schicht durch eine Mehrzahl von Öffnungen in der Plattierungsmaske freigelegt werden. Dann wird ein metallisches Material, wie etwa Kupfer, in den Öffnungen und auf den freigelegten Teilen der metallischen Seed-Schicht plattiert. Nach dem Plattierungsprozess wird die Plattierungsmaske entfernt, wodurch die darunter befindlichen Teile der metallischen Seed-Schicht freigelegt werden. Dann werden die freigelegten Teile der metallischen Seed-Schicht geätzt, sodass resultierende Metallsäulen 24 zurückbleiben, die das plattierte metallische Material und die ungeätzten Teile der metallischen Seed-Schicht umfassen.
  • Nach der Herstellung der Metallsäulen 24 wird ein Brücken-Die 26 über dem Träger 20 platziert. Der entsprechende Schritt ist als ein Schritt 204 in dem Prozessablauf angegeben, der in 25 gezeigt ist. Der Brücken-Die 26 wird mittels einer Die-Befestigungsschicht 30, die eine Haftschicht ist, an der Ablöseschicht 22 befestigt. Bei einigen Ausführungsformen der vorliegenden Erfindung weist der Brücken-Die 26 Folgendes auf: ein Halbleitersubstrat 128; Durchkontaktierungen 134, die auch als Halbleiter-Durchkontaktierungen oder Silizium-Durchkontaktierungen (TSVs) 134 bezeichnet werden; und eine Verbindungsstruktur 130 über den Durchkontaktierungen 134 auf. Die Verbindungsstruktur 130 umfasst Metallleitungen und Durchkontaktierungen, die mit den Durchkontaktierungen 134 elektrisch verbunden sind. Auf der Oberseite des Brücken-Dies 26 sind Metallsäulen 28 angeordnet, die ebenfalls mit den Metallleitungen, den Durchkontaktierungen und den Durchkontaktierungen 134 elektrisch verbunden sind.
  • 22 zeigt eine schematische Darstellung eines Schaltbilds des Brücken-Dies 26 gemäß einigen Ausführungsformen. Der Brücken-Die 26 hat die Funktion, die später gebondeten Package-Komponenten (wie etwa die in 2 gezeigten Package-Komponenten 46A und 46B) miteinander zu verbinden. Bei einigen Ausführungsformen der vorliegenden Erfindung weist der Brücken-Die 26 ein Substrat 128 auf, das ein Halbleitersubstrat, wie etwa ein Siliziumsubstrat, oder ein dielektrisches Substrat sein kann, das zum Beispiel aus Siliziumoxid, Siliziumnitrid oder dergleichen hergestellt ist.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist der Brücken-Die 26 keine aktiven Bauelemente, wie etwa Transistoren und Dioden, auf. Bei alternativen Ausführungsformen der vorliegenden Erfindung weist der Brücken-Die 26 aktive Bauelemente auf, die auf den Oberseiten der Halbleitersubstrate 128 hergestellt sein können. Die jeweiligen Schaltkreise in dem Brücken-Die 26 können Speicherschaltkreise, Logikschaltkreise oder dergleichen sein. Bei einigen Ausführungsformen der vorliegenden Erfindung weist der Brücken-Die 26 passive Bauelemente 137 auf, wie etwa Kondensatoren, Transformatoren, Induktoren, Widerstände oder dergleichen, die schematisch dargestellt sind. Bei weiteren Ausführungsformen der vorliegenden Erfindung weist der Brücken-Die keine passiven Bauelemente auf. Dementsprechend sind die passiven Bauelemente 137 durch Strichlinien dargestellt, um anzugeben, dass passive Bauelemente 137 in dem Brücken-Die 26 vorhanden sein können oder auch nicht. Der Brücken-Die 26 kann weder aktive noch passive Bauelemente aufweisen.
  • Der Brücken-Die 26 weist weiterhin eine Verbindungsstruktur 130 auf, die wiederum dielektrische Schichten 131 sowie Metallleitungen und Durchkontaktierungen 132 in den dielektrischen Schichten 131 aufweist. Die dielektrischen Schichten 131 sind Zwischenmetall-Dielektrikumschichten (IMD-Schichten). Bei einigen Ausführungsformen der vorliegenden Erfindung werden einige untere Schichten der dielektrischen Schichten 131 aus dielektrischen Low-k-Materialien mit Dielektrizitätskonstanten (k-Werten) hergestellt, die niedriger als 3,0 sind. Die dielektrischen Schichten 131 können aus Black Diamond® (ein eingetragenes Warenzeichen der Fa. Applied Materials), einem kohlenstoffhaltigen dielektrischen Low-k-Material, Wasserstoff-Silsesquioxan (HSQ), Methyl-Silsesquioxan (MSQ) oder dergleichen hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der dielektrischen Schichten 131 ein Abscheiden eines porogenhaltigen dielektrischen Materials und ein anschließendes Durchführen eines Härtungsprozesses, um das Porogen auszutreiben, sodass die verbliebenen dielektrischen Schichten 131 porös sind. Zwischen den IMD-Schichten 131 werden Ätzstoppschichten (nicht dargestellt) zum Beispiel aus Siliziumcarbid, Siliziumnitrid oder dergleichen hergestellt, die der Einfachheit halber nicht dargestellt sind.
  • In den dielektrischen Schichten 131 werden Metallleitungen und Durchkontaktierungen 132 hergestellt. Die Herstellungsprozesse können Single- und Dual-Damascene-Prozesse umfassen. In einem beispielhaften Single-Damascene-Prozess werden zunächst Gräben in einer der dielektrischen Schichten 131 erzeugt, und dann werden die Gräben mit einem leitfähigen Material gefüllt. Anschließend wird ein Planarisierungsprozess, wie etwa ein CMP-Prozess (CMP: chemisch-mechanische Polierung) durchgeführt, um die überschüssigen Teile des leitfähigen Materials zu entfernen, die höher als die Oberseite der entsprechenden dielektrischen Schicht sind, sodass Metallleitungen in den Gräben zurückbleiben. Bei einem Dual-Damascene-Prozess werden Gräben und Durchkontaktierungsöffnungen in einer IMD-Schicht erzeugt, wobei die Durchkontaktierungsöffnungen unter den Gräben angeordnet sind und mit diesen verbunden sind. Dann wird das leitfähige Material in die Gräben und die Durchkontaktierungsöffnungen gefüllt, um Metallleitungen bzw. Durchkontaktierungen herzustellen. Das leitfähige Material kann eine Diffusionssperrschicht und ein kupferhaltiges metallisches Material über der Diffusionssperrschicht umfassen. Die Diffusionssperrschicht kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Die Metallleitungen und Durchkontaktierungen 132 können außerdem einige Teile haben, die in Passivierungsschichten hergestellt sind.
  • Der Brücken-Die 26 kann weiterhin Passivierungsschichten (die ebenfalls mit 131 bezeichnet sind) über den dielektrischen Low-k-Schichten 131 aufweisen. Die Passivierungsschichten haben die Funktion, tieferliegende dielektrische Low-k-Schichten (falls vorhanden) gegen schädliche Chemikalien und Feuchte zu schützen. Die Passivierungsschichten können aus dielektrischen Nicht-Low-k-Materialien hergestellt werden, wie etwa Siliziumoxid, Siliziumnitrid, undotiertem Silicatglas (USG) oder dergleichen. In den Passivierungsschichten können sich Metallpads, wie etwa Aluminiumpads (die zum Beispiel aus Aluminium-Kupfer hergestellt werden können), befinden. Auf der Oberfläche des Brücken-Dies 26 werden Bondpads (oder Metallsäulen) 28 hergestellt. Die Metallsäulen 28 können aus Kupfer, Aluminium, Nickel, Palladium oder dergleichen oder Multischichten davon oder Legierungen davon hergestellt werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung werden einige der Metallsäulen 28 durch Metallleitungen und Durchkontaktierungen 132, Metallpads oder dergleichen direkt mit anderen Metallsäulen 28 verbunden. Es können mehrere Paare von Metallsäulen 28 verwendet werden, wobei eine der Metallsäulen 28 in dem Paar mit der jeweils anderen Metallsäule 28 in dem Paar elektrisch verbunden wird. In der gesamten Beschreibung ist eines der Paare von Metallsäulen 28 mit 28A bezeichnet, während das andere mit 28B bezeichnet ist. Wenn zwei Metallsäulen 28 miteinander verbunden werden, wird kein Widerstand, Kondensator, Induktor oder dergleichen zwischen die Metallsäulen 28A und 28B geschaltet. Dementsprechend werden die Metallsäulen 28A und 28B in dem gleichen Paar elektrisch miteinander kurzgeschlossen. Andererseits kann bei Bedarf auch ein passives Bauelement 137 (wie etwa ein Kondensator, ein Widerstand, ein Induktor oder dergleichen) zwischen die Metallsäulen 28A und 28B in einem Paar eingefügt werden, und das passive Bauelement und die Metallsäulen 28A und 28B können in Reihe geschaltet werden.
  • 23 zeigt eine Schnittansicht des Brücken-Dies 26 gemäß einigen Ausführungsformen der vorliegenden Erfindung. Das Schaltbild des Brücken-Dies 26 ist in 22 zu finden. Die Schnittansicht zeigt die Metallleitungen und Durchkontaktierungen 132. Bei einigen Ausführungsformen kann eine Polymerschicht 29, die aus Polybenzoxazol (PBO), Polyimid oder dergleichen hergestellt werden kann, über den Metallsäulen 28 hergestellt werden. Bei alternativen Ausführungsformen wird keine polymerhaltige dielektrische Schicht zum Einbetten der Metallsäulen 28 hergestellt.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung werden, wie in 23 gezeigt ist, TSVs 134 so hergestellt, dass sie in das Substrat 128 hinein reichen. Jede der TSVs 134 kann von einem Isolationsbelag 136 umschlossen werden, der aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid oder dergleichen, hergestellt wird. Die Isolationsbeläge 136 isolieren die jeweiligen TSVs 134 gegen das Halbleitersubstrat 128. Die TSVs 134 und die Isolationsbeläge 136 erstrecken sich von einer Oberseite des Halbleitersubstrats 128 bis zu einem Zwischenniveau zwischen der Oberseite und einer Unterseite des Halbleitersubstrats 128. Bei einigen Ausführungsformen sind Oberseiten der TSVs 134 auf gleicher Höhe mit der Oberseite des Halbleitersubstrats 128. Bei alternativen Ausführungsformen reichen die TSVs 134 in eine der dielektrischen Schichten 131 hinein, und sie erstrecken sich von einer Oberseite der entsprechenden dielektrischen Schicht 131 nach unten in das Halbleitersubstrat 128 hinein.
  • Bei alternativen Ausführungsformen der vorliegenden Erfindung gibt es keine Durchkontaktierung, die so hergestellt wird, dass sie das Substrat 128 durchdringt, unabhängig davon, ob das Substrat 128 aus einem Halbleiter- oder einem dielektrischen Material hergestellt wird. Der entsprechende Brücken-Die 26 ist in den Ausführungsformen der 8 bis 18 gezeigt.
  • Kommen wir wieder zu 1 zurück. Wenn der Brücken-Die 26 platziert wird, können auch andere Package-Komponenten, unter anderem Packages, Bauelement-Dies, unabhängige passive Bauelemente (IPDs) oder dergleichen, mittels Die-Befestigungsschichten (DAFs) über der Ablöseschicht 22 platziert werden. Zum Beispiel kann eine Package-Komponente 32 auf der gleichen Ebene wie der Brücken-Die 26 angeordnet werden und kann mittels einer DAF 34 über der Ablöseschicht 22 platziert werden. Bei anderen Ausführungsformen werden keine weiteren Package-Komponenten, wie etwa Bauelement-Dies, Packages, IPDs oder dergleichen, auf der gleichen Ebene wie der Brücken-Die 26 angeordnet. Dementsprechend wird die Package-Komponente 32 durch Strichlinien dargestellt, um anzugeben, dass sie platziert werden kann oder auch nicht. Die Package-Komponente 32 (falls vorhanden) weist Metallsäulen 36 auf ihrer Oberfläche auf. Bei einigen Ausführungsformen ist die Package-Komponente 32 ein Speicher-Die, ein Logik-Die, ein Package, ein IPD oder dergleichen, oder sie weist diese auf.
  • 1 zeigt als ein Beispiel, dass die Polymerschicht 29 in dem Brücken-Die 26 hergestellt wird, während kein Polymer zum Einbetten der Metallsäulen 36 abgeschieden wird. Es dürfte wohlverstanden sein, dass die Package-Komponenten und Brücken-Dies, die über der Ablöseschicht 22 platziert werden, jeweils ein Polymer zum Einbetten der entsprechenden Metallsäulen aufweisen können oder auch nicht.
  • Der Brücken-Die 26 und die Package-Komponente 32 (falls platziert) werden in einem Verkapselungsmaterial 38 verkapselt, das aus einer Formmasse, einer Formunterfüllung, einem Epoxid, einem Harz oder dergleichen hergestellt werden kann oder diese aufweisen kann. Der entsprechende Schritt ist als ein Schritt 206 in dem Prozessablauf angegeben, der in 25 gezeigt ist. Das Verkapselungsmaterial 38 kann ein Grundmaterial, das ein Harz und/oder ein Polymer sein kann, und Füllstoffteilchen in dem Grundmaterial aufweisen. Die Füllstoffteilchen können aus einem dielektrischen Material, wie etwa Siliziumdioxid oder Aluminiumoxid, hergestellt werden und können kugelförmig sein. Nach dem Verkapseln bedeckt das Verkapselungsmaterial 38 den Brücken-Die 26 und die Package-Komponente 32. Dann wird ein Planarisierungsprozess durchgeführt, um einen überschüssigen Teil des Verkapselungsmaterials 38 zu entfernen, sodass die Metallsäulen 28 und 36 freigelegt werden. Der Planarisierungsprozess kann ein CMP-Prozess oder ein mechanischer Schleifprozess sein. Bei einigen Ausführungsformen der vorliegenden Erfindung, bei denen die Metallsäulen 36 nicht in eine Polymerschicht eingebettet sind, fließt das Verkapselungsmaterial 38 in einen Zwischenraum zwischen den Metallsäulen 36.
  • 1 zeigt außerdem die Herstellung einer Umverteilungsstruktur 40, die dielektrische Schichten 44 und Umverteilungsleitungen (RDLs) 42 aufweist. Der entsprechende Schritt ist als ein Schritt 208 in dem Prozessablauf angegeben, der in 25 gezeigt ist. Bei einigen Ausführungsformen werden die dielektrischen Schichten 44 aus Polymeren, wie etwa PBO, Polyimid oder dergleichen, hergestellt. Das Herstellungsverfahren umfasst ein Auftragen einer dielektrischen Schicht 44 in einer fließfähigen Form und ein anschließendes Härten der entsprechenden dielektrischen Schicht. Bei alternativen Ausführungsformen der vorliegenden Erfindung werden die dielektrischen Schichten 44 aus anorganischen dielektrischen Materialien, wie etwa Siliziumnitrid, Siliziumoxid oder Siliziumcarbid, Multischichten davon, Kombinationen davon oder dergleichen hergestellt. Als Herstellungsverfahren können Beschichtung, chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), plasmaunterstützte chemische Aufdampfung (PECVD) oder andere geeignete Abscheidungsverfahren verwendet werden.
  • Die RDLs 42 weisen Durchkontaktierungsteile, die in die jeweiligen dielektrischen Schichten 44 hinein reichen, und Leiterbahnteile über den jeweiligen dielektrischen Schichten 44 auf. Der Herstellungsprozess kann Folgendes umfassen: Strukturieren der jeweiligen dielektrischen Schicht 44, um Öffnungen zu erzeugen; Herstellen einer metallischen Schutz-Seed-Schicht (nicht dargestellt); Herstellen und Strukturieren einer Plattierungsmaske (wie etwa eines Fotoresists), um einige Teile der metallischen Seed-Schicht freizulegen; Plattieren der RDLs 42 in den Öffnungen in der Plattierungsmaske; Entfernen der Plattierungsmaske; und Ätzen der Teile der metallischen Seed-Schicht, die vorher von der Plattierungsmaske bedeckt waren. Bei einigen Ausführungsformen der vorliegenden Erfindung weist die metallische Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Herstellung der metallischen Seed-Schicht kann zum Beispiel durch physikalische Aufdampfung (PVD) erfolgen. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst das plattierte Material Kupfer, Aluminium, Aluminium-Kupfer oder eine Kupferlegierung. Die Plattierung kann eine elektrochemische Plattierung oder eine stromlose Plattierung sein. In der gesamten Beschreibung werden die dielektrischen Schichten 44 und die darin hergestellten RDLs 42 gemeinsam als die Umverteilungsstruktur 40 bezeichnet. Es können eine Schicht, zwei Schichten oder mehr Schichten von RDLs 42 hergestellt werden. Die RDLs 42 werden mit den Metallsäulen 28 und 36 und den Durchkontaktierungen 24 elektrisch verbunden. Bei einigen Ausführungsformen werden auf der Oberfläche der Umverteilungsstruktur 40 Bondpads oder Metallisierungen unter dem Kontakthügel (UBMs) hergestellt, die ebenfalls mit 42 bezeichnet sind.
  • In 2 werden dann Package-Komponenten 46 (die die Package-Komponenten 46A und 46B umfassen, die gemeinsam und einzeln mit 46 bezeichnet sind) über Lotbereiche 48 an die Bondpads oder die Umverteilungsstruktur 40 gebondet. Der entsprechende Schritt ist als ein Schritt 210 in dem Prozessablauf angegeben, der in 25 gezeigt ist. Die Package-Komponenten 46A und 46B können jeweils ein Logik-Bauelement-Die, ein Speicher-Bauelement-Die, ein Speicherstapel, wie etwa ein HBM-Stapel (HBM: Speicher mit hoher Bandbreite), ein IPD oder dergleichen sein oder aufweisen.
  • Bei einigen Ausführungsformen werden beide Package-Komponenten 46A und 46B mit dem gleichen Brücken-Die 26 elektrisch verbunden und werden über Strompfade in dem Brücken-Die 26 und den RDLs 42 miteinander verbunden. Wie in 22 gezeigt ist, weist der Brücken-Die 26 zum Beispiel mehrere Paare von Metallsäulen 28A und 28B auf, wobei die Metallsäulen 28A und 28B in dem gleichen Paar direkt elektrisch verbunden sind. Die Metallsäulen 28A können über die darüber befindlichen RDLs 42 direkt mit den Bondpads in der Package-Komponente 46A verbunden werden, und die Metallsäulen 28B können über die darüber befindlichen RDLs 42 direkt mit den Bondpads in der Package-Komponente 46B verbunden werden. Die 2 und 22 zeigen somit gemeinsam, dass der Brücken-Die 26 die Package-Komponenten 46A und 46B elektrisch miteinander verbindet. Ein Vorzug der Verwendung des Brücken-Dies 26 (statt der Verwendung nur der RDLs 42) zum Verbinden der Package-Komponenten 46A und 46B besteht darin, dass die Metallleitungen und Durchkontaktierungen in dem Brücken-Die 26 mit dem gleichen Verfahren wie die Bauelement-Dies hergestellt werden können, das zum Beispiel Damascene-Prozesse umfasst. Da dementsprechend der Rasterabstand und die Leitungsbreite der RDLs 42 signifikant größer als die in dem Brücken-Die 26 sind, können durch Verwenden des Brücken-Dies 26 der Drahtabstand und die Drahtlänge der Schnittfläche sehr klein sein, und die Gesamtanzahl der verfügbaren Verbindungen ist signifikant höher als bei Verwendung nur der RDLs 42 zum Herstellen der Verbindung. Bei einigen Ausführungsformen werden die RDLs 42 in den Verbindungspfaden der Package-Komponenten 46A und 46B für vertikale Verbindungen von den Package-Komponenten 46A und 46B mit den darunter befindlichen Metallsäulen 28 verwendet, und diese RDLs 42 haben keine horizontale Trassierungsfunktion. Dementsprechend verlaufen alle Strompfade, die die Package-Komponente 46A mit der Package-Komponente 46B verbinden, durch den Brücken-Die 26. Bei einigen Ausführungsformen der vorliegenden Erfindung verlaufen einige der Strompfade, die die Package-Komponente 46A mit der Package-Komponente 46B verbinden, durch die RDLs 42, aber nicht durch den Brücken-Die 26, während andere Strompfade durch den Brücken-Die 26 verlaufen. Außerdem können einige der Bondpads in der Package-Komponente 46A und/oder einige der Bondpads in der Package-Komponente 46B mit den Durchkontaktierungen 134 elektrisch verbunden werden.
  • Nach dem Bonden wird zwischen den Package-Komponenten 46 und der Umverteilungsstruktur 40 eine Unterfüllung 50 verteilt, die anschließend gehärtet wird. Dann werden die Package-Komponenten 46A und 46B in einem Verkapselungsmaterial 52, wie etwa einer Formmasse, verkapselt. Der entsprechende Schritt ist als ein Schritt 212 in dem Prozessablauf angegeben, der in 25 gezeigt ist. Bei einigen Ausführungsformen wird eine Formunterfüllung aufgebracht und gehärtet, statt die Unterfüllung 50 und das Verkapselungsmaterial 52 getrennt aufzubringen. Nach dem Verkapselungsprozess wird ein Planarisierungsprozess, wie etwa ein CMP-Prozess, durchgeführt. Der Planarisierungsprozess kann beendet werden, wenn noch eine Schicht aus dem Verkapselungsmaterial 52 vorhanden ist, die die Package-Komponenten 46A und 46B bedeckt. Wenn etwas Verkapselungsmaterial 52 über den Package-Komponenten 46A und 46B bestehen bleibt, kann das resultierende Package dick genug für spätere Prozesse bleiben, und in den Prozessen, die in den 3 und 4 gezeigt sind, können Rückseiten der Package-Komponenten 46A und 46B geschützt werden.
  • Dann wird eine Trägerumschaltung durchgeführt, bei der das in 2 gezeigte Package mittels einer Ablöseschicht 56 an einem Träger 54 befestigt wird, die beide in 3 gezeigt sind. Der entsprechende Schritt ist als ein Schritt 214 in dem Prozessablauf angegeben, der in 25 gezeigt ist. Dann wird der Träger 20 von der darüber befindlichen Struktur zum Beispiel durch Projizieren einer Strahlung (wie etwa eines Laserstrahls) auf die Ablöseschicht 22 (2) abgelöst, sodass sich die Ablöseschicht 22 zersetzt und ablöst. Die resultierende Struktur ist in 3 gezeigt.
  • In einem nachfolgenden Schritt wird ein Dünnungsprozess durchgeführt, um die DAF 30, die Teile des Substrats 128 unter den Durchkontaktierungen 134 und die Isolationsbeläge 136 (23) zu entfernen, bis die Enden der Durchkontaktierungen 134 freigelegt sind. Die entsprechenden Teile des Verkapselungsmaterials 38 und der Durchkontaktierungen 24 (3) werden ebenfalls poliert. Eine dielektrische Schicht kann so hergestellt werden (oder auch nicht), dass sie das freigelegte Substrat 128 bedeckt, und die Einzelheiten der jeweiligen Teile des Brücken-Dies 26 und des Verkapselungsmaterials 38 sind in 24 gezeigt, in der auch eine dielektrische Schicht 135 dargestellt ist. Die resultierende Struktur ist auch in 4 gezeigt.
  • 4 zeigt außerdem die Herstellung einer Umverteilungsstruktur 58, die dielektrische Schichten 60 und RDLs 62 umfasst. Der entsprechende Schritt ist als ein Schritt 216 in dem Prozessablauf angegeben, der in 25 gezeigt ist. Das Herstellungsverfahren und die in Frage kommenden Materialien für die dielektrischen Schichten 60 und die RDLs 62 sind denen für die dielektrischen Schichten 44 und die RDLs 42 ähnlich, und daher werden die Einzelheiten hier nicht wiederholt. Dann werden elektrische Verbindungselemente 64 über und in elektrischer Verbindung mit den RDLs 62 hergestellt. Der entsprechende Schritt ist ebenfalls als der Schritt 216 in dem Prozessablauf angegeben, der in 25 gezeigt ist. Die elektrischen Verbindungselemente 64 können Metallsäulen und Vorlotbereiche auf den Metallsäulen aufweisen, oder sie können Lotbereiche aufweisen, die die RDLs 62 kontaktieren. In der gesamten Beschreibung werden die Strukturelemente über der Ablöseschicht 56 gemeinsam als neu konfigurierter Wafer 66 bezeichnet.
  • Dann wird der Träger 54 von dem neu konfigurierten Wafer 66 zum Beispiel durch Projizieren einer Strahlung (wie etwa eines Laserstrahls) auf die Ablöseschicht 56 abgelöst, sodass sich die Ablöseschicht 56 zersetzt und sich der Träger 54 ablöst. Der entsprechende Schritt ist als ein Schritt 218 in dem Prozessablauf angegeben, der in 25 gezeigt ist. Der resultierende neu konfigurierte Wafer 66 ist in 5 gezeigt. In einem nachfolgenden Schritt wird ein Vereinzelungsprozess (wie etwa ein Zersägungsprozess) durchgeführt, um den neu konfigurierten Wafer 66 in eine Mehrzahl von Packages 66` zu zertrennen. Der entsprechende Schritt ist als ein Schritt 220 in dem Prozessablauf angegeben, der in 25 gezeigt ist.
  • In 6 wird das Package 66` zum Beispiel durch Lotbonden an ein Package-Substrat 68 gebondet. Der entsprechende Schritt ist als ein Schritt 222 in dem Prozessablauf angegeben, der in 25 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird eine Mehrzahl von Packages 66` an eine Mehrzahl von Package-Substraten 68 gebondet, die integrierte Bestandteile eines Package-Substratstreifens sind. Das Package-Substrat 68 kann ein kernloses Substrat oder ein Kernsubstrat sein. Auf der Unterseite des Substrats 68 können Lotbereiche 70 hergestellt werden. Die Lotbereiche 70 können mit den Durchkontaktierungen 24 und 134 sowie mit den Package-Komponenten 46 elektrisch verbunden werden. Dann wird ein Verkapselungsmaterial 82 verteilt und anschließend gehärtet, um das Package 66` darin zu verkapseln. Das Verkapselungsmaterial 82 kann eine Formmasse, eine Formunterfüllung oder dergleichen sein. Dann wird ein Vereinzelungsprozess durchgeführt, um die jeweilige Struktur zu vereinzeln und eine Mehrzahl von Packages 72 herzustellen. Der entsprechende Schritt ist als ein Schritt 224 in dem Prozessablauf angegeben, der in 25 gezeigt ist.
  • 7 zeigt ein Package 72 gemäß einigen Ausführungsformen, in dem eine DAF 34 einen Teil haben kann, der in dem endgültigen Package 72 bestehen geblieben ist. Bei einigen Ausführungsformen ist bei der in 1 gezeigten Struktur die Package-Komponente 32 dünner als der Brücken-Die 26, und die DAF 34 ist dicker als die DAF 30. Dementsprechend hat nach der Durchführung des Dünnungsprozesses an der in 2 gezeigten Struktur die DAF 34 einige Teile, die bestehen geblieben sind, wie in 7 gezeigt ist. 7 zeigt außerdem, dass die Package-Komponente 46A ein Speicherstapel mit einer Mehrzahl von Speicher-Dies 46A' ist. Zwischen den mehreren Speicher-Dies 46A' kann eine Unterfüllung 47 hergestellt werden, und außerdem verkapselt ein Verkapselungsmaterial 49 die Speicher-Dies 46A'.
  • Wie in den 6 und 7 gezeigt ist, durchdringen die Durchkontaktierungen 24 das Verkapselungsmaterial 38. In demselben Package durchdringen die Durchkontaktierungen 134 das Substrat 128 des Brücken-Dies 26. Beide Durchkontaktierungen 24 und 134 haben die Funktion, die RDLs 42 und 62 miteinander zu verbinden. Es dürfte wohlverstanden sein, dass die Durchkontaktierungen 24 eine relativ kleine Chipfläche in dem Package 72 einnehmen können, und dass das Übertragen eines Signals von einer RDL 42 weit entfernt von dem Brücken-Die 26 bedeutet, dass der Übertragungsweg lang ist. Dementsprechend werden die Durchkontaktierungen 24 zum Verkürzen der Übertragungswege verwendet.
  • Die 8 bis 12 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen der vorliegenden Erfindung. Diese Ausführungsformen sind den Ausführungsformen ähnlich, die in den 1 bis 7 gezeigt sind, mit der Ausnahme, dass IPDs an die Umverteilungsstruktur 40 gebondet werden und der Brücken-Die 26 keine Durchkontaktierungen aufweist. Wenn nicht anders angegeben, gleichen die Materialien und Herstellungsverfahren für die Komponenten in diesen Ausführungsformen im Wesentlichen denen für ähnliche Komponenten, die mit ähnlichen Bezugszahlen in den vorhergehenden Ausführungsformen bezeichnet sind, die in den 1 bis 7 gezeigt sind. Die Einzelheiten zu dem Herstellungsverfahren und den Materialien für die Komponenten, die in den 8 bis 12 (und in den 13 bis 18) gezeigt sind, sind daher in der Erörterung der vorhergehenden Ausführungsformen zu finden.
  • In 8 wird zunächst die Umverteilungsstruktur 58 auf der Ablöseschicht 22 hergestellt, die über dem Träger 20 angeordnet ist. Die Umverteilungsstruktur 58 weist die dielektrischen Schichten 60 und die Umverteilungsleitungen (RDLs) 62 auf. Über der Umverteilungsstruktur 58 werden die Durchkontaktierungen 24 hergestellt. Der Brücken-Die 26 wird mittels der DAF 30 über der Ablöseschicht 22 platziert. Der Brücken-Die 26 kann im Wesentlichen die gleiche Struktur wie die haben, die in den 22 und 23 gezeigt ist, mit der Ausnahme, dass die in 23 gezeigten Durchkontaktierungen 134 nicht hergestellt werden. Dann wird das Verkapselungsmaterial 38 in einem Planarisierungsprozess planarisiert, und anschließend wird die Umverteilungsstruktur 40 hergestellt. In einem nachfolgenden Schritt werden die Package-Komponenten 46A und 46B zum Beispiel durch Lotbonden an die Umverteilungsstruktur 40 gebondet. Die Package-Komponenten 46A und 46B werden durch die RDLs 42 und den Brücken-Die 26 miteinander verbunden.
  • IPDs 74 werden zum Beispiel durch Lotbonden an die Oberfläche der Umverteilungsstruktur 40 gebondet. Die IPDs 74 können Kondensatoren, Induktoren, Widerstände oder dergleichen sein. Bei einigen Ausführungsformen der vorliegenden Erfindung können alle IPDs 74 oder einige davon diskrete IPD-Dies sein, die keine aktiven Bauelemente aufweisen können. Einige der IPD-Dies 74 können nur ein passives Bauelement aufweisen. Das Bonden der IPDs 74 an die Umverteilungsstruktur 40 erfolgt nach einem anderen als dem herkömmlichen Bondungsschema, bei dem IPDs an ein Package-Substrate, zum Beispiel an das in 12 gezeigte Package-Substrat 68, gebondet werden. Das Bonden der IPD-Dies 74 an die Umverteilungsstruktur 40 führt zu einer effektiven Ausnutzung der Chipfläche, und die Größe des Package-Substrats kann verringert werden, wodurch die Grundfläche des resultierenden Packages reduziert wird.
  • In 9 wird eine Unterfüllung 50 verteilt, und die Package-Komponenten 46 und die IPDs 74 werden in dem Verkapselungsmaterial 52 verkapselt. Dann wird das Verkapselungsmaterial 52 planarisiert, bis die Oberseiten der Package-Komponenten 46 freigelegt sind. Dadurch entsteht der neu konfigurierte Wafer 66. Dann wird ein Ablösungsprozess durchgeführt, und der neu konfigurierte Wafer 66 wird von dem Träger 20 abgelöst.
  • 10 zeigt die Platzierung des neu konfigurierten Wafers 66 auf einem Band 76, das an einem Rahmen 78 befestigt ist. Eine dielektrische Schicht 60 in der Umverteilungsstruktur 58 ist nun die Oberseitenschicht, die dann zum Beispiel durch Laserbohren oder Ätzen strukturiert wird, um einige Bondpads in den RDLs 62 freizulegen. In 11 wird das Package-Substrat 68 zum Beispiel durch Lotbereiche an den neu konfigurierten Wafer 66 gebondet. Obwohl nur ein Package-Substrat 68 dargestellt ist, werden mehrere identische Package-Substrate 68 an den neu konfigurierten Wafer 66 gebondet. Dieses Verfahren weicht von den herkömmlichen Verfahren ab, in denen Packages zunächst zu diskreten Packages vereinzelt werden und dann die diskreten Packages an einen integrierten Package-Substratstreifen gebondet werden, der eine Mehrzahl von Package-Substraten aufweist.
  • 12 zeigt die Herstellung von elektrischen Verbindungselementen 70 auf dem Package-Substrat 68. Dann wird ein Vereinzelungsprozess durchgeführt, um den neu konfigurierten Wafer 66 in eine Mehrzahl von diskreten Packages 72 zu zersägen. Der neu konfigurierte Wafer 66 wird auch zu Packages 66` vereinzelt. Die diskreten Packages 72 weisen jeweils die Package-Komponenten 46A und 46B, den Brücken-Die 26 und das Package-Substrat 68 auf.
  • Wie in 12 gezeigt ist, werden die IPDs 74 an die Umverteilungsstruktur 40 statt an das Package-Substrat 68 gebondet. Dadurch können die Package-Substrate vereinzelt werden, und dann können die vereinzelten Package-Substrate an den neu konfigurierten Wafer 66 (auf Waferebene) gebondet werden. Dadurch kann die Größe des Package-Substrats 68 auf die Größe des Packages 66' oder noch stärker reduziert werden. Außerdem werden die IPDs 74 an die Umverteilungsstruktur 40 statt an das Package-Substrat 68 gebondet, sodass außerdem die Größe des Package-Substrats 68 reduziert werden kann. Zum Beispiel kann eine Länge L1 (oder Breite) des Package-Substrats 68 gleich einer oder kleiner als eine Länge L2 (oder Breite) des Packages 66` sein. Dies weicht von herkömmlichen Packages ab, bei denen die Package-Substrate größer als die an sie gebondeten Packages sind, da die Packages diskrete Packages sind und an einen integrierten Package-Substratstreifen gebondet werden, der eine Mehrzahl von Package-Substraten aufweist.
  • Die 13 bis 18 zeigen die Herstellung des Packages 72 gemäß alternativen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in den 8 bis 12 ähnlich, mit der Ausnahme, dass keine IPDs 74 gebondet werden. Und anders als bei den Ausführungsformen, die in den 8 bis 12 gezeigt sind, werden bei den Ausführungsformen in den 13 bis 18 zunächst diskrete Packages 66` hergestellt, die dann an einen Package-Substratstreifen gebondet werden. Die Prozesse werden nachstehend kurz erörtert.
  • In 13 wird die Umverteilungsstruktur 58 über dem Träger 20 und der Ablöseschicht 22 hergestellt. Die Umverteilungsstruktur 58 weist die dielektrischen Schichten 60 und die RDLs 62 auf, die sich in die dielektrischen Schichten 60 hinein erstrecken. Die Herstellungsverfahren und die Materialien können aus den in Frage kommenden Verfahren und Materialien zum Herstellen der dielektrischen Schichten 44 bzw. der RDLs 42 gewählt werden, die in 1 gezeigt sind. Über der Umverteilungsstruktur 58 werden die Durchkontaktierungen 24 hergestellt, die mit den RDLs 62 elektrisch verbunden werden. Der Brücken-Die 26 wird mittels der DAF 30 über der Ablöseschicht 22 platziert. Die Durchkontaktierungen 24 und der Brücken-Die 26 werden dann in dem Verkapselungsmaterial 38 verkapselt. Anschließend wird die Umverteilungsstruktur 40 hergestellt. Die RDLs 42 in der Umverteilungsstruktur 40 werden mit dem Brücken-Die 26 und den Durchkontaktierungen 24 elektrisch verbunden.
  • In 14 werden die Package-Komponenten 46A und 46B zum Beispiel durch Lotbonden an die Umverteilungsstruktur 40 gebondet. Die Package-Komponenten 46A und 46B werden außerdem durch die RDLs 42 und den Brücken-Die 26 miteinander verbunden. Die Unterfüllung 50 wird verteilt, und die Package-Komponenten 46A und 46B werden in dem Verkapselungsmaterial 52 verkapselt. Dann wird das Verkapselungsmaterial 52 planarisiert. Bei einigen Ausführungsformen sind nach der Planarisierung die Package-Komponenten 46 immer noch mit dem Verkapselungsmaterial 52 bedeckt. Bei alternativen Ausführungsformen werden die Rückseiten der Package-Komponenten 46A und/oder 46B freigelegt. Dadurch entsteht der neu konfigurierte Wafer 66. Dann wird ein Ablösungsprozess durchgeführt, und der neu konfigurierte Wafer 66 wird von dem Träger 20 abgelöst.
  • 15 zeigt eine Trägerumschaltung, bei der der in 14 gezeigte Träger 20 abgelöst wird und der neu konfigurierte Wafer 66 mittels der Ablöseschicht 56 an dem Träger 54 befestigt wird. In einem nachfolgenden Schritt, der in 16 gezeigt ist, werden die elektrischen Verbindungselemente 64 hergestellt. Dann wird der neu konfigurierte Wafer 66 von dem Träger 54 abgelöst, und der resultierende neu konfigurierte Wafer 66 ist in 17 gezeigt. Anschließend wird eine Vereinzelung durchgeführt, um den neu konfigurierten Wafer 66 zu Packages 66` zu vereinzeln.
  • In 18 wird das Package 66` zum Beispiel durch Lotbonden an das Package-Substrat 68 gebondet. Bei einigen Ausführungsformen der vorliegenden Erfindung wird eine Mehrzahl von Packages 66` an eine Mehrzahl von Package-Substraten 68 in einem Package-Substratstreifen gebondet. Dann wird das Verkapselungsmaterial 82 aufgebracht, um die Mehrzahl von Packages 66` darin zu verkapseln. Das Verkapselungsmaterial 82 kann eine Formmasse, eine Formunterfüllung oder dergleichen sein. Dann werden der Package-Substratstreifen und das Verkapselungsmaterial 82 vereinzelt, um eine Mehrzahl von Packages 72 herzustellen.
  • 19 zeigt das Package 72 gemäß einigen Ausführungsformen. Außer dem Brücken-Die 26 und den Durchkontaktierungen 24 sind weitere Dies dargestellt. Zum Beispiel werden auch der IPD-Die 74, ein Speicher-Dies 46C, der ein SRAM-Die (SRAM: statischer Direktzugriffsspeicher), ein DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher) oder dergleichen sein kann, und ein Eingangs-/Ausgangs(E/A)-Die 46D in dem Verkapselungsmaterial 38 verkapselt, und sie werden mit der Umverteilungsstruktur 40 elektrisch verbunden. Bei einigen Ausführungsformen ist die Package-Komponente 46A ein Speicherstapel, der eine Mehrzahl von aufeinander gestapelten Speicher-Dies 46A' umfasst. Bei einigen Ausführungsformen der vorliegenden Erfindung weist der E/A-Die 46D die TSVs 134 auf, die die Umverteilungsstrukturen 40 und 58 miteinander verbinden. Über der Umverteilungsstruktur 40 werden Durchkontaktierungen 24' hergestellt, die das Verkapselungsmaterial 58 durchdringen. Ein Package 86, das Speicher-Dies, Speicherstapel oder dergleichen aufweisen kann, wird zum Beispiel durch Lotbereiche 88 an die Durchkontaktierungen 24 gebondet.
  • Es dürfte wohlverstanden sein, dass der IPD-Die 74', der Speicher-Die 46C und der E/A-Die 46D, die in 19 gezeigt sind, ebenfalls in die Packages 72 integriert werden können, wie in den 6, 7, 12 und 18 gezeigt ist. Es ist zwar gezeigt, dass der Brücken-Die 26 unter der Umverteilungsstruktur 40 angeordnet wird und die miteinander verbundenen Package-Komponenten 46A und 46B an die Umverteilungsstruktur 40 gebondet werden, aber es können auch andere Schemata verwendet werden. Zum Beispiel kann der Brücken-Die 26 über der Umverteilungsstruktur 40 angeordnet und an diese gebondet werden, während die Package-Komponenten 46A und 46B in dem Verkapselungsmaterial 38 verkapselt werden können, wobei die Umverteilungsstruktur 40 darauf hergestellt wird.
  • 20 zeigt eine Draufsicht des Packages 72 gemäß einigen Ausführungsformen. Die Package-Komponenten 46A können Strukturen und Schaltkreise haben, die miteinander identisch oder voneinander verschieden sind. Die Package-Komponenten 46B können ebenfalls Strukturen und Schaltkreise haben, die miteinander identisch oder voneinander verschieden sind. Eine Mehrzahl von Brücken-Dies 26 verbindet die Package-Komponenten 46A mit den entsprechenden Package-Komponenten 46B. Jeder der Brücken-Dies 26 verbindet mindestens ein Paar Package-Komponenten 46A und 46B miteinander. Bei einigen Ausführungsformen kann ein Brücken-Die 26 zwei Package-Komponenten 46A mit der gleichen Package-Komponente 46B verbinden, wie in 20 gezeigt ist. Die zwei Package-Komponenten 46A können außerdem durch den Brücken-Die 26 miteinander verbunden werden. Weiterhin kann der Brücken-Die 26 zwei Package-Komponenten 46B miteinander verbinden. 21 zeigt eine Draufsicht des Packages 72 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den in 20 gezeigten Ausführungsformen ähnlich, mit der Ausnahme, dass jeder der Brücken-Dies 26 mit einem Paar Package-Komponenten 46 verbunden wird.
  • Bei den vorstehenden erläuterten Ausführungsformen werden einige Prozesse und Strukturelemente gemäß einigen Ausführungsformen der vorliegenden Erfindung zum Herstellen eines dreidimensionalen (3D) Packages erörtert. Es können noch weitere Strukturelemente und Prozesse verwendet werden. Zum Beispiel können Prüfstrukturen zum Unterstützen der Verifikationsprüfung der 3D-Packaging- oder 3DIC-Bauelemente verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Packaging- oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
  • Ausführungsformen der vorliegenden Erfindung können mehrere Vorzüge haben. Durch Verwenden von Brücken-Dies zum Verbinden von Package-Komponenten kann die verfügbare Anzahl von elektrischen Verbindungen, die zwischen zwei Package-Komponenten hergestellt werden können, gegenüber der Verwendung nur von RDLs für die Verbindung signifikant erhöht werden. Dies ist auf den kleinen Rasterabstand und die geringe Leitungsbreite der Verbindungen in den Brücken-Dies zurückzuführen. Die Verbindungsstruktur, die über dem Brücken-Die hergestellt wird, ermöglicht außerdem eine planare Oberfläche zum Ausgleichen der unterschiedlichen Dicken der Brücken-Dies und anderer Bauelement-Dies, sodass die Package-Komponenten problemlos platziert werden können.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist eine Struktur Folgendes auf: einen Brücken-Die mit einem Halbleitersubstrat und einer Verbindungsstruktur über dem Halbleitersubstrat, wobei die Verbindungsstruktur dielektrische Schichten und leitfähige Leitungen in den dielektrischen Schichten aufweist; ein Verkapselungsmaterial, das den Brücken-Die verkapselt; eine Umverteilungsstruktur über dem Brücken-Die, wobei die Umverteilungsstruktur Umverteilungsleitungen aufweist; und eine erste Package-Komponente und eine zweite Package-Komponente, die an die Umverteilungsleitungen gebondet sind, wobei die erste und die zweite Package-Komponente durch die Umverteilungsleitungen und den Brücken-Die elektrisch miteinander verbunden sind. Bei einer Ausführungsform weist der Brücken-Die keine aktiven Vorrichtungen auf. Bei einer Ausführungsform weist der Brücken-Die weiterhin eine erste Durchkontaktierung auf, die das Halbleitersubstrat durchdringt. Bei einer Ausführungsform weist die Struktur weiterhin eine zweite Durchkontaktierung auf, die das Verkapselungsmaterial durchdringt. Bei einer Ausführungsform weist die Struktur weiterhin einen passiven Vorrichtungs-Die auf, der an die Umverteilungsstruktur gebondet ist. Bei einer Ausführungsform weist der Brücken-Die einen ersten Teil, der von der ersten Package-Komponente überdeckt wird, und einen zweiten Teil auf, der von der zweiten Package-Komponente überdeckt wird. Bei einer Ausführungsform verlaufen alle Strompfade, die die erste Package-Komponente mit der zweiten Package-Komponente verbinden, durch den Brücken-Die. Bei einer Ausführungsform weist die Struktur weiterhin ein Package-Substrat auf einer Seite des Brücken-Dies auf, die der ersten Package-Komponente gegenüberliegt, wobei das Package-Substrat mit der ersten Package-Komponente elektrisch verbunden ist und Seitenwände des Package-Substrats gegenüber jeweiligen Seitenwänden des Verkapselungsmaterials seitlich ausgespart sind.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist eine Struktur Folgendes auf: eine erste Umverteilungsstruktur mit ersten Umverteilungsleitungen darin; einen Brücken-Die über der ersten Umverteilungsstruktur, wobei der Brücken-Die ein Halbleitersubstrat und eine erste Durchkontaktierung aufweist, die das Halbleitersubstrat durchdringt; eine zweite Durchkontaktierung über der ersten Umverteilungsstruktur; ein Verkapselungsmaterial, das den Brücken-Die und die zweite Durchkontaktierung verkapselt; eine zweite Umverteilungsstruktur über dem Brücken-Die, die zweite Umverteilungsleitungen aufweist, wobei die ersten Umverteilungsleitungen mit den zweiten Umverteilungsleitungen durch die erste Durchkontaktierung und die zweite Durchkontaktierung verbunden sind; und eine erste Package-Komponente und eine zweite Package-Komponente, die über der zweiten Umverteilungsstruktur angeordnet sind und an diese gebondet sind, wobei die erste Package-Komponente durch den Brücken-Die mit der zweiten Package-Komponente elektrisch verbunden ist. Bei einer Ausführungsform weist der Brücken-Die keine aktiven und passiven Vorrichtungen auf. Bei einer Ausführungsform weist die Struktur weiterhin einen Vorrichtungs-Die; und eine Haftschicht auf, die zwischen dem Vorrichtungs-Die und der ersten Umverteilungsstruktur angeordnet ist und den Vorrichtungs-Die und die erste Umverteilungsstruktur kontaktiert.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Verkapseln eines Brücken-Dies in einem Verkapselungsmaterial, wobei der Brücken-Die ein Halbleitersubstrat und eine Verbindungsstruktur über dem Halbleitersubstrat aufweist, wobei die Verbindungsstruktur dielektrische Schichten und Metallleitungen in den dielektrischen Schichten aufweist; Herstellen einer ersten Umverteilungsstruktur über dem Brücken-Die, wobei die erste Umverteilungsstruktur erste Umverteilungsleitungen aufweist; und Bonden einer ersten Package-Komponente und einer zweiten Package-Komponente an die ersten Umverteilungsleitungen, wobei die erste und die zweite Package-Komponente durch die ersten Umverteilungsleitungen und den Brücken-Die elektrisch miteinander verbunden werden. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen einer Metallsäule, wobei die Metallsäule mit dem Verkapselungsmaterial verkapselt wird; und Herstellen von zweiten Umverteilungsleitungen auf einer Rückseite des Halbleitersubstrats, wobei die ersten Umverteilungsleitungen durch die Metallsäule mit den zweiten Umverteilungsleitungen verbunden werden. Bei einer Ausführungsform weist der Brücken-Die weiterhin eine Durchkontaktierung auf, die sich in das Halbleitersubstrat hinein erstreckt, wobei das Verfahren weiterhin ein Durchführen eines rückseitigen Schleifprozesses zum Freilegen der Durchkontaktierung umfasst, wobei die ersten Umverteilungsleitungen weiterhin durch die Durchkontaktierung mit den zweiten Umverteilungsleitungen verbunden werden. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Durchführen eines Vereinzelungsprozesses an dem Verkapselungsmaterial und der ersten Umverteilungsstruktur, um eine Mehrzahl von Packages herzustellen; Bonden der Packages an einen Package-Substratstreifen; und Vereinzeln des Package-Substratstreifens. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen einer zweiten Umverteilungsstruktur, wobei die erste Umverteilungsstruktur und die zweite Umverteilungsstruktur auf gegenüberliegenden Seiten des Brücken-Dies angeordnet werden; Bonden einer Mehrzahl von diskreten Package-Substraten an die zweite Umverteilungsstruktur; und Durchführen eines Vereinzelungsprozesses an dem Verkapselungsmaterial, der ersten Umverteilungsstruktur und der zweiten Umverteilungsstruktur, um eine Mehrzahl von diskreten Packages herzustellen. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Platzieren des Brücken-Dies über einer Ablöseschicht, wobei die Ablöseschicht über einem Träger angeordnet ist; nach dem Herstellen der ersten Umverteilungsleitungen Entfernen der Ablöseschicht und des Trägers; und Durchführen eines rückseitigen Schleifprozesses, um Durchkontaktierungen in dem Brücken-Die freizulegen. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Platzieren eines Vorrichtungs-Dies, wobei der Vorrichtungs-Die mittels einer Haftschicht auf der Ablöseschicht platziert wird und der Vorrichtungs-Die und die Haftschicht in dem Verkapselungsmaterial verkapselt werden, wobei nach dem rückseitigen Schleifprozess ein Teil der Haftschicht in dem Verkapselungsmaterial verbleibt. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Bonden von passiven Vorrichtungen an die erste Umverteilungsstruktur. Bei einer Ausführungsform weist der Brücken-Die keine aktiven Vorrichtungen auf.

Claims (17)

  1. Struktur mit: einem Brücken-Die (26), der Folgendes aufweist: ein Halbleitersubstrat (128), und eine Verbindungsstruktur (130) über dem Halbleitersubstrat (128), wobei die Verbindungsstruktur (130) dielektrische Schichten (131) und leitfähige Leitungen (132) in den dielektrischen Schichten (131) aufweist; einem Verkapselungsmaterial (38), das den Brücken-Die (26) verkapselt; einer Umverteilungsstruktur (40) über dem Brücken-Die (26), wobei die Umverteilungsstruktur (40) Umverteilungsleitungen (42) aufweist; und einer ersten Package-Komponente (46, 46A) und einer zweiten Package-Komponente (46, 46B), die an die Umverteilungsleitungen (42) gebondet sind, wobei die erste und die zweite Package-Komponente durch die Umverteilungsleitungen (42) und den Brücken-Die (26) elektrisch miteinander verbunden sind, wobei die Struktur weiterhin ein Package-Substrat (68) auf einer Seite des Brücken-Dies (26) aufweist, die der ersten Package-Komponente (46, 46A) entgegengesetzt ist, wobei das Package-Substrat (68) mit der ersten Package-Komponente (46, 46A) elektrisch verbunden ist und Seitenwände des Package-Substrats (68) gegenüber jeweiligen Seitenwänden des Verkapselungsmaterials (38) seitlich ausgespart sind.
  2. Struktur nach Anspruch 1, wobei der Brücken-Die (26) keine aktiven Vorrichtungen aufweist.
  3. Struktur nach Anspruch 1 oder 2, wobei der Brücken-Die (26) weiterhin eine erste Durchkontaktierung (134) aufweist, die das Halbleitersubstrat (128) durchdringt.
  4. Struktur nach Anspruch 3, die weiterhin eine zweite Durchkontaktierung (24) aufweist, die das Verkapselungsmaterial (38) durchdringt.
  5. Struktur nach einem der vorhergehenden Ansprüche, die weiterhin einen passiven Vorrichtungs-Die (74) aufweist, der an die Umverteilungsstruktur (40) gebondet ist.
  6. Struktur nach einem der vorhergehenden Ansprüche, wobei der Brücken-Die (26) einen ersten Teil, der von der ersten Package-Komponente (46, 46A) überdeckt wird, und einen zweiten Teil aufweist, der von der zweiten Package-Komponente (46, 46B) überdeckt wird.
  7. Struktur nach einem der vorhergehenden Ansprüche, wobei alle Strompfade, die die erste Package-Komponente (46, 46A) mit der zweiten Package-Komponente (46, 46B) verbinden, durch den Brücken-Die (26) verlaufen.
  8. Struktur mit: einer ersten Umverteilungsstruktur (58) mit ersten Umverteilungsleitungen (62) darin; einem Brücken-Die (26) über der ersten Umverteilungsstruktur (58), wobei der Brücken-Die (26) Folgendes aufweist: ein Halbleitersubstrat (128), und eine erste Durchkontaktierung (134), die das Halbleitersubstrat (128) durchdringt; einer zweiten Durchkontaktierung (24) über der ersten Umverteilungsstruktur (58); einem Verkapselungsmaterial (38), das den Brücken-Die (26) und die zweite Durchkontaktierung (24) verkapselt; einer zweiten Umverteilungsstruktur (40) über dem Brücken-Die (26), die zweite Umverteilungsleitungen (42) aufweist, wobei die ersten Umverteilungsleitungen (62) mit den zweiten Umverteilungsleitungen (42) urch die erste Durchkontaktierung (134) und die zweite Durchkontaktierung (24) verbunden sind; und einer ersten Package-Komponente (46, 46A) und einer zweiten Package-Komponente (46, 46B), die über der zweiten Umverteilungsstruktur (40) angeordnet sind und an diese gebondet sind, wobei die erste Package-Komponente (46, 46A) durch den Brücken-Die (26) mit der zweiten Package-Komponente (46, 46B) elektrisch verbunden ist wobei die Struktur weiterhin ein Package-Substrat (68) auf einer Seite des Brücken-Dies (26) aufweist, die der ersten Package-Komponente (46, 46A) entgegengesetzt ist, wobei das Package-Substrat (68) mit der ersten Package-Komponente (46, 46A) elektrisch verbunden ist und Seitenwände des Package-Substrats (68) gegenüber jeweiligen Seitenwänden des Verkapselungsmaterials (38) seitlich ausgespart sind.
  9. Struktur nach Anspruch 8, wobei der Brücken-Die (26) keine aktiven und passiven Vorrichtungen aufweist.
  10. Struktur nach Anspruch 8 oder 9, die weiterhin Folgendes aufweist: einen Vorrichtungs-Die (32); und eine Haftschicht (34), die zwischen dem Vorrichtungs-Die (32) und der ersten Umverteilungsstruktur (58) angeordnet ist und den Vorrichtungs-Die (32) und die erste Umverteilungsstruktur (58) kontaktiert.
  11. Verfahren mit den folgenden Schritten Verkapseln eines Brücken-Dies (26) in einem Verkapselungsmaterial (38), wobei der Brücken-Die (26) Folgendes aufweist: ein Halbleitersubstrat (128), und eine Verbindungsstruktur (130) über dem Halbleitersubstrat (128), wobei die Verbindungsstruktur (130) dielektrische Schichten (131) und Metallleitungen (132) in den dielektrischen Schichten (131) aufweist; Herstellen einer ersten Umverteilungsstruktur (40) über dem Brücken-Die (26), wobei die erste Umverteilungsstruktur (40) erste Umverteilungsleitungen (42) aufweist; Bonden einer ersten Package-Komponente (46, 46A) und einer zweiten Package-Komponente (46, 46B) an die ersten Umverteilungsleitungen (42), wobei die erste und die zweite Package-Komponente durch die ersten Umverteilungsleitungen (42) und den Brücken-Die (26) elektrisch miteinander verbunden werden; Herstellen einer zweiten Umverteilungsstruktur (58), wobei die erste Umverteilungsstruktur (40) und die zweite Umverteilungsstruktur (58) auf entgegengesetzten Seiten des Brücken-Dies (26) angeordnet werden; Bonden einer Mehrzahl von diskreten Package-Substraten (68) an die zweite Umverteilungsstruktur (58); und Durchführen eines Vereinzelungsprozesses an dem Verkapselungsmaterial (38), der ersten Umverteilungsstruktur (40) und der zweiten Umverteilungsstruktur (58), um eine Mehrzahl von diskreten Packages (66') herzustellen.
  12. Verfahren nach Anspruch 11, das weiterhin Folgendes umfasst: Herstellen einer Metallsäule (24), wobei die Metallsäule (24) mit dem Verkapselungsmaterial (38) verkapselt wird; und Herstellen von zweiten Umverteilungsleitungen (62) auf einer Rückseite des Halbleitersubstrats (128), wobei die ersten Umverteilungsleitungen (42) durch die Metallsäule (24) mit den zweiten Umverteilungsleitungen (62) verbunden werden.
  13. Verfahren nach Anspruch 12, wobei der Brücken-Die (26) weiterhin eine Durchkontaktierung (134) aufweist, die sich in das Halbleitersubstrat (128) hinein erstreckt, wobei das Verfahren weiterhin Folgendes umfasst: Durchführen eines rückseitigen Schleifprozesses zum Freilegen der Durchkontaktierung (134), wobei die ersten Umverteilungsleitungen (42) weiterhin durch die Durchkontaktierung (134) mit den zweiten Umverteilungsleitungen (62) verbunden werden.
  14. Verfahren nach einem der Ansprüche 11 bis 13, das weiterhin Folgendes umfasst: Platzieren des Brücken-Dies (26) über einer Ablöseschicht (22), wobei die Ablöseschicht (22) über einem Träger (20) angeordnet ist; Entfernen der Ablöseschicht (22) und des Trägers (20) nach dem Herstellen der ersten Umverteilungsleitungen (42); und Durchführen eines rückseitigen Schleifprozesses, um Durchkontaktierungen (134) in dem Brücken-Die (26) freizulegen.
  15. Verfahren nach Anspruch 14, das weiterhin Folgendes umfasst: Platzieren eines Vorrichtungs-Dies (32), wobei der Vorrichtungs-Die (32) mittels einer Haftschicht (34) auf der Ablöseschicht (22) platziert wird und der Vorrichtungs-Die (32) und die Haftschicht (34) in dem Verkapselungsmaterial (38) verkapselt werden, wobei nach dem rückseitigen Schleifprozess ein Teil der Haftschicht (34) in dem Verkapselungsmaterial (38) verbleibt.
  16. Verfahren nach einem der Ansprüche 11 bis 15, das weiterhin ein Bonden von passiven Vorrichtungen (74) an die erste Umverteilungsstruktur (40) umfasst.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei der Brücken-Die (26) keine aktiven Vorrichtungen aufweist.
DE102019130567.5A 2019-07-17 2019-11-13 Package mit brücken-die zum verbinden und verfahren zu dessen herstellung Active DE102019130567B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962875162P 2019-07-17 2019-07-17
US62/875,162 2019-07-17
US16/671,954 US11133258B2 (en) 2019-07-17 2019-11-01 Package with bridge die for interconnection and method forming same
US16/671,954 2019-11-01

Publications (2)

Publication Number Publication Date
DE102019130567A1 DE102019130567A1 (de) 2021-01-21
DE102019130567B4 true DE102019130567B4 (de) 2023-03-09

Family

ID=74093383

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019130567.5A Active DE102019130567B4 (de) 2019-07-17 2019-11-13 Package mit brücken-die zum verbinden und verfahren zu dessen herstellung

Country Status (5)

Country Link
US (1) US11133258B2 (de)
KR (2) KR20210010806A (de)
CN (1) CN112242367A (de)
DE (1) DE102019130567B4 (de)
TW (1) TWI769440B (de)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US11721677B2 (en) * 2018-12-27 2023-08-08 Intel Corporation Microelectronic assemblies having an integrated capacitor
US11264343B2 (en) * 2019-08-30 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for semiconductor device and method of forming same
KR102674087B1 (ko) * 2019-09-06 2024-06-12 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지
US12021031B2 (en) * 2019-11-27 2024-06-25 Mediatek Inc. Semiconductor package structure
MY201016A (en) * 2019-12-20 2024-01-30 Intel Corp Integrated Bridge for Die-to-Die Interconnects
US20210202338A1 (en) * 2019-12-31 2021-07-01 Sj Semiconductor (Jiangyin) Corporation Wafer-level sip module structure and method for preparing the same
US20210296241A1 (en) * 2020-03-20 2021-09-23 Intel Corporation Microelectronic package with reduced through-substrate routing
US11670596B2 (en) 2020-04-07 2023-06-06 Mediatek Inc. Semiconductor package structure
KR102823977B1 (ko) * 2020-08-20 2025-06-24 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR102792976B1 (ko) * 2020-08-31 2025-04-11 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
US11894243B2 (en) * 2020-11-20 2024-02-06 Sj Semiconductor (Jiangyin) Corporation Wafer system-level fan-out packaging structure and manufacturing method
KR20220090661A (ko) * 2020-12-22 2022-06-30 삼성전자주식회사 반도체 패키지
US12125820B2 (en) 2021-02-12 2024-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Through-dielectric vias for direct connection and method forming same
KR102809407B1 (ko) * 2021-02-16 2025-05-19 삼성전자주식회사 반도체 패키지
US20220310518A1 (en) * 2021-03-25 2022-09-29 Intel Corporation Embedded bridge architecture with thinned surface
US12218041B2 (en) * 2021-04-22 2025-02-04 Qualcomm Incorporated Integrated circuit (IC) packages employing a capacitor-embedded, redistribution layer (RDL) substrate for interfacing an IC chip(s) to a package substrate, and related methods
KR20220155036A (ko) 2021-05-14 2022-11-22 삼성전자주식회사 반도체 패키지
TWI788045B (zh) * 2021-10-08 2022-12-21 力成科技股份有限公司 扇出型封裝結構及其製造方法
US12230622B2 (en) 2021-10-13 2025-02-18 Mediatek Inc. Electronic device with stacked printed circuit boards
KR20230052733A (ko) 2021-10-13 2023-04-20 삼성전자주식회사 반도체 패키지
US20230116326A1 (en) * 2021-10-13 2023-04-13 Mediatek Inc. Semiconductor package with tsv die
US12368053B2 (en) 2022-01-06 2025-07-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for laser drilling process for an integrated circuit package
US20230260896A1 (en) * 2022-02-17 2023-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
CN114582857A (zh) * 2022-03-08 2022-06-03 安徽安努奇科技有限公司 滤波电路和多工器
US12327815B2 (en) 2022-08-05 2025-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming the same
US20240071778A1 (en) * 2022-08-31 2024-02-29 Microsoft Technology Licensing, Llc Semiconductor interconnect bridge packaging
US12205881B2 (en) * 2022-12-23 2025-01-21 Deca Technologies Usa, Inc. Semiconductor assembly comprising a 3D block and method of making the same
US20240339370A1 (en) * 2023-04-06 2024-10-10 Taiwan Semiconductor Manufactoring Co., Ltd. Packaging of Dies Including TSVs using Sacrificial Carrier
WO2025022670A1 (ja) 2023-07-27 2025-01-30 株式会社レゾナック 半導体装置の製造方法、及び、半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018182597A1 (en) 2017-03-29 2018-10-04 Intel Corporation Microelectronic device with embedded die substrate on interposer
US20180366436A1 (en) 2017-06-15 2018-12-20 Invensas Corporation Multi-Chip Modules Formed Using Wafer-Level Processing of a Reconstitute Wafer
WO2019132965A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
EP2557597A4 (de) 2010-04-07 2014-11-26 Shimadzu Corp Strahlungsdetektor und verfahren zu seiner herstellung
US9048233B2 (en) * 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
CN106165092B (zh) 2014-02-26 2020-02-18 英特尔公司 具有穿桥导电过孔信号连接的嵌入式多器件桥
DE102016100523B4 (de) * 2015-11-10 2018-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-Stack-Package-on-Package-Strukturen
US10833052B2 (en) * 2016-10-06 2020-11-10 Micron Technology, Inc. Microelectronic package utilizing embedded bridge through-silicon-via interconnect component and related methods
DE102017123326B4 (de) * 2017-03-15 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Packages und Verfahren zu deren Herstellung
US10867954B2 (en) 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
US11177201B2 (en) * 2017-11-15 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages including routing dies and methods of forming same
US10651126B2 (en) 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018182597A1 (en) 2017-03-29 2018-10-04 Intel Corporation Microelectronic device with embedded die substrate on interposer
US20180366436A1 (en) 2017-06-15 2018-12-20 Invensas Corporation Multi-Chip Modules Formed Using Wafer-Level Processing of a Reconstitute Wafer
WO2019132965A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies

Also Published As

Publication number Publication date
TWI769440B (zh) 2022-07-01
KR20220024270A (ko) 2022-03-03
US20210020574A1 (en) 2021-01-21
CN112242367A (zh) 2021-01-19
DE102019130567A1 (de) 2021-01-21
TW202105626A (zh) 2021-02-01
KR102404957B1 (ko) 2022-06-08
US11133258B2 (en) 2021-09-28
KR20210010806A (ko) 2021-01-28

Similar Documents

Publication Publication Date Title
DE102019130567B4 (de) Package mit brücken-die zum verbinden und verfahren zu dessen herstellung
DE102019109690B4 (de) Halbleiterstrukturen und Verfahren zu deren Herstellung
DE102018116743B4 (de) Halbleiter-Bauelement und Verfahren
DE102019117763B4 (de) Seitenwandschutz für metallkontakthügel
DE102016100270B4 (de) Bondstrukturen und verfahren zu ihrer herstellung
DE102018117689B4 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102015105952B4 (de) Halbleitereinrichtung und Verfahren
DE102019116376B4 (de) Package mit integrierter Schaltung und Verfahren zu seinem Bilden
DE102013107244B4 (de) Gestapelter Fan-Out-Halbleiterchip
DE102019109592B4 (de) Die-stapel und deren ausbildungsverfahren
DE102018130035B4 (de) Package und verfahren
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102019115275A1 (de) Halbleiter-Interconnect-Struktur und Verfahren
DE102019105763A1 (de) Integriertes photonisches package undverfahren zu dessen herstellung
DE102021110267A1 (de) Deep-Partition-Leistungsabgabe mit Tiefgrabenkondensator
DE102015105855A1 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102019114984B4 (de) Package für integrierte schaltungen und verfahren
DE102018122228B4 (de) Integriertes Multichip-Fan-Out-Package sowie Verfahren zu dessen Herstellung
DE102016100523B4 (de) Multi-Stack-Package-on-Package-Strukturen
DE102020108481B4 (de) Halbleiter-Die-Package und Herstellungsverfahren
DE102020124131B4 (de) Halbleitervorrichtung und verfahren
DE102021114921A1 (de) Package und Verfahren zum Fertigen desselben
DE102019129840A1 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102020119971B4 (de) Halbleiterstruktur mit Chip-on-Wafer-Struktur mit Chiplet-Interposer und Verfahren zum Bilden derselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final