DE10212149B4

DE10212149B4 - Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität

Info

Publication number: DE10212149B4
Application number: DE10212149A
Authority: DE
Inventors: Ralf Dr. Henninger; Franz Dr. Hirler; Joachim Krumrey; Walter Dr. Rieger; Martin Pölzl
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-03-19
Filing date: 2002-03-19
Publication date: 2007-10-04
Anticipated expiration: 2022-03-20
Also published as: CN1297014C; US6690062B2; DE10212149A1; CN1445861A; US20030178676A1

Abstract

Transistoranordnung (1) mit mindestens einem aus mindestens einer in einem Substrat (6) angeordneten Transistorzelle (3) gebildeten aktiven Zellenfeld (2) und einem das aktive Zellenfeld (2) mindestens abschnittsweise umgebenden Randbereich (4), wobei
– das Substrat (6) eine Substratoberfläche (7) und eine der Substratoberfläche (7) gegenüberliegende Substratrückseite (8) aufweist,
– die Transistorzelle (1) eine Gate-Elektrode (10) aufweist, die gegen das Substrat (6) mit einer Isolatorschicht (12) elektrisch isoliert ist,
– der Randbereich (4) eine elektrisch leitende, mit der Gate-Elektrode (10) verbundene Rand-Gatestruktur (14) aufweist,
– im Substrat (6) eine Drain-Zone (16) vorgesehen ist,
– die Transistorzelle (1) entlang eines Grabens (9) ausgeprägt ist sowie
– die Gate-Elektrode (10) im Graben (9) und unter der Gate-Elektrode (10) eine zur Substratrückseite (8) orientierte Feldelektrode (11) angeordnet ist, die gegen die Gate-Elektrode (10) und gegen das Substrat (6) mit Isolatorschichten (12, 13) elektrisch isoliert ist,
gekennzeichnet durch...

Description

Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität Die Erfindung betrifft eine Transistoranordnung mit mindestens einem aus mindestens einer in einem Substrat angeordneten Transistorzelle gebildeten aktiven Zellenfeld und einem das aktive Zellenfeld mindestens abschnittsweise umgebenden Randbereich, wobei das Substrat eine Substratoberfläche und eine der Substratoberfläche gegenüberliegende Substratrückseite aufweist, die Transistorzelle eine Gate-Elektrode aufweist, die gegen das Substrat mit einer Isolatorschicht elektrisch isoliert ist, der Randbereich eine elektrisch leitende, mit der Gate-Elektrode verbundene Rand-Gatestruktur aufweist, im Substrat eine Drain-Zone vorgesehen ist, die Transistorzelle entlang eines Grabens ausgeprägt ist sowie die Gate-Elektrode im Graben und unter der Gate-Elektrode eine zur Substratrückseite orientierte Feldelektrode angeordnet ist, die gegen die Gate-Elektrode und gegen das Substrat mit Isolatorschichten elektrisch isoliert ist.
Insbesondere kommt die Erfindung bei Transistoranordnungen wie etwa Trench-MOS-Leistungstransistoren zu tragen, die das Steuern von Schaltströmen mit hohen Stromstärken (bis zu mehreren 10 Ampere) mittels Steuerspannungen im Bereich mehrerer Volt ermöglichen, wobei die Spannungsfestigkeit im geschalteten Lastkreis bis zu mehreren 100 Volt betragen kann und die Schaltzeiten üblicherweise unter einer Mikrosekunde liegen.
Ein Trench-MOS-Leistungstransistor besteht üblicherweise aus einem Halbleiterkörper, der ein aktives Zellenfeld und einen passiven Randbereich aufweist, wobei im aktiven Zellenfeld eine Mehrzahl von Trench-Transistorzellen nebeneinander angeordnet und elektrisch parallel geschaltet sind.
Je nach Ausprägung der Trench-Transistorzellen sind zum Beispiel selbstleitende und selbstsperrende p-Kanal- bzw. n-Kanal-Trench-MOS-Leistungstransistoren realisierbar.
In der 2 ist eine einzelne, herkömmliche Trench-Transistorzelle 3 eines selbstsperrenden, n-Kanal Trench-MOS-Leistungstransistors 1 vereinfacht im Querschnitt dargestellt. Ein Halbleitersubstrat 6 des Trench-MOS-Leistungstransistors 1 besteht in diesem Fall aus einem stark n-dotierten (n⁺⁺-dotierten) Grundsubstrat, das eine Drain-Zone 16 ausbildet. Auf der Drain-Zone 16 ist eine aus einem epitaktischen Verfahren hervorgegangene, schwach n-dotierte (n^–-dotierte) Drift-Zone 24 angeordnet.
An die Drift-Zone 24 schließen erste, p-dotierte und zweite, n⁺⁺-dotierte Diffusionsbereiche an. Dabei bilden die p-dotierten Diffusionsbereiche Kanal-Zonen 27 und die n⁺⁺-dotierten Diffusionsbereiche Source-Zonen 26 der Trench-Transistorzelle 3 aus. In den Diffusionsbereichen ist ein Graben 9 (Trench) vorgesehen, dessen Innenfläche mit einem Gateoxid 25 ausgekleidet ist. Der Graben 9 ist im Übrigen mit leitfähigem Polysilizium gefüllt, das eine Gate-Elektrode 10 bildet.
Die Gate-Elektrode 10 ist mit einem Gate-Anschluss, die Source-Zonen 26 sind mit einem Source-Anschluss des Trench-MOS-Leistungstransistors verbunden. Auf der Substratoberfläche 7 ist eine Feldoxidschicht 18 vorgesehen, die die Source-Zonen 26 und die Gate-Elektrode 10 von aufliegenden Metallisierungen voneinander elektrisch isoliert. Auf einer der Substratoberfläche 7 gegenüberliegenden Substratrückseite 8 ist im Anschluss an die Drain-Zone 16 des Halbleiterkörpers 23 eine Drain-Metallisierung 15 angeordnet.
Im spannungslosen Zustand sind die leitfähigen Source-Zonen 26 durch die p-dotierten Kanal-Zonen 27 von der Drain-Zone 16 getrennt. Wird die Gate-Elektrode 10 mit einem positiven Potential vorgespannt, so reichern sich in der Kanal-Zone 27, unmittelbar angrenzend an das Gateoxid 25, Minoritätsträger, in diesem Fall Elektronen, an. Bei steigender positiver Vorspannung der Gate-Elektrode 10 formt sich in der ursprünglich p-leitenden Kanal-Zone 27 ein n-leitender Kanal 29 (Inversion).
Mit steigender Stromstärke zwischen der Source-Zone und der Drain-Zone nimmt die Temperatur des Halbleiterkörpers zu und die Beweglichkeit der Ladungsträger in der Kanal-Zone ab. Dieser Effekt bewirkt, dass Trench-Transistorzellen in einfacher Weise elektrisch parallel geschalten werden können. Fließt beispielsweise im durchgeschaltenen Zustand durch eine der parallel geschaltenen Trench-Transistorzellen zunächst ein etwas höherer Strom, so führt dies in dieser Trench-Transistorzelle zu einer größeren Temperaturerhöhung. Aufgrund der erhöhten Temperatur wird die Beweglichkeit der Ladungsträger im Kanal herabgesetzt und die Trench-Transistorzelle dadurch hochohmiger. In der Folge verteilt sich der Strom auf kühlere, parallel geschaltene Trench-Transistorzellen.
Im Halbleiterkörper eines Trench-MOS-Leistungstransistors besteht eine Trench-Transistorzelle üblicherweise aus einem langgestreckten Graben. In der oben beschriebenen Weise können nun mehrere dieser Gräben (Trenches) nebeneinander zu einem aktiven Zellenfeld angeordnet werden.
Die maximale Stromstärke, die mit einem Trench-MOS-Leistungstransistor schaltbar ist, wird durch den Drain-Source-Widerstand (R_DS(ON)) der parallel geschaltenen Trench-Transistorzellen bestimmt. Die minimale Schaltzeit oder maximale Betriebsfrequenz wird im Wesentlichen durch die Gate-Parameter Eingangswiderstand (input resistance, R_G) und Eingangskapazität (input capacity, C_ISS) bestimmt.
Der Eingangswiderstand wird im Wesentlichen durch den Widerstand der Gate-Elektroden in den Trenches bestimmt. Dazu addiert sich ein geringerer Anteil, resultierend aus dem Widerstand der Verbindungsleitungen zwischen einem Gate-Anschluss des Trench-MOS-Leistungstransistors und den Gate-Elektroden in den Trenches. Die Eingangskapazität C_ISS ergibt sich aus der Addition der Gate-Source-Kapazität (C_GS) und der Gate-Drain-Kapazität (C_GD) Eine Anordnung für Trench-Transistorzellen, wie sie aus der 2 bekannt ist, weist eine hohe Kapazität zwischen den Gate-Elektroden 10 und der dem Drain-Anschluss zugeordneten Drift-Zone 24 auf. Sie resultiert daraus, dass sich die Drift-Zone 24 und die Gate-Elektroden 10 am dünnen Gateoxid 25 gegenüberliegen.
Aus der WO 98/02925 A1 (Franke et al.) ist nun ein MOS-Leistungstransistor mit planar über der Substratoberfläche angeordneten Gate-Elektrode bekannt, bei dem die Schaltzeiten und Schaltverluste durch Verringerung der Gate-Drain-Kapazität C_GD reduziert sind. Dabei wird jeweils neben der Gate-Elektrode eine Feldelektrode angeordnet, die mit dem Source-Anschluss des MOS-Leistungstransistors verbunden ist. Die Feldelektrode schirmt die elektrische Ladung auf der Gate-Elektrode von der Drift-Zone ab und reduziert die Fläche, an der sich die Gate-Elektroden und die Drift-Zone einander gegenüber liegen.
Die US 5,763 915 A bezieht sich auf eine MOSFET-Struktur mit einem Zellenfeld und einem Randbereich. Im Randbereich liegt das zur Füllung der Gategräben abgeschiedene Polysilizium auf der Substratoberfläche auf und bildet eine Randstruktur.
Eine weitere MOSFET-Struktur mit einer Randstruktur ist in der EP 722 189 A2 beschrieben. Die Randstruktur dient als Hilfsmittel zur Kontaktierung des in den Gategräben vorgesehenen Gatematerials. Ferner ist auf der Vorderseite des Bauteils eine Kanalstopp-Struktur vorgesehen, die neben der Gate-Randstruktur angeordnet ist.
Die WO 00/42665 A1 bezieht sich auf einen Trench-MOS-Leistungstransistor mit in Gategräben (Trenches) vorgesehenen Gate-Elektroden. Die Kontaktierung der Gate-Elektrode erfolgt über Gateanschlussgräben, die in einem Randbereich außerhalb des aktiven Zellenfeldes angeordnet sind.
Die US 6,107,160 A offenbart laterale und vertikale DMOS-Feldeffekttransistorstrukturen mit jeweils auf der Substratoberfläche aufliegender Gateelektrode. Die Gateelektrode ist innerhalb des aktiven Zellenfelds durch eine Schirmelektrode von der Drainzone kapazitiv entkoppelt.
Weiter ist aus der US 5,283,201 A (Tsang et al.) ein Trench-MOS-Leistungstransistor mit in Gategräben (Trenches) vorgesehener Gate-Elektrode bekannt, bei dem unterhalb der Gate-Elektrode eine weitere, von der Gate-Elektrode elektrisch isolierte Struktur aus dem Material der Gate-Elektrode ausgebildet ist.
Durch Konzepte, wie sie zum Beispiel aus der US 5,283,201 A (Tsang et al.) bekannt sind, sowie durch eine weitere Verkleinerung der Strukturen im aktiven Zellenfeld, lassen sich die Schaltzeiten und damit auch die während der Schaltzeiten auftretenden elektrischen Schaltverluste im aktiven Zellenfeld von MOS-Leistungstransistoren reduzieren.
Da die Schaltverluste die Effektivität von Schaltungen mit MOS-Leistungstransistoren, etwa Motorsteuerungen oder Spannungswandler, reduzieren, werden allgemein MOS-Leistungstransistoren mit weiter verbesserten Schalteigenschaften und weiter reduzierten Schaltverlusten gefordert.
Die Aufgabe der Erfindung ist es daher, eine Transistoranordnung zur Verfügung zu stellen, dessen Schaltverhalten gegenüber herkömmlichen Transistoranordnungen durch eine Verringerung der Gate-Drain-Kapazität gegenüber bekannten Transistoranordnungen verbessert ist.
Diese Aufgabe wird bei einer Transistoranordnung der eingangs genannten Art erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Bei einer Transistoranordnung der erfindungsgemäßen Art wird also die Gate-Drain-Kapazität durch eine Schirmelektrode verringert, die mindestens in Abschnitten eines ein aktives Zellenfeld umgebenden Randbereichs jeweils zwischen einer Rand-Gatestruktur und einer Drain-Zone angeordnet ist.
Der Randbereich dient funktionell der Kontaktierung der Gate-Elektroden der Transistorzellen, sowie bei neueren Konzepten auch zur Kontaktierung der Feldelektroden. Dazu werden die Transistorzellen über das aktive Zellenfeld hinaus verlängert. Zur Minimierung des ohmschen Gate-Eingangswiderstandes werden die üblicherweise aus einem stark dotierten Polysilizium geformten Gate-Elektroden im Randbereich zu flächigen Rand-Gatestrukturen vergrößert und mittels einer Mehrzahl von Durchkontaktierungen mit einer aufliegenden Gate-Metallisierung verbunden.
Die flächige Rand-Gatestruktur bildet dabei in den Randbereichen eine erste Elektrode einer planaren Gate-Drain-Kapazität C_ISS(Rand), deren Gegenelektrode die Drift-Zone bildet. Die Gate-Drain-Kapazität C_ISS(Rand) im Randbereich addiert sich zur Gate-Drain-Kapazität C_ISS(Rand) der Transistorzellen im aktiven Zellenfeld zur gesamten Eingangskapazität C_ISS = C_ISS(Rand) + C_ISS(Feld). Je geringer nun die Gate-Drain-Kapazität des aktiven Zellenfeldes ist, desto größer ist der relative Anteil der Gate-Drain-Kapazität im Randbereich an der gesamten Gate-Drain-Kapazität der Transistoranordnung. Etwa bei auf Durchlassverlusten optimierten Trench-MOS-Leistungstransistoren fällt der von der Gate-Drain-Kapazität des Randbereichs gebildete Randanteil aufgrund der großen Fläche des aktiven Zellenfelds typischerweise gering aus. Da sich bei neueren Konzepten jedoch derselbe Drain-Source-Widerstand im eingeschalteten Zustand R_DS(ON) auch mit deutlich kleineren aktiven Zellenfeldern realisieren lässt, wird das Schaltverhalten solcher MOS-Leistungstransistoren in zunehmenden Maße durch den Randanteil der Gate-Drain-Kapazität beeinflusst.
Dadurch gewinnt der Anteil der Gate-Drain-Kapazität des das aktive Zellenfeld umgebenden Randbereichs und einer weiteren Peripherie des MOS-Leistungstransistors an dessen gesamten Gate-Drain-Kapazität an Bedeutung.
Ein Schaltverhalten eines Leistungstransistors wird im Allgemeinen durch die Schaltzeit bestimmt, die kennzeichnet, binnen welcher Zeit die Drain-Sourcestrecke des Leistungstransistors vom leitenden in den sperrenden Zustand bzw. umgekehrt übergeht. Die Schaltzeit bestimmt dabei die Betriebsfrequenz des Leistungstransistors. Zum anderen wird das Schaltverhalten eines Leistungstransistors durch die Schaltverluste geprägt, die während des Umschaltvorgangs in der Halbleiterstruktur entstehen und abgeführt werden müssen. Dabei werden die Schaltverluste wiederum wesentlich von den Schaltzeiten bestimmt.
Die Schaltzeit wird dabei durch eine Zeitkonstante bestimmt, die durch den ohmschen Eingangswiderstand der Gate-Elektrode, sowie einer Ladung Q_G auf der Gate-Elektrode bestimmt wird, deren Betrag von einer variablen Eingangskapazität C_ISS abhängig ist. Die Eingangskapazität C_ISS ergibt sich aus der Gate-Source-Kapazität und der Gate-Drain-Kapazität des Leistungstransistors. Da nun in neueren Konzepten für Trench-MOS-Leistungstransistoren die Gate-Drain-Kapazität in einem aktiven Zellenfeld durch die Anordnung einer Feldelektrode stark reduziert ist, wird die Gate-Drain-Kapazität solcher Trench-MOS-Leistungstransistoren auch in nicht unerheblichem Maße von einer Randkapazität bestimmt, die zwischen einer in einem das aktive Zellenfeld umgebenden Randbereich angeordneten Rand-Gatestruktur und einer Drift-Zone im Halbleiterkörper des Trench-MOS-Leistungstransistors ausgeprägt ist.
Eine einfache Reduzierung der Fläche der Rand-Gatestrukturen führt einerseits zwar zu einer Verringerung der Eingangskapazität, andererseits aber zu einer Vergrößerung des Eingangswiderstandes. Werden stattdessen Schirmelektroden zwischen den Rand-Gatestrukturen und der Drain-Zone angeordnet, so führt dies zu einer Reduktion der Gate-Drain-Kapazität im Randbereich, ohne dass dabei der ohmsche Widerstand der Zuleitung zu den Gate-Elektroden erhöht wird.
Diese Schirmelektrode ist durch Isolatorschichten sowohl von den Rand-Gatestrukturen, als auch von der Drain-Zone bzw. dem Substrat elektrisch isoliert. Jede der Isolatorschichten ist dabei als einfache Schicht, etwa als Oxidschicht, oder als Mehrschichtsystem realisierbar.
Die Schirmelektrode wird vorteilhafterweise mit der Feldelektrode im aktiven Zellenfeld verbunden, so dass eine Abschirmung im aktiven Zellenfeld und im Randbereich mit einem gleichen Abschirmpotential erfolgt.
In einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Transistoranordnung werden die Schirmelektroden mindestens teilweise zusammen mit den Feldelektroden und mit einer Source-Metallisierung eines Trench-MOS-Leistungstransistors elektrisch leitend verbunden. Dadurch ergibt sich eine Umwandlung der Gate-Drain-Kapazität des Randbereichs in eine Gate-Source-Kapazität und eine Source-Drain-Kapazität. Deren Einfluss auf das Schaltverhalten des Trench-MOS-Leistungstransistors ist deutlich geringer als der Einfluss der Gate-Drain-Kapazität.
In einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Transistoranordnung wird die Schirmelektrode mit einer Steuereinrichtung elektrisch leitend verbunden. Durch eine solche Steuereinrichtung wird auf der Schirmelektrode ein Potential gesteuert, das die Abschirmung oder den Schaltvorgang unterstützt. Die Steuereinrichtung kann in anderen Bereichen des Halbleiterkörpers der Transistoranordnung vorgesehen sein. Alternativ dazu sind die Schirmelektroden mit einem zusätzlichen elektrischen Anschluss der Transistoranordnung verbunden, über den bei Bedarf applikationsspezifisch ein geeignetes Signal zur Optimierung des Abschirmverhaltens bzw. Schaltverhaltens der erfindungsgemäßen Transistoranordnung eingespeist wird.
Vorteilhafterweise weist die erfindungsgemäße Transistoranordnung einen ein aktives Zellenfeld mindestens teilweise umschließenden Gate-Ring aus stark dotiertem Polysilizium als Rand-Gatestruktur über der Substratoberfläche auf, unter dem sich durch eine Isolationsschicht von dieser elektrisch isoliert eine Schirmelektrode befindet. Durch eine solche Kombination aus Gate-Ring und Schirmelektrode sind sowohl der ohmsche Eingangswiderstand, als auch die Eingangskapazität minimiert.
Die Schirmelektrode wird in bevorzugter Weise als planare Schicht aus dotiertem Polysilizium zwischen einer Substratoberfläche und der Rand-Gatestruktur angeordnet, wobei die Rand-Gatestruktur und die Schirmelektrode durch mindestens eine Isolatorschicht voneinander elektrisch isoliert sind. Eine solche Realisierung der Schirmelektrode aus dotiertem Polysilizium auf der Substratoberfläche ist fertigungstechnisch von besonderem Vorteil, weil etwa bei üblichen Trench-MOS-Leistungstransistoren mit Feldelektroden eine solche pla nare Schicht aus Polysilizium zusammen mit zur Kontaktierung der Feldelektroden benötigten Strukturen erzeugt werden kann.
In einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Transistoranordnung wird die Schirmelektrode durch Dotierung des Substrats in einem unterhalb der Rand-Gatestrukturen befindlichen Bereich ausgeprägt. Der die Schirmelektrode bildende Bereich weist dabei eine Dotierung eines Leitungstyps auf, der dem Leitungstyp der Dotierung des umliegenden Substrats entgegengesetzt ist. Üblicherweise weist die Dotierung des Substrats eines Trench-MOS-Leistungstransistors im Randbereich die Dotierung der Drift-Zone auf. Bei n-Kanal MOS-Leistungstransistoren ist dies eine leichte n^–-Dotierung. Entsprechend weist der Bereich der Schirmelektrode dann eine p-Dotierung auf. Da bei Trench-MOS-Leistungstransistoren die Drift-Zone mindestens zur Bildung von Kanal-Zonen und Source-Zonen ohnehin Implantationsschritten unterzogen wird, lässt sich die Schirmelektrode auf diese Weise ohne besonderen Mehraufwand einfach realisieren.
In einer weiteren bevorzugten Ausführungsform der Erfindung werden Rand-Gatestrukturen aus Polysilizium in ihrer Ausdehnung stark reduziert und statt dessen als Gatestrukturen in der Metallisierungsebene ausgeführt. Da das Material der Metallisierungsebene, etwa Aluminium, einen niedrigeren spezifischen ohmschen Widerstand aufweist als dotiertes Polysilizium, können diese Strukturen bei gleichem ohmschen Widerstand mit einer geringeren flächenhaften Ausdehnung vorgesehen werden. Zudem liegt die Metallisierungsebene auf einer Isolatorschicht, etwa einer Oxidschicht, auf, die üblicherweise aus funktionalen Gründen relativ zu den anderen Schichten sehr dick ausgeführt ist.
Im Vorhergehenden ist die Erfindung jeweils am Beispiel einer Trench-Transistorzelle erläutert. Darüber hinaus ist die Erfindung in nahe liegender Weise auf IGBTs, Transistoranordnungen mit planarer Struktur und solche mit Drain-Up-Struktur erweiterbar.
Weiterhin ist die Erfindung jeweils auf selbstleitende und selbstsperrende p-Kanal und n-Kanal Transistorzellen anwendbar.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert, wobei für einander entsprechende Komponenten die gleichen Bezugszeichen verwendet werden.
Es zeigen:
1 einen vereinfachten, schematischen Querschnitt durch eine Transistoranordnung gemäß einem ersten Ausführungsbeispiel der Erfindung im Übergangsbereich zwischen aktiven Zellenfeld und Randbereich.
2 einen schematischen, stark vereinfachten Querschnitt durch eine Trench-Transistorzelle.
3 eine schematische, vereinfachende Draufsicht auf einen Ausschnitt eines Trench-MOS-Leistungstransistors.
4 einen schematischen Querschnitt durch einen Abschnitt eines Randbereichs einer Transistoranordnung herkömmlicher Art.
5 einen schematischen Querschnitt durch einen Randbereich einer Transistoranordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung.
6 einen schematischen, vereinfachten Querschnitt durch einen Randbereich einer Transistoranordnung gemäß einem dritten Ausführungsbeispiel der Erfindung.
7 ein Kennlinienfeld Gate-Sourcespannung U_GS versus Gateladung Q_G.
Die 2 wurde bereits Eingangs beschrieben.
Die 1 zeigt eine als Trench-MOS-Leistungstransistor ausgeführte Transistoranordnung 1 mit schematischer Darstellung der Source-, Drain- und Gateanschlüsse, der als n-Kanal MOSFET mit vertikaler, zweifach diffundierter Trench-Struktur (VDMOSFET, vertical double-diffused metall oxide semiconductor field effect transistor) ausgeführt ist. Dabei ist eine mit dem Drain-Anschluss verbundene Drain-Metallisierung 15 auf einer Substratrückseite 8 eines Substrats 6 angeordnet. An die Drain-Metallisierung 15 schließt im Substrat eine n⁺⁺-dotierte Drain-Zone 16 an. Der Drain-Metallisierung 15 gegenüber schließt an der Drain-Zone 16 eine Drift-Zone 24 an. In der Drift-Zone 24 bildet sich im Sperrbetrieb des Trench-MOS-Leistungstransistors eine Raumladungszone aus, deren Ausdehnung im Wesentlichen die maximale Sperrspannung des Trench-MOS-Leistungstransistors bestimmt. Sie weist eine im Vergleich zur Drain-Zone 16 schwache n-Dotierung auf.
In einem aktiven Zellenfeld 2 sind im Substrat 6 Gräben (Trenches) 9 angeordnet. Die Gräben 9, die im Querschnitt dargestellt sind, erstrecken sich in diesem Beispiel parallel in einer Richtung senkrecht zur Querschnittsfläche. Die Gräben 9 sind mit einer ersten Isolatorschicht 12 ausgekleidet, die im Inneren der Gräben 9 angeordnete Gate-Elektroden 10 und Feldelektroden 11 gegen das Substrat elektrisch isoliert.
Die Gate-Elektroden 10 und die Feldelektroden 11 sind gegeneinander durch eine zweite Isolatorschicht 13 elektrisch isoliert. An die Drift-Zone 24 des Substrats 6 schließen in Bereichen zwischen den Gräben 9 Kanal-Zonen 27 an, die etwa den Gate-Elektroden 10 gegenüberliegen. Zwischen den Kanal-Zonen 27 und der Substratoberfläche 7 sind Source-Zonen 26 vorgesehen. Die Feldelektroden 11 verringern die Kapazität zwischen den Gate-Elektroden 10 und der Drift-Zone 24. Mittels Durchkontaktierungen 28 ist eine Source-Metallisierung 21 mit den Source-Zonen 26 elektrisch leitend verbunden. Gegenüber den Gate-Elektroden 10 ist die Source-Metallisierung durch eine Zwischenoxidschicht 19 elektrisch isoliert. Das Material sowohl der Gate-Elektroden 10 als auch der Feldelektroden 11 ist zum Beispiel stark dotiertes Polysilizium. Die Leitfähigkeit der Gate-Elektrode 10 kann beispielsweise durch eine Zusatzschicht in der Gate-Elektrode 10, etwa einer Silizidschicht, verbessert sein. Der Graben 9 mit einer Gate-Elektrode 10 und der Feldelektrode 11 bildet zusammen mit den angrenzenden, dotierten Bereichen des Substrats 6 eine Trench-Transistorzelle 3, die sich bis zur Drain-Zone 16 erstreckt.
Wird in einer solchen aktiven Transistorzelle 3 die Gate-Elektrode 10 mit einem positiven Potential beaufschlagt, so bildet sich in der p-dotierten Kanal-Zone 27, die der Gate-Elektrode 10 an der Isolatorschicht 12 im Bereich des Gateoxids 25 gegenüberliegt, ein n-leitender Inversionskanal aus den dort angereicherten Minoritätsträgern (Elektronen) der p-dotierten Kanal-Zone 27.
In einem Randbereich 4 des Trench-MOS-Leistungstransistors 1 erfolgt zum einen die Kontaktierung der in den Gräben 9 angeordneten Feldelektroden 11 mit der Source-Metallisierung 21. Zum anderen erfolgt die Kontaktierung der in den Gräben 9 an geordneten Gate-Elektroden 10 mit einer Gate-Metallisierung 20. Ferner stellt der dargestellte Randbereich 4 ein Ausführungsbeispiel für eine Schirmelektrode 17 dar.
Die Kontaktierung der in den Gräben 9 angeordneten Feldelektroden 11 erfolgt beispielsweise in einer Querschnittsebene II, die in vertikaler Richtung parallel zur ersten Querschnittsebene I angeordnet ist. In den Gräben 9, die senkrecht zur Querschnittsebene I verlaufen, erstrecken sich die Gate-Elektroden 10 nicht über die gesamte Länge der Gräben 9, so dass in einem Abschlussbereich der Gräben 9 die Kontaktierungen der jeweiligen Feldelektrode 11 erfolgt, wie in der Ebene II gezeigt. Jede über die Substratoberfläche 7 gezogene Feldelektrode 11 ist mit der Source-Metallisierung 21 elektrisch leitend verbunden. Zudem wird eine Schirmelektrode 17 ausgebildet, die sich oberhalb der Substratoberfläche 7 erstreckt.
In einer weiteren Querschnittsebene III, die sich zwischen der ersten Querschnittsebene I und der zweiten Querschnittsebene II parallel zu dieser erstreckt, erfolgt die elektrische Verbindung der Gate-Elektroden 10 mit einer Rand-Gatestruktur 14. Die Rand-Gatestruktur 14 ist elektrisch leitend mit der Gate-Metallisierung 20 verbunden. In diesem Beispiel werden die Gate-Randstrukturen 14 und die Abschirmelektroden 17 aus dotiertem Polysilizium gebildet. Die Source-Metallisierung 21, die Gate-Metallisierung 20, die Gate-Randstruktur 14, die Schirmelektrode 17, sowie das Substrat 6 sind gegeneinander jeweils durch eine erste Isolatorschicht 18 (Feldoxidschicht), eine zweite Isolatorschicht 19 (Zwischenoxidschicht) sowie einer weiteren Isolatorschicht 13 voneinander elektrisch isoliert.
In diesem Beispiel ist die Gate-Drain-Kapazität des Trench-MOS-Leistungstransistors 1 durch die Feldelektroden 11 im aktiven Zellenfeld 2 in einem Maße reduziert, dass durch das Vorsehen der Schirmelektrode 17 zwischen den Drain-Zonen 16, 24 und der Rand-Gatestruktur 14 im Randbereich 4 des Trench-MOS-Leistungstransistors 1 das Schaltverhalten des Trench-MOS-Leistungstransistors 1 zusätzlich deutlich verbessert wird.
In der 3 ist ein Ausschnitt der Oberfläche eines Trench-MOS-Leistungstransistors 1 in Draufsicht schematisch vereinfacht dargestellt. Dabei weist der Trench-MOS-Leistungstransistor 1 mindestens ein aktives Zellenfeld 2 auf, das jeweils von Randbereichen 4 umgeben sind. Das Zellenfeld 2 weist Trench-Transistorzellen 3 mit Gräben 9 auf, die nebeneinander im aktiven Zellenfeld 2 angeordnet sind. Die Gräben 9 sind in den Randbereich 4 hinein verlängert oder durch eigene Anschlussstreifen verbunden, in welchen jeweils die Kontaktierung der in den Gräben 9 angeordneten Gate-Elektroden 10, bzw. Feldelektroden 11 erfolgt. Zur Minimierung des ohmschen Widerstands in der Zuleitung zu den Gate-Elektroden 10, weist dabei der Randbereich 4 eine Rand-Gatestruktur 14 aus dotiertem Polysilizium auf, wobei zwischen der Rand-Gatestruktur 14 und den in den Gräben 9 angeordneten Gate-Elektroden 10 eine elektrisch leitfähige Verbindung vorgesehen ist. Mittels Durchkontaktierungen 28 ist eine auf der Oberfläche des Trench-MOS-Leistungstransistors 1 angeordnete Gate-Metallisierung 20 mit der durch mindestens eine Isolatorschicht von dieser getrennten Rand-Gatestruktur elektrisch leitend verbunden.
In der 4 ist ein schematischer Querschnitt durch einen Ausschnitt eines Randbereichs 4 einer -Transistoranordnung der herkömmlichen Art gezeigt. Dabei ist oberhalb einer Drift-Zone 24 eine Feldoxidschicht 18 angeordnet, die die Drift-Zone 24 elektrisch von der auf der Feldoxidschicht 18 abschnittsweise aufliegenden Rand-Gatestruktur 14 isoliert. Eine weitere Isolatorschicht 19 (Zwischenoxidschicht) isoliert die Rand-Gatestruktur 14 gegen weitere leitfähige Schichten, etwa eine Source-Metallisierung 21. Die Gate-Metallisierung 20 wird mittels Durchkontaktierungen 28 mit der darunter liegenden, üblicherweise aus dotiertem Polysilizium gebildeten, Rand-Gatestruktur 14 elektrisch leitend verbunden.
Die Gate-Randstruktur 14 bildet über die dazwischen liegenden Feldoxidschicht 18 und der darunter liegenden Drift-Zone 24 eine Kapazität C_GD, die das Schaltverhalten der Transistoranordnung negativ beeinflusst.
Die 5 stellt einen Randbereich 4 einer als Trench-MOS-Leistungstransistor ausgeführten Transistoranordnung dar, die gemäß einem zweiten Ausführungsbeispiel der Erfindung ausgeführt ist. Im Unterschied zu der aus der 4 dargestellten Anordnung ist auf einer Feldoxidschicht 18, aufliegend auf einer Drift-Zone 24, abschnittsweise eine Schirmelektrode 17 vorgesehen, die elektrisch leitend mit einer Source-Metallisierung 21 verbunden ist. Durch eine Isolatorschicht 13 von der Schirmelektrode 17 getrennt ist eine Rand-Gatestruktur 14 angeordnet, die ihrerseits über Durchkontaktierungen 28 mit einer Gate-Metallisierung 20 elektrisch leitend verbunden ist. Durch die Schirmelektrode 17 wird in dieser Anordnung die Kapazität zwischen der Rand-Gatestruktur 14 und der Drift-Zone 24 in eine Kapazität zwischen der Rand-Gatestruktur 14 und der Schirmelektrode 17, also in eine Kapazität zwischen dem Gate-Anschluss und dem Source-Anschluss transformiert. Diese Kapazität beeinflusst das Schaltverhalten des Trench-MOS-Leistungstransistors erheblich weniger als die Kapazität zwischen dem Gate-Anschluss und dem Drain-Anschluss.
In der 6 ist der Randbereich 4 einer als Trench-MOS-Leistungstransistor ausgeführten Transistoranordnung dargestellt, in der eine Schirmelektrode 17, 22 gemäß einem dritten Ausführungsbeispiel der Erfindung vorgesehen ist. Dabei ist die Schirmelektrode 17, 22 als p-dotierter Bereich unterhalb der Substratoberfläche 7 in der in diesem Beispiel n^–-dotierten Drift-Zone 24 realisiert.
Die 7 zeigt ein Kennlinienfeld Gate-Source-Potential U_GS versus Gateladung Q_G für verschiedene Ausprägungen der Randbereiche von Trench-MOS-Leistungstransistoren. Wird, ausgehend von einer ungeladenen Gate-Elektrode die Ladung der Gate-Elektrode mittels eines konstanten Ladestroms erhöht, so steigt in einem ersten Abschnitt A das Potential zwischen dem Gate und der Source nahezu linear an.
In einem zweiten Bereich B führt eine weitere Ladungserhöhung nur zu einer sehr geringen Änderung der Potentialdifferenz zwischen Gate und Source. In diesem Bereich wird ein weiteres Durchsteuern der Source-Drainstrecke des Trench-MOS-Leistungstransistors zunächst verzögert. Der flache Kennlinienabschnitt im Bereich B wird als Miller-Plateau bezeichnet, dessen Länge ein Maß für eine Dauer des Schaltvorgangs eines MOS-Transistors ist.
In einem dritten Bereich C ist der Zusammenhang zwischen der Ladung auf der Gate-Elektrode und dem Potential zwischen Gate und Source wieder nahezu linear. Die Ausprägung (Länge) des Miller-Plateaus ist abhängig von der Größe der Gate-Drain-Kapazität. Je größer die Gate-Drain-Kapazität, desto ausge prägter (länger) ist das Miller-Plateau, und desto mehr zusätzliche Ladung muss an die Gate-Elektrode gebracht werden.
Die Kennlinie a beschreibt das Verhalten eines idealisierten Trench-MOS-Leistungstransistors, der ausschließlich ein aktives Zellenfeld ohne Randbereich aufweist, und in dessen Trench-Transistorzellen Feldelektroden angeordnet sind.
Die Kennlinie b stellt das Verhalten eines Trench-MOS-Leistungstransistors der herkömmlichen Art dar, bei dem eine Rand-Gatestruktur vorgesehen ist, die durch eine Feldoxidschicht vom Substrat elektrisch isoliert ist.
Die Kennlinie c kennzeichnet das Verhalten eines Trench-MOS-Leistungstransistors nach dem ersten Ausführungsbeispiel der Erfindung, bei dem zwischen der Rand-Gatestruktur und dem Substrat eine Schirmelektrode aus Polysilizium angeordnet ist.
Die Kennlinie d beschreibt schließlich den Zusammenhang zwischen dem Gate-Sourcepotential und der Gateladung für einen Trench-MOS-Leistungstransistor, bei dem die Rand-Gatestruktur auf eine Gate-Metallisierung reduziert ist. Dabei ist die Gate-Metallisierung über eine Zwischenoxidschicht von einer Schirmelektrode und die Schirmelektrode über eine Feldoxidschicht gegen das Substrat elektrisch isoliert.

Claims

Transistoranordnung (1) mit mindestens einem aus mindestens einer in einem Substrat (6) angeordneten Transistorzelle (3) gebildeten aktiven Zellenfeld (2) und einem das aktive Zellenfeld (2) mindestens abschnittsweise umgebenden Randbereich (4), wobei – das Substrat (6) eine Substratoberfläche (7) und eine der Substratoberfläche (7) gegenüberliegende Substratrückseite (8) aufweist, – die Transistorzelle (1) eine Gate-Elektrode (10) aufweist, die gegen das Substrat (6) mit einer Isolatorschicht (12) elektrisch isoliert ist, – der Randbereich (4) eine elektrisch leitende, mit der Gate-Elektrode (10) verbundene Rand-Gatestruktur (14) aufweist, – im Substrat (6) eine Drain-Zone (16) vorgesehen ist, – die Transistorzelle (1) entlang eines Grabens (9) ausgeprägt ist sowie – die Gate-Elektrode (10) im Graben (9) und unter der Gate-Elektrode (10) eine zur Substratrückseite (8) orientierte Feldelektrode (11) angeordnet ist, die gegen die Gate-Elektrode (10) und gegen das Substrat (6) mit Isolatorschichten (12, 13) elektrisch isoliert ist, gekennzeichnet durch mindestens eine Schirmelektrode (17), die mindestens abschnittsweise zwischen der Rand-Gatestruktur (14) und der Drain-Zone (16) angeordnet ist.
Transistoranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die mindestens eine Transistorzelle (3) streifenförmig ausgeprägt ist.
Transistoranordnung nach Anspruch 2, dadurch gekennzeichnet, dass in mindestens einem aktiven Zellenfeld (2) jeweils eine Mehrzahl von streifenförmigen Transistorzellen (3) vorgesehen ist, die parallel nebeneinander angeordnet sind.
Transistoranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die mindestens eine Schirmelektrode (17) mit der Feldelektrode (11) elektrisch leitend verbunden ist.
Transistoranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die mindestens eine Schirmelektrode (17) mit einer Source-Metallisierung der Transistoranordnung (1) elektrisch leitend verbunden ist.
Transistoranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die mindestens eine Schirmelektrode (17) mit einer Steuereinrichtung elektrisch leitend verbunden, das Potential der Schirmelektrode (17) durch die Steuereinrichtung steuerbar ist und durch das gesteuerte Potential der Schirmelektrode (17) einem Übersprechen von Signalen jeweils zwischen der Rand-Gatestruktur (14) und der Drain-Zone (16) entgegengewirkt ist.
Transistoranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Rand-Gatestruktur (14) als ein das aktive Zellenfeld (2) mindestens teilweise umschließender Gate-Ring aus Polysilizium ausgeführt ist.
Transistoranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Schirmelektrode (17) als planare Schicht aus dotiertem Polysilizium zwischen der Substratoberfläche (7) und der Rand-Gatestruktur (14) und durch Isolatorschichten (18, 19, 13) von diesen elektrisch isoliert angeordnet ist.
Transistoranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Substrat (6) im Randbereich (4) eine Dotierung eines ersten Leitungstyps aufweist und die Schirmelektrode (17) durch eine Wanne (22) im Substrat (6) unterhalb der Rand-Gatestruktur (14) ausgebildet ist, wobei die Wanne (22) eine Dotierung des dem ersten Leitungstyp entgegengesetzten Leitungstyps aufweist.
Transistoranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass eine Kapazität zwischen der Rand-Gatestruktur (14) und der Schirmelektrode (17) durch eine zwischen der Rand-Gatestruktur (14) und der Schirmelektrode (17) angeordnete Isolatorschicht (19) mit einer großen Schichtdicke minimiert ist.
Transistoranordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Rand-Gatestruktur (14) mit einem Material hoher Leitfähigkeit in einer zweiten Metallisierungsebene zwischen der Substratoberfläche (7) und einer ersten Metallisierungsebene vorgesehen ist, wobei die erste Metallisierungsebene eine Source- und eine Gate-Metallisierung aufweist.
Transistoranordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Rand-Gatestruktur (14) durch eine Gate-Metallisierung (20) realisiert ist.
Transistoranordnung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das Material der Rand-Gatestruktur (10) Aluminium enthält.
Transistoranordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass im Substrat (6) eine leitfähige Drain-Up-Struktur angeordnet ist, die elektrisch gegen das Substrat isoliert ist und die Drain-Zone (16) mit einer über der Substratoberfläche (7) angeordneten Metallisierung elektrisch leitend verbindet.
Transistoranordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die Drain-Zone (16) mit einer an die Drain-Zone (16) anschließenden Drain-Metallisierung elektrisch leitend verbunden ist.
Transistoranordnung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass zwischen den Gräben (9) benachbarter Transistorzellen (3) Quergräben angeordnet sind, die die Gate-Elektroden (10) und/oder Feldelektroden (11) benachbarter Transistorzellen (3) elektrisch leitend verbinden.