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DE10223159A1 - Field effect transistor memory cell has channel region extending from source to drain region as nano-wire(s) with defect(s) in which charges can be captured/released by voltage applied to gate region - Google Patents

Field effect transistor memory cell has channel region extending from source to drain region as nano-wire(s) with defect(s) in which charges can be captured/released by voltage applied to gate region

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Publication number
DE10223159A1
DE10223159A1 DE10223159A DE10223159A DE10223159A1 DE 10223159 A1 DE10223159 A1 DE 10223159A1 DE 10223159 A DE10223159 A DE 10223159A DE 10223159 A DE10223159 A DE 10223159A DE 10223159 A1 DE10223159 A1 DE 10223159A1
Authority
DE
Germany
Prior art keywords
defect
nanowires
memory cell
nanowire
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10223159A
Other languages
German (de)
Inventor
Klaus Kern
Marko Burghard
Jingbiao Cui
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Max Planck Gesellschaft zur Foerderung der Wissenschaften
Original Assignee
Max Planck Gesellschaft zur Foerderung der Wissenschaften
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Max Planck Gesellschaft zur Foerderung der Wissenschaften filed Critical Max Planck Gesellschaft zur Foerderung der Wissenschaften
Priority to DE10223159A priority Critical patent/DE10223159A1/en
Priority to US10/391,066 priority patent/US7049625B2/en
Publication of DE10223159A1 publication Critical patent/DE10223159A1/en
Withdrawn legal-status Critical Current

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Abstract

The field effect transistor memory cell has source region and a drain region, a channel region and a gate region. The channel region extends from the source region to the drain region and is formed by at least one nano-wire with at least one defect so that charges can be captured and released in the defects by voltage applied to the gate region. Independent claims are also included for the following: (a) a semiconducting memory device with several field effect transistor memory cells (b) and a method of manufacturing one or more field effect transistor memory cells.

Description

Die Erfindung betrifft eine Feldeffekttransistor-Speicherzelle mit einem Source-Bereich, einem Drain-Bereich, einem Channel-Bereich und einem Gate-Bereich, wobei der Channel-Bereich sich vom Source-Bereich zum Drain-Bereich erstreckt und aus zumindest einem Nanodraht gebildet ist. Das weiteren betrifft die Erfindung eine Halbleiterspeichereinrichtung, die aus mehreren solchen Feldeffekttransistor-Speicherzellen besteht, und ein Verfahren zum Herstellen einer solchen Speicherzelle bzw. mehrerer zu einer Halbleiterspeichereinrichtung zusammenzuschließenden bzw. bereits zusammengeschlossenen Speicherzellen. The invention relates to a field effect transistor memory cell with a Source area, a drain area, a channel area and one Gate area, with the channel area extending from the source area to the Extends drain area and is formed from at least one nanowire. The invention further relates to a semiconductor memory device which consists of several such field effect transistor memory cells, and one Method for producing such a memory cell or more a semiconductor memory device to be connected or already merged memory cells.

Ein Feldeffekttransistor (FET), dessen Source-, Channel-, und Drain- Bereich aus einem Nanodraht und dessen Gate-Bereich aus einer Nanoröhre gebildet sind, ist aus der WO 02/03482 A1 bekannt. Eine Speicherung von elektrischen Ladungen in diesem FET ist nicht vorgesehen. A field effect transistor (FET), whose source, channel, and drain Area made of a nanowire and its gate area made of one Nanotubes are formed, is known from WO 02/03482 A1. A Storage of electrical charges in this FET is not intended.

Eine Speicherstruktur, bei der elektrische Ladungen in Silizium-Nanokristallen mit einer Größe von ungefähr 5 nm gespeichert werden, ist in S. Tiwari et al., Appl. Phys. Lett. 68 (10), 137'7 - 1379 (1996), beschrieben. Die Speicherstruktur basiert auf einem Silizium-Feldeffekttransistor, bei dem der gesamte Channel-Bereich durch eine Schicht von Silizium- Nanokristallen bedeckt ist, wobei diese Nanokristallschicht durch ein dünnes Tunneloxid von dem Channel-Bereich und durch ein dickeres Tunneloxid von dem Gate-Bereich getrennt ist. A storage structure in which electrical charges are stored in silicon nanocrystals with a size of approximately 5 nm is described in S. Tiwari et al., Appl. Phys. Lett. 68 ( 10 ), 137'7-1379 ( 1996 ). The memory structure is based on a silicon field-effect transistor, in which the entire channel region is covered by a layer of silicon nanocrystals, this nanocrystal layer being separated from the channel region by a thin tunnel oxide and from the gate region by a thicker tunnel oxide ,

Aus P. Normand, Mat. Sci. Eng. C 15, 145 - 147 (2001), ist ein "floating gate" MOSFET bekannt, bei dem Silizium-Nanokristalle als Ladungsspeicherelemente verwendet werden, die in das Gate-Oxid eingebettet sind. From P. Normand, Mat. Sci. Closely. C 15, 145-147 ( 2001 ), a "floating gate" MOSFET is known, in which silicon nanocrystals are used as charge storage elements which are embedded in the gate oxide.

In A. Bachtold, Science 294, 1317-1320 (2001), ist eine logische Schaltung beschrieben, die aus mehreren Feldeffekttransistoren auf Basis von einwandigen Kohlenstoff-Nanoröhren gebildet ist. Die halbleitenden Nanoröhren bilden jeweils den Channel-Bereich eines Feldeffekttransistors. Sie sind jeweils durch zwei Goldelektroden kontaktiert, wobei zwischen diesen ein als Gate wirkender Aluminiumdraht angeordnet ist. Durch eine dünne Schicht aus nativem Aluminiumoxid ist der Aluminiumdraht elektrisch gegenüber der Nanoröhre isoliert. A. Bachtold, Science 294, 1317-1320 ( 2001 ) describes a logic circuit which is formed from a plurality of field effect transistors based on single-wall carbon nanotubes. The semiconducting nanotubes each form the channel area of a field effect transistor. They are each contacted by two gold electrodes, an aluminum wire acting as a gate being arranged between them. The aluminum wire is electrically insulated from the nanotube by a thin layer of native aluminum oxide.

T. Rueckes et al. beschreibt in Science 289, 94-97 (2000), einen nicht- flüchtigen Speicher mit wahlfreiem Zugriff ("nonvolatile random access memory"), bei dem mehrere Nanoröhren und oder Nanodrähte quer zueinander angeordnet sind. Zwei sich kreuzende Nanoröhren oder -drähte sind zueinander beabstandet, wobei dieser Abstand aufgrund von anziehenden elektrostatischen Kräften durch Anlegen einer Spannung veränderbar ist. Wegen des Zusammenspiels der elastischen Verformungsenergie und der anziehenden von der Waals-Energie der Nanoröhren oder -drähte lassen sich auf diese Weise zwei genau definierte Zustände, sogenannte bistabile Zustände einstellen. In dem einen Zustand sind zwei sich kreuzende Nanoröhren oder -drähte in Kontakt miteinander, in dem anderen Zustand nicht. Dabei bleibt der Widerstand der einzelnen Nanoröhren oder -drähte größtenteils unverändert. Zum Umschalten zwischen den zwei Zuständen sind Spannungen von bis zu 40 V nötig. T. Rueckes et al. describes in Science 289, 94-97 ( 2000 ) a nonvolatile random access memory in which a plurality of nanotubes and or nanowires are arranged transversely to one another. Two intersecting nanotubes or wires are spaced apart from one another, this spacing being changeable by applying a voltage due to attractive electrostatic forces. Because of the interaction of the elastic deformation energy and the attractive Waals energy of the nanotubes or wires, two precisely defined states, so-called bistable states, can be set in this way. In one state two intersecting nanotubes or wires are in contact with each other, in the other state they are not. The resistance of the individual nanotubes or wires remains largely unchanged. Voltages of up to 40 V are required to switch between the two states.

Der Erfindung liegt die Aufgabe zugrunde, eine Speicherzelle bzw. eine Speichereinrichtung mit besonders kleinen Schaltzeiten und Schaltspannungen zu schaffen, in der elektrische Ladungen möglichst lange stabil speicherbar sind. The invention has for its object a memory cell or Storage device with particularly short switching times and To create switching voltages in which electrical charges are stable for as long as possible are storable.

Zur Lösung der Aufgabe ist eine Feldeffekttransistor-Speicherzelle mit einem Source-Bereich, einem Drain-Bereich, einem Channel-Bereich und einem Gate-Bereich vorgesehen, wobei der Channel-Bereich sich vom Source-Bereich zum Drain-Bereich erstreckt und aus zumindest einem Nanodraht gebildet ist, der zumindest einen Defekt derart aufweist, dass durch eine an den Gate-Bereich angelegte Spannung Ladungen in den Defekten einfangbar und freilassbar sind. A field effect transistor memory cell is used to achieve the object a source area, a drain area, a channel area and a gate area is provided, the channel area being different from the Source region extends to the drain region and from at least one Nanowire is formed, which has at least one defect such that by a voltage applied to the gate area charges in the Defects can be captured and released.

Die erfindungsgemäße Speicherzelle ähnelt in ihrer grundlegenden Struktur einem herkömmlichen Feldeffekttransistor, wobei der Channel-Bereich jedoch aus einem halbleitenden, Defekte aufweisenden Nanodraht und nicht aus einer dünnen Schicht gebildet ist. Durch das Anlegen einer Gate-Spannung lassen sich Ladungen reversibel in den Defekten speichern. Das Einfangen und Freilassen von Ladungen stellt dabei die "Schreib"- und "Lösch"-Vorgänge der Speicherzelle dar. Aufgrund des geringen Durchmessers das Nanodrahts wird dessen Leitfähigkeit beim Speichern bzw. Freilassen von Ladungen jeweils stark verändert. The memory cell according to the invention is similar in its basic Structure of a conventional field effect transistor, the channel area however from a semiconducting, defective nanowire and is not formed from a thin layer. By creating one Gate voltage charges can be reversible in the defects to save. The capturing and releasing of charges represents the "Write" and "delete" operations of the memory cell. Due to the The small diameter of the nanowire will reduce its conductivity Saving or releasing loads changed significantly.

Ein wesentlicher Vorteil der erfindungsgemäßen Speicherzelle ist, dass das Speichern der Ladungen ohne die Verwendung von zusätzlichen sog. "floating gates" erreicht wird, welche bei herkömmlichen Silzium- Speicherbauelementen, beispielsweise bei EEPROMs (electrical erasable program only memories), eine Schlüsselrolle spielen. A major advantage of the memory cell according to the invention is that the storage of the loads without the use of additional so-called "floating gates" is achieved, which with conventional silicon Memory components, for example in EEPROMs (electrical erasable program only memories), play a key role.

Durch den Verzicht auf "floating gates", deren Herstellung typischerweise hochpräziser Justagemittel bedarf, ist die erfindungsgemäße Feldeffekttransistor-Speicherzelle vergleichsweise einfach und folglich auch kostengünstig herstellbar. Aufgrund des geringen Durchmessers der Nanodrähte, der typischerweise in der Größenordnung von wenigen Nanometern liegt, lässt sich eine hohe Integration der erfindungsgemäßen Speicherzelle erreichen, d. h. eine hohe Packungsdichte von Speicherzellen in einer Speichereinrichtung erzielen. By not using "floating gates", which are typically manufactured requires high-precision adjustment means, is the invention Field effect transistor memory cell comparatively simple and consequently also inexpensive to manufacture. Due to the small diameter of the Nanowires, typically on the order of a few nanometers is a high level of integration of the memory cell according to the invention achieve, d. H. a high packing density of memory cells in one Achieve storage facility.

Während zum Einfangen und Freilassen von Ladungen in den Defekten Schaltspannungen von weniger als 5 Volt erforderlich sind, betragen die Verschiebungen in der Schwellspannung mehr als 1 Volt. Da die Ladungen nur über eine sehr kurze Distanz verschoben werden müssen, werden besonders kurze Schaltzeiten erreicht, die weit unterhalb einer Millisekunde liegen können. Versuche haben gezeigt, dass in den Defekten eingefangene Ladungen über einen Zeitraum von mindestens einer Woche stabil gespeichert werden können. While trapping and releasing charges in the defects Switching voltages of less than 5 volts are required Shifts in the threshold voltage more than 1 volt. Since the Loads only have to be moved over a very short distance particularly short switching times achieved, well below one Can be milliseconds. Trials have shown that in the defects captured cargo over a period of at least one week can be stored stably.

Eine Erklärung für die Speicherung von elektrischen Ladungen liegt darin, dass der oder jeder Defekt einen Quantentopf mit mindestens einem diskreten Energieniveau für einen oder mehrer Ladungsträger bildet. Dies ist aber nur eine Erklärungsmöglichkeit, zumal die Vorhersage der detaillierten elektronischen Struktur der Defekte ohnehin sehr schwierig ist. Prinzipiell ist auch denkbar, dass es sich bei dem oder jedem Defekt um einen metallischen Bereich (mit einem Elektronenkontinuum) handelt, welcher dann beladen wird (wofür aufgrund seiner sehr kleinen Kapazität eine Coulomb-Ladungsenergie aufzubringen ist). An explanation for the storage of electrical charges is that the or each defect is a quantum well with at least one forms discrete energy level for one or more charge carriers. This is only an explanation, especially since the prediction of the detailed electronic structure of the defects is very difficult anyway. In principle, it is also conceivable that the or each defect is is a metallic area (with an electron continuum), which is then loaded (for what due to its very small capacity a Coulomb charge energy is to be applied).

Gemäß einer vorteilhaften Ausbildung der erfindungsgemäßen Speicherzelle ist der oder jeder Defekt ein während der Bildung des zumindest einen Nanodrahts entstandener Defekt. Direkt an die Speicherzelle angepasste Nanodrähte lassen sich auf diese Weise gezielt herstellen. According to an advantageous embodiment of the invention Memory cell is the or each defect at least during the formation of the a nanowire defect. Directly to the memory cell In this way, adapted nanowires can be produced in a targeted manner.

Alternativ kann der oder jeder Defekt ein nach der Bildung des zumindest einen Nanodrahts entstandene Defekt sein. Dies erhöht die Flexibilität bei der Auswahl geeigneter Nanodrähte, da diese beispielsweise durch eine geeignete Nachbehandlung gezielt an die jeweilige Speicherzelle angepasst werden können. Alternatively, the or each defect may occur at least after the formation of the a defect that resulted from a nanowire. This increases flexibility the selection of suitable nanowires, as these can be suitable after-treatment specifically adapted to the respective memory cell can be.

Der oder jeder Defekt kann beispielsweise durch eine Temperaturbehandlung des zumindest einen Nanodrahts in einer Gasatmosphäre gebildet sein. Durch die getrennte Einstellmöglichkeit von Temperatur und Gasatmosphäre lässt sich die Defektbildung im Nanodraht besonders gut steuern und leicht an unterschiedliche Speicherzellen anpassen. The or each defect can be caused, for example, by a Temperature treatment of the at least one nanowire is formed in a gas atmosphere his. Due to the separate setting of temperature and Defect formation in the nanowire is particularly easy in a gas atmosphere control and easily adapt to different memory cells.

Alternativ kann der oder jeder Defekt durch Beschuss des zumindest einen Nanodrahts mit Ionen und/oder reaktiven Elementen bzw. Verbindungen gebildet sein. Derartige Verfahren zum Bombardieren von Bauelementen mit Teilchen sind hinreichend bekannt und lassen sich ebenfalls gut auf die jeweiligen Anforderungen unterschiedlicher Speicherzellen einstellen. Alternatively, the or each defect can be at least bombarded by the a nanowire with ions and / or reactive elements or Connections must be formed. Such methods of bombing Components with particles are well known and can be also good for the respective requirements of different memory cells to adjust.

Bei den Defekten kann es sich sowohl um strukturelle als auch um chemische Defekte handeln. The defects can be both structural and act chemical defects.

Besonders günstig ist es, wenn der oder jeder Defekt durch einen an dem zumindest einem Nanodraht angelagerten chemischen Rest gebildet ist und der chemische Rest ein Benzolmolekül umfasst, das durch eine C-C- oder eine C-N-C-Bindung an den zumindest einen Nanodraht gebunden ist. Ein solcher Defekt kann sich als besonders wirksam für die Speicherung von Ladungen erweisen. It is particularly favorable if the or each defect is caused by one of the at least one nanowire attached chemical residue is formed and the chemical residue comprises a benzene molecule which is replaced by a C-C or a C-N-C bond bonded to the at least one nanowire is. Such a defect can be particularly effective for the Prove storage of loads.

Der zumindest eine Nanodraht kann eine der folgenden Formen aufweisen: eine massive Drahtform, eine geschlossene Rohrform, eine offene Rohrform oder eine Streifenform. Jede der voranstehend genannten Formen ist besonders gut für einen in einer erfindungsgemäßen Speicherzelle eingesetzten Nanodraht geeignet, wobei durch die Formenvielfalt eine vorteilhafte Freiheit bei der Gestaltung der erfindungsgemäßen Speicherzelle gegeben ist. The at least one nanowire can take one of the following forms exhibit: a solid wire shape, a closed tube shape, an open one Pipe shape or a strip shape. Any of the above Shaping is particularly good for one in a memory cell according to the invention used nanowire, with a variety of shapes advantageous freedom in the design of the invention Memory cell is given.

Weiterer Gegenstand der Erfindung ist eine Halbleiterspeichereinrichtung bestehend aus mehreren erfindungsgemäßen Feldeffekttransistor- Speicherzellen der voranstehend genannten Art, die in einer Matrix auf einem Trägersubstrat angeordnet sind. Another object of the invention is a semiconductor memory device consisting of several field effect transistor Memory cells of the type mentioned above, which are arranged in a matrix a carrier substrate are arranged.

Durch das Verschalten mehrerer erfindungsgemäßer Speicherzellen lassen sich auch mit der erfindungsgemäßen Speichereinrichtung die bereits im Zusammenhang mit der Speicherzelle gerannten Vorteile hinsichtlich der Baugröße, der geringen Schaltspannungen, der kurzen Schaltzeiten und der Langzeitstabilität der Ladungsspeicherung erzielen. By connecting several memory cells according to the invention the memory device according to the invention which is already in the Advantages related to the memory cell Size, the low switching voltages, the short switching times and achieve long-term stability of charge storage.

Gemäß einer vorteilhaften Ausführungsform der erfindungsgemäßen Speichereinrichtung sind die Nanodrähte der einzelnen Speicherzellen wenigstens annähernd parallel zueinander in Reihen und/oder in Spalten auf dem Trägersubstrat angeordnet. Diese systematische Anordnung in Reihen und/oder in Spalten ermöglicht eine besonders einfache und übersichtliche Verschaltung der einzelnen Speicherzelle miteinander. According to an advantageous embodiment of the invention Storage devices are the nanowires of the individual storage cells at least approximately parallel to one another in rows and / or in columns arranged on the carrier substrate. This systematic arrangement in Rows and / or in columns enables a particularly simple and clear interconnection of the individual memory cells with each other.

Die Nanodrähte können in Rillen auf einer Oberfläche des Trägersubstrats angeordnet sein. Die Rillen stellen eine Zwangsführung für die Nanodrähte dar, so dass sich durch eine vorbestimmte Anordnung der Rillen auf einfache Weise eine gewünschte Ausrichtung der Nanodrähte erreichen lässt. The nanowires can be in grooves on a surface of the carrier substrate be arranged. The grooves provide a positive guide for the nanowires represents, so that by a predetermined arrangement of the grooves easily achieve a desired alignment of the nanowires leaves.

Vorzugsweise weisen die Speicherzellen jeweils einer Reihe oder einer Spalte jeweils diskrete Drain- und Gate-Elektroden aber nur eine gemeinsame Source-Elektrode auf. Auf diese Weise lässt sich der Kontaktierungs- bzw. Metallisierungsaufwand bei der Herstellung der erfindungsgemäßen Speichereinrichtung reduzieren. The memory cells preferably each have a row or one Split discrete drain and gate electrodes but only one common source electrode. In this way, the contact or metallization in the manufacture of the invention Reduce storage facility.

Gegenstand der Erfindung ist außerdem ein Verfahren zum Herstellen einer Feldeffekttransistor-Speicherzelle bzw. mehrerer zu einer Halbleiterspeichereinrichtung zusammenzuschließenden bzw. bereits zusammengeschlossenen Speicherzellen, insbesondere der voranstehend genannten Art, mit zumindest einem, sich mindestens nach Fertigstellung zwischen einem Source- und Drain-Bereich erstreckenden Nanodraht, wobei sich das Verfahren dadurch auszeichnet, dass der oder jeder Nanodraht derart behandelt wird, dass jeweils mindestens ein. Defekt erzeugt wird, der bspw. einen Quantentopf mit mindestens einem diskreten Energieniveau bildet. The invention also relates to a method for producing one field effect transistor memory cell or several to one Semiconductor memory device to be merged or already merged memory cells, especially those mentioned above Kind, with at least one, at least after completion between a source and drain region extending nanowire, wherein characterized in that the or each nanowire is such is treated that at least one. Defect is generated For example, a quantum well with at least one discrete energy level forms.

Durch das erfindungsgemäße Verfahren lassen sich die im Zusammenhang mit der erfindungsgemäßen Speicherzelle bzw. Speichereinrichtung genannten Vorteile verwirklichen. With the method according to the invention, the Connection with the memory cell or memory device according to the invention realize mentioned advantages.

Gemäß einer vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens wird eine Ansammlung von Nanodrähten, die wenigstens teilweise aneinander anhaften und Bündel von Nanodrähten bilden, in einer Lösung eines oberflächenaktiven Stoffs, insbesondere eines Tensids, zumindest teilweise zu einzelnen Nanodrähten aufgelöst und mit der Lösung auf die Oberfläche eines Trägersubstrats aufgebracht und dann zur Herstellung der Defekte behandelt. Es lassen sich folglich Nanodrähte einer im Handel erhältlichen Art und in einer im Handel erhältlichen Ausgangsform zur Herstellung der erfindungsgemäßen Speicherzelle bzw. Speichereinrichtung verwenden. Eine käuflich zu erwerbende Rohmasse, d. h. Ansammlung von Nanodrähten bzw. Bündel von Nanodrähten muss lediglich in einzelne Nanodrähte zerlegt werden und die einzelnen Nanodrähte anschließend einer Behandlung unterzogen werden, um die benötigten Defekte zu erzeugen. According to an advantageous embodiment of the invention Process is a collection of nanowires that at least partially stick together and form bundles of nanowires, in a solution of a surfactant, especially a surfactant, at least partially dissolved into individual nanowires and with the Solution applied to the surface of a carrier substrate and then treated to produce the defects. Consequently, nanowires can be used of a commercially available type and in a commercially available Initial form for producing the memory cell according to the invention or Use storage device. A raw material to be purchased, d. H. Accumulation of nanowires or bundles of nanowires must only be broken down into individual nanowires and the individual Nanowires are then subjected to a treatment in order to to generate required defects.

Vorzugsweise werden die Nanodrähte, welche teilweise eine metallische Leitfähigkeit und teilweise eine Halbleitereigenschaft aufweisen, durch eine thermische Behandlung, ggf. in einer Gasatmosphäre, derart beeinflusst, dass die Nanodrähte mit metallischer Leitfähigkeit zu halbleitenden Nanodrähten umgewandelt und mit Defekte versehen werden. Dies führt zu einer erhöhten Flexibilität bei der Auswahl geeigneter Nanodrähte, da nicht notwendigerweise Nanodrähte ausgewählt werden müssen, die im Ausgangszustand bereits den benötigten halbleitenden Charakter aufweisen. Statt dessen darf die Leitfähigkeit der Ausgangsnanodrähte innerhalb gewisser Grenzen von der angestrebten Leitfähigkeit abweichen, sie können teilweise sogar eine metallische Leitfähigkeit aufweisen, und die korrekte Leitfähigkeit wird während desselben Prozessschritts eingestellt, in dem die Defekte erzeugt werden. D. h. die Einstellung der korrekten Leitfähigkeit der Nanodrähte und die Erzeugung der Defekte finden gleichzeitig statt, so dass kein zusätzlicher Prozessschritt eingefügt werden muss, der die Herstellung der erfindungsgemäßen Speicherzelle bzw. Speichereinrichtung verkomplizieren würde. Ziel isst es, halbleitende Nanodrähte mit Defekten zu erhalten, wobei die wohl dosierten Defekte noch eine akzeptable Leitfähigkeit des (halbleitenden) Nanodrahts gestatten. Preferably, the nanowires, some of which are metallic Conductivity and partially have a semiconductor property, by a thermal treatment, possibly in a gas atmosphere, such influenced that the nanowires with metallic conductivity to semiconducting Nanowires are converted and provided with defects. this leads to to increased flexibility in the selection of suitable nanowires, because does not necessarily have to select nanowires that are in the Initial state already the required semiconducting character exhibit. Instead, the conductivity of the output nanowires is allowed inside certain limits deviate from the desired conductivity, they can sometimes even have a metallic conductivity, and the correct conductivity is set during the same process step, in where the defects are generated. I.e. setting the correct one Find conductivity of the nanowires and the generation of defects takes place simultaneously, so that no additional process step has to be inserted, the manufacture of the memory cell according to the invention or Storage device would complicate. Goal eats semiconducting Obtain nanowires with defects, with the well-dosed defects still allow acceptable conductivity of the (semiconducting) nanowire.

Vorteilhafterweise wird eine Oberfläche eines Trägersubstrats derart vorbehandelt, dass sich die Nanodrähte und/oder Bündel von Nanodrähten aufgrund eines Selbstorganisationseffekts geordnet anordnen und insbesondere zumindest annähernd parallel zueinander ausrichten. Hierdurch lässt sich auf einfache Weise eine geordnete Struktur der Nanodrähte erreichen, was die Kontaktierung bzw. Metallisierung der einzelnen Speicherzellen und die Verschaltung der einzelnen Speicherzellen zur Speichereinrichtung erleichtert. A surface of a carrier substrate is advantageously such pretreated that the nanowires and / or bundles of nanowires arrange in an orderly manner due to a self-organization effect and in particular align at least approximately parallel to each other. hereby it is easy to get an ordered structure of the nanowires achieve what the contacting or metallization of each Memory cells and the interconnection of the individual memory cells Storage facility facilitated.

Gemäß einer besonders vorteilhaften Ausführungsform des Verfahrens wird der oder jeder Nanodraht in einem CVD-Verfahren auf einem Trägersubstrat zwischen bereits vorhandenen Source- und Drain-Bereichen bei gleichzeitiger Anlegung eines elektrischen Feldes zwischen den Source- und Drain-Bereichen erzeugt. Bei dieser Variante des Verfahrens wird also nicht zunächst eine Ansammlung von Nanodrähten auf ein Trägersubstrat aufgebracht, in einzelne Nanodrähte aufgetrennt und anschließend metallisiert, sondern es werden erst die Source- und Drain-Bereiche definiert und dann direkt zwischen diesen Bereichen die Nanodrähte gewachsen. Dies bedeutet eine Vereinfachung des Herstellungsprozesses, da in diesem Fall die Metallisierung nicht auf die Lage der Nanodrähte angepasst zu werden braucht, sondern umgekehrt das Wachstum der Nanodrähte durch die Metallisierung vorgegeben wird. According to a particularly advantageous embodiment of the method the or each nanowire in a CVD process on a Carrier substrate between existing source and drain regions simultaneous application of an electrical field between the source and drain areas. So with this variant of the method not initially an accumulation of nanowires on a carrier substrate applied, separated into individual nanowires and then metallized, but first the source and drain areas are defined and then the nanowires grew directly between these areas. This means simplifying the manufacturing process because in this If the metallization is not adapted to the position of the nanowires are needed, but conversely the growth of the nanowires is determined by the metallization.

Vorzugsweise wird der oder jeder Nanodraht im Anschluss an das CVD- Verfahren bzw. während des CVD-Verfahrens in der gleichen Apparatur mit Defekte erzeugenden chemischen Elementen, Molekülen oder Verbindungen behandelt. Dies führt zu einer Rationalisierung des Herstellungsprozesses und somit zu einer besonders kostengünstigen Herstellung der erfindungsgemäßen Speicherzelle bzw. Speichereinrichtung. Preferably, the or each nanowire is connected to the CVD Process or during the CVD process in the same apparatus with defect-producing chemical elements, molecules or Connections handled. This leads to a rationalization of the Manufacturing process and thus to a particularly cost-effective production of memory cell or memory device according to the invention.

Nachfolgend wird die folgende Erfindung rein beispielhaft anhand einer vorteilhaften Ausführungsform unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es zeigen: The following invention is described purely by way of example with reference to a advantageous embodiment with reference to the accompanying Described drawings. Show it:

Fig. 1 eine schematische Darstellung einer erfindungsgemäßen Feldeffekttransistor-Speicherzelle; Figure 1 is a schematic representation of a field effect transistor memory cell according to the invention.

Fig. 2A-2F unterschiedliche Ausführungsformen eines Nanodrahts der Speicherzelle in Fig. 1; FIGS. 2A-2F different embodiments of a nanowire of the memory cell in Fig. 1;

Fig. 3 eine schematische Darstellung einer erfindungsgemäßen Nanoröhre mit mehreren Defekten; Fig. 3 is a schematic diagram of a nanotube according to the invention with multiple defects;

Fig. 4A-4D eine schematische Darstellung mehrerer Prozessschritte bei der Herstellung der erfindungsgemäßen Speicherzelle von Fig. 1, wobei Fig. 4A und 4B jeweils Querschnittsansichten und Fig. 4C und 4D jeweils Draufsichten sind; 4A-4D is a schematic representation of several process steps in the fabrication of the memory cell of the invention of Figure 1, wherein Figures 4A and 4B are cross-sectional views and FIG 4C and 4D are plan views....;

Fig. 5A und 5B ausgewählte Prozessschritte eines alternativen Verfahrens zur Herstellung der Speicherzelle von Fig. 1; Fig. 5A and 5B selected process steps of an alternative method of manufacturing the memory cell of Fig. 1;

Fig. 6 eine schematische Darstellung mehrerer, untereinander angeordneter Speicherzellen von Fig. 1, die zu einer erfindungsgemäßen Speichereinrichtung verschaltbar sind; FIG. 6 shows a schematic illustration of a plurality of memory cells from FIG. 1 arranged one below the other, which can be interconnected to form a memory device according to the invention;

Fig. 7 eine schematische Darstellung mehrerer, untereinander angeordneter Speicherzellen mit einem gemeinsamen Source-Bereich; Fig. 7 is a schematic representation of a plurality, with each arranged memory cells having a common source area;

Fig. 8 eine schematische Darstellung mehrerer, in zwei Spalten und drei Reihen angeordneter Speicherzellen mit einem gemeinsamen Source-Bereich; und Fig. 8 is a schematic representation of several, arranged in two columns and three rows of memory cells having a common source area; and

Fig. 9 einen Graph, in dem die Leitfähigkeit eines Bündels von einwandigen Kohlenstoff-Nanoröhren einer erfindungsgemäßen Speicherzelle als Funktion der Zeit dargestellt ist. Fig. 9 is a graph in which the conductivity of a bundle of single-walled carbon nanotubes is shown a memory cell according to the invention as a function of time.

Fig. 1 zeigt eine in Planartechnik hergestellte erfindungsgemäße Feldeffekttransistor-Speicherzelle mit einem Source-Bereich 10 und einem Drain-Bereich 12, die durch einen Channel-Bereich 14 miteinander verbunden sind. Durch ein Dielektrikum 16, beispielsweise Luft oder Oxid, von dem Channel-Bereich 14 getrennt ist ein Gate-Bereich 18 im Bereich des Channel-Bereichs 14 angeordnet. An den Source-, Drain- und Gate- Bereichen 10, 12 und 18 sind jeweils Anschlüsse 20 vorgesehen, um die Speicherzelle in einen Schaltkreis, beispielsweise eine Speichereinrichtung, zu integrieren. Fig. 1 shows an inventive field-effect transistor memory cell manufactured in planar technology with a source region 10 and a drain region 12 which are interconnected by a channel region 14. A gate region is separated by a dielectric 16, for example air or oxide from the channel region 14 is disposed 18 in the region of the channel region fourteenth Connections 20 are respectively provided at the source, drain and gate regions 10 , 12 and 18 in order to integrate the memory cell into a circuit, for example a memory device.

Der Channel-Bereich 14 der erfindungsgemäßen Speicherzelle ist, wie weiter unten näher beschrieben wird, aus zumindest einem Nanodraht 22 gebildet, der Defekte 24, 26 aufweist (vgl. Fig. 3), in denen elektrische Ladungen speicherbar sind. As will be described in more detail below, the channel region 14 of the memory cell according to the invention is formed from at least one nanowire 22 which has defects 24 , 26 (cf. FIG. 3) in which electrical charges can be stored.

Durch Anlegen einer positiven Spannung US/D an den Drain-Bereich 12 kann, je nach Leitfähigkeit des Channel-Bereichs 14 eine Ladungsbewegung aus dem Source-Bereich 10 in Richtung des Drain-Bereichs 12 hervorgerufen werden. Durch Anlegen einer positiven Gate-Spannung lassen sich in den Defekten des Nanodrahts 22 Ladungen einfangen, wodurch sich die Leitfähigkeit des Channel-Bereichs 14 erhöht. Umgekehrt können durch Anlegen einer negativen Gate-Spannung die eingefangenen Ladungen wieder aus den Defekten freigelassen werden, so dass sich die Leitfähigkeit des Channel-Bereichs 14 wieder erniedrigt. By applying a positive voltage U S / D to the drain region 12 , depending on the conductivity of the channel region 14, a charge movement from the source region 10 in the direction of the drain region 12 can be caused. By applying a positive gate voltage, charges can be trapped in the defects of the nanowire 22 , which increases the conductivity of the channel region 14 . Conversely, by applying a negative gate voltage, the captured charges can be released again from the defects, so that the conductivity of the channel region 14 is reduced again.

Das Einfangen der Ladungen in den Defekten lässt sich ggf. auch durch Anlegen einer negativen Gate-Spannung (und das Freilassen entsprechend durch eine positive Gate-Spannung) erreichen. Entscheidend für die Polarität der anzulegenden Gate-Spannung ist allein, ob der Channel- Bereich 14 p- oder n-leitend ist. The trapping of the charges in the defects can possibly also be achieved by applying a negative gate voltage (and the release accordingly by a positive gate voltage). The only decisive factor for the polarity of the gate voltage to be applied is whether the channel region 14 is p-type or n-type.

Durch das Anlegen von Gate-Spannungen mit jeweils umgekehrten Vorzeichen ist der Channel-Bereich 14 folglich zwischen zwei Leitfähigkeitszuständen umschaltbar, wobei der eine ein Zustand besonders hoher Leitfähigkeit und der andere ein Zustand besonders geringer Leitfähigkeit ist. By applying gate voltages with reversed signs, the channel region 14 can consequently be switched between two conductivity states, one being a state of particularly high conductivity and the other a state of particularly low conductivity.

Das Umschalten der Leitfähigkeitszustände des Channel-Bereichs 14 entspricht den "Schreib"- bzw. "Lösch"-Vorgängen einer Speicherzelle. Durch die Spannung US/D am Drain-Bereich 12 lässt sich der jeweilige Leitfähigkeitszustand des Channel-Bereichs 14 abfragen, es handelt sich hierbei also um den sog. "Lese"-Vorgang. Switching the conductivity states of the channel area 14 corresponds to the "write" or "delete" processes of a memory cell. The respective conductivity state of the channel region 14 can be queried by the voltage U S / D at the drain region 12 , ie it is the so-called “reading” process.

Ein Nanodraht 22 kann die in Fig. 2 dargestellten verschiedenen Formen aufweisen: Er kann beispielsweise eine massive Drahtform haben (Fig. 2A) oder als Nanoröhre ausgebildet sein. Dabei lassen sich insbesondere bei der Ausbildung des Nanodrahts als Nanoröhre unterschiedliche Ausführungsformen verwirklichen. So ist zum einen eine geschlossene Rohrform (Fig. 2B) oder eine offene Rohrform (Fig. 2C) realisierbar. Zum anderen kann die Nanoröhre auch doppel- oder mehrwandig ausgebildet sein (Fig. 2D). A nanowire 22 can have the different shapes shown in FIG. 2: it may have a solid wire shape ( FIG. 2A) or be designed as a nanotube, for example. Different embodiments can be realized, in particular, when the nanowire is designed as a nanotube. On the one hand, a closed tube shape ( FIG. 2B) or an open tube shape ( FIG. 2C) can be realized. On the other hand, the nanotube can also be double-walled or multi-walled ( FIG. 2D).

Alternativ kann der Nanodraht 22 streifenförmig ausgebildet sein. Hierbei sind bspw. Streifen mit einem quadratischen Querschnitt (Fig. 2E) oder mit einem flachen rechteckigen Querschnitt (Fig. 2F) denkbar. Alternatively, the nanowire 22 can be formed in a strip shape. For example, strips with a square cross section ( FIG. 2E) or with a flat rectangular cross section ( FIG. 2F) are conceivable.

Typischerweise liegen die Abmessungen des Nanodrahts 22 in zumindest einer Dimension im Bereich weniger Nanometer. So kann beispielsweise der Durchmesser einer Nanoröhre 1 nm bis 5 nm und ihre Länge einige Mikrometer betragen. Ein streifenförmiger Nanodraht 22 kann eine Höhe von 2 nm, eine Breite von 200 nm und eine Länge von 3 µm oder mehr aufweisen. Typically, the dimensions of the nanowire 22 lie in at least one dimension in the range of a few nanometers. For example, the diameter of a nanotube can be 1 nm to 5 nm and its length can be a few micrometers. A strip-shaped nanowire 22 can have a height of 2 nm, a width of 200 nm and a length of 3 μm or more.

Der Nanodraht 22 kann aus verschiedenen Materialien gebildet sein. Wegen seiner Verwendung als Channel-Bereich 14 muss der Nanodraht 22 jedoch halbleitende Eigenschaften aufweisen. Je nach Gestalt des Nanodrahts 22 können daher unterschiedliche Materialien in Betracht kommen. Ist der Nanodraht 22 in Rohrform oder in massiver Drahtform ausgebildet, so eignen sich als Materialien für den Nanodraht 22 insbesondere Kohlenstoff, Silizium oder ein Chalkogenid. Geeignete Chalkogenide sind beispielsweise Wolframoxid, Wolframselenid, Wolframsulfid, Tantalsulfid oder Niobsulfid. Für Nanodrähte 22 in massiver Drahtform kann neben Silizium außerdem bspw. Siliziumcarbid, Indiumphosphid oder Indiumarsenid verwendet werden. The nanowire 22 can be formed from various materials. Because of its use as a channel region 14 , however, the nanowire 22 must have semiconducting properties. Depending on the shape of the nanowire 22 , different materials can therefore be considered. If the nanowire 22 is in the form of a tube or in the form of a solid wire, carbon, silicon or a chalcogenide are particularly suitable as materials for the nanowire 22 . Suitable chalcogenides are, for example, tungsten oxide, tungsten selenide, tungsten sulfide, tantalum sulfide or niobium sulfide. For nanowires 22 in solid wire form, silicon carbide, indium phosphide or indium arsenide can also be used in addition to silicon.

Zum Speichern von Ladungen sind in dem Nanodraht 22 Defekte vorgesehen. Dabei kommen verschiedene Arten von Defekten in Betracht, sofern sie einen Quantentopf mit mindestens einem diskreten Energieniveau für einen oder mehrere Ladungsträger bilden. Geeignet sind sowohl strukturelle Defekte 24, beispielsweise Gitterfehlstellen, als auch chemische Defekte 26. Solche chemischen Defekte 26 können beispielsweise durch ein oder mehrere kovalent an den Nanodraht 22 gebundene Atome, Moleküle oder Verbindungen oder durch einen an den Nanodraht 22 angelagerten chemischen Rest gebildet sein. Defects are provided in the nanowire 22 for storing charges. Different types of defects can be considered if they form a quantum well with at least one discrete energy level for one or more charge carriers. Both structural defects 24 , for example lattice defects, and chemical defects 26 are suitable. Such chemical defects 26 can be formed, for example, by one or more atoms, molecules or compounds covalently bonded to the nanowire 22 or by a chemical residue attached to the nanowire 22 .

Prinzipiell ist es auch denkbar, dass es sich bei dem oder jedem Defekt um einen metallischen Bereich (mit einem Elektronenkontinuum) handelt, welcher dann beladen wird (wofür aufgrund seiner sehr kleinen Kapazität eine Coulomb-Ladungsenergie aufzubringen ist). In principle, it is also conceivable that the or each defect is a metallic area (with an electron continuum), which is then loaded (for what due to its very small capacity a Coulomb charge energy is to be applied).

In Fig. 3 ist eine einwandige Kohlenstoff-Nanoröhre (single-walled carbon nanotube SWNT) mit Gitterfehlern im Kohlenstoffgitter als strukturelle Defekte 24 und verschiedenen chemischen Defekten 26 dargestellt. Ein solcher chemischer Defekt 26 kann beispielsweise durch ein kovalent an ein Kohlenstoffatom gebundenes Sauerstoffmolekül gebildet sein. Denkbar sind auch Defekte 26, die aus Clustern von mehreren, z. B. 10 bis 20, solcher CO-Bindungen bestehen. Alternativ oder zusätzlich kann ein an den Nanodraht 22 angelagerter chemischer Fest ein Benzolmolekül 28 umfassen, das durch eine C-C- oder C-N-C-Bindung an den Nanodraht 22 gebunden ist. An das Benzolmolekül 28 kann zusätzlich ein Substituent 30 angebunden sein, der entweder als Donator oder Akzeptor oder als neutrale Verbindung wirken kann. In Fig. 3 is a single-walled carbon nanotube (SWNT single-walled carbon nanotube) is provided with lattice defects in the carbon lattice as structural defects 24 and 26 are shown various chemical defects. Such a chemical defect 26 can be formed, for example, by an oxygen molecule covalently bonded to a carbon atom. Defects 26 , which are made up of clusters of several, e.g. B. 10 to 20, such CO bonds exist. Alternatively or additionally, a chemical solid attached to the nanowire 22 can comprise a benzene molecule 28 which is bound to the nanowire 22 by a CC or CNC bond. A substituent 30 can also be attached to the benzene molecule 28 and can act either as a donor or acceptor or as a neutral compound.

Die Defekte 24, 26 können auf unterschiedliche Weise gebildet werden. Zum einen gibt es Defekte, die bereits während der Bildung des Nanodrahts 22 entstehen. Wird der Nanodraht 22 beispielsweise in einer geeigneten Gasatmosphäre, z. B. einer Sauerstoff-, Stickstoff- und/oder fluorhaltigen Atmosphäre, und/oder in einem geeigneten Temperaturbereich hergestellt, so lassen sich künstlich Defekte in dem Nanodraht 22 induzieren. The defects 24 , 26 can be formed in different ways. On the one hand, there are defects that arise during the formation of the nanowire 22 . If the nanowire 22 is, for example, in a suitable gas atmosphere, e.g. B. an oxygen, nitrogen and / or fluorine-containing atmosphere, and / or in a suitable temperature range, so artificially defects in the nanowire 22 can be induced.

Zum anderen gibt es aber auch Defekte 24, 26, die erst nach der Bildung des Nanodrahts 22 entstehen. Versuche haben gezeigt, dass sich geeignete Defekte 24, 26 allein aufgrund eines Alterungsprozesses des Nanodrahts 22 ausbilden können, wenn der Nanodraht 22 beispielsweise ein Jahr lang Umgebungsluft ausgesetzt ist. Vermutet wird, dass die Defekte 24, 26 in diesem Fall auf eine langsame Oxidation des Nanodrahts 22 zurückzuführen sind. Dabei können intrinsische Defekte des Nanodrahts 22 im Ausgangszustand als Startpunkte für eine Oxidation der Oberfläche des Nanodrahts 22 wirken. Durch Aussetzen des Nanodrahts 22 einer geeigneten, insbesondere sauerstoffhaltigen, Gasatmosphäre bei einer geeigneten Temperatur lässt sich der natürliche Alterungsprozess künstlich erheblich beschleunigen, so dass er bspw. in einem Bereich von Minuten oder Stunden abläuft. On the other hand, there are also defects 24 , 26 which only arise after the nanowire 22 has been formed. Experiments have shown that suitable defects 24 , 26 can form solely on the basis of an aging process of the nanowire 22 if the nanowire 22 is exposed to ambient air for one year, for example. It is assumed that the defects 24 , 26 are due to a slow oxidation of the nanowire 22 in this case. In this case, intrinsic defects can affect the nanowire 22 in the initial state as starting points for oxidation of the surface of the nanowire 22nd By exposing the nanowire 22 to a suitable, in particular oxygen-containing, gas atmosphere at a suitable temperature, the natural aging process can be artificially accelerated considerably, so that it takes place in a range of minutes or hours, for example.

Eine weitere Möglichkeit zur gezielten Erzeugung von Defekten 24, 26 in einem Nanodraht 22 besteht im Beschuss des Nanodrahts 22 mit Ionen und/oder reaktiven Elementen bzw. Verbindungen. Je nach Art der verwendeten Teilchen sowie deren kinetischer Energie lassen sich je nach Bedarf Defekte erzeugen, die überwiegend struktureller oder überwiegend chemischer Natur sind. Geeignete Teilchenbeschussverfahren sind in Fachkreisen hinreichend bekannt, so dass hier nicht näher auf diese eingegangen wird. A further possibility for the targeted generation of defects 24 , 26 in a nanowire 22 consists in bombarding the nanowire 22 with ions and / or reactive elements or connections. Depending on the type of particles used and their kinetic energy, defects can be generated as required, which are predominantly structural or predominantly chemical in nature. Suitable particle bombardment methods are well known in specialist circles so that they are not dealt with in more detail here.

Auch elektrochemische Verfahren eignen sich zur Erzeugung von Defekten in Nanodrähten 22, wobei sich hierdurch insbesondere chemische Defekte 26 gut bilden lassen. Zu den elektrochemisch herstellbaren Defekten 26 zählen beispielsweise die an den Nanodraht 22 angebundenen Benzolmoleküle 28, wie sie in Fig. 3 gezeigt sind. Electrochemical processes are also suitable for producing defects in nanowires 22 , whereby chemical defects 26 in particular can be easily formed as a result. The electrochemically producible defects 26 include, for example, the benzene molecules 28 bound to the nanowire 22 , as shown in FIG. 3.

Anhand von Fig. 4 wird nun die Herstellung einer erfindungsgemäßen Speicherzelle beschrieben. Zunächst wird ein geeignetes Trägersubstrat 32, in diesem Fall ein n+-dotiertes Siliziumsubstrat, mit einer dünnen isolierenden Schicht 34 versehen, beispielsweise einer Siliziumdioxidschicht mit einer Dicke von ungefähr 100 nm (Fig. 4A). Auf die isolierende Schicht 34 wird eine Rohmasse 36 aufgebracht, in der in Verunreinigungen bzw. in einem Füllmaterial gebundene einzelne Nanodrähte 22 oder Bündel von Nanodrähten 22 enthalten sind. (Fig. 4B). The production of a memory cell according to the invention will now be described with reference to FIG. 4. First, a suitable carrier substrate 32 , in this case an n + -doped silicon substrate, is provided with a thin insulating layer 34 , for example a silicon dioxide layer with a thickness of approximately 100 nm ( FIG. 4A). A raw material 36 is applied to the insulating layer 34 and contains individual nanowires 22 or bundles of nanowires 22 bound in impurities or in a filler material. ( Fig. 4B).

Durch die Verwendung eines geeigneten oberflächenaktiven Lösungsmittels, beispielsweise eines Tensids, oder durch Verdampfen bei einer geeigneten Temperatur wird bzw. werden das Füllmaterial bzw. die Verunreinigungen der Rohmasse 36 anschließend von dem Trägersubstrat 32 entfernt, so dass sich eine Monolage von Nanodrähten 22 oder Bündeln von Nanodrähten 22 auf der isolierenden Schicht 34 des Trägersubstrats 32 ausbildet (Fig. 4C). Dabei sind die Nanodrähte 22 bzw. die Bündel von Nanodrähten 22 zufällig orientiert. Allein die Dichte der Nanodrähte 22 bzw. der Bündel von Nanodrähten 22, d. h. deren Anzahl pro Einheitsfläche, ist bei diesem Verfahren kontrollierbar. Die Verunreinigungen bzw. das Füllmaterial können bzw. kann auch vor dem Aufbringen auf das Trägersubstrat 32 entfernt werden, z. B. durch Chromatographie oder Zentrifugation. By using a suitable surface-active solvent, for example a surfactant, or by evaporation at a suitable temperature, the filler material or the impurities of the raw material 36 are subsequently removed from the carrier substrate 32 , so that a monolayer of nanowires 22 or bundles of Nanowires 22 are formed on the insulating layer 34 of the carrier substrate 32 ( FIG. 4C). The nanowires 22 or the bundles of nanowires 22 are oriented randomly. Only the density of the nanowires 22 or the bundles of nanowires 22 , ie their number per unit area, can be controlled in this method. The impurities or filler material can also be removed before application to the carrier substrate 32 , e.g. B. by chromatography or centrifugation.

Nach dem Aufbringen der Nanodrähte 22 bzw. der Bündel von Nanodrähten 22 auf die isolierende Schicht 34 des Trägersubstrats 32 werden die Nanodrähte 22 bzw. die Bündel von Nanodrähten 22 einer defekt induzierenden Behandlung unterzogen. Wie weiter oben bereits geschildert wurde, kann diese Behandlung darin bestehen, die Nanodrähte 22 bzw. die Bündel von Nanodrähten 22 Umgebungsluft auszusetzen und natürlich altern zu lassen, sie bei erhöhter Temperatur und in bspw. sauerstoffhaltiger Gasatmosphäre künstlich altem zu lassen oder durch Teilchenbombardement oder auf elektrochemische Weise Defekte zu induzieren. Ist die Defektbildung abgeschlossen, so werden an wenigstens einen Nanodraht 22 bzw. Bündel von Nanodrähten 22 Source-, Drain- und Gate-Bereiche 10, 12, 18 definiert und durch Anschlüsse 20 kontaktiert (Fig. 4D). Es ist auch möglich, zunächst die Nanodrähte zu kontaktieren und erst anschließend die Defekte einzuführen. After the nanowires 22 or the bundles of nanowires 22 have been applied to the insulating layer 34 of the carrier substrate 32 , the nanowires 22 or the bundles of nanowires 22 are subjected to a defect-inducing treatment. As already described above, this treatment can consist of exposing the nanowires 22 or the bundles of nanowires 22 to ambient air and of course allowing them to age, leaving them artificially old at elevated temperature and in an oxygen-containing gas atmosphere, for example, or by particle bombardment or on electrochemical way to induce defects. Once the defect formation has been completed, source, drain and gate regions 10 , 12 , 18 are defined on at least one nanowire 22 or bundle of nanowires 22 and contacted by connections 20 ( FIG. 4D). It is also possible to first contact the nanowires and only then introduce the defects.

Um die zufällige Orientierung der Nanodrähte 22 bzw. der Bündel von Nanodrähten 22 zu verhindern und statt dessen eine regelmäßige Anordnung, insbesondere eine parallele Ausrichtung der Nanodrähte 22 bzw. der Bündel von Nanodrähten 22 zu erreichen, kann die mit der isolierenden Schicht 34 versehene Oberfläche des Trägersubstrats 32 mit nebeneinander angeordneten und parallel zueinander verlaufenden Rillen 38 versehen sein, wie in Fig. 5 gezeigt ist. Dabei können die Rillen 38 einen zumindest annähernd halbrunden Querschnitt aufweisen. Derartige Rillen lassen sich beispielsweise durch Drahtsägen leicht in Siliziumsubstraten erzeugen. Wie in Fig. 5 zu sehen ist, können die Rillen 38 auch einen keilförmigen Querschnitt aufweisen. To the random orientation of the nanowires 22 or the bundle to prevent nanowires 22 and to achieve instead an array in particular a parallel alignment of the nanowires 22 or the bundle of nanowires 22, the 34 surface provided with the insulating layer may be of the Carrier substrate 32 may be provided with grooves 38 arranged next to one another and running parallel to one another, as shown in FIG. 5. The grooves 38 can have an at least approximately semicircular cross section. Such grooves can easily be created in silicon substrates, for example by wire sawing. As can be seen in FIG. 5, the grooves 38 can also have a wedge-shaped cross section.

Derartige keilförmige Rillen 38 lassen sich in monokristallinen Siliziumsubstraten mit geeigneter Orientierung beispielsweise durch präferentielles Ätzen in KOH-haltigen Lösungen erzeugen. Eine andere Möglichkeit, eine solche rillenartige Struktur zu erzeugen, liegt darin, diese durch Selbstorganisation eines monokristallinen Substrats herzustellen, wie es bspw. in der US-A-5714765 beschrieben ist. Such wedge-shaped grooves 38 can be produced in monocrystalline silicon substrates with a suitable orientation, for example by preferential etching in KOH-containing solutions. Another way of producing such a groove-like structure is to produce it by self-assembly of a monocrystalline substrate, as described, for example, in US-A-5714765.

Wie in Fig. 5B dargestellt ist, lagern sich die Nanodrähte 22 bzw. die Bündel von Nanodrähten 22 beim Entfernen des Füllmaterials der Rohmasse 36 in den Rillen 38 an. Da sich die Nanodrähte 22 bzw. die Bündel von Nanodrähten 22 und somit die Channel-Bereiche 14 nunmehr an vorbestimmten Positionen befinden, ist die Fertigstellung der Speicherzellen erheblich vereinfacht. Darüber hinaus wird durch die regelmäßige Anordnung der Nanodrähte 22 bzw. der Bündel von Nanodrähten 22 eine Verschaltung einer Vielzahl von einzelnen Speicherzellen zu einer erfindungsgemäßen Speichereinrichtung ermöglicht. As shown in FIG. 5B, the nanowires 22 or the bundles of nanowires 22 accumulate in the grooves 38 when the filling material of the raw material 36 is removed. Since the nanowires 22 or the bundles of nanowires 22 and thus the channel regions 14 are now at predetermined positions, the completion of the memory cells is considerably simplified. In addition, the regular arrangement of the nanowires 22 or the bundles of nanowires 22 enables a plurality of individual memory cells to be connected to form a memory device according to the invention.

Fig. 6 zeigt eine beispielhafte Anordnung von drei erfindungsgemäßen Speicherzellen. Die Speicherzellen sind derart untereinander angeordnet, dass die jeweiligen Source-, Drain- und Gate-Bereiche 10, 12 und 18 jeweils eine Reihe bilden. Die Anschlüsse 20 der Source- und Drain- Bereiche 10, 12 weisen jeweils in entgegengesetzte Richtungen von den Speicherzellen weg. Der Anschluss 20 des Gate-Bereichs 18 jeder Speicherzelle ist am jeweiligen Drain-Bereich 12 vorbeigeführt und weist in die gleiche Richtung wie der Anschluss des jeweiligen Drain-Bereichs 12. Fig. 6 shows an exemplary arrangement of three memory cells according to the invention. The memory cells are arranged one below the other such that the respective source, drain and gate regions 10 , 12 and 18 each form a row. The connections 20 of the source and drain regions 10 , 12 each point in opposite directions away from the memory cells. The connection 20 of the gate region 18 of each memory cell is guided past the respective drain region 12 and points in the same direction as the connection of the respective drain region 12 .

Der Abstand zwischen zwei benachbarten Speicherzellen ist zum einen so gewählt, dass der Anschluss 20 eines Gate-Bereichs 18 zwischen zwei Drain-Bereichen 12 hindurchgeführt werden kann, und zum anderen so, dass der Gate-Bereich 18 einer Speicherzelle lediglich den Channel- Bereich 14 dieser Speicherzelle steuert, ohne gleichzeitig die Channel- Bereiche 14 der benachbarten Speicherzellen zu beeinflussen. The distance between two adjacent memory cells is selected on the one hand such that the connection 20 of a gate region 18 can be passed between two drain regions 12 , and on the other hand such that the gate region 18 of a memory cell only the channel region 14 controls this memory cell without simultaneously influencing the channel regions 14 of the adjacent memory cells.

Während bei der Speicherzellenanordnung von Fig. 6 jede Speicherzelle jeweils mit einem eigenen Source-Bereich 10 und einem entsprechenden Anschluss 20 versehen ist, weisen die Speicherzellen der in Fig. 7 gezeigten Anordnung einen allen gemeinsamen Source-Bereich 10 auf. Wie bei der Speicherzellenanordnung von Fig. 6 lässt sich auch bei der Anordnung von Fig. 7 jede einzelne Speicherzelle über die jeweiligen Anschlüsse 20 ihrer jeweiligen Drain- und Gate-Bereiche 12 und 18 getrennt ansteuern. While having its own source region 10 and a corresponding terminal 20 is provided in the memory cell array of Fig. 6, each memory cell in each case, the memory cells have the arrangement shown in Fig. 7 on an all common source region 10. As each memory cell via the respective terminals can be in the memory cell array of Fig. 6, also in the arrangement of FIG. 7, 20 of their respective drain and gate regions 12 and 18 controlled separately.

Fig. 8 zeigt eine beispielhafte Anordnung von sechs erfindungsgemäßen Speicherzellen, wobei die Speicherzellen in drei Reihen und zwei Spalten angeordnet sind. Alle sechs Speicherzellen teilen sich einen länglich ausgebildeten Source-Bereich 10, der parallel zu den zwei Spalten orientiert und zwischen diesen gelegen ist und dabei die drei Reihen kreuzt. Die Speicherzellen der zwei Spalten sind folglich spiegelverkehrt zueinander orientiert, wobei der Source-Bereich 10 entlang der Spiegelachse verläuft. Die Drain-Bereiche 12 der Speicherzellen einer Reihe sowie die dazugehörigen Anschlüsse 20 liegen folglich jeweils auf entgegengesetzten Seiten des Source-Bereichs 10 und weisen von diesen weg. Entsprechend weisen auch die Anschlüsse 20 der Gate-Bereiche 18 von auf unterschiedlichen Seiten des Source-Bereichs 10 gelegenen Speicherzellen in entgegengesetzte Richtungen. Fig. 8 shows an exemplary arrangement of six inventive memory cells, said memory cells in three rows and two columns are arranged. All six memory cells share an elongated source region 10 , which is oriented parallel to and between the two columns and thereby intersects the three rows. The memory cells of the two columns are consequently mirror-inverted with respect to one another, the source region 10 running along the mirror axis. The drain regions 12 of the memory cells in a row and the associated connections 20 consequently lie on opposite sides of the source region 10 and point away from them. Correspondingly, the connections 20 of the gate regions 18 of memory cells located on different sides of the source region 10 also point in opposite directions.

Gemäß den in Fig. 6 bis 8 gezeigten oder auch anderen nicht gezeigten Anordnungen, lässt sich eine Vielzahl von erfindungsgemäßen Speicherzellen zu einer erfindungsgemäßen Speichereinrichtung verschalten. According to the arrangements shown in FIGS. 6 to 8 or other arrangements not shown, a large number of memory cells according to the invention can be interconnected to form a memory device according to the invention.

Fig. 9 zeigt einen Graph, in dem die Leitfähigkeit einer erfindungsgemäßen Speicherzelle als Funktion der Zeit dargestellt ist. Die Speicherzelle wurde gemäß dem in Verbindung mit Fig. 4 beschriebenen Verfahren hergestellt, wobei der Channel-Bereich 14 durch ein Bündel von einwandigen Kohlenstoff-Nanoröhren mit einem Durchmesser von ungefähr 3 nm gebildet ist. Das Bündel von Nanoröhren war während eines Jahres Umgebungsluft ausgesetzt, wobei eine langsame Oxidation der Nanoröhren stattfand. Diese Oxidation führte zur Bildung von Defekten in den Nanoröhren, die in der Speicherzelle als Ladungsspeichereinheiten wirken. Fig. 9 shows a graph in which the conductivity of a memory cell according to the invention is shown as a function of time. The memory cell was produced in accordance with the method described in connection with FIG. 4, the channel region 14 being formed by a bundle of single-walled carbon nanotubes with a diameter of approximately 3 nm. The bundle of nanotubes was exposed to ambient air for one year, with slow oxidation of the nanotubes. This oxidation led to the formation of defects in the nanotubes, which act as charge storage units in the memory cell.

Der Graph zeigt zwei stabile Leitfähigkeitszustände des Nanoröhrenbündels bei Raumtemperatur und jeweils bei einer Gatespannung von 0 V. Die Leitfähigkeit der beiden stabilen Leitfähigkeitszustände unterscheidet sich um zwei Größenordnungen. Das Umschalten zwischen den beiden Zuständen erfolgt durch ein kurzzeitiges Anlegen einer Gatespannung von +5 V oder -5 V. Bezugszeichenliste 10 Source-Bereich
12 Drain-Bereich
14 Channel-Bereich
16 Dielektrikum
18 Gate-Bereich
20 Anschluss
22 Nanodraht
24 struktureller Defekt
26 chemischer Defekt
28 Benzolmolekül
30 Substituent
32 Trägersubstrat
34 isolierende Schicht
36 Rohmasse
38 Rille
The graph shows two stable conductivity states of the nanotube bundle at room temperature and each with a gate voltage of 0 V. The conductivity of the two stable conductivity states differs by two orders of magnitude. Switching between the two states is carried out by briefly applying a gate voltage of +5 V or -5 V. Reference list 10 source area
12 drain area
14 channel area
16 dielectric
18 gate area
20 connection
22 nanowires
24 structural defect
26 chemical defect
28 benzene molecule
30 substituent
32 carrier substrate
34 insulating layer
36 raw mass
38 groove

Claims (49)

1. Feldeffekttransistor-Speicherzelle mit einem Source-Bereich (10), einem Drain-Bereich (12), einem Channel-Bereich (14) und einem Gate-Bereich (18), wobei der Channel-Bereich (14) sich vom Source- Bereich (10) zum Drain-Bereich (12) erstreckt und aus zumindest einem Nanodraht (22) gebildet ist, der zumindest einen Defekt (24, 26) derart aufweist, dass durch eine an den Gate-Bereich (18) angelegte Spannung Ladungen in den Defekten (24, 26) einfangbar und freilassbar sind. 1. Field-effect transistor memory cell with a source region ( 10 ), a drain region ( 12 ), a channel region ( 14 ) and a gate region ( 18 ), the channel region ( 14 ) extending from the source The region ( 10 ) extends to the drain region ( 12 ) and is formed from at least one nanowire ( 22 ) which has at least one defect ( 24 , 26 ) such that charges are applied to the gate region ( 18 ) by a voltage the defects ( 24 , 26 ) can be caught and released. 2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) einen Quantentopf mit mindestens einem diskreten Energieniveau für einen oder mehrere Ladungsträger bildet. 2. Memory cell according to claim 1, characterized in that the or each defect ( 24 , 26 ) forms a quantum well with at least one discrete energy level for one or more charge carriers. 3. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass der oder jeder Defekt durch einen metallischen Bereich, insbesondere mit einem Elektronenkontinuum, gebildet ist, in dem, insbesondere unter Aufbringung einer Coulomb-Ladungsenergie, zumindest ein Ladungsträger speicherbar ist. 3. Memory cell according to claim 1, characterized, that the or each defect is caused by a metallic area, in particular with an electron continuum, in which especially with the application of a Coulomb charge energy, at least one charge carrier can be stored. 4. Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) ein während der Bildung des zumindest einen Nanodrahts (22) entstandener Defekt ist. 4. Memory cell according to one of claims 1 to 3, characterized in that the or each defect ( 24 , 26 ) is a defect formed during the formation of the at least one nanowire ( 22 ). 5. Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) ein nach der Bildung des zumindest einen Nanodrahts (22) entstandener Defekt ist. 5. Memory cell according to one of claims 1 to 3, characterized in that the or each defect ( 24 , 26 ) is a defect formed after the formation of the at least one nanowire ( 22 ). 6. Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) ein von außen induzierter Defekt ist. 6. Memory cell according to one of claims 1 to 5, characterized in that the or each defect ( 24 , 26 ) is an externally induced defect. 7. Speicherzelle nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der oder jeder Defekt (24) ein struktureller Defekt ist. 7. Memory cell according to one of claims 1 to 6, characterized in that the or each defect ( 24 ) is a structural defect. 8. Speicherzelle nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der oder jeder Defekt (26) ein chemischer Defekt ist. 8. Memory cell according to one of claims 1 to 6, characterized in that the or each defect ( 26 ) is a chemical defect. 9. Speicherzelle nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) durch eine Temperaturbehandlung des zumindest einen Nanodrahts (22) in einer Gasatmosphäre gebildet ist. 9. Memory cell according to one of claims 1 to 8, characterized in that the or each defect ( 24 , 26 ) is formed by a temperature treatment of the at least one nanowire ( 22 ) in a gas atmosphere. 10. Speicherzelle nach Anspruch 9, dadurch gekennzeichnet, dass die Gasatmosphäre sauerstoff-, stickstoff und/oder fluorhaltig ist. 10. Memory cell according to claim 9, characterized, that the gas atmosphere contains oxygen, nitrogen and / or fluorine is. 11. Speicherzelle nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) durch Beschuss des zumindest einen Nanodrahts (22) mit Ionen und/oder reaktiven Elementen bzw. Verbindungen gebildet ist. 11. Memory cell according to one of claims 1 to 8, characterized in that the or each defect ( 24 , 26 ) is formed by bombarding the at least one nanowire ( 22 ) with ions and / or reactive elements or compounds. 12. Speicherzelle nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) elektrochemisch gebildet ist. 12. Memory cell according to one of claims 1 to 8, characterized in that the or each defect ( 24 , 26 ) is formed electrochemically. 13. Speicherzelle nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) durch mehrere kovalent an den Nanodraht (22) gebundene Atome, Moleküle oder Verbindungen gebildet ist. 13. Memory cell according to one of the preceding claims, characterized in that the or each defect ( 24 , 26 ) is formed by a plurality of atoms, molecules or compounds covalently bonded to the nanowire ( 22 ). 14. Speicherzelle nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) durch einen an den zumindest einen Nanodraht (22) angelagerten chemischen Rest gebildet ist. 14. Memory cell according to one of the preceding claims, characterized in that the or each defect ( 24 , 26 ) is formed by a chemical residue attached to the at least one nanowire ( 22 ). 15. Speicherzelle nach Anspruch 14, dadurch gekennzeichnet, dass der chemische Rest ein Benzolmolekül (28) umfasst, das durch eine C-C- oder eine C-N-C-Bindung an den zumindest einen Nanodraht (22) gebunden ist. 15. Memory cell according to claim 14, characterized in that the chemical residue comprises a benzene molecule ( 28 ) which is bonded to the at least one nanowire ( 22 ) by a CC or a CNC bond. 16. Speicherzelle nach Anspruch 15, dadurch gekennzeichnet, dass an dem Benzolmolekül (28) ein Substituent (30) angebunden ist, der als Donator oder Akzeptor oder neutrale Verbindung wirkt. 16. Memory cell according to claim 15, characterized in that a substituent ( 30 ) is attached to the benzene molecule ( 28 ), which acts as a donor or acceptor or neutral compound. 17. Speicherzelle nach einem der vorherige Ansprüche, dadurch gekennzeichnet, dass der zumindest eine Nanodraht (22) eine der folgenden Formen aufweist: eine massive Drahtform, eine geschlossene Rohrform, eine offene Rohrform oder eine Streifenform. 17. Memory cell according to one of the preceding claims, characterized in that the at least one nanowire ( 22 ) has one of the following shapes: a solid wire shape, a closed tube shape, an open tube shape or a strip shape. 18. Speicherzelle nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der zumindest eine Nanodraht (22) aus einem der folgenden Materialien gebildet ist: in Rohrform oder massiver Drahtform aus Kohlenstoff, Silizium oder einem Chalkogenid, einschließlich Wolframoxid, Wolframselenid, Wolframsulfid, Tantalsulfid, Niobsulfid; und in massiver Drahtform aus Silizium, Siliziumcarbid, Indiumphosphid oder Indiumarsenid. 18. Memory cell according to one of the preceding claims, characterized in that the at least one nanowire ( 22 ) is formed from one of the following materials: in tubular or solid wire form made of carbon, silicon or a chalcogenide, including tungsten oxide, tungsten selenide, tungsten sulfide, tantalum sulfide, Niobsulfid; and in solid wire form made of silicon, silicon carbide, indium phosphide or indium arsenide. 19. Halbleiterspeichereinrichtung bestehend aus mehreren Feldeffekttransistor-Speicherzellen nach wenigstens einem der vorhergehenden Ansprüche, die in einer Matrix auf einem Trägersubstrat angeordnet sind. 19. Semiconductor memory device consisting of several Field effect transistor memory cells according to at least one of the preceding claims, which are in a matrix on a carrier substrate are arranged. 20. Speichereinrichtung nach Anspruch 19, dadurch gekennzeichnet, dass die Nanodrähte der einzelnen Speicherzellen wenigstens annähernd parallel zueinander in Reihen und/oder in Spalten auf dem Trägersubstrat angeordnet sind. 20. Storage device according to claim 19, characterized, that the nanowires of the individual memory cells at least approximately parallel to each other in rows and / or in columns on the Carrier substrate are arranged. 21. Speichereinrichtung nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass die Nanodrähte (22) in Rillen (28) auf einer Oberfläche des Trägersubstrats (32) angeordnet sind. 21. Storage device according to claim 19 or 20, characterized in that the nanowires ( 22 ) are arranged in grooves ( 28 ) on a surface of the carrier substrate ( 32 ). 22. Speichereinrichtung nach Anspruch 21, dadurch gekennzeichnet, dass die Rillen (38) durch Selbstorganisation der Oberfläche eines einkristallinen Trägersubstrats (32) gebildet sind. 22. Storage device according to claim 21, characterized in that the grooves ( 38 ) are formed by self-organization of the surface of a single-crystalline carrier substrate ( 32 ). 23. Speichereinrichtung nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, dass für jede Speicherzelle diskrete Source-, Drain- und Gate- Elektroden vorgesehen sind. 23. Storage device according to one of claims 19 to 22, characterized, that for each memory cell discrete source, drain and gate Electrodes are provided. 24. Speichereinrichtung nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, dass die Speicherzellen jeweils einer Reihe oder einer Spalte jeweils diskrete Drain- und Gate-Elektroden aber nur eine gemeinsame Source-Elektrode aufweisen. 24. Storage device according to one of claims 20 to 22, characterized, that the memory cells each have a row or a column discrete drain and gate electrodes but only one common Have source electrode. 25. Speichereinrichtung nach Anspruch 23 oder 24, dadurch gekennzeichnet, dass die Gate-Elektroden in einer gemeinsamen Ebene mit den Source- und Drain-Elektroden liegen. 25. Storage device according to claim 23 or 24, characterized, that the gate electrodes are in a common plane with the Source and drain electrodes are located. 26. Speichereinrichtung nach einem der Ansprüche 23 bis 25, dadurch gekennzeichnet, dass die Gate-Elektroden in einer Ebene unterhalb oder oberhalb der durch die Nanodrähte gebildeten Ebene angeordnet sind. 26. Storage device according to one of claims 23 to 25, characterized, that the gate electrodes are in a plane below or above of the plane formed by the nanowires. 27. Speichereinrichtung nach Anspruch 23 oder 24, dadurch gekennzeichnet, dass die Gate-Elektroden auf Seitenflächen der die Nanodrähte (22) aufnehmenden Rillen (38) vorgesehen sind. 27. Memory device according to claim 23 or 24, characterized in that the gate electrodes are provided on side surfaces of the grooves ( 38 ) receiving the nanowires ( 22 ). 28. Speichereinrichtung nach einem der Ansprüche 23 bis 27, dadurch gekennzeichnet, dass die Gate-Elektroden über leitfähige Bahnen mit jeweiligen Kontaktbereichen (20) am Rande des Trägersubstrats, bspw. benachbart zu den Source- bzw. Drain-Elektroden, verbunden sind. 28. Memory device according to one of claims 23 to 27, characterized in that the gate electrodes are connected via conductive tracks to respective contact areas ( 20 ) on the edge of the carrier substrate, for example adjacent to the source or drain electrodes. 29. Speichereinrichtung nach Anspruch 28, dadurch gekennzeichnet, dass die leitfähigen Bahnen und die Gate-Elektroden durch eine Isolationsschicht von den darunter liegenden Source- bzw. Drain- Elektroden und Nanodrähten getrennt sind. 29. Storage device according to claim 28, characterized, that the conductive traces and the gate electrodes by a Isolation layer from the underlying source or drain Electrodes and nanowires are separated. 30. Speichereinrichtung nach einem der Ansprüche 19 bis 29, dadurch gekennzeichnet, dass die Speicherzellen durch eine Schutzschicht von der Atmosphäre getrennt sind. 30. Storage device according to one of claims 19 to 29, characterized, that the memory cells are protected by a protective layer from the Atmosphere are separated. 31. Verfahren zum Herstellen einer Feldeffekttransistor-Speicherzelle bzw. mehrerer zu einer Halbleiterspeichereinrichtung zusammenzuschließenden bzw. bereits zusammengeschlossenen Speicherzellen, insbesondere nach wenigstens einem, der vorhergehenden Ansprüche, mit zumindest einem, sich mindestens nach Fertigstellung zwischen einem Source- und Drain-Bereich (10, 12) erstreckenden Nanodraht (22), dadurch gekennzeichnet, dass der oder jeder Nanodraht (22) derart behandelt wird, dass jeweils mindestens ein Defekt (24, 26) erzeugt wird, der einen Quantentopf mit mindestens einem diskreten Energieniveau bildet. 31. A method for producing a field effect transistor memory cell or a plurality of memory cells to be merged or already merged to form a semiconductor memory device, in particular according to at least one of the preceding claims, with at least one, at least after completion, between a source and drain region ( 10 , 12 ) extending nanowire ( 22 ), characterized in that the or each nanowire ( 22 ) is treated in such a way that in each case at least one defect ( 24 , 26 ) is generated, which forms a quantum well with at least one discrete energy level. 32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass eine Ansammlung (36) von Nanodrähten (22), die wenigstens teilweise aneinander anhaften und Bündel von Nanodrähten (22) bilden, in einer Lösung eines oberflächenaktiven Stoffs, insbesondere eines Tensids, zumindest teilweise zu einzelnen Nanodrähten (22) aufgelöst und mit der Lösung auf die Oberfläche eines Trägersubstrats (32) aufgebracht und dann zur Herstellung der Defekte (24, 26) behandelt wird. 32. The method according to claim 31, characterized in that an accumulation ( 36 ) of nanowires ( 22 ) which at least partially adhere to one another and form bundles of nanowires ( 22 ) in a solution of a surface-active substance, in particular a surfactant, at least partially individual nanowires ( 22 ) are dissolved and applied with the solution to the surface of a carrier substrate ( 32 ) and then treated to produce the defects ( 24 , 26 ). 33. Verfahren nach Anspruch 31 oder 32, dadurch gekennzeichnet, dass die Nanodrähte (22), welche teilweise eine metallische Leitfähigkeit und teilweise eine Halbleitereigenschaft aufweisen, durch eine thermische Behandlung, ggf. in einer Gasatmosphäre, derart beeinflusst werden, dass die Nanodrähte (22) mit metallischer Leitfähigkeit zu halbleitenden Nanodrähten (22) umgewandelt und mit Defekten (24, 26) versehen werden. 33. The method according to claim 31 or 32, characterized in that the nanowires ( 22 ), which partly have a metallic conductivity and partly have a semiconductor property, are influenced by a thermal treatment, possibly in a gas atmosphere, in such a way that the nanowires ( 22 ) are converted to semiconducting nanowires ( 22 ) with metallic conductivity and provided with defects ( 24 , 26 ). 34. Verfahren nach einem der Ansprüche 31 bis 33, dadurch gekennzeichnet, dass die Nanodrähte (22) und/oder Bündel von Nanodrähten (22) auf einer Oberfläche eines Trägersubstrats (32) zumindest annähernd parallel zueinander ausgerichtet werden. 34. The method according to any one of claims 31 to 33, characterized in that the nanowires ( 22 ) and / or bundles of nanowires ( 22 ) on a surface of a carrier substrate ( 32 ) are aligned at least approximately parallel to one another. 35. Verfahren nach einem der Ansprüche 31 bis 34, dadurch gekennzeichnet, dass eine Oberfläche eines Trägersubstrats (32) derart vorbehandelt wird, dass sich die Nanodrähte (22) und/ oder Bündel von Nanodrähten (22) aufgrund eines Selbstorganisationseffekts geordnet anordnen und insbesondere zumindest annähernd parallel zueinander ausrichten. 35. The method according to any one of claims 31 to 34, characterized in that a surface of a carrier substrate ( 32 ) is pretreated in such a way that the nanowires ( 22 ) and / or bundles of nanowires ( 22 ) are arranged in an orderly manner and in particular at least because of a self-organization effect Align approximately parallel to each other. 36. Verfahren nach einem der Ansprüche 31 bis 34, dadurch gekennzeichnet, dass in einer Oberfläche eines einkristallinen Trägersubstrats (32) durch einen Selbstorganisationseffekt Fällen (38) gebildet werden, in denen anschließend die Nanodrähte (22) und/oder Bündel von Nanodrähten (22) angeordnet werden. 36. The method according to any one of claims 31 to 34, characterized in that cases ( 38 ) are formed in a surface of a single-crystalline carrier substrate ( 32 ) by a self-organization effect, in which subsequently the nanowires ( 22 ) and / or bundles of nanowires ( 22 ) to be ordered. 37. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass der oder jeder Nanodraht (22) in einem CVD-Verfahren auf einem Trägersubstrat (32) zwischen bereits vorhandenen Source- und Drain-Bereichen (10, 12) bei gleichzeitiger Anlegung eines elektrischen Feldes zwischen den Source- und Drain-Bereichen (10, 12) erzeugt wird. 37. The method according to claim 31, characterized in that the or each nanowire ( 22 ) in a CVD method on a carrier substrate ( 32 ) between already existing source and drain regions ( 10 , 12 ) with simultaneous application of an electrical field between the source and drain regions ( 10 , 12 ) is generated. 38. Verfahren nach Anspruch 37, dadurch gekennzeichnet, dass der oder jeder Nanodraht (22) im Anschluss an das CVD- Verfahren bzw. während des CVD-Verfahrens in der gleichen Apparatur mit Defekte (24, 26) erzeugenden chemischen Elementen, Molekülen oder Verbindungen behandelt wird. 38. The method according to claim 37, characterized in that the or each nanowire ( 22 ) following the CVD process or during the CVD process in the same apparatus with defects ( 24 , 26 ) producing chemical elements, molecules or compounds is treated. 39. Verfahren nach einem der Ansprüche 31 bis 38, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) während der Ausbildung der jeweiligen Nanodrähte (22) erzeugt wird. 39. The method according to any one of claims 31 to 38, characterized in that the or each defect ( 24 , 26 ) is generated during the formation of the respective nanowires ( 22 ). 40. Verfahren nach einem der Ansprüche 31 bis 38, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) nach der Ausbildung der jeweiligen Nanodrähte (22) erzeugt wird. 40. The method according to any one of claims 31 to 38, characterized in that the or each defect ( 24 , 26 ) is generated after the formation of the respective nanowires ( 22 ). 41. Verfahren nach einem der Ansprüche 31 bis 40, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) von außen induziert wird. 41. The method according to any one of claims 31 to 40, characterized in that the or each defect ( 24 , 26 ) is induced from the outside. 42. Verfahren nach einem der Ansprüche 31 bis 41, dadurch gekennzeichnet, dass wenigstens ein struktureller Defekt (24) erzeugt bzw. induziert wird. 42. The method according to any one of claims 31 to 41, characterized in that at least one structural defect ( 24 ) is generated or induced. 43. Verfahren nach einem der Ansprüche 31 bis 42, dadurch gekennzeichnet, dass wenigstens ein chemischer Defekt (26) erzeugt bzw. induziert wird. 43. The method according to any one of claims 31 to 42, characterized in that at least one chemical defect ( 26 ) is generated or induced. 44. Verfahren nach Anspruch 43, dadurch gekennzeichnet, dass der oder jeder chemische Defekt (26) durch mehrere kovalent an den Nanodraht (22) gebundene Atome, Moleküle oder Verbindungen gebildet wird. 44. The method according to claim 43, characterized in that the or each chemical defect ( 26 ) is formed by a plurality of atoms, molecules or compounds covalently bonded to the nanowire ( 22 ). 45. Verfahren nach einem der Ansprüche 31 bis 44, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) durch eine Temperaturbehandlung des Nanodrahts (22) in einer Gasatmosphäre gebildet wird. 45. The method according to any one of claims 31 to 44, characterized in that the or each defect ( 24 , 26 ) is formed by a temperature treatment of the nanowire ( 22 ) in a gas atmosphere. 46. Verfahren nach Anspruch 45, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) in einer sauerstoff-, stickstoff- und/oder fluorhaltigen Gasatmosphäre gebildet wird. 46. The method according to claim 45, characterized in that the or each defect ( 24 , 26 ) is formed in an oxygen, nitrogen and / or fluorine-containing gas atmosphere. 47. Verfahren nach einem der Ansprüche 31 bis 44, dadurch gekennzeichnet, dass der oder jeder Defekt (24, 26) durch Beschuss des Nanodrahts (22) mit Ionen und/oder reaktiven Elementen bzw. Verbindungen gebildet wird. 47. The method according to any one of claims 31 to 44, characterized in that the or each defect ( 24 , 26 ) is formed by bombarding the nanowire ( 22 ) with ions and / or reactive elements or compounds. 48. Verfahren nach einem der Ansprüche 3 R bis 47, dadurch gekennzeichnet, dass der oder jeder Nanodraht (22) in einer der folgenden Formen gebildet wird: in massiver Drahtform, geschlossener Rohrform, offener Rohrform oder Streifenform. 48. The method according to any one of claims 3 R to 47, characterized in that the or each nanowire ( 22 ) is formed in one of the following shapes: in solid wire shape, closed tube shape, open tube shape or strip shape. 49. Verfahren nach einem der Ansprüche 31 bis 48, dadurch gekennzeichnet, dass der oder jeder Nanodraht (22) aus einem der folgenden Materialien gebildet wird: in Rohrform oder massiver Drahtform aus Kohlenstoff, Silizium, Chalkongenide, einschließlich Wolframoxid, Wolframselenid, Wolframsulfid, Tantalsulfid, Niobsulfid; und in massiver Drahtform aus Silizium, Siliziumcarbid, Indiumphosphid und Indiumarsenid. 49. The method according to any one of claims 31 to 48, characterized in that the or each nanowire ( 22 ) is formed from one of the following materials: in tubular or solid wire form from carbon, silicon, chalcone congenides, including tungsten oxide, tungsten selenide, tungsten sulfide, tantalum sulfide , Niobium sulfide; and in solid wire form made of silicon, silicon carbide, indium phosphide and indium arsenide.
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DE10223159A Withdrawn DE10223159A1 (en) 2002-03-18 2002-05-24 Field effect transistor memory cell has channel region extending from source to drain region as nano-wire(s) with defect(s) in which charges can be captured/released by voltage applied to gate region

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