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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die
Erfindung betrifft im Allgemeinen PLL- (Phasenverriegelungsschleifen-)
Elemente, die als Frequenzsynthesizer in Kommunikationssystemen,
etwa WLAN- (drahtloses lokales Netzwerk) Systemen dienen und betrifft
WLAN-Empfänger
oder Sende/Empfangsgeräte
und integrierte Schaltungschips. Die Erfindung betrifft insbesondere
PLL-Elemente mit einem Frequenzteiler.
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2. Beschreibung des Stands
der Technik
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Ein
drahtloses lokales Netzwerk ist ein flexibles Datenkommunikationssystem,
das als eine Erweiterung zu oder als eine Alternative für ein verdrahtetes
LAN implementiert ist. Bei Verwendung von Radiofrequenz- oder Infrarottechnologie
senden und empfangen WLAN- (lokale Funknetzwerk-)Systeme Daten drahtlos
und minimieren dabei den Bedarf an Kabelverbindungen. Somit vereinigen
WLAN-Systeme Datenverbindbarkeit mit Anwendermobilität.
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Die
meisten WLAN-Systeme wenden die Technik des breitbandigen Spektrums
an, d.h. eine Breitbandradiofrequenztechnik, die zur Verwendung
in zuverlässigen
und sicheren Kommunikationssystemen entwickelt worden ist. Die Breitbandspektrumtechnologie
wird so gestaltet, um hinsichtlich der Zuverlässigkeit, der Unversehrtheit
und der Sicherheit einen Kompromiss in der Bandbreiteneffizienz
zu erzielen.
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PLL-Elemente
werden in den oben genannten Technologien zum Zwecke der Frequenzsynthese,
der Takterzeugung, der Taktauffrischung, der Demodulation usw. sowie
in digitalen als auch in analogen Schaltungen verwendet. Bei Frequenzsyntheseverfahren
stellen die phasenverriegelten Schleifen das dominierende Verfahren
in Funkkommunikationssystemen, etwa in WLAN-Systemen, dar.
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Aktuelle
integrierte PLL-Schaltungen sind in der Lage, alle PLL-Funktionen
in einer einzelnen, hoch integrierten digitalen und Mischsignalschaltung
auszuführen,
die bei niedrigen Versorgungsspannungen arbeitet und eine sehr geringe
Leistung benötigt.
Diese integrierten Schaltungen erfordern lediglich eine äußere Frequenzreferenz,
spannungsgesteuerte Oszillatoren (VCO) und einige externe passive
Komponenten, um Frequenzen in einem großen Bereich zu erzeugen.
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Ein
Beispiel eines konventionellen PLL-Frequenzsynthesizers ist in 1 dargestellt.
Wie aus der Figur ersichtlich ist, besitzt der PLL-Frequenzsynthesizer
einen vorwärts
gekoppelten Signalweg, der einen Phasen- oder Frequenzdetektor 150,
einen Schleifenfilter 140 und einen spannungsgesteuerten
Oszillator 130 beinhaltet, und einen Rückkopplungsweg, der eine Frequenzteilereinheit 110 und
eine Teilereinheit 120 enthält. Ferner ist ein Swallow-Zähler 100 vorgesehen,
zum Steuern des Frequenzteilers 100 in Abhängigkeit
eines einlesbaren Zählerfaktors
M. Der Ausgang des Frequenzteilers ist mit dem Swallow-Zähler 100 zum
Synchronisieren des Swallow-Zählers
mit einem PLL-Takt
verbunden. Der Swallow-Zähler
ist ferner mit einem Frequenzteiler-Modussteueranschluss des Frequenzteilers
verbunden, um ein Modussteuersignal zum Steuern des Frequenzteilermodus
bereitzustellen. Neben der Teilereinheit 120 steuert der
Frequenzteiler 110 den Swallow-Zähler 100 an.
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Wie
zuvor erläutert
ist, enthält
der konventionelle PLL-Rückkopplungsweg
zwei getrennte Einheiten mit unterschiedlichen Teilungsfaktoren
und einen Swallow-Zähler,
der den einlesbaren Zählerfaktor
M empfängt.
Der Frequenzteiler 110 verwendet einen Teilungsfaktor von
P oder P + 1, abhängig
von dem Modussteuersignal, das von dem Swallow-Zähler 100 bereitgestellt
wird. Die Teilereinheit 120 verwendet einen festgelegten
Teilungsfaktor N. Der Gesamtteilungsfaktor kann dann geschrieben
werden als: X = P·(N – M) + (P + 1)·M
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Konventionelle
PLL-Systeme zeigen zahlreiche Nachteile, da Interferenzen sowie
das Signal-Rauschen-Verhältnis
bei der Systemgestaltung als wichtige Punkte berücksichtigt werden müssen. Phasenrauschen
und Störsignalemissionen
tragen deutlich zur Signal interferenz und zum Signal-Rauschen-Verhältnis bei
und sind stark von dem Leistungsvermögen der PLL-Elemente abhängig.
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Phasenrauschen
und Störsignalemissionen
können
beim Umschalten des Modus des Frequenzteilers 110 in der
konventionellen PLL-Schaltung aus 1 auftreten.
Das Zeitablaufdiagramm aus 2 zeigt
das Umschalten des Frequenzteilermodus, der von dem Swallow-Zähler 100 gesteuert
wird. Ferner ist das aktuelle Verbrauchsverhalten des Frequenzteilers 110 in
Zusammenhang mit dem dargestellten Umschalten des Modus des Frequenzteilermodus
dargestellt. Es ist zu erkennen, dass jedes Umschalten des Frequenzteilers
eine hohe Stromspitze bewirkt. Diese hohen Stromspitzen können zu
dem oben genannten Phasenrauschen und den Störsignalemissionen führen, so
dass das Phasenrauschen und diese Störsignalemissionen sich äußerst nachteilig
auswirken.
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Somit
ist das Minimieren des Phasenrauschens und Störsignalemissionen des Bauteils
eines der Probleme der gegenwärtigen
Technologien, mit denen man sich intensiv beschäftigt.
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Ein
Beispiel eines Synthesizers, in dem die Einflüsse von Störungen minimiert sind, ist
von W. Rhee et al. in "ein
1.1-GHz CMOS-Frequenzsynthesizer mit fraktionalem N mit einem 3-b ΔΣ-Modulator
dritter Ordnung",
IEEE J. Solid-State Circuits, Vol. 35, Nr. 10, Oktober 1000 Seiten
1453-1459 offenbart. Dieser Lösungsansatz
erfordert jedoch eine Reihe untereinander verbundener Teileinheiten,
die nur schwer zu implementieren sind, so dass der entstehende Frequenzsynthesizer
einen komplizierten Aufbau aufweist.
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Eine
Anordnung, die die Verwendung eines Swallow-Zählers vermeidet, ist in "DMP-PLL ohne Swallow-Zähler", von T. Kim et al.,
IEEE, VL-P23, 1999, 0-7803-5727-2/99, Seiten 606-608 veröffentlicht.
In dieser Technik wird der Swallow-Zähler durch ein JK-Flip Flop
zum Verringern der Leistungsaufnahme und der Gatteranzahl ersetzt.
Die beschriebene Technik kann jedoch die zuvor erwähnten Störungen aufweisen,
einschließlich
solcher, die mit Phasenrauschen und Störsignalemissionen verknüpft sind.
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DE 199 46 200 A1 beschreibt
einen Phasenregelkreis, welcher eine kurze Einschwingdauer aufweist. Der
Phasenregelkreis enthält
einen ersten Frequenzteiler, welcher die Frequenz eines Oszillatorsignals
teilt und daraus ein erstes Teilerausgangssignal erzeugt und während der
Einschwingdauer des Phasenregelkreises dieses auf einen Phasenvergleicher
führt.
Der Phasenvergleicher vergleicht während der Einschwingdauer das
Ausgangssignal des ersten Teilers mit einem ersten Referenzsignal.
Der Phasenregelkreis enthält
weiterhin einen Akkumulator, in dem ein Akkumulatorwert A gespeichert
ist. Der Akkumulator ist mit dem ersten Frequenzteiler verbunden,
der entweder bis N oder bis N + 1 zählt. Wenn der erste Teiler
den Wert N oder N + 1 erreicht, dann wird ein digitales Signal zu
dem Akkumulator übertragen.
Sobald die Anzahl von Pegelwechsel des digitalen Signals mit dem
im Akkumulator gespeicherten Akkumulatorwert A korrespondiert, führt der
Akkumulator ein Steuersignal dem ersten Frequenzteiler zu, welcher
dann bis N + 1 zählt,
wenn er zuvor bis N gezählt
hat, und zählt
bis N, wenn er zuvor bis N + 1 gezählt hat.
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DE 101 49 593 A1 offenbart
einen Einzelbit-Sigma-Delta-modulierten Bruch-N-Frequenz-Synthesizer. Der
Synthesizer enthält
einen Dual-Modulus-Prescaler, einen programmierbaren Hauptzähler, einen
programmierbaren Swallow-Zähler,
eine Modulus-Steuerschaltung,
einen Bezugsteiler, einen Phasen-/Frequenz-Detektor, eine Ladepumpe,
einen Bitkonverter und einen digitalen Sigma-Delta-Modulator. Das
Teilungsverhältnis des
Dual-Modulus-Prescalers ist P + 1 bei A(1/f
Ref)
der Bezugsperiode, und das Teilungsverhältnis beträgt P bei (B – A) (1/f
Ref) der Bezugsperiode. Der digitale Sigma-Delta-Modulator besteht
aus einer Quantisierungsschaltung und einer in Kaskade geschalteten
Akkumulatorschaltung, die einen Überlaufdetektor
und vier Akkumulatorstufen enthält.
Jede der Akkumulatorstufen besteht aus einer Quotienten-Generatorschaltung,
die selektiv einen Koeffizienten ausgibt. Der Modulator ist mit
der Dual-Modulus-Teiler-Schaltung über einen
einfachen Bitkonverter verbunden. Der Bitkonverter konvertiert die
Ausgangssignale des Modulators 0 und 1 entsprechend zu 1 und –1 und stellt
das Ergebnis zwei Zählern
zur Verfügung.
Der Dual-Modulus-Teiler addiert die Resultate, die durch den Bitkonverter
bereitgestellt werden und teilt den Prescalerausgang durch den summierten
Wert, wobei eine Impuls-Swallow-Funktion durchgeführt wird.
Die Modulus-Steuerschaltung
steuert eine Operation des Prescalers.
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US 6,107,843 beschreibt
einen Frequenz-Synthesizer mit Phasenschleife und fraktionärem Raster. Der
Frequenz-Synthesizer mit Phasenschleife besteht aus einem Spannungsgesteuertem
Oszillator, dessen Phase von einem Bezugsoszillator mit Hilfe einer
Phasenregelschleife geregelt wird. Die Phasenregelschleife enthält einen
Schleifenfilter, einen Phasen-Frequenz-Komparator und einen Zähler-Teiler.
Der Phasen-Frequenz-Komparator
hat zwei Eingänge,
einen ersten, der unmittelbar an den Ausgang des Bezugsoszillators angeschlossen
ist, und einen weiteren, der an den Ausgang des spannungsgesteuerten
Oszillators über
den Zähler-Teiler
angeschlossen ist. Ein digitaler Modulo-P-Akkumulator mit einem
Inkrement K empfängt
sein Taktsignal von dem Ausgang des Zähler-Teilers und ein Überlaufausgangssignal
des Akkumulators ist mit einem Steuereingang des Zähler-Teilers
verbunden, um eine Umschaltung zwischen den Teilerfaktoren N und N
+ 1 durchzuführen.
Um eine dynamische Veränderung
des Teilerfaktors des Zählerteilers
der Phasenschleife zu erreichen, arbeitet der digitale Modulo-P-Akkumulator mit einem
K-Inkrement auf einer Frequenz des Vergleichsoszillators, so dass
bei einem Überlauf
der Steuereingang ein Schalten des Teilerfaktors zwischen den Werten
N und N + 1 aktiviert.
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Es
ist die Aufgabe der vorliegenden Erfindung, eine verbesserte PLL-Technik
bereitzustellen, wobei eine Frequenzstabilisierung ermöglicht wird,
die die Genauigkeit und die Stabilität durch Reduzierung des Einflusses
von Störsignalen
verbessert.
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Diese
Aufgabe ist durch die Gegenstände
der unabhängigen
Patentansprüche
gelöst.
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Bevorzugte
Ausführungsformen
sind in den abhängigen
Patentansprüchen
definiert.
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In
einer Ausführungsform
wird ein Element mit phasenverriegelter Schleife bereitgestellt,
das einen Frequenzteiler zum Teilen der Frequenz eines Ausgangssignals
des Bauelements mit phasenverriegelter Schleife durch einen Frequenzteilerfaktor
umfasst. Der Frequenzteiler ist in mindestens zwei Modi bzw. Betriebsarten
betreibbar, wobei jedem Modus ein unterschiedlicher Frequenzteilerfaktor
zugeordnet ist. Das Element mit phasenverriegelter Schleife umfasst
einen Akkumulator, der mit dem Frequenzteiler verbunden ist, um
ein Modusumschaltsignal zu dem Frequenzteiler zu liefern. Der Akkumulator
speichert einen Akkumulatorwert. Der Akkumulator ist ausgebildet,
um den Akkumulatorwert wiederholt zu aktualisieren, indem eine Modulofunktion
verwendet wird, um das Modusumschaltsignal zu erzeugen.
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In
einer weiteren Ausführungsform
wird ein integrierter Schaltungschip bereitgestellt mit einer phasenverriegelten
Schleifenschaltung, die eine Frequenzteilerschaltung aufweist, um
die Frequenz eines Ausgangssignals der phasenverriegelten Schleifenschaltung
durch einen Frequenzteilerfaktor zu teilen. Die Frequenzteilerschaltung
ist in mindestens zwei Modi betreibbar, wobei jeder Modus einen
unterschiedlichen zugewiesenen Frequenzteilerfaktor aufweist. Die
phasenverriegelte Schleifenschaltung umfasst ferner eine Akkumulatorschaltung,
die mit der Frequenzteilerschaltung verbunden ist, um ein Modusumschaltsignal
zu der Frequenzteilerschaltung zu liefern. Die Akkumulatorschaltung
speichert einen Akkumulatorwert. Die Akkumulatorschaltung ist ausgebildet,
um wiederholt den Akkumulatorwert bei Verwendung einer Modulofunktion
zu aktualisieren, um das Modusumschaltsignal zu erzeugen.
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In
einer weiteren Ausführungsform
wird eine Sende/Empfangseinheit in einem WLAN-Kommunikationssystem bereitgestellt.
Die Sende/Empfangseinheit weist ein phasenverriegeltes Schleifenelement
auf, das einen Frequenzteiler zum Teilen der Frequenz eines Ausgangssignals
des phasenverriegelten Schleifenelements durch einen Frequenzteilerfaktorumfasst.
Der Frequenzteiler ist in mindestens zwei Modi betreibbar, wobei
jeder Modus einen unterschiedlichen zugewiesenen Frequenzteilerfaktor
aufweist. Das phasenverriegelte Schleifenelement umfasst ferner
einen Akkumulator, der mit dem Frequenzteiler zum Bereitstellen
eines Modusumschaltsignals für
den Frequenzteiler verbunden ist. Der Akkumulator speichert einen
Akkumulatorwert. Der Akkumulator ist ausgebildet, um wiederholt
den Akkumulatorwert bei Verwendung einer Modulofunktion zu aktualisieren,
um das Modusumschaltsignal zu erzeugen.
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In
einer weiteren Ausführungsform
wird ein Verfahren zum Betreiben eines Elements mit phasenverriegelter
Schleife bereitgestellt. Das Verfahren umfasst das Teilen der Frequenz
eines Ausgangssignals des Elements mit phasenverriegelter Schleife
in einem Frequenzteiler des Elements mit phasenverriegelter Schleife
durch einen Frequenzteilerfaktor. Der Frequenzteiler ist zumindest
in zwei Modi betreibbar, wobei jedem Modus ein unterschiedlicher
Frequenzvorteilfaktor zugeordnet ist. Das Verfahren umfasst ferner
das Erzeugen eines Modusumschaltsignals zum Ändern des Modus des Frequenzteilers.
Die Erzeugung des Modusumschaltsignals umfasst das Speichern eines
Akkumulatorwertes und das Verarbeiten einer Modulofunktion zur Aktualisierung
des Akkumulatorwerts.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
beiliegenden Zeichnungen sind hiermit miteingeschlossen und bilden
einen Teil der Beschreibung, um die Prinzipien der Erfindung zu
erläutern.
Die Zeichnungen sind nicht so zu verstehen, um die Erfindung auf
lediglich die dargestellten und beschriebenen Beispiele, wie die
Erfindung praktiziert und angewendet werden kann, zu beschränken. Weitere
Merkmale und Vorteile gehen aus der folgenden detaillierten Beschreibung der
Erfindung, wie sie auch in den begleitenden Zeichnungen dargestellt
ist, hervor; es zeigen:
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1 eine
Blockansicht einer bekannten PLL-Schaltung, wobei die Pfeile den
Signalfluss zwischen den unterschiedlichen Einheiten kennzeichnen;
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2 ein
Zeitablaufdiagramm, das das Schalten des Frequenzteilermodus in
der PLL-Schaltung
aus 1 und durch das Schalten hergerufene Spitzen des über der
Zeit aufgetragenen Stroms zeigt;
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3 eine
Blockansicht einer PLL-Schaltung gemäß einer Ausführungsform,
wobei die Pfeile den Signalfluss zwischen den unterschiedlichen
Einheiten kennzeichnen;
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4 ein
Zeitablaufdiagramm, das ähnlich
zu jenem aus 2 ist, das jedoch das Schalten
des Frequenzteilermodus der PLL-Schaltung aus 3 darstellt;
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5 eine
detaillierte Blockansicht eines in 3 gezeigten
Akkumulators gemäß einer
weiteren Ausführungsform;
und
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6 ein
Flussdiagramm, das ein Verfahren zum Betreiben des Akkumulators
aus 3 darstellt.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Die
anschaulichen Ausführungsformen
der vorliegenden Erfindung werden nun mit Bezug den Figurenzeichnungen
beschrieben, wobei gleiche Elemente und Strukturen mit den gleichen
Referenzzeichen belegt sind.
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Mit
Hinweis auf die Zeichnungen und insbesondere auf 3,
die eine Ausführungsform
einer PLL-Schaltung zeigt, unterscheidet sich die Schaltung von
der konventionellen PLL-Schaltung, die in 1 gezeigt
ist, darin, dass der Swallow-Zähler 100 aus 1 durch
einen Akkumulator 300 ersetzt ist. Wie in 3 dargestellt
ist, ist der Akkumulator 300 mit dem Rückkopplungsweg der PLL-Schaltung
an einem Punkt zwischen einer Teilereinheit 320 und einer
Frequenzteilereinheit 310 zum Empfangen eines Ausgangssignals der
Frequenzteilereinheit 310 verbunden. Der Akkumulator 300 ist
ferner mit einem Frequenzteilermodusanschluss des Frequenzteilers 310 zum
Bereitstellen eines Modusumschaltsignals verbunden.
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Der
Frequenzteiler 310 ist ausgebildet, um die Frequenz fout
eines Ausgangssignals des phasenverriegelten Schleifenelements durch
einen Frequenzteilerfaktor zu teilen. Der Frequenzteiler 310 kann
in zumindest zwei Modi arbeiten, wobei jedem Modus ein unterschiedlicher
Frequenzteilerfaktor, beispielsweise P und P + 1, zugewiesen ist.
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Wie
zuvor erläutert
ist, ist der Akkumulator 300 in der PLL-Schaltung implementiert,
um das Modusumschaltsignal zu dem Frequenzteiler 310 zum Ändern des
Frequenzteilermodus bereitzustellen. Grundlegend für das Bereitstellen
des Modusumschaltsignals ist die Tatsache, dass der Akkumulator 300 einen
Akkumulatorwert A verarbeitet, in dem eine Modulofunktion angewendet
wird.
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Das
Verarbeiten des Akkumulatorwerts A durch Ausführen der Modulofunktion ist
in der vorliegenden Ausführungsform
durch die Gleichung definiert: A: = (A + M)modN
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Kern
der Gleichung ist die Modulofunktion, die im Allgemeinen wie folgt
geschrieben werden kann:
Ergebnis = Operand1 mod Operand2
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Der
Modulo-Arithmetikoperator, der auch als Restoperator bezeichnet
wird, dividiert den Operanden1 durch den Operanden2 und gibt den
Rest der Division als Ergebnis zurück. Zum Beispiel: 17 mod 7
= 3, da das Ergebnis der Division 17/7 gleich 2.428 ist, d.h. 2
mit einem Rest von 3.
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In
der vorhergehenden Akkumulatorgleichung kann man erkennen, dass
der Operand1 durch die Summe eines Akkumulatorwerts A und den Abstimmparameter
M repräsentiert
ist und der Operand2 durch den Moduloparameter N repräsentiert
ist.
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Wenn
ein Anfangsakkumulatorwert A von Null angenommen wird und wenn ferner
beispielsweise M gleich 8 und N gleich 13 angenommen wird, dann ändert sich
der Akkumulatorwert A bei jedem Taktsignal, so dass sich die folgende
Sequenz aus Akkumulatorwerten ergibt:
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Wie
daraus zu ersehen ist, zeigt der einzelne Akkumulatorwert, obwohl
die Sequenz gewissen Regeln folgt, ein gewisses unregelmäßiges Erscheinen,
wobei jeder mögliche
Wert in der Sequenz mit der gleichen Wahrscheinlichkeit auftritt.
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In
der oben gezeigten Sequenz ist jeder Aktualisierungsschritt für den Akkumulatorwert,
wobei das durch N geteilte Ganzzahldivisionsergebnis von A + M größer als
Null ist, durch einen Stern markiert. In der vorliegenden Ausführungsform
wird das Modusumschaltsignalerzeugt, um den Frequenzteiler 310 so
hin und her zu schalten, dass dieser seinen Modus jedes Mal dann ändert, wenn
das Ganzzahlteilungsergebnis nicht Null ist. Das heißt, der
Modus wird in der obigen beispielhaften Frequenz häufig hin
und her geschaltet, immer dann, wenn der Aktualisierungsvorgang
für den
Akkumulatorwert durch einen Stern markiert ist.
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Um
den Modusumschaltmechanismus entsprechend der Ausführungsform
detaillierter zu erläutern, kann
die in der obigen Gleichung gezeigte Funktion in folgende Berechnungsschritte
zerlegt werden: A: = A + M;wenn A > N, dann A: = A – N;
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In
diesem Beispiel wird der Modus jedes Mal umgeschaltet, wenn der
Akkumulatorwert um den Moduloparameter N verringert wird. Dies kann
beispielsweise durch Setzen eines Übertragsflags geschehen, wenn bestimmt
wird, dass der Zwischenakkumulatorwert A den Moduloparameter N übersteigt,
wobei dann das Modusumschaltsignal gemäß dem Übertragsflag erzeugt wird.
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Eine
weitere Erläuterung
des Verarbeitens des Akkumulatorwerts A folgt später, wobei der Vorgang in Bearbeitungsschritte
unterteilt wird.
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In 4 wird
ein Umschalten des Frequenzteilermodus mittels der Steuerung des
Akkumulators 300 dargestellt. Des Weiteren ist das momentane
Leistungsaufnahmeverhalten des Frequenzteilers 310 im Zusammenhang
mit dem dargestellten Modusumschalten des Frequenzteilermodus dargestellt.
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Beim
Vergleich von 4 mit 2 kann man
erkennen, dass der durch den Akkumulator 300 gesteuerte
Frequenzteilermodus häufiger
umgeschaltet wird, als der durch den in 2 gezeigten
Swallow-Zähler 100 gesteuerte
Frequenzteilermodus. Dieses häufigere
Umschalten des Frequenzteilermodus, der durch den Akkumulator 300 gesteuert
ist, bewirkt eine deutliche Reduktion der Größe der Spitzenwerte.
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In 5 sind
die Funktionseinheiten des Akkumulators 300 aus 3 detaillierter
dargestellt. Die dargestellten Funktionseinheiten arbeiten gemeinsam
so, dass das Modusumschaltsignal zum Umschalten des Frequenzteilermodus
durch Verwendung einer Modulofunktion erzeugt wird.
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Der
Akkumulator 300 umfasst eine Addierereinheit 500,
eine Komparatoreinheit 510, eine Subtrahierereinheit 520,
einen Multiplexer 530 und ein Register 540. Das
Register 540 wird zum Speichern und Aktualisieren des Akkumulatorwerts
A verwendet.
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Der
Akkumulator 300 umfasst ferner Eingabeanschlüsse und
einen Ausgangsanschluss. Der Ausgangsanschluss ist mit dem Frequenzteiler 310 verbunden,
um das Modusumschaltsignal zum Umschalten des Frequenzteilermodus
bereitzustellen.
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Einer
der zuvor genannten Eingangsanschlüsse dient zum Empfangen eines
Moduloparameters N zur Verwendung in der Komparatoreinheit 510 und
ein weiterer Eingangsanschluss empfängt einen Abstimmparameter
M zur Verwendung in der Addiereinheit 500. Ein weiterer
Eingangsanschluss ist mit dem Frequenzteilerausgang in dem Rückkopplungsweg
der PLL-Schaltung verbunden, um das Frequenzteilerausgangssignal an
das Register 540 zu liefern.
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Wie
zuvor erläutert
ist, empfängt
die Addierereinheit 500 den Abstimmparameter M mittels
eines Eingangsanschlusses. Des Weiteren ist die Addierereinheit 500 mit
dem Register 540 verbunden, um den Akkumulatorwert A zu
empfangen. Die Addierereinheit 500 berechnet die Summe
des Akkumulatorwerts A und des Abstimmparameters M. Die resultierende
Summe A + M wird an Eingangsanschlüsse des Multiplexers 530, der
Subtrahierereinheit 520 und des Komparators 510 geliefert.
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Ein
Komparatorausgang ist so angeschlossen, um das Modusumschaltsignal
zu dem Frequenzteiler 310 und gleichzeitig zu dem Multiplexer 530 zu
senden.
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Die
Subtrahierereinheit 520 berechnet die Differenz aus der
Summe des Akkumulatorwerts A und des Abstimmparameters M und des
Moduloparameter N. Das Subtraktionsergebnis A + M – N wird
in den Multiplexer 530 eingespeist.
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Der
Multiplexer 530 ist so angeschlossen, um das Addiererergebnis,
das Subtrahiererergebnis und das Komparatorergebnis zu empfangen,
und um das Addiererergebnis und das Subtrahiererergebnis auf das Register 540 zur
Aktualisierung des Akkumulatorwerts A zu schalten.
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Entsprechend
dem Flussdiagramm aus 6 sind die Schritte 600 bis 620 vorgesehen,
um den Akkumulator 300 in seiner Ausgangskonstellation
zu initialisieren. Versetzen des Akkumulators 300 in seine
Ausgangskonstellation beinhaltet das Empfangen des Abstimmparameters
M im Schritt 600 und des Moduloparameters N im Schritt 605,
das Setzen 610 des Akkumulatorwerts auf Null, das Speichern 615 des
Akkumulatorwerts A, der gleich Null ist, in das Register 540 und
das Auswählen 620 eines
der Frequenzteilermodi.
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Wie
zuvor erläutert
ist, wird in den Schritten 600 bis 620 der Akkumulator 300 initialisiert.
In den nachfolgenden Schritten wird dann das Modusumschaltsignal
durch den Akkumulator 300 unter Verwendung der Modulofunktion
erzeugt.
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Im
Schritt 630 wird die Summe des Akkumulatorwerts A und des
Abstimmparameters M berechnet und der Akkumulatorwert wird so aktualisiert,
dass dieser die resultierende Summe ist. Nach dem Ausführen der Berechnung
wird der Akkumulatorwert A mit dem Moduloparameter N im Schritt 640 verglichen.
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Wenn
der Akkumulatorwert A gleich oder kleiner als der Moduloparameter
N ist, wird der Akkumulatorwert A in dem Register 540 im
Schritt 635 gespeichert und der Prozessablauf kehrt zu
der Position 625 zurück,
um den Berechnungsschritt 630 im nächsten Taktzyklus erneut zu
beginnen.
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Wenn
jedoch der Akkumulatorwert A größer als
der Moduloparameter N ist, wird der Frequenzteilermodus im Schritt 645 umgeschaltet.
Der nachfolgende Schritt 650 ist ein weiterer Berechnungsschritt,
wobei der Moduloparameter N von dem Akkumulatorwert A abgezogen
wird und wobei der Akkumulatorwert A auf A-N aktualisiert wird.
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Der
aktualisierte Akkumulatorwert A wird im Register 540 im
Schritt 655 gespeichert. Nach dem Speichern des aktualisierten
Akkumulatorwerts A kehrt der Prozessablauf zur Position 625 zurück und führt jeweils die
Schritte 630 bis 655 in einer Schleife in Abhängigkeit
von dem Vergleichsschritt 640 aus.
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Die
zuvor in den 5 und 6 erläuterten
Ausführungsformen
beschreiben ein mögliches
Beispiel des Akkumulators 300. In einer weiteren Ausführungsform
kann der Akkumulator 300 weiter verbessert werden, indem
der Akkumulator 300 in mehrere kleinere Akkumulatoreinheiten
unterteilt wird, wobei jede der kleineren Akkumulatoreinheiten eine
reduzierte Bitbreite aufweist.
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Der
Akkumulator 300 dieser Ausführungsform umfasst einen Registerblock
und eine kombinatorische Logik, die so gestaltet ist, um einen festen
Modulofaktor zu verwirklichen.
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Im
Allgemeinen kann die maximale Arbeitsfrequenz eines Akkumulators
durch seine interne Übertragungszeit,
in der das Übertragsbit
von einer Stelle zu der nächsten übertragen
wird, definiert werden.
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Daher
ermöglicht
eine Kombination von in der Bitbreite reduzierte Akkumulatoreinheiten
eine erhöhte maximale
Arbeitsfrequenz.
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Es
sei beispielsweise angenommen, dass ein neun Bit breites Steuerwort
in drei Akkumulatoreinheiten verarbeitet wird, wobei jeder der drei
Akkumulatoreinheiten drei Bits verarbeiten kann. Diese Aufteilung
des neun Bit breiten Steuerworts ist möglich, da die Architektur der
Ausführungsformen
einen asynchronen Betrieb bieten, und daher keine Synchronisierung
zwischen dem Akkumulator 300 und dem Teiler 320 erforderlich
ist.
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Ein
Beispiel der zuvor genannten Verarbeitung eines neun Bit breiten
Steuerworts wird im Folgenden detaillierter erläutert.
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Die
erste der drei Akkumulatoreinheiten verarbeitet den aktuellen Wert
des neun Bit breiten Steuerworts während eines ersten Taktzyklusses
und erzeugt ein erstes Übertragssignal.
Dieses erste Übertragssignal
wird im zweiten Taktzyklus von der nächsten Akkumulatoreinheit übernommen
und der aktuelle Wert wird weiterverarbeitet, indem eine Summe berechnet
und ein zweites Übertragssignal
erzeugt wird. Das zweite Übertragssignal
wird von der dritten Akkumulatoreinheit im dritten Taktzyklus übernommen
und während
des dritten Taktzyklusses wird der aktuelle Wert verarbeitet und
die dritte Akkumulatoreinheit erzeugt ebenso ein Übertragssignal.
Dieses Signal repräsentiert
das Steuersignal für
den Frequenzteiler 310. Nach dem oben beschriebenen Vorgang
hält die
dritte Akkumulatoreinheit einen Wert, der einen Teilungsfaktor von
N repräsentiert,
die zweite Akkumulatoreinheit hält
einen Wert, der einen Teilungsfaktor von N + 1 repräsentiert,
und die erste Akkumulatoreinheit hält einen Wert, der einen Teilungsfaktor
von N + 2 repräsentiert.
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Jede
der in der Bitbreite reduzierten Akkumulatoreinheiten ist so gestaltet,
um als ein Moduloakkumulator zu fungieren, und der Gesamtmodulofaktor
ist das Produkt der Modulofaktoren der drei Bit breiten Akkumulatoreinheiten.
Die Modulofaktoren sind ganzzahlige Werte.
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Die
zuvor beschriebene Technik bietet den Vorteil, dass der Moduloparameter
N in einer fest verdrahteten codierten Weise implementierbar ist,
so dass keine Wahl des Moduloparameters erforderlich ist. Ein weiterer
Vorteil beruht daher in der Tatsache, dass die Eingabe des in den 3 und 5 gezeigten
Moduloparameter N in der vorliegenden Ausführungsform nicht mehr erforderlich
ist.
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Ein
weiterer Vorteil, der betont werden sollte, besteht darin, dass
keine Synchronisierung des Teilers 320 und des Akkumulators 300 erforderlich
ist, und daher kann die Verwendung von Synchronisiersignalen, die
hohe Spitzenströme
aufweisen, vermieden werden.
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Es
ist möglich,
die zuvor genannte kombinatorische Logik des Akkumulators 300 für unterschiedliche Moduloparameter
anzupassen. In diesem Falle verwendet der Teiler den Moduloparameter
als einen Teilungsfaktor und daher kann der Teilungsfaktor des Teilers
umschaltbar sein.
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Zu
beachten ist, dass keine Synchronisierung zwischen dem Akkumulator 300 und
dem Teiler 320 erforderlich ist.
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Wie
aus der vorhergehenden Beschreibung ersichtlich wird, können alle
die beschriebenen Ausführungsformen
vorteilhafterweise ein Verfahren mit hoher Präzision, hoher Genauigkeit und
hoher Effizienz bereitstellen, das in einem Empfänger für ein lokales drahtloses Netzwerk,
in einem Frequenzsynthesizer oder in einem integrierten Schaltungschip
zur Erreichung einer hohen Stabilität beim Steuern hoher Frequenzen
verwendbar ist.
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Die
Ausführungsformen
können
ferner den Vorteil einer Reduzierung der Empfindlichkeit der PLL-Schaltung
für Störungen aufweisen.
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Des
Weiteren kann der zusätzliche
Vorteil erzielt werden, dass ein sehr schnelles Umschalten möglich ist
aufgrund der Tatsache, dass ein Akkumulator eine Modulofunktion
zum Erzeugen eines Moduloumschaltsignals verwendet, das einem Frequenzteiler
zuzuführen
ist. Das äußerst schnelle
Umschalten des Frequenzteilermodus kann zu deutlich reduzierten
Stromspritzen, die beim Umschalten des Frequenzteilermodus auftreten,
führen.
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Ferner
bieten die Ausführungsformen
den Vorteil, hochfrequentes Schaltrauschen insbesondere bei Rauschfrequenzen
im Bereich der Referenzfrequenz am Eingang der PLL-Schaltung zu
reduzieren.
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Obwohl
die Erfindung in Bezug auf die Ausführungsformen in ihren konkreten
damit in Beziehung stehenden Ausbildungen beschrieben ist, wird
für den
Fachmann offenkundig, dass diverse Modifikationen, Variationen und
Verbesserungen der vorliegenden Erfindung angesichts der obigen
technischen Lehre und angesichts der angefügten Patentansprüche durchgeführt werden
können,
ohne vom Grundgedanken und dem Schutzbereich der Erfindung abzuweichen.
Ferner sind Bereiche, von denen angenommen wird, dass sie dem Fachmann
bekannt sind, hierin nicht beschrieben worden, um die hierin beschriebene
Erfindung nicht unnötigerweise
zu verdunkeln. Es ist folglich selbstverständlich, dass die Erfindung
nicht durch die speziellen anschaulichen Ausführungsformen sondern lediglich
durch den Schutzbereich der angefügten Patentansprüche als
beschränkt
betrachtet werden soll.