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DE112020001626T5 - Bilderfassungsvorrichtung - Google Patents

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DE112020001626T5
DE112020001626T5 DE112020001626.9T DE112020001626T DE112020001626T5 DE 112020001626 T5 DE112020001626 T5 DE 112020001626T5 DE 112020001626 T DE112020001626 T DE 112020001626T DE 112020001626 T5 DE112020001626 T5 DE 112020001626T5
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DE
Germany
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transistor
semiconductor substrate
imaging device
wiring
pixel
Prior art date
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Application number
DE112020001626.9T
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English (en)
Inventor
Toshihiro KUROBE
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
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Abstract

Ein Ziel der vorliegenden Offenbarung ist das Bereitstellen einer Bilderfassungsvorrichtung derart, dass Freiheitsgrade des Layouts verbessert werden können. Diese Bilderfassungsvorrichtung ist mit Folgendem versehen: einem ersten Halbleitersubstrat mit Sensorpixeln, die eine fotoelektrische Umwandlung ausführen; und einem zweiten Halbleitersubstrat mit einem Ausleseschaltkreis, der Pixelsignale basierend auf von den Sensorpixeln ausgegebenen Ladungen ausgibt. Das zweite Halbleitersubstrat ist auf eine Oberflächenseite des ersten Halbleitersubstrats geschichtet, um einen geschichteten Körper zu bilden. Das zweite Halbleitersubstrat weist eine erste Oberfläche, die dem ersten Halbleitersubstrat zugewandt ist, und eine zweite Oberfläche auf, die auf der gegenüberliegenden Seite der ersten Oberfläche positioniert ist. Ein erster Transistor, der in dem Ausleseschaltkreis enthalten ist, ist auf der ersten Oberfläche angeordnet, und ein zweiter Transistor, der in dem Ausleseschaltkreis enthalten ist, ist auf der zweiten Oberfläche angeordnet.

Description

  • [Technisches Gebiet]
  • Die vorliegende Offenbarung betrifft eine Bildgebungsvorrichtung.
  • [Stand der Technik]
  • Üblicherweise wurde eine Reduzierung einer Fläche pro Pixel von Bildgebungsvorrichtungen mit einer zweidimensionalen Konfiguration erreicht, indem feine Prozesse und Verbesserungen der Kapselungsdichte eingeführt wurden. In den letzten Jahren wurden Bildgebungsvorrichtungen mit einer dreidimensionalen Konfiguration entwickelt, um eine Reduzierung der Größe von Bildgebungsvorrichtungen und eine Zunahme der Dichte ihrer Pixel zu erreichen (siehe zum Beispiel PTL 1). Solche Bildgebungsvorrichtungen mit der dreidimensionalen Konfiguration beinhalten jeweils ein erstes Halbleitersubstrat mit mehreren Sensorpixeln und ein zweites Halbleitersubstrat mit Ausleseschaltkreisen für eine Ausleseverarbeitung von Signalen, die jeweils durch ein entsprechendes der Pixel erhalten werden. Das zweite Halbleitersubstrat wird auf eine Oberflächenseite des ersten Halbleitersubstrats laminiert.
  • [Zitatliste]
  • [Patentliteratur]
  • [PTL 1]
    JP 2010-245506A
  • [Kurzdarstellung]
  • [Technisches Problem]
  • Ausleseschaltkreise beinhalten jeweils einen Auswahltransistor zum Auswählen unter Sensorpixeln, einen Verstärkungstransistor zum Verstärken von Signalen, die durch die Sensorpixel erhalten werden, und einen Rücksetztransistor zum Rücksetzen der Signale, die durch die Sensorpixel erhalten werden. Eine Anordnung und Größen (nachfolgend als Layout bezeichnet) der Transistoren, die in dem Ausleseschaltkreis enthalten sind, weisen einen Einfluss auf die Leistungsfähigkeit der Bildgebungsvorrichtung auf. Daher wurde eine Zunahme des Freiheitsgrades beim Layout angestrebt.
  • Die vorliegende Offenbarung erfolgte in Anbetracht der oben genannten Umstände und ein Ziel der Offenbarung ist das Bereitstellen einer Bildgebungsvorrichtung, für die es möglich ist, den Freiheitsgrad ihres Layouts zu erhöhen.
  • [Lösung des Problems]
  • Eine Bildgebungsvorrichtung gemäß einem Aspekt der vorliegenden Offenbarung beinhaltet Folgendes: ein erstes Halbleitersubstrat, das ein Sensorpixel beinhaltet, das zum Durchführen einer fotoelektrischen Umwandlung konfiguriert ist, und ein zweites Halbleitersubstrat, das einen Ausleseschaltkreis beinhaltet, der zum Ausgeben eines Pixelsignals gemäß einer Elektrische-Ladung-Ausgabe von dem Sensorpixel konfiguriert ist. Das zweite Halbleitersubstrat ist auf eine Oberflächenseite des ersten Halbleitersubstrats laminiert, so dass es einen laminierten Körper konfiguriert. Das zweite Substrat beinhaltet eine erste Oberfläche, die dem ersten Halbleitersubstrat zugewandt ist, und eine zweite Oberfläche, die sich gegenüber der ersten Oberfläche befindet. Der erste Transistor, der in dem Ausleseschaltkreis enthalten ist, ist auf der ersten Oberfläche angeordnet, und der zweite Transistor, der in dem Ausleseschaltkreis enthalten ist, ist auf der zweiten Oberfläche angeordnet.
  • Demzufolge kann im Vergleich zu dem Fall, in dem die in dem Ausleseschaltkreis enthaltenen Transistoren nur auf der einen Seite des zweiten Halbleitersubstrats angeordnet sind, die Fläche von Anordnungsgebieten, die für die Transistoren zugewiesen ist, vergrößert werden, was zu einer Zunahme des Freiheitsgrades beim Layout des Ausleseschaltkreises führt. Zum Beispiel kann der Verstärkungstransistor auf der ersten Oberfläche des Halbleitersubstrats angeordnet sein und können der Auswahltransistor und der Rücksetztransistor auf der zweiten Oberfläche des zweiten Halbleitersubstrats angeordnet sein. Diese Konfiguration ermöglicht es, die Fläche des Verstärkungstransistors zu maximieren, wodurch eine Abnahme von weißem Rauschen ermöglicht wird, das in der Bildgebungsvorrichtung auftritt.
  • Figurenliste
    • [1] 1 stellt ein schematisches Diagramm dar, das ein Beispiel für eine Konfiguration einer Bildgebungsvorrichtung gemäß einer ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [2] 2 stellt ein Schaltbild dar, das ein Beispiel für eine Konfiguration einer Pixeleinheit gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [3] 3 stellt ein Querschnittsdiagramm in der Tiefenrichtung dar, das ein Beispiel für eine Konfiguration der Pixeleinheit gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [4A] 4A stellt ein Querschnittsdiagramm in der Horizontalrichtung dar, das das Beispiel für die Konfiguration der Pixeleinheit gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [4B] 4B stellt ein Querschnittsdiagramm in der Horizontalrichtung dar, das das Beispiel für die Konfiguration der Pixeleinheit gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [4C] 4C stellt ein Querschnittsdiagramm in der Horizontalrichtung dar, das das Beispiel für die Konfiguration der Pixeleinheit gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [5] 5 stellt ein Querschnittsdiagramm in der Horizontalrichtung dar, das ein Beispiel für ein Layout mehrerer Pixeleinheiten veranschaulicht.
    • [6] 6 stellt ein Querschnittsdiagramm in der Horizontalrichtung dar, das das Beispiel für das Layout mehrerer Pixeleinheiten veranschaulicht.
    • [7] 7 stellt ein Querschnittsdiagramm in der Horizontalrichtung dar, das das Beispiel für das Layout mehrerer Pixeleinheiten veranschaulicht.
    • [8] 8 ist ein Querschnittsdiagramm, das ein Verfahren zum Herstellen der Bildgebungsvorrichtung gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [9] 9 ist ein Querschnittsdiagramm, das das Verfahren zum Herstellen der Bildgebungsvorrichtung gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [10] 10 ist ein Querschnittsdiagramm, das das Verfahren zum Herstellen der Bildgebungsvorrichtung gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [11] 11 ist ein Querschnittsdiagramm, das das Verfahren zum Herstellen der Bildgebungsvorrichtung gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [12] 12 stellt ein Querschnittsdiagramm in der Dickenrichtung dar, das ein Beispiel für eine Konfiguration einer Bildgebungsvorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [13A] 13A stellt ein Querschnittsdiagramm in der Horizontalrichtung dar, das ein Beispiel für eine Konfiguration einer Pixeleinheit gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [13B] 13B stellt ein Querschnittsdiagramm in der Horizontalrichtung dar, das das Beispiel für die Konfiguration der Pixeleinheit gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [13C] 13C stellt ein Querschnittsdiagramm in der Horizontalrichtung dar, das das Beispiel für die Konfiguration der Pixeleinheit gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [13D] 13D stellt ein Querschnittsdiagramm in der Horizontalrichtung dar, das das Beispiel für die Konfiguration der Pixeleinheit gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [14] 14 ist ein Querschnittsdiagramm, das ein Verfahren zum Herstellen der Bildgebungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [15] 15 ist ein Querschnittsdiagramm, das das Verfahren zum Herstellen der Bildgebungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [16] 16 ist ein Querschnittsdiagramm, das das Verfahren zum Herstellen der Bildgebungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [17] 17 ist ein Querschnittsdiagramm, das das Verfahren zum Herstellen der Bildgebungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
  • [Beschreibung der Ausführungsformen]
  • Nachfolgend werden Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die Zeichnungen beschrieben. In den Zeichnungen, auf die in den folgenden Beschreibungen Bezug genommen wird, werden gleiche oder ähnliche Abschnitte mit den gleichen oder ähnlichen Bezugsziffern oder -symbolen bezeichnet. Es ist jedoch anzumerken, dass die Zeichnungen lediglich schematisch sind und dass Beziehungen von Dicken zu planaren Abmessungen, Verhältnisse der Dicke zwischen Schichten und dergleichen von tatsächlichen abweichen können. Daher sollten spezielle Dicken, Abmessungen und dergleichen unter Berücksichtigung der folgenden Beschreibungen bestimmt werden. Des Weiteren ist es eine Selbstverständlichkeit, dass Abschnitte in den Zeichnungen enthalten sein können, in denen Abschnitte eine andere Beziehung oder ein anderes Verhältnis von Abmessungen zwischen den Zeichnungen haben.
  • In den folgenden Beschreibungen sind die Definitionen von Richtungen, wie etwa oben und unten, lediglich Definitionen zur einfachen Beschreibung und beschränken die technische Idee der vorliegenden Offenbarung nicht. Zum Beispiel muss nicht erwähnt werden, dass, wenn das Objekt um 90 Grad gedreht und beobachtet wird, oben und unten zu links und rechts umgewandelt und gelesen werden und, wenn das Objekt um 180 Grad gedreht und beobachtet wird, oben und unten umgekehrt und gelesen werden.
  • Außerdem gibt es Fälle, in denen die Beschreibungen unter Verwendung der Ausdrücke „X-Ache-Richtung“, „Y-Achse-Richtung“ und „Z-Achse-Richtung“ erfolgen. Zum Beispiel ist die Z-Achse-Richtung parallel zu der Dickenrichtung des später zu beschreibenden laminierten Körpers. Die X-Achse-Richtung und die Y-Achse-Richtung sind Richtungen orthogonal zu der Z-Achse-Richtung. Die X-Achse-Richtung, Y-Achse-Richtung und Z-Achse-Richtung sind orthogonal zueinander. In den folgenden Beschreibungen wird die Richtung parallel zu sowohl der X-Achse-Richtung als auch der Y-Achse-Richtung auch als die horizontale Richtung bezeichnet. Zudem bedeutet der Ausdruck „Draufsicht“ in den folgenden Beschreibungen eine Betrachtung aus der Z-Achse-Richtung.
  • (Erste Ausführungsform)
  • 1 stellt ein schematisches Diagramm dar, das ein Beispiel für eine Konfiguration einer Bildgebungsvorrichtung 1 gemäß einer ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht. Die Bildgebungsvorrichtung 1 beinhaltet drei Substrate (ein erstes Substrat 10, ein zweites Substrat 20 und ein drittes Substrat 30). Die Bildgebungsvorrichtung 1 ist eine Bildgebungsvorrichtung mit einer dreidimensionalen Konfiguration, die durch Laminieren der drei Substrate (des ersten Substrats 10, des zweiten Substrats 20 und des dritten Substrats 30) konfiguriert ist. Das erste Substrat 10, das zweite Substrat 20 und das dritte Substrat 30 werden in dieser Reihenfolge laminiert.
  • Das erste Substrat 10 ist derart, dass ein erstes Halbleitersubstrat 11 mehrere Sensorpixel 12 zum Durchführen einer fotoelektrischen Umwandlung beinhaltet. Die mehreren Sensorpixel 12 sind in einer Matrix in einem Pixelgebiet 13 des ersten Substrats 10 bereitgestellt. Das zweite Substrat 20 ist derart, dass ein zweites Halbleitersubstrat 21 Ausleseschaltkreise 22, einen Schaltkreis für jeweils vier Sensorpixel 12, beinhaltet, die zum Ausgeben von Pixelsignalen gemäß elektrischen Ladungen dienen, die von den Sensorpixeln 12 ausgegeben werden. Das zweite Substrat 20 beinhaltet mehrere Pixelansteuerungsleitungen 23, die sich in der Zeilenrichtung erstrecken, und mehrere Vertikalsignalleitungen 24, die sich in der Spaltenrichtung erstrecken.
  • Das dritte Substrat 30 ist derart, dass ein drittes Halbleitersubstrat 31 einen Logikschaltkreis 32 zum Verarbeiten der Pixelsignale beinhaltet. Der Logikschaltkreis 32 beinhaltet zum Beispiel einen Vertikalansteuerungsschaltkreis 33, einen Spaltensignalverarbeitungsschaltkreis 34, einen Horizontalansteuerungsschaltkreis 35 und einen Systemsteuerschaltkreis 36. Der Logikschaltkreis 32 (insbesondere der Horizontalansteuerungsschaltkreis 35) gibt eine Ausgabespannung Vout jedes Sensorpixels 12 nach außen aus. Der Logikschaltkreis 32, zum Beispiel Gebiete mit geringem Widerstand, die Silicid beinhalten, wie etwa CoSi2 oder NiSi, kann auf den Oberflächen von Fremdstoffdiffusionsgebieten in Kontakt mit SourceElektroden und Drain-Elektroden gebildet werden, wobei das Silicid durch Verwenden eines Salicid(Self Aligened Silicide - selbstausrichtendes Silicid)-Prozesses gebildet wird.
  • Der Vertikalansteuerungsschaltkreis 33 wählt zum Beispiel sequentiell die mehreren Sensorpixel 12 in einer Einheit auf einer Zeilenbasis aus. Der Spaltensignalverarbeitungsschaltkreis 34 führt zum Beispiel eine Korrelierte-Doppelabtastung(CDS: Correlated Double Sampling)-Verarbeitung an einem Pixelsignal durch, das von jedem der Sensorpixel 12 in der durch den Vertikalansteuerungsschaltkreis 33 ausgewählten Zeile ausgegeben wird. Der Spaltensignalverarbeitungsschaltkreis 34 führt zum Beispiel die CDS-Verarbeitung durch, wodurch der Signalpegel des Pixelsignals extrahiert wird und die Pixeldaten gemäß einer Menge an Licht hält, das durch das entsprechende der Sensorpixel 12 empfangen wird. Der Horizontalansteuerungsschaltkreis 35 gibt zum Beispiel sequentiell die Pixeldaten, die in dem Spaltensignalverarbeitungsschaltkreis 34 gehalten werden, nach außen aus. Der Systemsteuerschaltkreis 36 steuert zum Beispiel eine Ansteuerung aller Blöcke (des Vertikalansteuerungsschaltkreises 33, Spaltenverarbeitungsschaltkreises 34 und Horizontalansteuerungsschaltkreises 35) in dem Logikschaltkreis 32.
  • 2 stellt ein Schaltbild dar, das ein Beispiel für eine Konfiguration einer Pixeleinheit PU gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht. Wie in 2 dargestellt, sind in der Bildgebungsvorrichtung 1 vier Sensorpixel 12 elektrisch mit einem Ausleseschaltkreis 22 gekoppelt, so dass sie eine Pixeleinheit PU darstellen. Die vier Sensorpixel 12 teilen den einen Ausleseschaltkreis 22 und die Ausgabe von jedem der vier Sensorpixel 12 wird an den geteilten Ausleseschaltkreis 22 ausgegeben.
  • Die Sensorpixel 12 beinhalten jeweils gemeinsame Komponenten. In 2 wird, um die Komponenten der jeweiligen Sensorpixel 12 voneinander zu unterscheiden, den Enden der Bezugssymbole (z. B. PD, TG und FD, die später beschrieben werden) von Komponenten der jeweiligen Sensorpixel 12 eine entsprechende Identifikationszahl (1, 2, 3 oder 4) gegeben. Nachfolgend wird, falls es notwendig ist, die Komponenten der jeweiligen Sensorpixel 12 voneinander zu unterscheiden, den Enden der Bezugssymbole von Komponenten der jeweiligen Sensorpixel 12 eine solche entsprechende Identifikationszahl gegeben. Falls es jedoch nicht notwendig ist, die Komponenten der jeweiligen Sensorpixel 12 voneinander zu unterscheiden, wird den Enden der Bezugssymbole von Komponenten der Sensorpixel 12 keine Identifikationszahl gegeben.
  • Die Sensorpixel 12 beinhalten jeweils zum Beispiel eine Fotodiode PD (ein Beispiel für ein fotoelektrisches Umwandlungselement), einen Transfertransistor TR, der elektrisch mit der Fotodiode PD gekoppelt ist, und eine Floating-Diffusion FD, die eine von der Fotodiode PD über den Transfertransistor TR ausgegebene elektrische Ladungen temporär hält. Die Fotodiode PD führt eine fotoelektrische Umwandlung durch, um eine elektrische Ladung gemäß der Menge an empfangenem Licht zu erzeugen. Die Kathode der Fotodiode PD ist elektrisch mit der Source des Transfertransistors TR gekoppelt und die Anode der Fotodiode PD ist elektrisch mit einer Referenzpotentialleitung (z. B. Masse) gekoppelt. Der Drain des Transfertransistors TR ist elektrisch mit der Floating-Diffusion FD gekoppelt und die Gate-Elektrode des Transfertransistors TR ist elektrisch mit der Pixelansteuerungsleitung 23 gekoppelt. Der Transfertransistor TR ist zum Beispiel ein CMOS(Complementary Metal Oxide Semiconductor - komplementärerer Metall-Oxid-Halbleiter)-Transistor.
  • Die Floating-Diffusions FD der jeweiligen Sensorpixel 12, die einen Ausleseschaltkreis 22 teilen, sind elektrisch miteinander gekoppelt und sind elektrisch mit einem Eingangsabschluss des gemeinsamen Ausleseschaltkreises 22 gekoppelt. Der Ausleseschaltkreis 22 beinhaltet zum Beispiel einen Verstärkungstransistor AMP (ein Beispiel für einen ersten Transistor), einen Rücksetztransistor RST und einen Auswahltransistor SEL (ein Beispiel für einen zweiten Transistor). Es ist anzumerken, dass der Auswahltransistor SEL nach Bedarf weggelassen werden kann.
  • Die Source des Rücksetztransistors RST (der Eingangsanschluss des Ausleseschaltkreises 22) ist elektrisch mit den Floating-Diffusions FD gekoppelt und der Drain des Rücksetztransistors RST ist elektrisch mit sowohl einer Leistungsquellenleitung VDD als auch dem Drain des Verstärkungstransistors AMP gekoppelt. Die Gate-Elektrode des Rücksetztransistors RST ist elektrisch mit der Pixelansteuerungsleitung 23 gekoppelt (siehe 1). Die Source des Verstärkungstransistors AMP ist elektrisch mit dem Drain des Auswahltransistors SEL gekoppelt und die Gate-Elektrode des Verstärkungstransistors AMP ist elektrisch mit der Source des Rücksetztransistors RST gekoppelt. Die Source des Auswahltransistors SEL (ein Ausgangsanschluss des Ausleseschaltkreises 22) ist elektrisch mit der Vertikalsignalleitung 24 gekoppelt und die Gate-Elektrode des Auswahltransistors SEL ist elektrisch mit der Pixelansteuerungsleitung 23 gekoppelt (siehe 1).
  • Wenn der Transfertransistor TR eingeschaltet wird, transferiert der Transfertransistor TR eine elektrische Ladung der Fotodiode PD zu der Floating-Diffusion FD. Die Gate-Elektrode TG des Transfertransistors TR erstreckt sich zum Beispiel von einer Oberfläche des ersten Halbleitersubstrats 11 durch eine Wannenschicht WE bis zu einer Tiefe, die die Fotodiode PD erreicht, wie in der später zu beschreibenden 3 veranschaulicht ist. Der Rücksetztransistor RST setzt das elektrische Potential der Floating-Diffusions FD auf ein vorbestimmtes Potential zurück. Wenn der Rücksetztransistor RST eingeschaltet wird, wird das Potential der Floating-Diffusions FD auf das Potential der Leistungsquellenleitung VDD zurückgesetzt. Der Auswahltransistor SEL steuert ein Ausgabetiming des Pixelsignals von dem Ausleseschaltkreis 22.
  • Der Verstärkungstransistor AMP erzeugt als ein Pixelsignal ein Signal einer Spannung gemäß dem Pegel einer in der Floating-Diffusion FD gehaltenen elektrischen Ladung. Der Verstärkungstransistor AMP ist als ein Source-Folger-Verstärker dazu konfiguriert, ein Pixelsignal einer Spannung gemäß dem Pegel einer durch die jeweiligen Fotodioden PD erzeugten elektrischen Ladung auszugeben. Wenn der Auswahltransistor SEL eingeschaltet wird, verstärkt der Verstärkungstransistor AMP das Potential der Floating-Diffusion FD und gibt eine Spannung gemäß dem dementsprechend verstärkten Signal über die Vertikalsignalleitung 24 an den Spaltensignalverarbeitungsschaltkreis 34 aus. Der Rücksetztransistor RST, der Verstärkungstransistor AMP und der Auswahltransistor SEL sind zum Beispiel CMOS-Transistoren.
  • 3 stellt ein Querschnittsdiagramm in der Dickenrichtung dar, das ein Beispiel für eine Konfiguration der Pixeleinheit PU gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht. Es wird angemerkt, dass das in 3 dargestellte Querschnittsdiagramm lediglich ein schematisches Diagramm ist und kein Diagramm ist, das auf das genaue und korrekte Veranschaulichen der tatsächlichen Struktur abzielt. Das in 3 dargestellte Querschnittsdiagramm enthält manche Abschnitte, in denen die Positionen in der horizontalen Richtung von Transistoren und Fremdstoffdiffusionsschichten absichtlich für ein einfaches Verständnis, durch Studieren der Figur, der Beschreibung der Konfiguration der Pixeleinheit PU, die in der Bildgebungsvorrichtung 1 enthalten ist, modifiziert sind.
  • Zum Beispiel sind in 3 die Floating-Diffusions FD, die Gate-Elektroden TG des Transfertransistors TR und Wannenkontaktschichten WEC in einer Reihe in der horizontalen Richtung angeordnet. Jedoch gibt es in der tatsächlichen Struktur Fälle, in denen die Floating-Diffusions FD, die Gate-Elektroden TG und die Wannenkontaktschichten WEC in einer Reihe in der Richtung senkrecht zu der Ebene der Figur angeordnet sind. In diesem Fall wird durch Dazwischenstellen der Gate-Elektroden TG dazwischen eine der Floating-Diffusion FD und der Wannenkontaktschicht WEC vor der Ebene der Figur angeordnet und wird die andere der Floating-Diffusion FD und der Wannenkontaktschicht WEC hinter der Ebene der Figur angeordnet. Die tatsächliche Struktur der Bildgebungsvorrichtung 1 wird in 4A bis 4C, die später beschrieben werden, genauer dargestellt.
  • Wie in 3 dargestellt, ist die Bildgebungsvorrichtung 1 derart, dass das zweite Substrat 20 auf die Seite der vorderen Oberfläche 10a (ein Beispiel für eine Oberfläche) des ersten Substrats 10 laminiert wird, so dass ein laminierter Körper konfiguriert wird. Auf der Seite der vorderen Oberfläche 10a des ersten Substrats 10 sind die Fotodioden PD, die Transfertransistoren Tr und die Floating-Diffusions FD angeordnet. Die Fotodiode PD, der Transfertransistor TR und die Floating-Diffusion FD sind für jedes Sensorpixel 12 angeordnet.
  • Die andere Oberfläche (z. B. die hintere Oberfläche) des ersten Substrats 10 ist eine Lichteinfallsoberfläche. Die Bildgebungsvorrichtung 1 ist eine Bildgebungsvorrichtung mit rückseitiger Belichtung auf der hinteren Oberfläche, auf der Farbfilter und Lichtempfangslinsen angeordnet sind. Das Farbfilter und die Lichtempfangslinse sind für jedes Sensorpixel 12 angeordnet.
  • Das erste Halbleitersubstrat 11, das in dem ersten Substrat 10 enthalten ist, beinhaltet zum Beispiel ein Siliciumsubstrat. In einem Teil der vorderen Oberfläche des ersten Halbleitersubstrats 11 und in der Nähe des Teils sind die Wannenschichten WE eines ersten Leitfähigkeitstyps (z. B. p-Typ) angeordnet. In einem Gebiet tiefer als die Wannenschichten WE sind die Fotodioden PD eines zweiten Leitfähigkeitstyps (z. B. n-Typ) angeordnet. Zudem sind im Inneren jeder der Wannenschichten WE die Wannenkontaktschicht WEC mit einer höheren p-Typ-Konzentration als die Wannenschicht WE und die Floating-Diffusion FD mit einem n-Typ angeordnet. Die Wannenkontaktschicht WEC ist angeordnet, um einen Kontaktwiderstand zwischen der Wannenschicht WE und einer Verdrahtung zu reduzieren.
  • In dem ersten Halbleitersubstrat 11 sind Elementisolationsschichten 16 angeordnet, die jeweils angrenzende Sensorpixel 12 elektrisch voneinander isolieren sollen. Jede der Elementisolationsschichten 16 weist zum Beispiel eine STI(Shallow Trench Isolation - Flachgrabenisolation)-Struktur auf und erstreckt sich in der Tiefenrichtung des ersten Halbleitersubstrats 11. Die Elementisolationsschicht 16 beinhaltet zum Beispiel Siliciumoxid. Zudem sind in dem ersten Halbleitersubstrat 11 eine p-Typ-Schicht 17 und n-Typ-Schichten 18 zwischen der Elementisolationsschicht 16 und der Fotodiode PD angeordnet. Die p-Typ-Schicht 17 befindet sich auf der Seite der Elementisolationsschicht 16 und die n-Typ-Schichten 18 befinden sich auf der Seite der Fotodiode PD.
  • Auf der vorderen Oberflächenseite des ersten Halbleitersubstrats 11 ist der Isolationsfilm 15 angeordnet. Der Isolationsfilm 15 ist ein Film, der durch Laminieren entweder einer oder nicht weniger als zwei von zum Beispiel einem Siliciumoxidfilm (SiO), einem Siliciumnitridfilm (SiN), einem Siliciumoxinitridfilm (SiON) und einem Siliciumcarbonitridfilm (SiCN) gebildet.
  • Das zweite Halbleitersubstrat 21, das in dem zweiten Substrat 20 enthalten ist, beinhaltet zum Beispiel ein Siliciumsubstrat. Das zweite Halbleitersubstrat 21 weist eine vordere Oberfläche 21a (ein Beispiel für eine erste Oberfläche), die dem ersten Substrat 10 zugewandt ist, und eine hintere Oberfläche 21b (ein Beispiel für eine zweite Oberfläche) auf, die sich gegenüber der vorderen Oberfläche 21a befindet. In 3 ist die vordere Oberfläche 21a die obere Oberfläche und ist die hintere Oberfläche 21b die unteren Oberfläche. Auf der vorderen Oberfläche 21a ist der Verstärkungstransistor AMP angeordnet. Auf der hinteren Oberfläche 21b sind der Auswahltransistor SEL und der Rücksetztransistor RST angeordnet.
  • Das zweite Halbleitersubstrat 21 ist mit Elementisolationsschichten 26 und einer p-Typ-Wannenschicht 27 versehen. Die Elementisolationsschichten 26 sind auf der Seite der hinteren Oberfläche 21b des zweiten Halbleitersubstrats 21 angeordnet, die dadurch elektrisch zwischen dem Auswahltransistor SEL und dem Rücksetztransistor RST isolieren. Die Wannenschicht 27 ist in einem Bereich von der hinteren Oberfläche 21b zu einer Zwischenposition zwischen der vorderen Oberfläche 21a und der hinteren Oberfläche 21b angeordnet. Die Wannenschicht 27 isoliert den Verstärkungstransistor AMP, der auf der Seite der vorderen Oberfläche 21a des zweiten Halbleitersubstrats 21 angeordnet ist, elektrisch von dem Auswahltransistor SEL und dem Rücksetztransistor RST, die beide auf der Seite der hinteren Oberfläche 21b des zweiten Halbleitersubstrats 21 angeordnet sind.
  • Das zweite Substrat 20 beinhaltet einen Isolationsfilm 25, der die vordere Oberfläche 21a, die hintere Oberfläche 21b und Seitenoberflächen des zweiten Halbleitersubstrats 21 bedeckt. Der Isolationsfilm 25 ist ein Film, der durch Laminieren entweder einer oder nicht weniger als zwei von zum Beispiel SiO, SiN, SiON und SiCN gebildet wird. Der Isolationsfilm 15 des ersten Substrats 10 und der Isolationsfilm des zweiten Substrats 20 sind miteinander verbunden, um einen Zwischenschichtisolationsfilm 51 zu konfigurieren.
  • Die Bildgebungsvorrichtung 1 beinhaltet mehrere Verdrahtungen L1 bis L10, die innerhalb des Zwischenschichtisolationsfilms 51 angeordnet sind und elektrisch mit dem ersten Substrat 10 und/oder dem zweiten Substrat 20 gekoppelt sind. Wie in 2 und 3 dargestellt, koppelt die Verdrahtung L1 den Drain AD des Verstärkungstransistors AMP elektrisch mit der Leistungsquellenleitung VDD. Die Verdrahtung L2 (ein Beispiel für eine zweite Verdrahtung) koppelt die vier Floating-Diffusions FD, die in einer Pixeleinheit PU enthalten sind, elektrisch mit der Gate-Elektrode AG des Verstärkungstransistors AMP. Die Verdrahtung L3 koppelt die Source AS des Verstärkungstransistors AMP elektrisch mit dem Drain SD des Auswahltransistors SEL. Die Verdrahtung L4 koppelt die Gate-Elektrode SG des Auswahltransistors SEL elektrisch mit der Pixelansteuerungsleitung 23 (siehe 1).
  • Die Verdrahtung L5 koppelt die Source SS des Auswahltransistors SEL elektrisch mit der Vertikalsignalleitung 24. Die Verdrahtung L6 koppelt den Drain RD des Rücksetztransistors RST elektrisch mit der Leistungsquellenleitung VDD. Die Verdrahtung L7 koppelt die Gate-Elektrode RG des Rücksetztransistors RST elektrisch mit der Pixelansteuerungsleitung 23. Die Verdrahtung L8 koppelt die Source RS des Rücksetztransistors RST elektrisch mit der Verdrahtung L2. Die Verdrahtung L9 (ein Beispiel für eine erste Verdrahtung) koppelt die Gate-Elektrode TG des Transfertransistors TR elektrisch mit der Pixelansteuerungsleitung 23 (siehe 1). Die Verdrahtung L10 koppelt die Wannenkontaktschicht WEC elektrisch mit der Referenzpotentialleitung, die ein Referenzpotential (z. B. Massepotential: 0 V) bereitstellt. In der Bildgebungsvorrichtung 1 ist die Verdrahtung L2 mit der Seite der hinteren Oberfläche AGb (in 3 der oberen Oberfläche) der Gate-Elektrode AG des Verstärkungstransistors AMP gekoppelt.
  • In den Verdrahtungen L1 bis L10 beinhalten Abschnitte von Verdrahtungen, die sich in der Dickenrichtung des laminierten Körpers erstrecken, Wolfram und beinhalten Abschnitte von Verdrahtungen, die sich in einer Richtung (z. B. Horizontalrichtung) orthogonal zu der Dickenrichtung des laminierten Körpers erstrecken, Kupfer (Cu) oder eine Cu-Legierung, die Cu als eine Hauptkomponente enthält. Jedoch ist bei den Ausführungsformen der vorliegenden Offenbarung das Material der Verdrahtungen L1 bis L10 nicht auf diese Materialien beschränkt und kann ein anderes Material beinhalten.
  • 4A bis 4C stellen Querschnittsdiagramme in der Horizontalrichtung dar, die ein Beispiel für die Konfiguration der Pixeleinheit PU gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulichen. Insbesondere stellt 4A das Querschnittsdiagramm der Pixeleinheit PU dar, die horizontal bei einer in 3 dargestellten Position sec1 horizontal geschnitten ist. Die Position sec1 befindet sich bei der gleichen Höhe wie die obere Oberfläche der Gate-Elektrode SG des Auswahltransistors SEL und die obere Oberfläche der Gate-Elektrode RG des Rücksetztransistors RST. 4B stellt das Querschnittsdiagramm der Pixeleinheit PU dar, die horizontal bei einer in 3 dargestellten Position sec2 horizontal geschnitten ist. Die Position sec2 befindet sich bei der gleichen Höhe wie die untere Oberfläche der Gate-Elektrode AG des Verstärkungstransistors AMP. 4C stellt das Querschnittsdiagramm der Pixeleinheit PU dar, die horizontal bei einer in 3 dargestellten Position sec3 horizontal geschnitten ist. Die Position sec1 befindet sich bei der gleichen Höhe wie die obere Oberfläche der Gate-Elektrode TG des Transfertransistors TR.
  • 4A bis 4C stellen jeweils das Diagramm einer Pixeleinheit dar und befinden sich in einer Positionsbeziehung, in der diese Diagramme in der Dickenrichtung (z. B. Z-Achse-Richtung) des laminierten Körpers jeweils überlagert sind. Der Auswahltransistor und Rücksetztransistor, die in 4A dargestellt sind, der Verstärkungstransistor AMP, der in 4B dargestellt ist, und die vier Sensorpixel 12, die in 4C dargestellt sind, sind in der Z-Achse-Richtung jeweils überlagert. Wie in 4A dargestellt, befindet sich eine Transistorgruppe, die den Auswahltransistor SEL und den Rücksetztransistor RST beinhaltet, in einer Draufsicht bei einem zentralen Abschnitt der Pixeleinheit PU. Außerhalb der Transistorgruppe befindet sich eine Verdrahtungsgruppe, die die Verdrahtungen L2, L9 und L10 beinhaltet. Die Verdrahtungsgruppe ist so angeordnet, dass sie in einer Draufsicht eine bilaterale Symmetrie zu der Transistorgruppe aufweist, die dazwischen liegt.
  • Wie in 4B dargestellt, befindet sich der Verstärkungstransistor AMP in einer Draufsicht bei einem zentralen Abschnitt der Pixeleinheit PU. In der Dickenrichtung des laminierten Körpers befinden sich der Verstärkungstransistor AMP, der Auswahltransistor SEL und der Rücksetztransistor RST in einer Positionsbeziehung, in der sie jeweils überlagert sind. Zudem befindet sich in einer Draufsicht die Verdrahtungsgruppe, die die Verdrahtungen L2, L9 und L10 beinhaltet, außerhalb des Verstärkungstransistors AMP. Die Verdrahtungsgruppe ist so angeordnet, dass sie in einer Draufsicht eine bilaterale Symmetrie zu dem Verstärkungstransistor aufweist, der dazwischen liegt.
  • Wie in 4C dargestellt, sind die vier Sensorpixel 12, die in einer Pixeleinheit PU enthalten sind, nahe zueinander über die Elementisolationsschicht 16 angeordnet. Zudem liegt in jedem der vier Sensorpixel 12 die Gate-Elektrode TG des Transfertransistors TR in einer Draufsicht zwischen der Floating-Diffusion FD und der Wannenschicht WE. Die Floating-Diffusion FD und die Wannenschicht WE sind mit der Gate-Elektrode TG partitioniert. Wie in 3 dargestellt, befinden sich die Fotodioden PD unterhalb der Floating-Diffusions FD, der Wannenschichten WE und der Gate-Elektroden TG.
  • 5 bis 7 stellen Querschnittsdiagramme in der Horizontalrichtung dar, die ein Beispiel für ein Layout mehrerer Pixeleinheiten PU veranschaulichen. Insbesondere stellt 5 das Querschnittsdiagramm der Bildgebungsvorrichtung 1 dar, die horizontal bei der in 3 dargestellten Position sec3 horizontal geschnitten ist. 6 stellt das Querschnittsdiagramm der Bildgebungsvorrichtung 1 dar, die horizontal bei der in 3 dargestellten Position sec2 horizontal geschnitten ist. 7 stellt das Querschnittsdiagramm des ersten Substrats 10 dar, die horizontal bei der in 3 dargestellten Position sec1 horizontal geschnitten ist. Wie in 5 bis 7 dargestellt, sind bei der Bildgebungsvorrichtung 1 die mehreren Pixeleinheiten PU in regelmäßigen Intervallen in der X-Achse-Richtung und der Y-Achse-Richtung angeordnet. Die Pixeleinheiten PU sind wiederholt in der X-Achse-Richtung und Y-Achse-Richtung angeordnet.
  • Als Nächstes wird ein Verfahren zum Herstellen der Bildgebungsvorrichtung 1 beschrieben. Es wird angemerkt, dass die Bildgebungsvorrichtung 1 unter Verwendung verschiedener Einrichtungen, wie etwa einer Filmbildungseinrichtung (einschließlich einer CVD(chemische Gasphasenabscheidung)-Einrichtung und einer Sputtereinrichtung), einer Ionenimplantationseinrichtung, einer Wärmebehandlungseinrichtung, einer Ätzeinrichtung und einer Bondeinrichtung, hergestellt wird. Nachfolgend werden diese Einrichtungen gemeinsam als Herstellungsausrüstung bezeichnet.
  • 8 bis 11 stellen Querschnittsdiagramme dar, die das Verfahren zum Herstellen einer Bildgebungsvorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulichen. Wie in 8 dargestellt, wird die Herstellungsausrüstung verwendet, um durch CMOS-Prozesse auf der Seite der vorderen Oberfläche 11a des ersten Halbleitersubstrats 11 Wannenschichten WE, Elementisolationsschichten 16, p-Typ-Schichten 17, n-Typ-Schichten 18, Fotodioden PD, Gate-Elektroden TG von Transfertransistoren TR, Floating-Diffusions FD sowie Wannenkontaktschichten WEC zu bilden. Dann bildet die Herstellungsausrüstung einen Isolationsfilm 15 auf der Seite der vorderen Oberfläche 11a des ersten Halbleitersubstrats 11, gefolgt von Planarisieren seiner Oberfläche. Dies vervollständigt das erste Substrat 10.
  • Vor, nach oder parallel zu dem Herstellungsprozess des ersten Substrats 10 bildet die Herstellungsausrüstung den Verstärkungstransistor AMP in der vorderen Oberfläche 21a (der oberen Oberfläche in 8) des zweiten Halbleitersubstrats 21. Zum Beispiel bildet die Herstellungsausrüstung die Source AS und den Drain AD des Verstärkungstransistors AMP auf der vorderen Oberfläche 21a des zweiten Halbleitersubstrats 21. Dann bildet die Herstellungsausrüstung die Gate-Elektrode AG des Verstärkungstransistors AMP auf der vorderen Oberfläche 21a des zweiten Halbleitersubstrats 21. Die Gate-Elektrode AG wird derart gebildet, dass der Drain AD bedeckt ist, und derart, dass die Source AS freigelegt ist. Alternativ dazu kann die Herstellungsausrüstung den Drain AD und die Gate-Elektrode AG bilden, gefolgt von dem Bilden der Source AS durch Verwendung der Gate-Elektrode AG als eine Maske. Als Nächstes bildet die Herstellungsausrüstung den Isolationsfilm 25 auf der Seite der vorderen Oberfläche 21a des zweiten Halbleitersubstrats 21, gefolgt von Planarisieren seiner Oberfläche.
  • Als Nächstes bewirkt die Herstellungsausrüstung, dass der Isolationsfilm 25, der auf dem zweiten Halbleitersubstrat 21 gebildet wird, und der Isolationsfilm 15, der auf dem ersten Substrat 10 gebildet wird, einander zugewandt sind, und dann, dass die Isolationsfilme 15 und 25 zusammengefügt werden. Das Verfahren des Zusammenfügens ist zum Beispiel Plasmazusammenfügen. Mit diesem Prozess, wie in 9 dargestellt, werden das erste Halbleitersubstrat 11 und das zweite Halbleitersubstrat 21 in einen laminierten Körper integriert.
  • Als Nächstes bildet die Herstellungsausrüstung, wie in 10 dargestellt, durch CMOS-Prozesse die Elementisolationsschichten 26, die Wannenschichten 27, die Auswahltransistoren SEL und die Rücksetztransistoren RST in der hinteren Oberfläche 21b (der oberen Oberfläche in 10) des zweiten Halbleitersubstrats 21.
  • Als Nächstes entfernt die Herstellungsausrüstung, wie in 11 dargestellt, das zweite Halbleitersubstrat 21, wodurch die Source AS, der Drain AD und die Gate-Elektrode AG des Verstärkungstransistors AMP freigelegt werden. Zum Beispiel bildet die Herstellungsausrüstung eine erste Maske auf der Seite der hinteren Oberfläche 21b des zweiten Halbleitersubstrats 21, so dass die erste Maske eine solche Form hat, dass sie sowohl den Auswahltransistor SEL als auch den Rücksetztransistor RST bedeckt und bewirkt, dass das verbleibende Gebiet offen ist. Die erste Maske beinhaltet zum Beispiel eine Fotolackmaske und eine Hartmaske. Dann führt die Herstellungsausrüstung für das zweite Halbleitersubstrat 21 eine Trockenätzung an Abschnitten durch, die von der ersten Maske freigelegt sind, wodurch bewirkt wird, dass die Source AS und der Drain AD des Verstärkungstransistors AMP freigelegt werden. Danach entfernt die Herstellungsausrüstung die erste Maske von der Seite der hinteren Oberfläche 21b des zweiten Halbleitersubstrats 21.
  • Als Nächstes bildet die Herstellungsausrüstung eine zweite Maske auf der Seite der hinteren Oberfläche 21b des zweiten Halbleitersubstrats 21, so dass die zweite Maske eine solche Form hat, dass sie den Auswahltransistor SEL, den Rücksetztransistor RST und die Source AS und den Drain AD des Verstärkungstransistors AMP bedeckt und bewirkt, dass das verbleibende Gebiet offen ist. Die zweite Maske beinhaltet zum Beispiel eine Fotolackmaske und eine Hartmaske. Dann führt die Herstellungsausrüstung für das zweite Halbleitersubstrat 21 eine Trockenätzung an Abschnitten durch, die von der zweiten Maske freigelegt sind. Bei diesem Trockenätzen wird der Isolationsfilm 25 als ein Ätzstopp verwendet. Mit diesem Prozess wird die Gate-Elektrode AG des Verstärkungstransistors AMP von unterhalb des zweiten Halbleitersubstrats 21 freigelegt. Danach entfernt die Herstellungsausrüstung die zweite Maske von der Seite der hinteren Oberfläche 21b des zweiten Halbleitersubstrats 21.
  • Als Nächstes bildet die Herstellungsausrüstung die Verdrahtungen L1 bis L10, die in 3 dargestellt sind. Zum Beispiel führt die Herstellungsausrüstung mehrere Male einen Bildungsprozess für Isolationsfilme, einen Planarisierungsprozess des Isolationsfilms, einen Bildungsprozess von Kontaktlöchern und einen Bildungsprozess von Verdrahtungen sowohl auf den Isolationsfilmen als auch in den Kontaktlöchern durch. Wie oben beschrieben, beinhalten die Verdrahtungen, die sich in der Vertikalrichtung erstrecken, Wolfram (W) und beinhalten die Verdrahtungen, die sich in der horizontalen Richtung erstrecken, Cu oder eine Cu-Legierung. Dies vervollständigt die Bildgebungsvorrichtung 1.
  • Wie bisher beschrieben, beinhaltet die Bildgebungsvorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung das erste Halbleitersubstrat 11, das die Sensorpixel zum Durchführen einer fotoelektrischen Umwandlung beinhaltet, und das zweite Halbleitersubstrat 21, das die Ausleseschaltkreise 22 zum Ausgeben von Pixelsignalen gemäß von den Sensorpixeln 12 ausgegebenen elektrischen Ladungen beinhaltet. Das zweite Halbleitersubstrat 21 ist auf die Seite der vorderen Oberfläche 11a des ersten Halbleitersubstrats 11 laminiert, um einen laminierten Körper zu konfigurieren. Das zweite Halbleitersubstrat 21 weist die vordere Oberfläche 21a, die dem ersten Halbleitersubstrat 11 zugewandt ist, und die hintere Oberfläche 21b auf, die der vorderen Oberfläche 21a gegenüberliegt. Der in dem Ausleseschaltkreis 22 enthaltene Verstärkungstransistor AMP ist in der vorderen Oberfläche 21a angeordnet und der Auswahltransistor SEL und der Rücksetztransistor RST, die in dem Ausleseschaltkreis 22 enthalten sind, sind in der hinteren Oberfläche 21b angeordnet.
  • Mit dieser Konfiguration kann im Vergleich zu dem Fall, in dem die in dem Ausleseschaltkreis 22 enthaltenen Transistoren nur auf der einen Seite des zweiten Halbleitersubstrats 21 angeordnet sind, die Fläche eines Anordnungsgebiets, die für die Transistoren zugewiesen ist, vergrößert werden, was zu einer Zunahme des Freiheitsgrades beim Layout des Ausleseschaltkreises 22 führt. Zum Beispiel ist der Verstärkungstransistor AMP auf der vorderen Oberfläche 21a des zweiten Halbleitersubstrats 21 angeordnet und sind der Auswahltransistor SEL und der Rücksetztransistor RST auf der hinteren Oberfläche 21b des zweiten Halbleitersubstrats 21 angeordnet. Mit dieser Konfiguration kann in jeder der Pixeleinheiten PU die Fläche des Verstärkungstransistors AMP maximiert werden. Solche maximierten Flächen der Verstärkungstransistoren ermöglichen eine Abnahme von weißem Rauschen, das in der Bildgebungsvorrichtung auftritt.
  • (Zweite Ausführungsform)
  • Bei der oben beschriebenen zweiten Ausführungsform wurde beschrieben, dass die Floating-Diffusion FD über die Verdrahtung L2 mit der Seite der hinteren Oberfläche Agb der Gate-Elektrode AG des Verstärkungstransistors AMP gekoppelt ist. Jedoch ist bei der Ausführungsform der vorliegenden Offenbarung die Art einer Kopplung der Floating-Diffusion FD mit der Gate-Elektrode AG nicht auf dies beschränkt. Zum Beispiel kann die Floating-Diffusion FD über die Verdrahtung L2 mit der Seite der vorderen Oberfläche AGa der Gate-Elektrode AG gekoppelt sein.
  • 12 stellt ein Querschnittsdiagramm in der Dickenrichtung dar, das ein Beispiel für die Konfiguration einer Bildgebungsvorrichtung 1A gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht. Es wird angemerkt, dass, wie im Fall von 12, die bei der ersten Ausführungsform beschrieben ist, das in 12 dargestellte Querschnittsdiagramm ebenfalls lediglich ein schematisches Diagramm ist und kein Diagramm ist, das auf das genaue und korrekte Veranschaulichen der tatsächlichen Struktur abzielt. Das in 12 dargestellte Querschnittsdiagramm enthält manche Teile, in denen Positionen in der horizontalen Richtung von Transistoren und Fremdstoffdiffusionsschichten absichtlich für ein einfaches Verständnis, durch Studieren der Figur, der Beschreibung der Konfiguration der Bildgebungsvorrichtung 1A modifiziert sind. Die tatsächliche Struktur der Bildgebungsvorrichtung 1A wird in 13A bis 13D, die später beschrieben werden, genauer dargestellt.
  • Wie in 12 dargestellt, beinhaltet die Bildgebungsvorrichtung 1A die Verdrahtung L2, die die Floating-Diffusion FD elektrisch mit der Gate-Elektrode AG des Verstärkungstransistors AMP koppelt. Die Verdrahtung L2 beinhaltet einen ersten Verdrahtungsteil L21, der in dem ersten Substrat 10 angeordnet ist, und einen zweiten Verdrahtungsteil L22, der in dem zweiten Substrat 20 angeordnet ist. Der erste Verdrahtungsteil L21 ist elektrisch mit vier Floating-Diffusions FD1 bis FD4 gekoppelt, die in einer Pixeleinheit PU enthalten sind. Der zweite Verdrahtungsteil L22 ist mit der Gate-Elektrode AG des Verstärkungstransistors AMP gekoppelt, der in derselben Pixeleinheit PU wie die vier Floating-Diffusions FD1 bis FD4 enthalten ist. Der zweite Verdrahtungsteil L22 ist mit der vorderen Oberfläche AGa der Gate-Elektrode AG gekoppelt.
  • In dem ersten Verdrahtungsteil L21 und dem zweiten Verdrahtungsteil L22 beinhalten Abschnitte der Verdrahtungen, die sich in der Z-Achse-Richtung erstrecken, Wolfram (W). Die Abschnitte der Verdrahtungen, die sich in einer Richtung (z. B. Horizontalrichtung) orthogonal zu der Dickenrichtung des laminierten Körpers erstrecken, beinhalten Kupfer (Cu) oder eine Cu-Legierung. Der erste Verdrahtungsteil L21 und der zweite Verdrahtungsteil L22 sind jeweils in einer Plattenform in der gemeinsamen Ebene zwischen dem ersten Substrat 10 und dem zweiten Substrat 20 gebildet, wobei sich die Plattenform in der horizontalen Richtung ausdehnt. Dann werden in der gemeinsamen Ebene der erste Verdrahtungsteil L21 und der zweite Verdrahtungsteil L22 durch Cu-Cu-Bonden miteinander integriert.
  • 13A bis 13D stellen Querschnittsdiagramme in der Horizontalrichtung dar, die ein Beispiel für die Konfiguration der Pixeleinheit PU gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulichen. Insbesondere stellt 13A das Querschnittsdiagramm der Pixeleinheit PU dar, die horizontal bei einer in 12 dargestellten Position sec1 horizontal geschnitten ist. 13B stellt das Querschnittsdiagramm der Pixeleinheit dar, die horizontal bei einer in 12 dargestellten Position sec21 horizontal geschnitten ist. Die Position sec21 befindet sich bei der gleichen Höhe wie die untere Oberfläche der Gate-Elektrode AG des Verstärkungstransistors AMP. 13C stellt das Querschnittsdiagramm der Pixeleinheit PU dar, die horizontal bei einer in 12 dargestellten Position sec22 horizontal geschnitten ist. Die Position sec22 ist die gemeinsame Ebene zwischen dem ersten Substrat 10 und dem zweiten Substrat 20. 13D stellt das Querschnittsdiagramm der Pixeleinheit PU dar, die horizontal bei der in 12 dargestellten Position sec1 horizontal geschnitten ist.
  • 13A bis 13D stellen jeweils das Diagramm einer Pixeleinheit dar und befinden sich in einer Positionsbeziehung, in der diese Diagramme in der Z-Achse-Richtung jeweils überlagert sind. Der Auswahltransistor und Rücksetztransistor RST, die in 13A dargestellt sind, der Verstärkungstransistor AMP, der in 13B dargestellt ist, und die plattenförmige Verdrahtung L2, die in 13C dargestellt ist, und die vier Sensorpixel 12, die in 13D dargestellt sind, sind in der Z-Achse-Richtung jeweils überlagert. Wie in 13A dargestellt, befindet sich bei der Bildgebungsvorrichtung 1A ebenfalls eine Transistorgruppe, die den Auswahltransistor SEL und den Rücksetztransistor RST beinhaltet, in einer Draufsicht bei einem zentralen Abschnitt der Pixeleinheit PU. Außerhalb der Transistorgruppe befindet sich eine Verdrahtungsgruppe, die die Verdrahtungen L2, L9 und L10 beinhaltet. Die Verdrahtungsgruppe ist so angeordnet, dass sie in einer Draufsicht eine bilaterale Symmetrie zu der Transistorgruppe aufweist, die dazwischen liegt.
  • Wie oben beschrieben, ist bei der Bildgebungsvorrichtung 1A eine Verdrahtung L2 nicht nur mit der hinteren Oberfläche AGb, sondern auch mit der vorderen Oberfläche AGa der Gate-Elektrode AG des Verstärkungstransistors AMP gekoppelt. Aus diesem Grund erscheinen, wie in 13A dargestellt, in Bezug auf mehrere Verdrahtungen L2 in der Bildgebungsvorrichtung 1A die Abschnitte der Verdrahtungen, die mit den Gate-Elektroden AG gekoppelt sind, nicht bei der Position sec1.
  • Wie in 13B dargestellt, befindet sich selbst bei der Bildgebungsvorrichtung 1A der Verstärkungstransistor AMP in einer Draufsicht bei einem zentralen Abschnitt der Pixeleinheit PU. In einer Draufsicht befindet sich eine Verdrahtungsgruppe, die mit den Sensorpixeln 12 gekoppelt ist (siehe 2), außerhalb des Verstärkungstransistors AMP. Die Verdrahtungsgruppe beinhaltet die Verdrahtungen L2, L9 und L10. Wenigstens ein Teil der Verdrahtungsgruppe ist so angeordnet, dass er in einer Draufsicht aus der Z-Achse-Richtung eine bilaterale Symmetrie zu dem Verstärkungstransistor aufweist, der dazwischen liegt. Es wird angemerkt, dass die Gate-Elektrode AG der Bildgebungsvorrichtung 1A keinerlei Gebiet aufweist, das zum Koppeln mit der Verdrahtung L2 auf der Seite der hinteren Oberfläche AGb zugeordnet ist (wie zum Beispiel in 4B dargestellt, das Gebiet angrenzend an den Drain AD in der X-Achse-Richtung), so dass das Gebiet des Drain AD um dieses Gebiet breiter ist.
  • Wie in 13C dargestellt, ist bei der Position sec22 der zweite Verdrahtungsteil L22 der Verdrahtung L2 in einer Plattenform gebildet, die sich in der Horizontalrichtung ausdehnt. Obwohl dies nicht dargestellt ist, ist bei der Position sec22 auch der erste Verdrahtungsteil L21 der Verdrahtung L2 in einer Plattenform gebildet, die sich in der Horizontalrichtung ausdehnt. Zum Beispiel weisen bei der Position sec22 der erste Verdrahtungsteil L21 und der zweite Verdrahtungsteil L22 jeweils die gleiche Form und Größe auf. Wie in 13D dargestellt, ist die Konfiguration der Bildgebungsvorrichtung 1A bei der Position sec3 die gleiche wie jene der Bildgebungsvorrichtung 1 bei der Position sec3, die in 4C dargestellt ist.
  • 14 bis 17 stellen Querschnittsdiagramme dar, die ein Verfahren zum Herstellen einer Bildgebungsvorrichtung 1A gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulichen. Wie in 14 dargestellt, wird eine Herstellungsausrüstung verwendet, um durch CMOS-Prozesse auf der Seite der vorderen Oberfläche 11a des ersten Halbleitersubstrats 11 jede von Wannenschichten WE, Elementisolationsschichten 16, p-Typ-Schichten 17, n-Typ-Schichten 18, Fotodioden PD, Gate-Elektroden TG von Transfertransistoren TR, Floating-Diffusions FD sowie Wannenkontaktschichten WEC zu bilden. Dann bildet die Herstellungsausrüstung einen Isolationsfilm 15 auf der Seite der vorderen Oberfläche 11a des ersten Halbleitersubstrats 11. Dann ätzt die Herstellungsausrüstung den Isolationsfilm 15 partiell, um Kontaktlöcher in den Floating-Diffusions FD zu bilden.
  • Als Nächstes bildet die Herstellungsausrüstung einen ersten Verdrahtungsteil L21, der von den Floating-Diffusions FD durch die Kontaktlöcher bis zu der Oberseite des Isolationsfilms 15 lokalisiert ist. Das Verfahren zum Bilden des ersten Verdrahtungsteils L21 ist nicht speziell beschränkt, es kann jedoch zum Beispiel ein Single-Damascene-Verfahren oder ein Dual-Damascene-Verfahren beinhalten. Nach der Bildung des Isolationsfilms 15 planarisiert die Herstellungsausrüstung sowohl die obere Oberfläche des Isolationsfilms 15 als auch die obere Oberfläche des ersten Verdrahtungsteils L21. Durch das Planarisieren werden die obere Oberfläche des Isolationsfilms 15 und die obere Oberfläche des ersten Verdrahtungsteils L21 bündig miteinander (zum Beispiel ein Zustand, in dem keine Stufe zwischen der oberen Oberfläche des Isolationsfilms 15 und der oberen Oberfläche des ersten Verdrahtungsteils L21 existiert). Dies vervollständigt das erste Substrat 10.
  • Vor, nach oder parallel zu dem Herstellungsprozess des ersten Substrats 10 bildet die Herstellungsausrüstung den Verstärkungstransistor AMP in der vorderen Oberfläche 21a (der oberen Oberfläche in 3) des zweiten Halbleitersubstrats 21. Das Verfahren zum Bilden des Verstärkungstransistors AMP ist das gleiche wie jenes, das bei der ersten Ausführungsform unter Bezugnahme auf 8 beschrieben ist. Dann bildet die Herstellungsausrüstung den Isolationsfilm 25 auf der Seite der vorderen Oberfläche 21a des zweiten Halbleitersubstrats 21. Dann ätzt die Herstellungsausrüstung den Isolationsfilm 25 partiell, um Kontaktlöcher in der vorderen Oberfläche AGa der Gate-Elektrode AG des Verstärkungstransistors AMP zu bilden.
  • Dann bildet die Herstellungsausrüstung eine Verdrahtung (einen Teil des zweiten Verdrahtungsteils L22), die von den vorderen Oberflächen AGa der Gate-Elektrode AG durch die Kontaktlöcher bis zu der Oberseite des Isolationsfilms 25 lokalisiert ist. Das Verfahren zum Bilden der Verdrahtung ist nicht speziell beschränkt, es kann jedoch zum Beispiel ein Single-Damascene-Verfahren oder ein Dual-Damascene-Verfahren beinhalten. Nach der Bildung des Isolationsfilms 25 planarisiert die Herstellungsausrüstung sowohl die obere Oberfläche des Isolationsfilms 25 als auch die obere Oberfläche des zweiten Verdrahtungsteils L22. Durch das Planarisieren werden die obere Oberfläche des Isolationsfilms 25 und die obere Oberfläche des zweiten Verdrahtungsteils L22 bündig miteinander (zum Beispiel ein Zustand, in dem keine Stufe zwischen der oberen Oberfläche des Isolationsfilms 25 und der oberen Oberfläche des zweiten Verdrahtungsteils L22 existiert.
  • Als Nächstes bewirkt die Herstellungsausrüstung, dass der Isolationsfilm 25, der auf dem zweiten Halbleitersubstrat 21 gebildet wird, und der Isolationsfilm 15, der auf dem ersten Substrat 10 gebildet wird, einander zugewandt sind, und dann, dass die Isolationsfilme 15 und 25 zusammengefügt werden und auch der erste Verdrahtungsteil L21 und der zweite Verdrahtungsteil L22 zusammengefügt werden. Das Verfahren des Zusammenfügens ist zum Beispiel Plasmazusammenfügen. Mit diesem Prozess, wie in 15 dargestellt, werden das erste Halbleitersubstrat 11 und das zweite Halbleitersubstrat 21 in einen laminierten Körper integriert. Außerdem werden der erste Verdrahtungsteil L21 und der zweite Verdrahtungsteil L22 in die Verdrahtung L2 integriert.
  • Die anschließenden Prozesse sind die gleichen wie jene bei der ersten Ausführungsform. Als Nächstes bildet die Herstellungsausrüstung, wie in 16 dargestellt, durch CMOS-Prozesse die Elementisolationsschichten 26, die Wannenschichten 27, die Auswahltransistoren SEL und die Rücksetztransistoren RST in der hinteren Oberfläche 21b (der oberen Oberfläche in 16) des zweiten Halbleitersubstrats 21. Als Nächstes entfernt die Herstellungsausrüstung, wie in 17 dargestellt, das zweite Halbleitersubstrat 21, wodurch die Source AS, der Drain AD und die Gate-Elektrode AG des Verstärkungstransistors AMP freigelegt werden. Dann bildet die Herstellungsausrüstung die Verdrahtung L1 und L3 bis L10, die in 12 dargestellt ist, und den verbleibenden Teil (zum Beispiel den Teil oberhalb der Position sec21) des zweiten Verdrahtungsteils L22. Dies vervollständigt die Bildgebungsvorrichtung 1A.
  • Gemäß der Bildgebungsvorrichtung 1A gemäß der zweiten Ausführungsform der vorliegenden Offenbarung ist es, wie in dem Fall der Bildgebungsvorrichtung 1 gemäß der ersten Ausführungsform möglich, die Fläche eines Abscheidungsgebiets, die für die Transistoren zugeordnet ist, die in dem Ausleseschaltkreis 22 enthalten sind, zu erhöhen. Dies führt zu einer Zunahme des Freiheitsgrads in dem Layout des Ausleseschaltkreises 22. Zum Beispiel kann die Konfiguration derart sein, dass der Verstärkungstransistor AMP auf der vorderen Oberfläche 21a des zweiten Halbleitersubstrats 21 angeordnet ist, und derart, dass der Auswahltransistor SEL und der Rücksetztransistor RST auf der hinteren Oberfläche 21b angeordnet sind. Dies ermöglicht, dass die Fläche des Verstärkungstransistors AMP maximiert wird, was zu einer weiteren Reduzierung von weißem Rauschen führt.
  • Zudem sind bei der Bildgebungsvorrichtung 1A die Verdrahtungen L2 mit der vorderen Oberfläche AGa der Gate-Elektrode AG des Verstärkungstransistors AMP gekoppelt. Mit dieser Konfiguration ist es im Vergleich zu dem Fall, in dem die Verdrahtungen L2 mit der hinteren Oberfläche AGb der Gate-Elektrode AG gekoppelt sind, möglich, die Anzahl der Verdrahtungen L2 zu reduzieren, die durch die Seite des zweiten Halbleitersubstrats 21 hindurchgehen. Zum Beispiel ermöglicht eine solche Reduzierung der Anzahl der Verdrahtungen L2, die durch die Seite des zweiten Halbleitersubstrats 21 hindurchgehen, die Pixeleinheit PU proportional zu verkleinern oder alternativ dazu das zweite Halbleitersubstrat 21, das in der Pixeleinheit PU enthalten ist, in der Horizontalrichtung zu erweitern. Außerdem ist es bei den Verdrahtungen L2 möglich, die Verdrahtungslänge zwischen den Floating-Diffusions FD und den Gate-Elektroden AG zu reduzieren, was eine Reduzierung der parasitären Kapazität ermöglicht. Auf eine solche Weise kann die Bildgebungsvorrichtung 1A zum Erzielen einer höheren Feinheit und höherer Leistungsfähigkeit von Pixeleinheiten PU beitragen.
  • (Andere Ausführungsformen)
  • Obwohl die vorliegende Offenbarung in der Form spezieller Ausführungsformen und Variationen beschrieben wurde, versteht es sich, wie oben beschrieben, dass die Beschreibungen und Zeichnungen, die Teile der Offenbarung darstellen, die vorliegende Offenbarung nicht beschränken. Es versteht sich, dass verschiedene alternative Ausführungsformen, Beispiele und Betriebstechniken für einen Fachmann aus der Offenbarung ersichtlich werden.
  • Zum Beispiel erfolgten bei der oben beschriebenen ersten und zweiten Ausführungsform die Beschreibungen in Bezug auf die Konfiguration, bei der der Verstärkungstransistor AMP auf der vorderen Oberfläche 21a des zweiten Halbleitersubstrats 21 angeordnet ist, und der Auswahltransistor SEL und der Rücksetztransistor RST auf der hinteren Oberfläche 21b angeordnet sind. Jedoch ist die Ausführungsform der vorliegenden Offenbarung nicht auf dies beschränkt. Der Auswahltransistor SEL und der Rücksetztransistor RST können auf der vorderen Oberfläche 21a des zweiten Halbleitersubstrats 21 angeordnet sein und der Verstärkungstransistor AMP kann auf der hinteren Oberfläche 21b angeordnet sein. Alternativ dazu können der Verstärkungstransistor AMP und einer des Auswahltransistors SEL und des Rücksetztransistors RST auf der vorderen Oberfläche 21a angeordnet sein und kann der andere des Auswahltransistors SEL und des Rücksetztransistors RST auf der hinteren Oberfläche 21b angeordnet sein.
  • Auf eine solche Weise ist es offensichtlich, dass die vorliegende Technologie verschiedene hier nicht beschriebene Ausführungsformen beinhaltet. Wenigstens eine verschiedener Auslassungen, Substitutionen und Modifikationen der Komponenten kann vorgenommen werden, ohne von dem Wesen der oben beschriebenen Ausführungsformen und Variationen abzuweichen. Ferner sind die in der vorliegenden Beschreibung beschriebenen vorteilhaften Effekte lediglich Beispiele und sollen nicht beschränkt sein und andere vorteilhafte Effekte können erhalten werden.
  • Es sollte angemerkt werden, dass die vorliegende Offenbarung auch die folgenden Konfigurationen beinhalten kann.
    • (1) Eine Bildgebungsvorrichtung, die Folgendes beinhaltet:
      • ein erstes Halbleitersubstrat, das ein Sensorpixel beinhaltet, das zum Durchführen einer fotoelektrischen Umwandlung konfiguriert ist; und
      • ein zweites Halbleitersubstrat, das einen Ausleseschaltkreis beinhaltet, der zum Ausgeben eines Pixelsignals gemäß einer Elektrische-Ladung-Ausgabe von dem Sensorpixel konfiguriert ist, wobei
      • das zweite Halbleitersubstrat auf eine Oberflächenseite des ersten Halbleitersubstrats laminiert ist, so dass es einen laminierten Körper konfiguriert,
      • das zweite Substrat eine erste Oberfläche, die dem ersten Halbleitersubstrat zugewandt ist, und eine zweite Oberfläche, die sich gegenüber der ersten Oberfläche befindet, beinhaltet,
      • der erste Transistor, der in dem Ausleseschaltkreis enthalten ist, auf der ersten Oberfläche angeordnet ist, und
      • der zweite Transistor, der in dem Ausleseschaltkreis enthalten ist, auf der zweiten Oberfläche angeordnet ist.
    • (2) Die Bildgebungsvorrichtung nach (1), wobei der erste Transistor und der zweite Transistor in einer Dickenrichtung des laminierten Körpers jeweils überlagert sind.
    • (3) Die Bildgebungsvorrichtung nach (1) oder (2), wobei das Sensorpixel Folgendes beinhaltet:
      • ein fotoelektrisches Umwandlungselement,
      • einen Transfertransistor, der elektrisch mit dem fotoelektrischen Umwandlungselement gekoppelt ist, und
      • eine Floating-Diffusion, die zum temporären Halten einer elektrischen Ladung konfiguriert ist, die von dem fotoelektrischen Umwandlungselement über den Transfertransistor ausgegeben wird,
      der Ausleseschaltkreis Folgendes beinhaltet:
      • einen Rücksetztransistor, der zum Rücksetzen eines elektrischen Potentials der Floating-Diffusion auf
      • ein vorbestimmtes elektrisches Potential konfiguriert ist, einen Verstärkungstransistor, der zum Erzeugen eines Spannungssignals als das Pixelsignal gemäß einem Pegel der in der Floating-Diffusion gehaltenen elektrischen Ladung konfiguriert ist, und einen Auswahltransistor, der zum Steuern eines Ausgabetimings des Pixelsignals konfiguriert ist, das von dem Verstärkungstransistor ausgegeben wird,
      • der erste Transistor Folgendes ist:
        • ein Transistor, der von dem Rücksetztransistor, dem Verstärkungstransistor und dem Auswahltransistor ausgewählt ist, und
      • der zweite Transistor Folgendes ist:
        • die anderen Transistoren ausschließlich des einen Transistors von dem Rücksetztransistor, dem Verstärkungstransistor und dem Auswahltransistor.
    • (4) Die Bildgebungsvorrichtung nach (3), wobei der eine Transistor den Verstärkungstransistor beinhaltet, und die anderen Transistoren den Rücksetztransistor und den Auswahltransistor beinhalten.
    • (5) Die Bildgebungsvorrichtung nach (4), wobei mehrere der Sensorpixel elektrisch mit einem Ausleseschaltkreis gekoppelt sind, so dass sie eine Pixeleinheit darstellen, und sich der Verstärkungstransistor in einem zentralen Abschnitt der Pixeleinheit in einer Draufsicht von einer Dickenrichtung des laminierten Körpers befindet.
    • (6) Die Bildgebungsvorrichtung nach (4) oder (5), wobei der laminierte Körper Folgendes beinhaltet:
      • eine Verdrahtungsgruppe, die elektrisch mit dem Sensorpixel gekoppelt ist, und
      wenigstens ein Teil der Verdrahtungsgruppe so angeordnet ist, dass er eine bilaterale Symmetrie zu dem Verstärkungstransistor aufweist, der in einer Draufsicht von einer Dickenrichtung des laminierten Körpers dazwischen liegt.
    • (7) Die Bildgebungsvorrichtung nach (6), wobei die Verdrahtungsgruppe eine erste Verdrahtungsgruppe beinhaltet, die mit einer ersten Gate-Elektrode des Transfertransistors gekoppelt ist, und die erste Verdrahtung so angeordnet ist, dass sie eine bilaterale Symmetrie zu dem Verstärkungstransistor aufweist, der dazwischen liegt.
    • (8) Die Bildgebungsvorrichtung nach einem von (4) bis (7), wobei der laminierte Körper Folgendes beinhaltet:
      • eine zweite Verdrahtung, die mit einer Oberfläche einer Gate-Elektrode des Verstärkungstransistors gekoppelt ist, wobei die Oberfläche dem ersten Halbleitersubstrat zugewandt ist.
  • Bezugszeichenliste
  • [1] 1A. Bildgebungsvorrichtung
    • 3
    Spaltensignalverarbeitungsschaltkreis
    10
    Erstes Substrat
    10a, 11a, 21a
    Vordere Oberfläche
    11
    Erstes Halbleitersubstrat
    12
    Sensorpixel
    13
    Pixelgebiet
    15, 25
    Isolationsfilm
    16, 26
    Elementisolationsschicht
    17
    p-Typ-Schicht
    18
    n-Typ-Schicht
    20
    Zweites Substrat
    21
    Zweites Halbleitersubstrat
    21b
    Hintere Oberfläche
    22
    Ausleseschaltkreis
    23
    Pixelansteuerungsleitung
    24
    Vertikalsignalleitung
    27
    Wannenschicht
    30
    Drittes Substrat
    31
    Drittes Halbleitersubstrat
    32
    Logikschaltkreis
    33
    Vertikalansteuerungsschaltkreis
    34
    Spaltensignalverarbeitungsschaltkreis
    35
    Horizontalansteuerungsschaltkreis
    36
    Systemsteuerschaltkreis
    51
    Zwischenschichtisolationsfilm
    AD, RD, SD
    Drain
    AG, RG, SG, TG
    Gate-Elektrode
    AGa
    Vordere Oberfläche
    AGb
    Hintere Oberfläche
    AMP
    Verstärkungstransistor
    AS, RS, SS
    Source
    FD
    Floating-Diffusion
    L1, L2, L3, L4, L5, L6, L7, L8, L9, L10
    Verdrahtung
    L21
    Erster Verdrahtungsteil
    L22
    Zweiter Verdrahtungsteil
    PD
    Photodiode
    PU
    Pixeleinheit
    RST
    Rücksetztransistor
    sec1, sec2, sec3, sec21, sec22
    Position
    SEL
    Auswahltransistor
    TR
    Transfertransistor
    VDD
    Leistungsquellenleitung
    WE
    Wannenschicht
    WEC
    Wannenkontaktschicht
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2010245506 A [0003]

Claims (8)

  1. Bildgebungsvorrichtung, die Folgendes umfasst: ein erstes Halbleitersubstrat, das ein Sensorpixel beinhaltet, das zum Durchführen einer fotoelektrischen Umwandlung konfiguriert ist; und ein zweites Halbleitersubstrat, das einen Ausleseschaltkreis beinhaltet, der zum Ausgeben eines Pixelsignals gemäß einer Elektrische-Ladung-Ausgabe von dem Sensorpixel konfiguriert ist, wobei das zweite Halbleitersubstrat auf eine Oberflächenseite des ersten Halbleitersubstrats laminiert ist, so dass es einen laminierten Körper konfiguriert, das zweite Substrat eine erste Oberfläche, die dem ersten Halbleitersubstrat zugewandt ist, und eine zweite Oberfläche, die sich gegenüber der ersten Oberfläche befindet, beinhaltet, der erste Transistor, der in dem Ausleseschaltkreis enthalten ist, auf der ersten Oberfläche angeordnet ist, und der zweite Transistor, der in dem Ausleseschaltkreis enthalten ist, auf der zweiten Oberfläche angeordnet ist.
  2. Bildgebungsvorrichtung nach Anspruch 1, wobei der erste Transistor und der zweite Transistor in einer Dickenrichtung des laminierten Körpers jeweils überlagert sind.
  3. Bildgebungsvorrichtung nach Anspruch 1, wobei das Sensorpixel Folgendes beinhaltet: ein fotoelektrisches Umwandlungselement, einen Transfertransistor, der elektrisch mit dem fotoelektrischen Umwandlungselement gekoppelt ist, und eine Floating-Diffusion, die zum temporären Halten einer elektrischen Ladung konfiguriert ist, die von dem fotoelektrischen Umwandlungselement über den Transfertransistor ausgegeben wird, der Ausleseschaltkreis Folgendes beinhaltet: einen Rücksetztransistor, der zum Rücksetzen eines elektrischen Potentials der Floating-Diffusion auf ein vorbestimmtes elektrisches Potential konfiguriert ist, einen Verstärkungstransistor, der zum Erzeugen eines Spannungssignals als das Pixelsignal gemäß einem Pegel der in der Floating-Diffusion gehaltenen elektrischen Ladung konfiguriert ist, und einen Auswahltransistor, der zum Steuern eines Ausgabetimings des Pixelsignals konfiguriert ist, das von dem Verstärkungstransistor ausgegeben wird, der erste Transistor Folgendes ist: ein Transistor, der von dem Rücksetztransistor, dem Verstärkungstransistor und dem Auswahltransistor ausgewählt ist, und der zweite Transistor Folgendes ist: die anderen Transistoren ausschließlich des einen Transistors von dem Rücksetztransistor, dem Verstärkungstransistor und dem Auswahltransistor.
  4. Bildgebungsvorrichtung nach Anspruch 3, wobei der eine Transistor den Verstärkungstransistor beinhaltet, und die anderen Transistoren den Rücksetztransistor und den Auswahltransistor beinhalten.
  5. Bildgebungsvorrichtung nach Anspruch 4, wobei mehrere der Sensorpixel elektrisch mit einem Ausleseschaltkreis gekoppelt sind, so dass sie eine Pixeleinheit darstellen, und sich der Verstärkungstransistor in einem zentralen Abschnitt der Pixeleinheit in einer Draufsicht von einer Dickenrichtung des laminierten Körpers befindet.
  6. Bildgebungsvorrichtung nach Anspruch 4, wobei der laminierte Körper Folgendes beinhaltet: eine Verdrahtungsgruppe, die elektrisch mit dem Sensorpixel gekoppelt ist, und wenigstens ein Teil der Verdrahtungsgruppe so angeordnet ist, dass er eine bilaterale Symmetrie zu dem Verstärkungstransistor aufweist, der in einer Draufsicht von einer Dickenrichtung des laminierten Körpers dazwischen liegt.
  7. Bildgebungsvorrichtung nach Anspruch 6, wobei die Verdrahtungsgruppe eine erste Verdrahtungsgruppe beinhaltet, die mit einer ersten Gate-Elektrode des Transfertransistors gekoppelt ist, und die erste Verdrahtung so angeordnet ist, dass sie eine bilaterale Symmetrie zu dem Verstärkungstransistor aufweist, der dazwischen liegt.
  8. Bildgebungsvorrichtung nach Anspruch 4, wobei der laminierte Körper Folgendes beinhaltet: eine zweite Verdrahtung, die mit einer Oberfläche einer Gate-Elektrode des Verstärkungstransistors gekoppelt ist, wobei die Oberfläche dem ersten Halbleitersubstrat zugewandt ist.
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