DE2548419A1

DE2548419A1 - Logic gate with two dual:emitter transistors - with first acting as input diode and second as emitter follower

Info

Publication number: DE2548419A1
Application number: DE19752548419
Authority: DE
Inventors: Peter Dipl Ing Rydval
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1975-10-29
Filing date: 1975-10-29
Publication date: 1977-05-05

Abstract

The logic gate has low capacitance and high noise immunity, and has an input stage and an emitter follower. The input stage consists of a diode network (1, 7) coupled to the emitter follower (2). The diode consists of a dual-emitter transistor (1) whose collector/base junction is short circuited. The two emitters are led out to form inputs and the base is coupled to the base of a second dual emitter transistor whose two emitters are coupled to two current sources and to two outputs. The first transistor collector is earthed via a resistor (7) whilst the second is earthed directly.

Description

Logik-Gatter Die Erfindung betrifft ein Logik-Gatter mit einer Eingangsstufe und einem Emitterfolger, und insbesondere mit einem ersten und einem zweiten Transistor mit Mehrfach-Emitter, bei dem der erste beziehungsweise der zweite Emitteranschluß des ersten Transistors jeweils mit einem ersten beziehungsweise zweiten Eingangsanschluß verbunden ist, bei dem der Kollektoranschluß des ersten Transistors einerseits über einen ersten Widerstand geerdet und andererseits mit den Basisanschluß des zweiten Transistors verbunden ist, dessen Kollektoranschluß geerdet ist und dessen erster beziehungareise zweiter Emitteranschluß jeweils einen ersten beziehungsweise zweiten Ausgangsanschluß bilden.Logic gate The invention relates to a logic gate with an input stage and an emitter follower, and in particular with a first and a second transistor with multiple emitters, in which the first or the second emitter connection of the first transistor each with a first and second input terminal is connected, in which the collector terminal of the first transistor on the one hand a first resistor grounded and on the other hand to the base terminal of the second Transistor is connected, whose collector terminal is grounded and whose first relationship travel second emitter terminal each a first or second Form output connection.

In dcr Großintegration.(LSI = large-scale integration) werden in letzter Zeit oft sogenannte ECL-Schaltungen (ECL - emittercoupled logie; emittergekoppelte Logik-Glieder) eingesetzt.In dcr large-scale integration. (LSI = large-scale integration) Time often so-called ECL circuits (ECL - emitter-coupled logic; emitter-coupled Logic elements) are used.

Eine bevorzugte ECL-Schaltung ist das sogenannte EFL-Gatter (EFL = emitter funktion logic), bei dem die meisten logischen Funktionen durch kIehrfachemitter-Transistoren ausgeführt werden (vergleiche "IEEE Journal of Solid-State Circuits", Vol.A preferred ECL circuit is the so-called EFL gate (EFL = emitter function logic), in which most of the logic functions are carried out by multiple emitter transistors (see "IEEE Journal of Solid-State Circuits", Vol.

SC-8, Nr. 5, Oktober 1973, Seiten 356 bis 361).SC-8, No. 5, October 1973, pages 356 to 361).

Bei diesem EFL-Gatter dient ein erster Mehrfachemitter-Transistor, dessen Basis auf einem Bezugspotential VB von zum Beispiel -0,5 V liegt, als Eingangsstufe. Dieser erste Mnhrfachemitter-Transistor ist mit seinem Kollektor an die Basis eines zweiten Mehrfachemitter-Transistors angeschlossen, der die Ausgangs stufe darstellt und mit seinem Kollektor auf Masse liegt, Die Einsatzmöglichkeiten dieses EFL-Gatters sind gewissen Grenzen unterworfen, da zum Beispiel die Parallelschaltung der Eingänge verschiedener Gatter in der Praxis große Schwierigkeiten bereitet. Es treten nämlich Probleme mit der Stromverteilung auf, so daß extrem hohe Anforderungen an die Be7ugsspannung V3, die Basis-Emitter-Schwellenwertspannung UBE des zweiten Mehrfachemitter-Transistors und die Stromverstärkung des ersten Mehrfachemitter-Tran3istors gestellt werden mtissen.A first multiple emitter transistor is used in this EFL gate, whose base is on a reference potential VB of -0.5 V, for example, as an input stage. This first multi-emitter transistor has its collector connected to the base of a second multiple emitter transistor connected, which represents the output stage and is grounded with its collector, The possible uses this EFL gate are subject to certain limits, for example the parallel connection of the inputs of different gates causes great difficulties in practice. This is because there are problems with the power distribution, so that extremely high requirements to the diffraction voltage V3, the base-emitter threshold voltage UBE of the second Multiple emitter transistor and the current gain of the first multiple emitter transistor must be provided.

Die unregelmäßige Verteilung der Ströme, die auch von der Schaltung des Logik-Gatters abhängt, bewirkt unterschiedliche Amplituden in den folgenden Gattern. Im Falle eins zu hohen Eingangsstromes wird dann der erste mehrfachemitter-Transistor in die Sittigung getrieben.The irregular distribution of the currents, also by the circuit of the logic gate, causes different amplitudes in the following Gates. If the input current is too high, the first multi-emitter transistor is then used driven into morality.

Es wurde bereits angeregt, dies mit einer Begrenzungsdiode zwischen der Verbindungsleitung zwischan dem Kollektor des ersten und der Basis des zweiten Mehrfachemitter-Transistors einerseits und Masse andererseits zu verhindern. Dies bedeutet «ber ein zusätzliches Bauelement und damit eine weiter Kapazität im Schaltweg. Bei einem zu schwachen Eingangsstrom wird dagegen aer Ausgangshub zu klein, was eine erhöhte Störanfälligkeit gegenüber Rauschen, also eine schlechte Störsicherheit bedeutet und sogar zur Funktionsunfähigkeit führen kann.It has already been suggested to do this with a limiting diode between the connection line between the collector of the first and the base of the second To prevent multiple emitter transistor on the one hand and ground on the other. this means «over an additional component and thus a further capacitance in the switching path. If the input current is too weak, however, the output swing becomes too small, what an increased susceptibility to noise, i.e. poor immunity to interference means and can even lead to inoperability.

Das EFL-Gatter weist also insgesamt eine beträchtliche Kapazität im Schaltweg auf, was zu einer Verschlechterung der Schaltgeschwindigkeit (speed-power-product = Produkt aus Leistungs und Schaltgeschwindigkeit) führt.The EFL gate thus has a considerable overall capacity in Switching path, which leads to a deterioration in the switching speed (speed-power-product = Product of power and switching speed).

Es ist daher Aufgabe der Erfindung, ein Logik-Gatter der ein gangs genannten Art anzugeben, das bei guter Störsicherheit eine möglichst geringe Kapazität im Schaltweg aufweist3 Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Eingangsstufe eine Diodenverknüpfung ist, an die der Emitterfolger angekoppelt ist - Eine Weiterbildung der Erfindung besteht darin, daß die Basis Kollektorstrecke des ersten Transistors kurzgeschlossen ist.It is therefore an object of the invention to provide a logic gate of the input specified type, the lowest possible capacity with good interference immunity in the switching path has 3 This object is achieved in that the Input stage is a diode link to which the emitter follower is coupled - A further development of the invention is that the base Collector path of the first transistor is short-circuited.

Durch den Kurzschluß der Basis-Kollektorstrecke des ersten Transistors wird die sonst zwischen Basis und Kollektor vorhandene Kapazität aus dem Schaltweg beseitigt. Dieser Kurzschluß macht weiterhin eine Sättigung unmöglich, so daß keine Begrenzungsdiode erforderlich ist, die sonst durch ihre Eigenkapazität den Schaltweg belastet; außerdem wird die für die Begrenzungsdiode erforderliche Fläche auf dem Halbleiterkörp er eingespart, was eine bessere Packungsdichte bedeutet. Es ist weiterhin kein Bezugspotential VB am ersten Transi.stor erforderlichs was die Metallisierung orleichtert und vor allem das Erzeugen von genau zum Beispiel -0,4 V unnötig macht. Die Aus gangsspannung hängt unmittelbar von der Eingsspannung ab.By shorting the base-collector path of the first transistor the otherwise existing capacitance between base and collector is removed from the switching path eliminated. This short circuit still makes saturation impossible, so that none Limiting diode is required, which otherwise reduces the switching path by its own capacitance burdened; in addition, the area required for the limiting diode on the Semiconductor body he saved, which means a better packing density. It is still no reference potential VB at the first transit gate required what the metallization and above all makes the generation of exactly -0.4 V, for example, unnecessary. The output voltage depends directly on the input voltage.

Eine Parallel schaltung der Eingänge verschiedener Glatte ist einfach durchführbar. Das erfindungsgemäße Logik-Gatter weist eine gute Temperaturkompansation auf, da die sonst durch die Bezugsspannung VB auftretanden Schwierigkeiten nicht vorliegen. Der Temperaturgang der Eingangsdioden (Transistor 1) wird mit dem Temperaturgang des Emitterfolgers (Transistor 2) kompensiert. Das erfindungsgernäße Logik-Gatter ist bei nahezu beliebigen ligischen Hüben einsetzbar. Da im Schaltweg nur geringe Kapazität vorliegt, ist schließlich die Schaltgeschwindi gkeit gegenüber dem EFL-Gatter verbessert.It is easy to connect the inputs of different slats in parallel feasible. The logic gate according to the invention has good temperature compensation since the difficulties otherwise caused by the reference voltage VB do not occur are present. The temperature response of the input diodes (transistor 1) is the same as the temperature response of the emitter follower (transistor 2) compensated. The logic gate according to the invention can be used for almost any ligic stroke. Since in the switching path only slight If there is capacity, it is ultimately the switching speed compared to the EFL gate improved.

Beim erfindungsgemäßen Logik-Gatter ist die Spannungsverstärkung zwar kleiner als 1. Da aber jede Gatterverknüpfung in mamal zwei Stufen auflösbar ist und außerdem im allgemoinen eine invertierende Funktion benötigt wird, kann beispielsweise eine übliche Differenz stufe eingesetzt werden. So kann zum Beispiel bei einem Decodierer die Spannungsverstärkung (störsicher) durch eine Eingangsdifferenzstufe und die Stromverstärkung durch einen Ausgangsemitterfolger übernommen werden.In the case of the logic gate according to the invention, the voltage gain is indeed less than 1. But since each gate link can be resolved in two stages and also an inverting function is generally required, for example a common difference level can be used. For example, with a decoder the voltage gain (fail-safe) by an input differential stage and the Current amplification can be taken over by an output emitter follower.

Nachfolgend wird die Erfindung an Hand der Zeichnung näher erläutert. Es zeigen: Fig. 1 die Schaltung eines erfindungsgemäßen Logik-Gatters, Fig. 2 einen Vergleich zwischen einem EFL-Gatter und dem erfindungsgemäßen Logik-Gatter, und Fig. 3 die Anwendung des erfindungsgemäßen Logik-Gatters bei einem Decodierer.The invention is explained in more detail below with reference to the drawing. Show it: 1 shows the circuit of a logic gate according to the invention, 2 shows a comparison between an EFL gate and the logic gate according to the invention, and FIG. 3 shows the use of the logic gate according to the invention in a decoder.

In der Fig. 1, die ein Ausführungsbeispiel eines erfindungsgemäßan Logik-Gatters zeigt, hat ein Transistor (Eingangsdiode) 1 zwei Emitteranschlüsse, die jeweils mit einem Eingangsanschluß 3 und einem Eingangsanschluß 4 verbunden sind. Anstelle des Transistors 1 kann zum Beispiel auch eine Schottky-Diode vorgesehen sein. Auch können ans-telle von zwei Emitteranschlüssen des Transistors 1 mehrere, zum Beispiel drei Emitteranschlüsse vorgesehen sein Der Kollektor des Transistors 1 ist einerseits über einen Widerstand 7 geerdet und andererseits mit der Basis eines zweiten Transistors 2 verbunden. Die Basis des Transistors 1 ist t an die Basis des Transistors 2 angeschlossen, das heißt, die Basis-Kollektorstrecke des Transistors 1 ist kurzgeschlossen. Der Kollektor des Transistors 2 ist geerdet. Der Transistor 2 hat zwei Emitteranschlüsse, die eines mit einem Ausgangschluß 5 und einem Ausgangsanschluß 6 verbunden sind. Anstelle von zwei Emitteranschlüssen kann der Transistor 2 auch mehrere, zum Beispiel drei Emitteranschlüsse aufweisen. Selbstverständlich können auch die Emitteranschlüsse der Transistoren 1, 2 zusammengefaßt sein. Die Ausgangsanschlüsse 5, 6 sind jeweils mit Stromquellen 8, 9 verbunden. Hierfür ist zum Beispiel ein Widerstand oder ein Transistor geeignet.In Fig. 1, which shows an embodiment of a device according to the invention Logic gate shows, a transistor (input diode) 1 has two emitter connections, each connected to an input connection 3 and an input connection 4 are. Instead of the transistor 1, a Schottky diode can also be provided, for example be. Instead of two emitter connections of transistor 1, several, for example three emitter terminals can be provided The collector of the transistor 1 is grounded on the one hand via a resistor 7 and on the other hand to the base a second transistor 2 connected. The base of transistor 1 is t to the Base of transistor 2 connected, that is, the base-collector path of the Transistor 1 is short-circuited. The collector of transistor 2 is grounded. The transistor 2 has two emitter connections, one with an output connection 5 and an output terminal 6 are connected. Instead of two emitter connections the transistor 2 can also have several, for example three, emitter connections. Of course, the emitter connections of the transistors 1, 2 can also be combined be. The output connections 5, 6 are connected to current sources 8, 9, respectively. A resistor or a transistor, for example, is suitable for this.

Die Fig. 2 zeigt einen Vergleich zwischen einem herkömmlichen EFL-Gatter und dem erfindungsgemäßen Gatter. Wenn in die Eingangsanschlüsse 3, 4 ein Signal mit dem durch die Kurve 20 angedeuteten Spannungsverlauf eingespeist wird, tritt an Ausgangsanschlüssen des EFL-Gatters ein Signal mit einem Verlauf auf, wie dieser durch die Kurve 21 gezeigt ist. Dagegen liefert ein erfindungsgemäßes Gatter an seinen Ausgangsanschlüssen 5, 6 ein Signal mit dem durch die Kurve 22 dargestellten Verlauf. Wie aus der Fig. 2 hervorgeht, überträgt das erfindungsgemäße Gatter ein Signal relativ genau mit wesentlich gefingerer Zeitverzögerung. Infolge kleiner Kapazitäten beträgt diese Zeitverzögerung Deim Ausführungsbeispiel etwa 0,2 ns gegenüber 0,7 bis 1,0 ns beim herkömmlichen Gatter.Fig. 2 shows a comparison between a conventional EFL gate and the gate according to the invention. If there is a signal in the input terminals 3, 4 is fed in with the voltage curve indicated by curve 20, occurs at output terminals of the EFL gate a signal with a course like this one is shown by curve 21. Against it delivers an inventive Gate at its output connections 5, 6 a signal with the signal represented by the curve 22 shown course. As can be seen from FIG. 2, transmits the inventive Gates a signal relatively accurately with a significantly smaller time delay. As a result With small capacities, this time delay amounts to approximately in the exemplary embodiment 0.2 ns versus 0.7 to 1.0 ns for the conventional gate.

Die Fig. 3 zeigt schließlich eine Anwendung des erfindungsgemaßen Logik-Gatters auf einen 1 aus 8"-Decodierer. An Eingängen 31, 32 und 33 liegen Jeweils Eingangsdifferenzstufen 34, 35 und 36, die gleich aufgebaut sind. Daher wird im folgenden nur die Eingangsdifferenzstufe 34 näher erläutert, Der Eingangsanschluß 31 ist mit der Basis eines Transistors 40 verbunden. Der Emitter des Transistors 40 ist mit dem Emitter eines Transistors 41 und mit dem Kollektor eines Transistors 42 verbunden1 Dc Kollektor des Transistors 40 ist einerseits über einen Widerstand 43 geerdet und andererseits an die Basis eines Transistors 44 angeschlossen. Die Basis des Transistors 41 liegt auf einer Bezugspotential VBB. Der Kollektor des Transistors 41 ist einerseits über einen Widerstand ts5 geerdet und andererseits mit der Basis eines Transistors 46 verbunden.Finally, FIG. 3 shows an application of the invention Logic gate to a 1 out of 8 "decoder. Inputs 31, 32 and 33 are respectively Input differential stages 34, 35 and 36, which are constructed in the same way. Therefore, in the only the input differential stage 34 is explained in more detail below, the input connection 31 is connected to the base of a transistor 40. The emitter of the transistor 40 is to the emitter of a transistor 41 and to the collector of a transistor 42 connected1 Dc collector of transistor 40 is on the one hand via a resistor 43 grounded and on the other hand connected to the base of a transistor 44. the The base of the transistor 41 is at a reference potential VBB. The collector of the Transistor 41 is grounded on the one hand via a resistor ts5 and on the other hand connected to the base of a transistor 46.

Der Kollektor des Transistors 46 ist geerdet. Di.e Basis des Transistors 42 und der Emitter des Transistors 46 sind jeweils mit der Basis und dem Kollektor eines Transistors 47 verbunden. Die Basis des Transistors 47 ist außerdem an die Basis eines Transistors 48 angeschlossen, dessen Basis aui einem :Bezugspotential VB liegt und dessen Kollektor mit dem Emitter des Transistors 44 verbunden ist. Die Emitter der Transistoren 42, 47 und 48 liegen jeweils über Widerstände 49, 50 und 51 auf einem Bezugspotential VEE.The collector of transistor 46 is grounded. The base of the transistor 42 and the emitter of transistor 46 are connected to the base and collector, respectively of a transistor 47 is connected. The base of transistor 47 is also connected to the Base of a transistor 48 connected, the base of which aui a: reference potential VB and whose collector is connected to the emitter of transistor 44. The emitters of the transistors 42, 47 and 48 are connected via resistors 49, 50, respectively and 51 at a reference potential VEE.

Die Emitter der Transistoren 44 und 46 sind mit erfindungsgemäßen Logik-Gliedern 60, 61, 62, 63 beziehungsweise 64, 65, 66 und 67 verbunden. Bei diesen in Emitterfolgerschaltung angeschlossenen Logik-Gliedern sind die Ausgangsanschlüsse jeweile zusammengefaßt. Beim Beispiel der Fig. 3 übernehmen die Eingangsstufen die Spannungsverstärkung (Störsicherheit) und die Logik-Glieder 60 bis 67 die Stromverstärkung.The emitters of the transistors 44 and 46 are according to the invention Logic members 60, 61, 62, 63 or 64, 65, 66 and 67 tied together. These logic elements are connected in an emitter follower circuit the output connections are grouped together. Take over in the example of FIG the input stages, the voltage amplification (interference immunity) and the logic elements 60 to 67 the current gain.

Die Erfindung ist zum Beispiel bei ECL-, EFL-, LSL- und TTL-Schaltungen ohne Versorgungsspannung ' einsetzbar.The invention is for example with ECL, EFL, LSL and TTL circuits can be used without supply voltage '.

3 PatentansprUche 3 Figuren3 claims 3 figures

Claims

P a t e n t a n s p r ü c h e 9 logic gates with one input stage and an emitter follower, d u r c h 5 e k e n n n z e i c ii n e t, the input stage a diode link (1, 7) to which the emitter follower (2) is coupled.

2. Logic gate according to claim 1, having a first and a second Multi-emitter transistor with the first or the second emitter connection of the first transistor each with a first and second input terminal is connected, in which the collector terminal of the first transistor on the one hand a first resistor grounded and on the other hand to the base terminal of the second Transistor is connected, whose collector terminal is grounded and whose first and a second emitter terminal, respectively, a first and a second one Form output connection, ci a d u r c h g e -k e n n z e i c h n e t that the base-collector path of the first transistor (1) is short-circuited.

Logic gate according to Claim 1, d a d u r c h g e -k e n n z e i c Note that the input stage is a Schottky diode