DE68927931T2 - Verfahren zur Herstellung einer Packungsstruktur für einen integrierten Schaltungschip - Google Patents

Description

• Die vorliegende Erfindung betrifft die Packung elektronischer Bauteile auf einem Träger, der vorzugsweise aus Silizium besteht, und speziell eine Packungsstruktur für einen integrierten Schaltungschip, die auf einem Substrat verschiedene Anschlußpunkte für verschiedene Packungs- oder Anschlußverfahren enthält.
• Moderne integrierte Schaltungschips enthalten mehrere Eingangs- und Ausgangsanschlußpunkte (E/A), die auf der begrenzten Chipfläche untergebracht werden müssen. Diese zunehmende Anzahl von E/A-Anschlußpunkten muß mit den umgebenden elektronischen Bauteile verbunden werden. Gewöhnlich sind die Chips direkt mit anderen Chips oder elektronischen Bauteilen verbunden, oder sie befinden sich auf einem Chipträger oder einem Substrat, das Leitungsdrähte zur Verbindung der Chips enthält.
• Bei der Chippackungsstruktur gemäß der vorliegenden Erfindung wird ein mehrschichtiges Substrat mit mehreren leitenden Ebenen, die durch Isolierschichten getrennt sind, verwendet. Die Substrate können aus Keramik oder Silizium bestehen. Silikonträger sind wegen der ähnlichen Herstellungsverfahren in der Chipproduktion vorzuziehen. Außerdem sind die Wärmeausdehnungskoeffizienten gleich. Ein Siliziumsubstrat wird in EP-A2-0 246 458 beschrieben. Dort sind auch weitere Verweise auf den Stand der Technik zu finden.
• Ein bekanntes Verfahren zum Anschließen eines Chips an einen Träger ist das C-4-Verfahren (gesteuerter Kollaps), das zahlreiche nahe beieinanderliegende E/As ermöglicht. Dieses Verfahren wird in den grundlegenden Patentschriften US-A-3 401 126 und US- A-3 429 040 beschrieben. Für die Anwendung dieses Verfahrens müssen die betreffenden Anschlußpunkte des Trägers exakt mit einer Kontaktschicht präpariert werden, die die Größe der Kontaktkugel begrenzt (Kugelbegrenzungsschicht) und ausreichenden Kontakt mit den Anschlußpunkten des Trägers bietet. Zusätzlich kann eine Lötstoppschicht erforderlich sein, wenn der Anschlußpunkt mit Leitungen auf der Substratoberfläche verbunden ist. Gewöhnlich enthält das Substrat eine zusätzliche Metallisierungsebene, die nur zum Anschließen des Chips mittels des C-4-Verfahrens dient.
• Ein anderes bekanntes Verfahren zur Packung von Chips oder Trägern ist das Filmbonden (TAB). Beim Packen mittels TAB wird ein Gewebe verwendet, das allgemein als Trägerband bezeichnet wird, und das als Träger von elektrisch leitenden Drähten dient, die Verbindungen zwischen dem Chip und der Außenwelt bilden. Ein innerer Cluster der Leitungen ist mit den Anschlußblöcken des Chips oder des Substrats verbunden. Der äußere Cluster wird vom Band abgehoben, und die äußeren Leitungen der Band/Chip- bzw. Band/Träger-Kombination werden mit leitenden Blöcken auf einer darunterliegenden Platine verbunden. Dieses Verfahren ermöglicht wie auch das Drahtbonden keine solche Vielzahl von E/As wie das C-4-Verfahren. Beide Verfahren implizieren eine Kontaktwarze, die in der Regel aus Gold oder Gold/Kupfer bestehen und auf den integrierten Schaltungen oder auf den Trägern gebildet werden. Es gibt mehrere Prozesse speziell für die Herstellung von Kontaktwarzen auf Leitern, und diese Prozesse sind dem Fachmann bekannt. Die Kontaktwarzen sind im Vergleich zu üblichen Schichtabmessungen relativ dick. Außerdem benötigen die Kontaktwarzen eine Kontaktschicht für den Anschluß an die Metallisierungsebene im Chip oder Träger. Die Kontaktwarzen werden durch aufgalvanisiert; dafür ist eine ununterbrochene leitende Schicht über der Trägeroberfläche erforderlich, um eine gleichmäßige Stromverteilung während des Galvanisierens zu erzielen. Diese Schicht wird als Keimschicht bezeichnet. Dieses Verfahren wird im "Microelectronics Packaging Handbook", Tumula et al., 1988, van Nostrand & Reinhold Verlag, S. 409 ff, beschrieben.
• Im IBM Technical Disclosure Bulletin, Bd. 25, Nr. 4, September 1982, S. 1952, wird die Verwendung von photodefinierbarem Polyimid als Dünnfilm-Lötsperre beim Bonden integrierter Schaltungschips mit Lotkügelchen an den Ausgangsblöcken auf das Band beschrieben.
• Im IBM Technical Disclosure Bulletin Bd. 18, Nr. 10, März 1976, S. 3477, wird ein Verfahren zum Aufbringen von Lotkügelchen von nur ½ tausendstel Zoll auf ein Kunststoffsubstrat beschrieben. Das Substrat wird dann durch Fließlöten bei niedriger Temperatur auf einen Siliziumchip gebondet.
• Um bei der Packung integrierter Schaltungschips eine hohe von E/A-Dichte zu ermöglichen und die Herstellungskosten zu reduzieren, sind Träger, vor allem Siliziumträger, die Anschlußpunkte für C-4-Anschlüsse und TAB- oder Drahtbonding-Anschlüsse enthalten, erforderlich.
• Die vorliegende Erfindung wie sie in den Ansprüchen definiert ist löst also das Problem, eine Packungsstruktur für einen integrierten Schaltungschip und ein Verfahren zur Herstellung einer solchen Struktur mit hoher Genauigkeit und einem Minimum an Fertigungsschritten verfügbar zu machen.
• Entsprechend wird das erfindungsgemäße Verfahren auf ein Substrat angewendet, das zumindest Verdrahtungs- und Isolierschichten besitzt. Außerdem besitzt die Substratoberfläche ein Muster von Anschlußdurchgängen in einer Isolierschicht, das mindestens mit einer der Verdrahtungsschichten verbunden ist. Das Substrat ist in Fachkreisen bekannt und kann im Fall eines Siliziumträgers außerdem Halbleiterschichten enthalten. Eine andere Art von Substraten, die als Träger dienen können, sind die bekannten Keramiksubstrate, die in der Regel mehrere Verdrahtungsebenen enthalten, welche die auf dem Träger angeordneten Chips untereinander und mit der Außenwelt verbinden. Beide Substrate enthalten auf der Oberfläche Anschlußpunkte, die mit einem oder mehreren Chips verbunden werden sollen. Diese Anschlußpunkte sind durch eine Isolierschicht voneinander getrennt, die zusätzlich die darunterliegenden Schichten schützt. Die Anschlußpunkte werden gewöhnlich hergestellt, indem die Isolierschicht im Bereich der Anschlußpunkte abgetragen wird, um das unter der Isolierschicht liegende leitende Metall freizulegen und Anschlußdurchgänge zu schaffen. Dieses Verfahren ist günstig für die vorliegende Erfindung, die Anschlußpunkte können aber auch mit anderen in Fachkreisen bekannten Verfahren hergestellt werden.
• Auf der Substratoberfläche wird eine leitende Sperrschicht abgeschieden, der auf der Oberfläche haftet, Oxidation und Diffusion verhindert, und den Kontakt und die Leitfähigkeit verbessert. Sie dient sowohl als Sperrschicht gegen die Metallblöcke wie auch als Keimschicht für das Galvanisieren. Dies kann durch sukzessive Abscheidung von Chrom, Kupfer und Gold erfolgen, wie es in Fachkreisen bekannt ist. Nach der Abscheidung einer Polymerschicht auf der leitenden Sperrschicht wird lithographisch ein Muster von Anschlußdurchgängen, das dem Muster auf der Substratoberfläche entspricht, in dieser Polymerschicht hergestellt. Dieser Schritt kann mit der gleichen Maske durchgeführt werden wie die Herstellung der Anschlußdurchgänge in der Isolierschicht des Substrats. Wenn die Anschlußpunkte des Substrats wie beschrieben bearbeitet werden, ist also keine zusätzliche Maske für den nächsten lithographischen Schritt erforderlich. Nach diesem Schritt wird die leitende Sperrschicht im Bereich der Anschlußpunkte freigelegt.
• Anschließend wird nach dem Auftragen einer Photoresistschicht über der mit dem Muster versehenen Polymerschicht lithographisch ein Muster in der Photoresistschicht hergestellt, um Platinenanschlußpunkte und Chipanschlußpunkte zu bilden. Dieses Muster entspricht dem Muster der Anschlußdurchgänge in der Polymerschicht an der Substratoberfläche. Die Platinenanschlußpunkte dienen zum Verbinden des Substrat mit der Außenwelt, z.B. einer gedruckten Schaltung, und enthalten einen Rahmen aus der Photoresistschicht, die den Bereich umgibt, wo Platinenanschlußpunkte hergestellt werden sollen. Der Rahmen kann rund oder rechteckig sein oder eine andere geeignete Form aufweisen.
• Die Chipanschlußpunkte, die zum Verbinden des Substrats mit einem entsprechenden Chip dienen, werden durch eine Photoresist- Deckschicht im Bereich der Anschlußpunkte definiert. Im Anschluß an diesen Schritt wird im Bereich der Platinenanschlußpunkte die leitende Sperrschicht freigelegt und mit einem Photoresistrahmen umgeben, und im Bereich der Chipanschlußpunkte wird die leitende Sperrschicht mit Photoresist bedeckt.
• Danach werden die Chipanschlußpunkte durch Aufwachsenlassen von Kontaktwarzen, vorzugsweise aus Gold, auf der freigelegten Sperrschicht innerhalb des Rahmens fertiggestellt. Ein übliches Verfahren zur Herstellung von ausreichend großen Kontaktwarzen aus Gold ist das Galvanisieren. Der Rahmen um die freigelegte Sperrschicht dient zur Ausbildung einer pilzähnlichen Form der Kontaktwarzen.
• Im nächsten Schritt werden die freigelegte Photopolymerschicht und die Sperrschicht mit bekannten Verfahren entfernt und so die Platinenanschlußpunkte und die Chipanschlußpunkte hergestellt. Bei der Entfernung der Sperrschicht kann zusätzlich auch ein Teil der Photoresistschicht entfernt werden, so daß diese eine geringere Dicke aufweist.
• Nach einem anderen Merkmal der vorliegenden Erfindung wird außerdem lithographisch eine Drahtverbindung in der Photopolymerschicht hergestellt. Diese Verdrahtung wird zusammen mit den Anschlußpunkten lithographisch hergestellt und wie die Chipanschlußpunkte behandelt. Nach dem abschließenden Entfernen der Schicht bleiben die Drähte mit einer Polymerschicht als Schutzschicht auf der Sperrschicht stehen und dienen als Leiter.
• Überraschenderweise sind bei dem erfindungsgemäßen Verfahren C-4- und TAB-Technologie auf einem Träger oder Substrat kombiniert. Günstigerweise sind die Prozeßschritte vereinfacht und minimiert.
• Ein weiterer Vorteil ist die Anwendung lithographischer Schritte. So werden Glasmasken verwendet, die auch die Anwendung der Erfindung auf Wafern mit einem Durchmesser von 200 mm oder darüber ermöglichen.
• Noch ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß zur Herstellung der Struktur nur zwei verschiedene Masken verwendet werden. Außerdem kann die erste Maske auch zuvor bei der Herstellung des Substrats verwendet werden.
• Ein weiterer Vorteil ist die Verwendung der Sperrschicht als Verdrahtungsschicht, wodurch die Anzahl der Metallschichten im Substrat reduziert wird, ohne daß die Dichte oder die elektrischen Eigenschaften darunter leiden. Überraschenderweise kann eine einzige Schicht, nämlich die Sperrschicht, als Kugelbegrenzungsschicht, als Kontaktschicht, als Verdrahtungsschicht und als Keimschicht für die Galvanisierung dienen.
• Die vorliegende Erfindung kann außerdem auf Chips, Siliziumträgern oder Keramikträgern eingesetzt werden, die alle als Substrat für die Verwendung der Erfindung dienen können.
• Um die vorliegende Erfindung sowie weitere Ziele und Vorteile verständlicher darzulegen, wird im folgenden anhand der beigefügten Zeichnungen, in denen die Abfolge der Schritte im Querschnitt eines Teils der Struktur dargestellt ist, ein bevorzugtes Ausführungsbeispiel beschrieben.
• In Fig. 1 ist ein Teil eines Siliziumträgers als Substrat 10 dargestellt, der eine Isolierschicht 12, z.B. aus Polyimid, und mehrere Kontaktblöcke 14 aus einer Metallschicht besitzt. Die Oberfläche der Kontaktblöcke 14 ist in Form von Anschlußdurchgängen 16, 18 in der Isolierschicht 12 gestaltet. Die Oberfläche der Kontaktblöcke 14 und der Isolierschicht 12 bildet die Oberfläche des Substrats 10, auf dem eine leitende Sperrschicht 20 abgeschieden worden ist. Zur Herstellung der Sperr- und Keimschicht sind in Fachkreisen Verfahren bekannt, mit denen Chrom, Kupfer und Gold in dieser Reihenfolge aufgedampft werden können. Mit diesen Metallen wird der gesamte Wafer überzogen.
• In Fig. 2 wird eine Polymerschicht 22 aus Polyimid auf die leitenden Sperr- und Keimschicht 20 aufgebracht und in den Bereichen der Anschlußdurchgänge durch ein lithographisches Verfahren entfernt. Die Dicke der Polyimidschicht 22 beträgt 0,7 bis 1 µm. Für die Maskierung der Anschlußdurchgänge kann dieselbe Maske benutzt werden wie für die Herstellung der Anschlußdurchgänge 16, 18 in der Isolierschicht 12.
• Nach dem Freilegen der Sperrschicht 20 auf der Oberfläche der Kontaktblöcke 14 der Anschlußdurchgänge 16, 18 wird auf den gesamten Wafer eine 6 bis 10 µm dicke Photoresistschicht aufgetragen. In Fig. 3 ist die Photoresistschicht nach der lithographischen Herstellung der Platinenanschlußpunkte 26, der Chipanschlußpunkte 28 und der Leitungsdrähte 30 dargestellt. Die Platinenanschlußpunkte 30 besitzen einen Rahmen 32 aus der Photoresistschicht 24, die einen Bereich der freigelegten Sperrschicht 20 umgibt. Der Rahmen 32 ist erforderlich, um das Aufwachsen der Kontaktwarzen 34 auf der Sperrschicht 20 im Bereich des Platinenanschlußpunktes 26 zu beeinflussen, und verleiht der Kontaktwarze die in Fig. 4 erkennbare Pilzform. Die Chipanschlußpunkte 28 und die Leitungsdrähte 30 sind mit einer Photoresistschicht 24 abgedeckt.
• Die Kontaktwarzen 34 in Fig. 4 bestehen aus Gold und werden aufgalvanisiert.
• In Fig. 5 werden die Polyimidschicht 22 und die Sperrschicht 20 in den Bereichen entfernt, in denen diese Schichten nicht von der Photoresistschicht 24 bedeckt sind. Mit dem Entfernen der Polyimidschicht 22 durch Ätzen mit reaktiven Ionen wird auch ein Teil der Photoresistschicht 24 abgetragen. Da die Photoresistschicht 24 wesentlich höher ist als die Polyimidschicht 22, steht der verbleibende Teil der Photoresistschicht 24 für das nachfolgende Naßätzen der Sperrschicht 20 zur Verfügung, durch das die Oberfläche der Isolierschicht 12 freigelegt wird.
• In Fig. 6 sind Platinenanschlußpunkt 26, Chipanschlußpunkt 28 und Drahtleitung 30 nach dem abschließenden Abtragen der Photoresistschicht 24 durch dem Stand der Technik entsprechende Verfahren dargestellt. Die Sperrschicht 20 bleibt im Bereich der Anschlußpunkte 26, 28 als Rahmen stehen, der zumindest im Bereich des Chipanschlußpunkts 28 als Lötstopp für das Lotkügelchen 36 dient, das mit dem Chip zusammen mittels des C-4-Verfahrens mit dem Substrat verbunden wird. Die Sperrschicht bleibt auf der Drahtleitung 30 als Schutzschicht stehen.

Claims (4)

1. Ein Verfahren zur Herstellung einer Packungstruktur für einen integrierten Schaltungschip auf einem Substrat 10, die zumindest aus Verdrahtungs- und Isolierschichten besteht, und bei der die Substratoberfläche ein in einer Isolierschicht 12 angeordnetes und mit mindestens einer der Verdrahtungsschichten verbundenes Muster von Anschlüssen 14 enthält, wobei das Verfahren die nachstehenden Schritte in der angegebenen Reihenfolge umfaßt:

A. Aufbringen einer leitfähigen Grenzschicht 20, die auch als Ausgangsschicht für die Galvanisierung dient, auf ein Substrat;

B. Aufbringen einer Polymerschicht 22 auf der leitfähigen Grenzschicht;

C. Ausbildung eines dem Anschlußmuster entsprechenden Musters von Anschlußdurchgängen 16, 18 in der Polymerschicht durch lithografische Herstellung des Musters von Anschlußdurchgängen und anschließendes Abtragen der Polymerschicht im Bereich des Anschlußmusters;

D. Aufbringen einer Photoresistschicht 24 auf der mit dem Muster versehenen Polymerschicht;

E. Lithografische Herstellung eines Musters in der Photoresistschicht zur Bildung der Platinenanschlüsse 26 und der Chipanschlüsse 28 entsprechend dem Muster der Anschlußdurchgänge in der Polymerschicht durch Bildung eines Rahmens 32 aus der Photoresistschicht um den Bereich, an dem die Platinenanschlüsse entstehen sollen, und einer Abdekkung aus Photoresist über dem Bereich, an dem die Chipanschlüsse entstehen sollen.

F. Aufgalvanisieren von Kontaktwarzen 34 auf der leitenden Grenzschicht innerhalb der Rahmen;

G. Herstellung der Platinenanschlüsse und des Chipanschlusses nach dem Abtragen der exponierten Bereiche der Polymerschicht und der leitenden Grenzschicht; und schließlich

H. Entfernen des verbleibenden Photoresist.

2. Das Verfahren gemäß Anspruch 1, wobei die lithografische Herstellung in Schritt E ferner die Bildung eines Musters im Photoresist über der Isolierschicht 12 umfaßt, um eine Verdrahtung 30 herzustellen, und wobei die Abtragung der exponierten Bereiche der Polymerschicht und der leitfähigen Grenzschicht in Schritt G die Verdrahtung herstellt.

3. Das Verfahren gemäß Anspruch 1 oder 2, wobei die leitfähige Grenzschicht 20 hergestellt wird, indem nacheinander Chrom, Kupfer und Gold aufgebracht werden.

4. Das Verfahren gemäß Anspruch 1 bis 3, wobei die Polymerschicht 22 aus Polyimid besteht.