DE69417712T2

DE69417712T2 - Nichtflüchtige Halbleiter-Speichereinrichtung

Info

Publication number: DE69417712T2
Application number: DE69417712T
Authority: DE
Inventors: Shigeru Matsuda; Tadashi Miyakawa; Hiroto Nakai
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-28
Filing date: 1994-12-28
Publication date: 1999-09-09
Anticipated expiration: 2014-12-29
Also published as: DE69417712D1; JPH07201191A; CN1046369C; KR950020740A; CN1121248A; EP0662692A1; EP0662692B1; US5553026A

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine nicht-flüchtige Halbleiterspeichervorrichtung, und insbesondere eine nichtflüchtige Halbleiterspeichervorrichtung des Flash-Typs (zum zusammengefaßten elektrischen Löschen von Daten), welche dafür geeignet ist, ihre eigene Blocklöschfunktion in einer kurzen Zeit zu testen.

Hintergrund der Erfindung

Nicht-flüchtige Speicher, welche Daten elektrisch schreiben und löschen können, sind bereits allgemein als Flash- EEPROM bekannt. In dem Flash-EEPROM werden Speicherzellen mit einer doppelten Schichtstruktur mit einem schwebenden Gate bzw. Floating-Gate verwendet. Das heißt, daß dann, wenn Daten geschrieben werden sollen, heiße Elektronen in die Floating- Gates injiziert werden; und daß dann, wenn Daten gelöscht werden sollen, eine hohe Versorgungsspannung an die Sourceelektroden der die jeweiligen Speicherzellen bildenden MOS- Transistoren angelegt wird.
Der Aufbau und das Prinzip der Speicherzellen des Flash- EEPROM's gemäß vorstehender Beschreibung sind beispielsweise in dem Flash-Memory /28F256A, 28F512, 28F010, 28F20, Intel Corp. Engineering Report ER24, Oktober 1991 beschrieben.
Im allgemeinen ist das vorstehende erwähnte Flash-EEPROM mit einer Funktion zum Löschen von Daten in dem gesamten Chip bzw. von Daten in Blockeinheiten versehen. Zusätzlich besitzt das Flash-EEPROM eine Verifizierungsfunktion, um nach dem Löschvorgang zu bestätigen, ob die Daten in den Speicherzellen komplett gelöscht wurden oder nicht.
Fig. 20 ist ein Blockschaltbild, das einen Speicheraufbau einer herkömmlichen nicht-flüchtigen Halbleiterspeichervorrichtung darstellt, in welcher der mit Lösch- und Verifizierungsfunktionen versehene Aufbau in Blockeinheiten im besonderen dargestellt ist.
Gemäß Darstellung ist eine Zellenanordnung bzw. ein Zellenarray 1 aus verschiedenen Arrayblöcken 1 bis 8 aufgebaut. Mit dem Zellenarray 1 sind Wortauswahlleitungen WL1 bis WLn verbunden. Diese Wortauswahlleitungen WL1 bis WLn werden von einer Zeilendekoderschaltung 6 abgeleitet. Auf der Basis des Dekodierungsbetriebs der Zeilendekoderschaltung 6 wird nur eine von den Wortauswahlleitungen WL1 bis WLn aktiviert, um nur eine Wortleitung des Speicherzellenarrays 1 auszuwählen. Andererseits werden Bitleitungen von einer Spalten-Gateelektroden-Transistorgruppe 7 abgeleitet, und 4-Bit-Leitungen werden auf der Basis eines von einer Spaltendekoderschaltung 1 ausgegebenen Dekodierungssignals ausgewählt.
Über die durch die Spalten-Gateelektroden-Transistorgruppe 7 selektiv abgeleiteten Bitleitungen werden Daten in das Zellenarray 1 eingeschrieben und davon ausgelesen. Das heißt, Daten werden über eine Schreibladeschaltung 16 in das Zellenarray 1 geschrieben, und über einen Leseverstärker 8, der aus 4 Leseverstärkerblöcken S/A1 bis S/A4 besteht, aus dem Zellenarray 1 ausgelesen.
Eine Eingabe/Ausgabe-Schaltung 9 gibt Befehle und Daten ein, und gibt ferner Daten aus. Die Befehle und Daten werden als 4-Bit-Daten eingegeben oder ausgegeben. Wenn in die Eingabe/Ausgabe-Schaltung 9 eingegebene Dateneingaben Din1 bis Din4 Daten sind, werden diese Daten über die Datenschreibladeschaltung 16 in das Speicherzellenarray 1 geschrieben. Wenn die in die Eingabe/Ausgabe-Schaltung 9 eingegebenen Dateneingaben Din1 bis Din4 Befehle sind, werden diese Befehle an eine Befehlseingabeschaltung 12 gegeben. Die über den Leseverstärker 8 ausgelesenen Daten des Zellenarrays 1 werden über die Eingabe/Ausgabe-Schaltung 9 als 4-Bit-Lesedaten D*1 bis D*4 nach außen ausgegeben. Ferner werden die Lesedaten D*1 bis D*4 an eine Verifizierungsschaltung 11 gegeben, um die Löschergebnisse in Chip- oder Blockeinheiten zu verifizieren.
Die Adressen A0 bis An zum Auswählen von Speicherzellen in dem Zellenarray 1 werden über eine Adressenpufferschaltung 5 eingegeben. Wenn ein internes Signal C auf einem "L"-Pegel liegt, gibt die eine Adressenpufferschaltung 5 die Adressen A0 bis An, so wie sie sind, als A*0 bis A*n aus; und wenn das interne Signal C auf einem "H"-Pegel liegt, gibt die Adressenpufferschaltung 5 ein Ausgangssignal einer Zählerschaltung 10 als die Adressen A*0 bis A*n aus. Die Adressen A*0 bis A*n enthalten sowohl Spaltenadressen A*0 bis A*3 als auch Zeilenadressen A*6 bis A*n.
Die Adressen A*0 bis A*2 der Spaltenadressen A*0 bis A*3 werden sowohl an die Spaltendekoderschaltung 15 als auch an ein Blockdekoder 3 über eine Adressenzwischenspeicherschaltung 4 als Adressen AL*0 bis AL*2 angelegt. Die Adresse A*3 der Spaltenadressen A*0 bis A*3 wird direkt an die Spaltendekoderschaltung 15 angelegt.
Hier gibt dann, wenn ein internes Signal A auf dem "L"- Pegel liegt, die Adressenzwischenspeicherschaltung 4 die Spaltenadressen A*0 bis A*2, so wie sie sind, als die Adressen AL*0 bis AL*2 aus. Wenn jedoch das interne Signal A auf den "H"-Pegel wechselt, speichert die Adressenzwischenspeicherschaltung 4 die Spaltenadressen A*0 bis A*2 zu einem Zeitpunkt, an dem das interne Signal A auf den "H"-Pegel wechselt, und gibt die zwischengespeicherten Adressen als die Adressen AL*0 bis AL*2 aus.
Wenn ein internes Signal B auf dem "L"-Pegel liegt, dekodiert der Blockdekoder 3 die Adressen AL*0 bis AL*2 und gibt irgendeines der Blockauswahlsignale EA1 bis EA8 als das "H"- Pegel-Signal aus. Wenn das interne Signal B auf dem "H"-Pegel liegt, gibt der Blockdekoder alle Blockauswahlsignale EA1 bis EA8 als "H"-Pegel-Signale aus. Diese Blockauswahlsignale EA1 bis EA8 werden an Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 einer Zellensourceelektroden-Spannungszuführungsschaltung 2 ausgegeben, um Daten in dem Zellenarray 1 in Chip- oder Blockeinheiten zu löschen.
Andererseits werden die von der Adressenpufferschaltung 5 gegebenen Spaltenadressen A*6 bis A*n der Adressen A*0 bis A*n von dem Zeilendekoder 6 dekodiert, und dann über die Wortauswahlleitungen WL1 bis WLn an das Zellenarray 1 gege ben. Hier dekodiert dann, wenn das interne Signal C auf dem "L"-Pegel liegt, die Zeilendekoderschaltung 6 die gegebenen Adressen; und wenn das interne Signal C auf dem "H"-Pegel liegt, deaktiviert die Zeilendekoderschaltung 6 alle Wortauswahlleitungen WL1 bis WLn.
Ferner werden die Spaltenadressen A*3 und die Adressen AL*0 bis AL*2 der Adressenzwischenspeicherschaltung 4 (von den Adressen A*0 bis A*n) alle in die Spaltendekoderschaltung 15 eingegeben, und die dekodierten Signale an die Spalten- Gateelektroden-Transistorgruppe 7 ausgegeben. Ferner werden die dekodierten Signale dazu benutzt, Bitleitungen von der Spalten-Gateelektroden-Transistorgruppe 7 für die Spaltenauswahl der entsprechenden Zellenarrayblöcke 1 bis 8 des Zellenarrays 1 abzuleiten. Hier dekodiert dann, wenn das interne Signal C auf dem "L"-Pegel liegt, der Spaltendekoderschaltung 15 die Adressen. Wenn das interne Signal C auf dem "H"-Pegel liegt, leitet jedoch die Spaltendekoderschaltung 15 die Bitleitungen nicht aus der Spalten-Gateelektroden-Transistorgruppe 7 ab.
Nun sind mit den entsprechenden Zellenarrayblöcken 1 bis 8 die Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 für die Zuführung einer Löschspannung an die Sourceelektroden der das Zellenarray 1 aufbauenden MOS-Transistoren in Blockeinheiten zum Datenlöschen verbunden. Diese Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC 8 bilden eine Zellensourceelektroden-Spannungszuführungsschaltung 2. Auf der Basis von an den Blockdekoder 3 angelegten Blockauswahlsignalen EA1 bis EA8 steuert die Zellensourceelektroden-Spannungszuführungsschaltung 2 den Löschvorgang in Chip- oder Blockeinheiten durch Auswahl keines, eines oder aller Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8.
Eine Lese/Schreib-Steuerschaltung 14 steuert das Datenschreiben und Datenlesen in das und aus dem Zellenarray 1 über die Eingabe/Ausgabe-Schaltung 9 und ferner das Datenlöschen in dem Zellenarray 1 über eine automatische Löschsteu erschaltung 13. In die Lese/Schreib-Steuerschaltung 14 werden ein CE-Signal, ein OE-Signal und eine externe. Spannung Vpp eingegeben.
Wenn Daten in dem Zellenarray 1 gelöscht werden, gibt die Lese/Schreib-Steuerschaltung 14 ein Steuersignal CME an die Befehlseingabeschaltung gemäß den über die Eingabe/Ausgabe- Schaltung 9 eingegebenen Befehlen (das heißt, die Dateneingaben Din1 bis Din4) aus. Als Antwort auf das Steuersignal CME gibt die Befehlseingabeschaltung 12 das interne Signal A oder B aus. Auf der Basis des internen Signals A oder B der Befehlseingabeschaltung 12 und dem von der Lese/Schreib-Steuerschaltung 14 angelegten Signal gibt die automatische Löschsteuerschaltung 13 das interne Signal C oder D aus, und steuert ferner die Zählerschaltung 10.
Wenn alle von dem Leseverstärker 8 für das Lesen von Daten aus dem Zellenarray 1 ausgegebenen Daten D*1 bis D*4 auf dem "H"-Pegel liegen, prüft die Verifizierungsschaltung 11 die Löschzustände (Pegel) der von dem Leseverstärker 8 gelesenen Daten des Zellenarrays 1 und gibt das geprüfte Ergebnis als ein Verifizierungssignal VRF an die Zählerschaltung 10. Ferner wird der Betrieb der Verifizierungsschaltung 11 auf der Basis des von der automatischen Löschsteuerschaltung 13 angelegten internen Signals D gesteuert.
Bei dem Löschvorgang steuert die automatische Löschsteuerschaltung 13 die Zählerschaltung 10, um Löschadressen zu erzeugen, deaktiviert die in die Adressenpufferschaltung 5 eingegebenen Adressen A0 bis An, und gibt das interne Signal C an die Zeilendekoderschaltung 6 und die Spaltendekoderschaltung 15, um deren Ausgangsleitungen zu deaktivieren. In Verbindung mit dem Löschvorgang gibt die automatische Löschsteuerschaltung 13 zum gleichen Zeitpunkt das interne Signal C an die Zellensourceelektroden-Spannungszuführungsschaltung 2, um die Schaltung 2 zu aktivieren, und das interne Signal D an die Verifizierungsschaltung 11, um das von der Verifizierungsschaltung 11 ausgegebene Verifizierungssignal VRF zu deaktivieren.
Fig. 21 ist Blockschaltbild, das nur das Zellenarray 1, den Leseverstärker 8 und die Schreibladeschaltung 16, alle aus der in Fig. 20 dargestellten herkömmlichen Speichervorrichtung extrahiert, darstellt. Gemäß Darstellung in Fig. 21 bestehen die Zellenarrayblöcke 1 bis 8 für den Aufbau des Zellenarrays 1 jeweils aus in einem Matrixmuster angeordneten MOS-Transistoren. Die Wortauswahlleitungen WL1 bis WLn sind mit den Gateelektroden der entsprechenden MOS-Transistoren in Worteinheiten verbunden. Ferner sind die Sourceelektrodenleitungen der entsprechenden MOS-Transistoren gemeinsam mit einem CSC1 der Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 der in Fig. 20 dargestellten Zellensourceelektroden-Spannungszuführungsschaltung 2 jeweils in Zelleneinheitenblöcken verbunden.
Ferner sind die Drainelektroden der Transistoren für den Aufbau des Zellenblockes als Bitleitungen abgeleitet, und mit dem Leseverstärker 8 und der Schreibladeschaltung 16 über zwei MOS-Transistoren 20 und 19 für den Aufbau der in Fig. 20 dargestellten Spalten-Gateelektroden-Transistorgruppe 7 verbunden.
Ferner werden an die Gateelektroden der die Spalten- Gateelektroden-Transistorgruppe 7 aufbauenden Transistoren 19 die Signale g1 bis g8 von der in Fig. 20 dargestellten Spaltendekoderschaltung 15 angelegt. Andererseits werden an die Gateelektroden der die Spalten-Gateelektroden-Transistorgruppe 7 aufbauenden Transistoren 20 Signale h1 und h2 von der in Fig. 20 dargestellten Spaltendekoderschaltung 15 angelegt.
In dem Schaltungsaufbau gemäß vorstehender Beschreibung wird eine von den Zeilen des Zellenarrays 1 (eine der Wortauswahlleitungen WL1 bis WLn) auf der Basis einer Zeilenadresse ausgewählt und deren 4 Spalten werden von den Transistoren 19 und 20 der Spalten-Gateelektroden-Transistorgruppe 7 ausgewählt.
Bei dem Datenschreiben werden die auf der Basis der Zellenauswahl ausgewählten vier Bitleitungen mit den ausgewähl ten Speicherzellen verbunden, um von der Schreibladeschaltung 164 ausgegebene 4-Bit-Dateneingaben Din1 bis Din4, in die ausgewählten Speicherzellen zu schreiben. Bei dem Datenlesen werden andererseits die ausgewählten Speicherzellen hit dem Leseverstärker 8 verbunden, um die internen Daten D*1 bis D*4 zu lesen.
Fig. 22 ist ein Schaltbild, das die in Fig. 20 gezeigte Zeilendekoderschaltung 6 und Spaltendekoderschaltung 15 darstellt, in welchen die Zeilenadressen A*6 bis A*n mit A*i (i = 6 bis n) bezeichnet sind. Ferner sind invertierte Signale der Speicheradressen A*i durch invertierte Speicheradressen /A*i gekennzeichnet. Alle Kombinationen der Speicheradressen A*i und der invertierten Speicheradressen /A*i werden in zwei NICHT-UND-Gatter bzw. NAND-Gatter 17 eingegeben. Andererseits wird ein invertiertes Signal des internen Signals C über einen Inverter 31 an die NAND-Gatter 17 angelegt.
Die Ausgänge der NAND-Gatter 17 sind mit den Wortauswahlleitungen WL1 bis WLn über einen MOS-Transistor 21 bzw. eine Inverterschaltung 22 verbunden. Der Transistor 23 wird dazu verwendet, die Gateelektrode der Inverterschaltung 22 auf die externe Spannung Vpp oder die Versorgungsspannung Vcc hochzuziehen. Ferner werden sowohl die externe Spannung Vpp als auch die Versorgungsspannung Vcc auch an den Inverter 33 angelegt.
Andererseits werden die Spaltenadressen A*3 und AL*0 bis AL*2 durch die Spaltenadressen A*j (j = 0 bis 3 bezeichnet). Die invertierten Signale der Spaltenadressen A*j werden durch invertierte Spaltenadressen /A*j bezeichnet. Alle Kombinationen der Spaltenadressen A*j und der invertierten Spaltenadressen /A*j werden in NAND-Gatter 18 eingegeben. Andererseits wird ein invertiertes Signal des internen Signals C über den Inverter 31 an die NAND-Gatter 18 angelegt.
Die Ausgangssignale der NAND-Gatter 18 werden als Signale g1 bis g8 (oder h1 oder h2) über einen MOS-Transistor 25 und eine Inverterschaltung 24 ausgegeben. Der Transistor 26 wird dazu verwendet, die Gateelektrode der Inverterschaltung 24 auf die externe Spannung Vpp oder die Versorgungsspannung Vcc hochzuziehen. Ferner werden sowohl die externe Spannung Vpp als auch die Versorgungsspannung Vcc auch an den Inverter 24 angelegt.
Bei dem Datenschreiben wird eine durch das Anlegen der externen Spannung Vpp an die Inverterschaltung 22 erhaltene hohe Spannung von 12 V an eine ausgewählte von den Wortauswahlleitungen WL1 bis WLn angelegt. Andererseits wird eine hohe Spannung von 7 V von der Schreibladeschaltung 16 an die ausgewählten Bitleitungen angelegt. Demzufolge können 4-Bit- Daten in die von der Zeilendekoderschaltung 6 und der Spaltendekoderschaltung 15 ausgewählten Zellen geschrieben werden.
Bei dem Datenlesen wird andererseits die Versorgungsspannung Vcc an die Inverterschaltung 22 der ausgewählten von den Wortauswahlleitungen WL1 bis WLn angelegt. Daten von den ausgewählten Bitleitungen werden von dem Leseverstärker 8 erfaßt, und als interne 4-Bit-Daten D*1 bis D*4 gelesen.
Fig. 23 ist ein detailliertes Schaltbild, welches die in Fig. 20 gezeigte Adressenzwischenspeicherschaltung 4 darstellt, in welcher die Adressen A*0 bis A*2 durch die Adresse A*i (i = 0 bis 2) bezeichnet sind. Ferner sind die Adressen AL*0 bis AL*2 durch die Adresse AL*i bezeichnet. Die Adresse A*i wird in einen geschalteten Inverter 27 über einen Inverter 32 eingegeben. Andererseits wird das interne Signal A in den geschalteten Inverter 27 und in einen geschalteten Inverter 28 direkt oder nach einer Invertierung durch einen Inverter 33 eingegeben. Gesteuert von dem internen Signal A gibt der geschaltete Inverter 27 ein invertiertes Ausgangssignal des Inverters 32 aus, wenn das Signal A auf dem "L"-Pegel liegt, und setzt dessen Ausgang auf eine hohe Impedanz, wenn es auf dem "H"-Pegel liegt. Das Ausgangssignal des geschalteten Inverters 27 wird an den Inverter 34 und den geschalteten Inverter 28 gegeben.
Das Ausgangssignal des Inverters 34 wird durch den Inverter 35 invertiert, und dann als eine Adresse AL*i ausgegeben.
Ferner wird das Eingangssignal des Inverters 35, das heißt, das Ausgangssignal des Inverters 34 zu dem Eingang der Inverters 34 über den geschalteten Inverter 28 zurückgeführt. Der geschaltete Inverter 28 setzt seinen Ausgang auf eine hohe Impedanz, wenn das interne Signal A auf dem "L"-Pegel liegt, gibt aber sein invertiertes Eingangssignal aus, wenn es auf dem "H"-Pegel liegt. Mit anderen Worten: Wenn das interne Signal auf dem "H"-Pegel liegt, haben sowohl der geschaltete Inverter 28 als auch der Inverter 34 eine Selbsthaltefunktion. Hier wird das Ausgangssignal des Inverters 34 als eine invertierte Adresse /AL*i ausgegeben.
In dem vorstehend erwähnten Schaltungsaufbau gibt die Adressenzwischenspeicherschaltung 4 eine Adresse A*i, so wie sie ist, als eine Adresse AL*i und eine invertierte Adresse /AL*i aus, wenn das interne Signal A auf dem "L"-Pegel liegt, behält aber die Adresse A*i unmittelbar bevor das interne Signal A durch den geschalteten Inverter 28 auf den "H"-Pegel geht, bei, und gibt dann die gehaltene Adresse AL*i und die gehaltene invertierte Adresse /AL*i aus, wenn das interne Signal A auf den "H"-Pegel wechselt.
Fig. 24 ist ein Schaltbild, das den in Fig. 20 dargestellten Blockdekoder 3 zeigt. In derselben Weise wie in Fig. 24 werden alle Kombinationen der Adressen AL*i und der invertierten Adressen jAL*i in die NAND-Gatter 29 eingegeben. Die Ausgangssignale der NAND-Gatter 29 werden zusammen mit dem über einen Inverter 36 eingegebenen internen Signal B in NAND-Gatter 30 eingegeben.
Mit anderen Worten: Die Adressen AL*i und die invertierten Adressen /AL*i werden von den NAND-Gattern 29 decodiert, und die dekodierten Ergebnisse werden über die NAND-Gatter 30 ausgegeben. Wenn das interne Signal B auf dem "L"-Pegel liegt, werden die Ausgänge der NAND-Gatter 30 auf einen "L"- Pegel aktiviert. Wenn das interne Signal auf dem "H"-Pegel liegt werden jedoch die Blockauswahlsignale EA1 bis EA8 alle auf dem "H"-Pegel festgehalten.
Fig. 25 ist ein Schaltbild, das einen der Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 für den Aufbau der in Fig. 20 dargestellten Zellensourceelektroden- Spannungszuführungsschaltung 2 zeigt, in welcher die Blockauswahlsignale EA1 bis EA8 in ein NAND-Gatter 37 zusammen mit dem internen Signal C als Blockauswahlsignal EA1 (i = 1 bis 8) eingegeben werden. Das Ausgangssignal des NAND-Gatter 37 wird in die Gateelektroden von Transistoren 38 und 45 und ferner in einem Inverter 42 eingegeben. Der Ausgang des Inverters 42 ist mit der Gateelektrode eines Transistors 39 verbunden. Die Drainelektrode des Transistors 8 ist mit der Drainelektrode eines Transistors 40 (dessen Sourceelektrode mit einer externen Spannung Vpp verbunden ist) und mit der Gateelektrode eines Transistors 41 verbunden (dessen Sourceelektrode mit einer externen Spannung Vpp verbunden ist). Die Drainelektrode des Transistors 39 ist mit der Gateelektrode des Transistors 40 und der Drainelektrode des Transistors 41 verbunden. Ferner ist die Drainelektrode des Transistors 41 mit der Gateelektrode eines Transistors 44 verbunden, der mit der Drainelektrode des Transistors 45 verbunden ist. Die Sourceelektrode des Transistors 44 ist mit der Sourceelektrode des Transistors 43, der eine Gateelektrode aufweist, in welche ein Signal UHE von 15 V eingegeben wird, und mit einer Drainelektrode verbunden, mit welcher die externe Spannung Vpp verbunden ist.
Wenn sowohl das Blockauswahlsignal EAi als auch das interne Signal C nicht auf dem "H"-Pegel liegen, liegt das Ausgangssignal des NAND-Gatters 37 auf dem "H"-Pegel, und das Ausgangssignal des Inverters 42 liegt auf dem "L"-Pegel. Demzufolge werden beide Transistoren 38 und 45 eingeschaltet, und der Transistor 39 ausgeschaltet. Wenn der Transistor 38 eingeschaltet ist, wird die externe Spannung Vpp, da der Transistor 41 eingeschaltet ist, an die Gateelektrode des Transistors 44 geleitet. Daher wird der Transistor 44 abgeschaltet, so daß die von dem Zellensourceelektroden-Spannungszuführungsblock CSCi an die Zellensourceelektrodenleitung des Zellenblockes i angelegte Spannung zu Null wird. Da ferner die Drainelektrodenspannung des Transistors 41 auch an die Gateelektrode des Transistors 40 gegeben wird, wird der Transistor 40 gesperrt gehalten.
Andererseits liegt, wenn sowohl das Blockauswahlsignal EA1 als auch das interne Signal C auf dem "H"-Pegel liegen, das Ausgangssignal des NAND-Gatters 37 auf "L"-Pegel und das Ausgangssignal des Inverters 42 auf "H"-Pegel. Demzufolge sind beide Transistor 38 und 45 abgeschaltet und auch der Transistor 39 abgeschaltet. Hier wird dann, wenn der Transistor 38 abgeschaltet und der Transistor 39 eingeschaltet wird, der Transistor 41 abgeschaltet, und der Transistor 40 eingeschaltet. Wenn der Transistor 40 eingeschaltet wird, wird, da die Gateelektrode des Transistors 44 auf den "L"- Pegel wechselt, der Transistor 44 eingeschaltet, so daß die externe Spannung Vpp an die Drainelektrode des Transistors 44 von der Sourceelektrode des Transistors 43 über den Transistor 44 angelegt wird. Demzufolge wird die von dem Zellensourceelektroden-Spannungszuführungsblock CSC1 an die Zellensourceelektrodenleitung des Zellenarrayblockes i angelegte Spannung zu der externen Spannung Vpp, das heißt, einer hohen Spannung von 15 V für den Löschvorgang.
Fig. 26 ist ein Schaltbild, welches die in Fig. 20 gezeigte Befehlseingabeschaltung 12 darstellt. In Fig. 26 werden die Dateneingaben Din1 bis Din4 in ein NAND-Gatter 46 eingegeben. Das Ausgangssignal des NAND-Gatters 46 wird als das interne Signal A durch Schaltergatter 47, 48, 49 und 50 hindurch, wovon an jedes ein Steuersignal CME direkt und über einen Inverter 51 angelegt wird, ausgegeben. Hier sind die entsprechenden Eingange der Schaltergatter 48 und 50 mit einem Transistor 66 mit einer Gateelektrode verbunden, an welche ein Rücksetzsignal RST angelegt wird. Die Drainelektrode des Transistors 66 ist mit dem Schaltergatter 49 über eine aus Invertern 52 und 53 bestehende Serienschaltung verbunden, und ferner mit der Ausgangsseite des Transistors 50 über eine aus Invertern 54 und 55 bestehende Ausgangsschaltung verbunden.
Wenn in der vorstehend erwähnten Vorrichtung die Bits von Dateneingaben Din1 bis Din4 alle "1" sind, das heißt, wenn das Befehlsdatensignal "F" ist, ist das interne Signal A auszugeben.
Andererseits wird die Dateneingabe Din1 von einem Inverter 68 invertiert und dann in ein NAND-Gatter 56 eingegeben. Die Dateneingaben Din2 bis Din4 werden direkt in das NAND- Gatter 56 eingegeben. Das Ausgangssignal des NAND-Gatters 56 wird als das interne Signal B durch die Schaltergatter 57, 58, 59 und 60 hindurch, wovon an jedes ein Steuersignal CME direkt und über einen Inverter 61 angelegt wird, ausgegeben. Hier sind die entsprechenden Eingänge der Schaltergatter 5ß und 60 mit einem Transistor 67 verbunden, der eine Gateelektrode aufweist, an welche ein Rücksetzsignal RST angelegt wird. Die Drainelektrode des Transistor 67 ist mit dem Schaltergatter 59 über eine aus den Invertern 62 und 63 bestehende Serienschaltung und ferner mit der Ausgangsseite des Transistors 60 über eine aus Invertern 64 und 65 bestehende Serienschaltung verbunden.
In der vorstehend erwähnten Vorrichtung ist dann, wenn die Dateneingaben Din1 auf "0" und Din2 bis Din4 auf "1" liegen, das heißt, wenn das Befehlsdatensignal "E" ist, das interne Signal B auszugeben.
Hier entspricht das dem Befehlsdatensignal "F" entsprechende interne Signal A dem Blocklöschmodus und das dem Befehlsdatensignal "E" entsprechende interne Signal B dem Chiplöschmodus.
Fig. 27 ist ein Schaltbild, welche die in Fig. 20 dargestellte Verifizierungsschaltung zeigt. In Fig. 27 bilden NAND-Gatter 69 und 70A eine Schaltung zur Detektion aller "1" der internen Daten D*1 bis D*4. Daher werden, wenn die internen Daten D*1 bis D*4 alle "1" sind, und ferner das in einen Inverter 72A eingegebene interne Signal D auf "1" liegt, die Eingänge einer NICHT-ODER-SCHALTUNG bzw. NOR-Schaltung 71A alle auf "0" gesetzt, so daß ein Verifizierungssignal VRF mit "1" von der NOR-Schaltung 71A ausgegeben wird.
Der Betrieb der in Fig. 20 bis 27 dargestellten Schaltungen wird nun hierin nachstehend unter Bezugnahme die Fig. 28 bis 31 beschrieben.
Adressen A0 bis An für einen Zugriff auf das Zellenarray 1 werden von außen in die eine Adressenpufferschaltung 5 eingegeben. Im normalen Betrieb, das heißt, wenn das interne Signal C nicht ausgegeben wird, werden die Adressen A0 bis An als Adressen A*0 bis A*n nach innen weitergegeben.
Die Adressen A*0 bis A*2 der Spaltenadressen A*0 bis A*3 in den Adressen A0 bis An werden an die Adressenzwischenspeicherschaltung 4 weitergegeben. Im normalen Betrieb werden jedoch, da das interne Signal A nicht ausgegeben wird, die Adressen als Adressen AL*0 bis AL*2, so wie sie sind, ausgegeben.
Diese Adressen AL*0 bis AL*2 werden an den Blockdekoder 3 ausgegeben, dekodiert, wenn das interne Signal B nicht ausgegeben wird, und dann an die Zellensourceelektroden-Spannungszuführungsschaltung 2 als die Blockauswahlsignale EA1 bis EA8 ausgegeben. Im normalen Betrieb bleibt jedoch, da das interne Signal C nicht ausgegeben wird, der Betrieb der Zellensourceelektroden-Spannungszuführungsschaltung 2 gesperrt.
Die Zeilenadressen A*6 bis A*n der Adressen A*0 bis A*n werden an den Zeilendekoder 6 weitergegeben. Im Normalbetrieb werden jedoch, da das interne Signal C nicht ausgegeben wird, diese Adressen, so wie sie sind, dekodiert und dann über die Wortauswahlleitungen WL1 bis WLn an das Zellenarray 1 als ein Zeilenauswahlsignal weitergegeben. Demzufolge kann eine Wortauswahlleitung WL in dem Zellenarray 1 ausgewählt werden.
Ferner wird in Bezug auf die Spaltenadressen A*0 bis A*3 von den Adressen A*0 bis A*n die Spaltenadressen A*3 direkt an die Spaltendekoderschaltung 15 weitergeben, und die Spaltenadressen AL*0 bis AL*2 werden an die Spaltendekoderschaltung 15 über die Adressenzwischenspeicherschaltung 4 als die Adressen AL*0 bis AL*2 weitergegeben. Im Normalbetrieb werden, da das interne Signal C nicht ausgegeben wird, diese Adressen, so wie sie sind, dekodiert und dann an die Spalten- Gateelektroden-Transistorgruppe 7 als die Spaltenauswahlsignale weitergegeben. Demzufolge werden 4 Bitleitungen von den Wortauswahlleitungen in dem Zellenarray 1 ausgewählt, und die ausgewählten Bitleitungen werden mit dem Leseverstärker 8 und der Schreibladeschaltung 16 verbunden.
Wie vorstehend beschrieben, werden die spezifischen Zellen des Zellenarrays 1 ausgewählt und mit dem Leseverstärker 8 und der Schreibladeschaltung 16 verbunden. Das heißt, Daten werden über die Schreibladeschaltung 16 in die ausgewählten Zellen geschrieben, und Daten aus den ausgewählten Signalen über den Leseverstärker 8 ausgelesen.
Bei dem Datenschreibbetrieb werden, die in die Eingabe/Ausgabe-Schaltung 9 eingegebenen Dateneingaben an die Schreibladeschaltung 16 als Dateneingaben Din1 bis Din4 weitergegeben, um die ausgewählten Bitleitungen zu aktivieren, so daß die Dateneingaben Din1 bis Din4 in die ausgewählten Zellen des Zellenarrays 1 eingeschrieben werden.
Andererseits werden die Pegel der mit den ausgewählten Zellen des Zellenarrays 1 verbundenen Bitleitungen von dem Leseverstärker 8 gelesen, und dann an die Eingabe/Ausgabe- Schaltung 9 als die Daten D*1 bis D*4 weitergegeben, so daß die Daten als die Datenausgabe nach außen ausgegeben werden.
Der vorstehend erwähnte Datenschreib- und Lesevorgang wird von der Lese/Schreib-Steuerschaltung 14 gesteuert.
Somit ist es in der nicht-flüchtigen Halbleiterspeichervorrichtung gemäß vorstehender Beschreibung, wenn Daten in dem Zellenarray 1 gelöscht werden, möglich, entweder den Chiplöschmodus oder den Blocklöschmodus zu wählen.
Zuerst wird der Betrieb, bei dem alle Bits auf dem Chip gelöscht werden, hierin nachstehend unter Bezugnahme auf ein in Fig. 28 dargestelltes Flußdiagramm und ein in Fig. 29 dargestelltes Zeitdiagramm beschrieben. Hier in Fig. 29 bezeichnet (a) die externe Spannung Vpp; (b) das externe OE-Signal; (c) das Steuersignal CME; (d) ein externes CE-Signal; (e) den Zeitpunkt, an welchem Dateneingaben Din1 bis Din4 als Befehle eingegeben werden; (f) die Zustände (Pegel) der Dateneingaben Din1 bis Din4; (g) das interne Signal A; (h) das interne Signal B; (i) das interne Signal C; (j) das interne Signal D; (k) das Verifizierungssignal VRF; (1) die Adresse A*O; (m) die Adresse A*1; (n) die Adresse A*n; (o) die Wortauswahlleitung WL1; (p) die Wortauswahlleitung WLn; (q) das Spaltendekodersignal g1; (r) das Spaltendekodersignal g2; (s) das Spaltendekodersignal g8; (t) das Spaltendekodersignal h1; (u) das Spaltendekodersignal h2; und (v) bezeichnet alle Zellensourceelektroden-Leitungsspannungen des Zellenarrays 1.
Zuerst wechselt zum Zeitpunkt t1 gleichzeitig mit dem Anstieg der externen Spannung Vpp auf 12,5 V gemäß Darstellung durch (a) in Fig. 29 das externe OE-Signal gemäß Darstellung durch (b) auf den "H"-Pegel. Demzufolge wechselt das Steuersignal CME der Lese/Schreib-Steuerschaltung 14 gemäß Darstellung durch (c) auf den "H"-Pegel. Dann wird das Befehlsdatensignal den Dateneingängen Din1 bis Din4 der Eingabe/Ausgabe- Schaltung 9 gemäß Darstellung durch (e) zugeführt. Im Falle der Chiplöschung, wie sie durch (e) dargestellt wird, ist dieses Befehlsdatensignal gleich "E".
Bezüglich der Verarbeitungsprozedur wird im Schritt S1 das Befehlsdatensignal "E" eingegeben, und dann geht die Steuerung (das heißt, die Verarbeitung) zu dem Schritt S2 über, um den Löschvorgang zu starten.
Dann wird gemäß Darstellung durch (d) in Fig. 29 das externe Signal CE als ein negatives Signal eingegeben. Wenn das externe CE-Signal zu einem Zeitpunkt t2 ansteigt, wird das Befehlsdatensignal "E" von der Befehlseingabeschaltung 12 zwischengespeichert, so daß die von der Befehlseingabeschaltung 12 ausgegebenen internen Signale B und C gemäß Darstellung durch (h) und (i) auf den "H"-Pegel wechseln, um die Löschperiode im Schritt S2 zu starten. In diesem Falle wechseln alle sich aus dem Blockdekoder 3 erstreckenden Blockauswahlsignale EA1 bis EA8 auf der Basis des internen Signals B auf den "H"-Pegel. Gleichzeitig wird in Schritt S3 die Zäh lerschaltung 10 von der automatischen Löschsteuerschaltung 13 gesetzt.
Demzufolge werden im Schritt S4 die internen Adressen A*0 bis A*n auf 0 gesetzt und ferner die Ausgangssignale der Zeilendekoderschaltung 6 und der Spaltendekoderschaltung 15 auf der Basis des internen Signals C auf den Nicht-Auswahlzustand gesetzt.
Ferner werden auf der Basis des internen Signals C, da 12 V an alle Zellensourceelektrodenleitungen über die Zellensourceelektroden-Spannungszuführungsschaltung 2 gemäß Darstellung durch (v) in Fig. 29 angelegt werden, im Schritt S5 alle Zellenblöcke 1 bis 8 des Zellenarrays 1 gelöscht. In diesem Falle beträgt die Löschperiode gemäß Darstellung durch (i) in Fig. 29 etwa 10 ms. Bei diesem Löschvorgang werden, da die Spannungen der Zellensourceelektrodenleitungen aller Zellenarrayblöcke 1 bis 8 durch die externe Spannung Vpp auf 12 V gesetzt werden, Elektronen aus den Floating-Gates der Speicherzellen extrahiert, so daß die Zellen gelöscht werden können.
Wenn die Löschperiode zu einem Zeitpunkt t3 endet, kehrt das interne Signal C gemäß Darstellung durch (i) in Fig. 29 zu dem "L"-Pegel zurück, und das interne Signal D kehrt gemäß Darstellung durch (j) in Fig. 29 zu dem "H"-Pegel zurück, so daß die Verifizierungsperiode startet. In dieser Periode wird im Schritt S6 die von der Zellensourceelektroden-Spannungszuführungsschaltung 2 angelegte Zellensourceelektrodenspannung zu Null gemacht, um den Löschvorgang zu beenden.
In der Verifizierungsperiode werden die internen Adressen A*0 bis A*n von der Zählerschaltung 10 weitergezählt, um den Verifizierungsvorgang im Schritt S7 und die Daten-"1"-Prüfung im Schritt S8 auszuführen. Beginnend mit der ersten Adresse des Chips werden die Adressen A*0 bis A*n der Reihe nach gemäß Darstellung durch (1), (m) und (n) in Fig. 29 geprüft. Demzufolge wechseln die Wortauswahlleitungen WL1 bis WLn gemäß Darstellung durch (o) und (p), und die Spaltendekodersignale g1 bis g8 und h1 und h2 wechseln der Reihe nach gemäß Darstellung durch (q), (r), (s), (t) und (u) in Fig. 29. Entsprechend dem vorstehend erwähnten Adressenwechsel werden die Zellendaten in dem entsprechenden Zellenarray 1 gelesen. Nach dem vollständigen Löschen der Daten sind die von dem Leseverstärker 8 gelesenen Daten D*1 bis D*4 alle "1". Mit anderen Worten: Sofern die Daten gemäß Darstellung durch (k) in Fig. 29 vollständig gelöscht sind, wird das Verifizierungssignal VRF von der Verifizierungsschaltung 11 an die Zählerschaltung 10 ausgegeben. Hier geht die Steuerung dann, wenn die Adresse im Schritt S10 nicht die letzte Adresse ist, von dem Schritt 510 zu dem Schritt S9, um den Zählstand der Zähl erschaltung 10 zu erhöhen, so daß die Adresse um 1 weiter gezählt wird. Demzufolge werden die Daten bei der nachfolgenden Adresse durch den Leseverstärker 8 gelesen, und die gelesenen Daten auch verifiziert.
Somit gibt die Verifizierungsschaltung 11 als Ergebnis der letzten Adressenprüfung im Schritt S10, wenn die Löschung nicht ausreicht, das Verifizierungssignal VRF nicht aus. In diesem Falle kehrt die Steuerung zu dem Schritt S5 zurück, um den Löschvorgang noch einmal auszuführen. Das heißt, zum Zeitpunkt t4 wird das interne Signal D gemäß Darstellung durch (j) und (i) in Fig. 29 in genau derselben Weise wie bei dem Vorgang nach dem Zeitpunkt t2 auf "L"-Pegel gesetzt, und das interne Signal C auf "H"-Pegel gesetzt.
Nach dem Ende des nochmaligen Löschvorgangs zum Zeitpunkt t5, beginnt die Verifizierungsperiode noch einmal, um den perfekten Löschvorgang, beginnend mit der ersten Adresse zu prüfen. Als Folge dieser Prüfung kehrt die Steuerung, wenn die Löschung nicht vollständig ist, zu dem Schritt S5 zurück, um den Lösch- und Verifizierungsvorgang noch einmal durchzuführen. Als Ergebnis der Verifizierung bestimmt die Steuerung, wenn der Löschvorgang vollständig ist, und die Adresse im Schritt S10 die letzte Adresse erreicht, daß alle Daten in dem Chip vollständig gelöscht wurden, so daß der Chip- Löschvorgang endet.
Hier, in der vorstehend erwähnten Verifizierungsperiode, betragen die Intervalle der Adressenweiterzählung, sofern der Löschvorgang vollständig ausgeführt wird, etwa 2 us.
Mit anderen Worten: Unter der Annahme, daß der Adressenweiterzählvorgang (2 us) 10&sup6; mal wiederholt wird; der Löschvorgang (10 ms) 100 mal wiederholt wird; und die Verifizierungsergebnisbewertung (3 us) 100 mal wiederholt wird, dauert es etwa 3 Sekunden, alle Bits in diesem Chiplöschmodus zu löschen.
Der Datenlöschvorgang des Zellenarrays 1 in Blockeinheiten (1-8) gelöscht werden, wird nun hierin nachstehend unter Bezugnahme auf ein in Fig. 30 dargestelltes Flußdiagramm und ein in Fig. 31 dargestelltes Zeitdiagramm beschrieben. Hier in Fig. 31 bezeichnet (a) die externe Spannung Vpp; (b) das externe OE-Signal; (c) das Steuersignal CME; (d) das externe CE-Signal; (e) den Zeitpunkt, an welchem die Dateneingaben Din1 bis Din4 als Befehle eingegeben werden; (f) die Blockadressen AL*0 bis AL*2; (g) die Zustände (Pegel) der Dateneingaben Din1 bis Din4; (h) das interne Signal A; (i) das interne Signal B; (j) die Zustands-(Pegel)-Änderung der Adresse AL*0 und der invertierten Adressen /AL*1 und /AL*2; (k) die Zustandsänderung der invertierten Adresse /AL*0 und der Adresse /AL*1 und /AL*2; (1) den Zustand der Blockauswahlleitung EA2; (m) den Zustand des Blockauswahlsignals EA1 und EA3 bis EA8; (n) das interne Signal C; (o) das interne Signal D; (p) das Verifizierungssignal VRF; (q) die Adresse A*0; (r) die A*1; (s) die Adresse A*n; (t) die Wortauswahlleitung WL1; (u) die Wortauswahlleitung WL2; (v) die Wortauswahlleitung WLn; (w) das Spaltendekodersignal h1; (x) das Spaltendekodersignal h2; (y) das Spaltendekodersignal g2; (z) das Spaltendekodersignal g1 und g3 bis g8; (X) die Spannung der Zellensourceelektrodenleitung des Zellenarrayblockes 2 des Zellenarrays 1; und (Y) die Spannung der Zellensourceelektrodenleitung der Zellenarrayblöcke 1 und 3 bis 8 des Zellenarrays 1.
Zuerst wechselt zum Zeitpunkt t1 gleichzeitig mit dem Anstieg der externe Spannung Vpp auf 12,5 V gemäß Darstellung durch (a) in Fig. 31 das externe OE-Signal gemäß Darstellung durch (b) auf den "H"-Pegel. Demzufolge wechselt das Steuersignal CME der Lese/Schreib-Steuerschaltung 14 gemäß Darstellung durch (c) auf den "H"-Pegel.
Dann wird das Befehlsdatensignal den Dateneingängen Din1 bis Din4 der Eingabe/Ausgabe-Schaltung 9 gemäß Darstellung durch (e) zugeführt. Im Falle der Blocklöschung, ist dieses Befehlsdatensignal gemäß Darstellung in Schritt 1 in Fig. 30 "F".
Zusammen mit der Eingabe des Befehlsdatensignals "F" werden die Adressen A0 bis A2 der Eingangsadressen A0 bis An von der Adressenzwischenspeicherschaltung 4 als die Blockadressen A*0 bis A*2 gemäß Darstellung durch (f) zwischengespeichert.
Dann wird das externe CE-Signal als ein negatives Signal, gemäß Darstellung durch (d) eingegeben. Wenn das externe CE- Signal zum Zeitpunkt t2 ansteigt, geht die Steuerung zu dem Schritt S2 über. Zu diesem Zeitpunkt speichert die Adressenzwischenspeicherschaltung 4 die Blockadressen A*0 bis A*2 zwischen. Die zwischengespeicherten Blockadressen AL*0 bis AL*2 werden von dem Blockdekoder 3 dekodiert, um eines der Blockauswahlsignale EA1 bis EA8 auszuwählen. Demzufolge wird einer der Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 der Zellensourceelektroden-Spannungszuführungsschaltung 2 zum Löschen ausgewählt. In diesem Beispiel sind gemäß Darstellung durch (j) und (k) die Blockadressen AL*0 gleich "1" und die Blockadressen A*1 und A*2 gleich "0". Daher sind die Blockauswahlsignale EA1 bis EA8 (das Ausgangssignal des Blockdekoders 3) wie folgt: die Blockauswahlleitung EA2 ist gemäß Darstellung durch (1) aktiviert und die Blockauswahlleitungen EA3 bis EA6 sind gemäß Darstellung (m) deaktiviert.
Zum Zeitpunkt t2, wenn das Befehlsdatensignal "F" von der Befehlseingabeschaltung 12 zwischengespeichert wird, wechseln die internen Signale A und C der Befehlseingabeschaltung 12 gemäß Darstellung durch (h) und (n) auf den "H"-Pegel. Zu diesem Zeitpunkt beginnt der Löschvorgang im Schritt S3 in Fig. 30.
Im Schritt S4 wird die Zählerschaltung 10 von der automatische Löschsteuerschaltung 13 gesetzt. Demzufolge werden im Schritt S5 die internen Adressen A*3 bis A*n gemäß Darstellung durch (q), (r) und (s) auf Null gesetzt, so daß sowohl die Zeilendekoderschaltung 6 als auch die Spaltendekoderschaltung 15 auf der Basis des internen Signals C in den Nicht-Auswahlzustand versetzt werden.
Im Schritt S6 wird auf der Basis des internen Signals C eine Spannung von 12 V an einen der Zellensourceelektroden- Spannungszuführungsblöcke CSC1 bis CSC8 (in diesem Beispiel von dem Block CSC2), die von den Blockauswahlsignalen EA1 bis EA8 ausgewählt werden, an die Zellensourceelektrodenleitung des entsprechenden (des zweiten Blocks) von den Zellenarrayblöcken 1 bis 8 des Zellenarrays 1 gemäß Darstellung durch (X) angelegt. Ferner wird an die anderen Zellenarrayblöcke 1 bis 8 gemäß Darstellung durch (Y) keine Löschspannung angelegt. Demzufolge wird nur dieser eine von den Blöcken der Zellenarrayblöcke 1 bis 8 im Schritt S4 gelöscht. In diesem Löschvorgang dauert die Löschperiode etwa 10 ms.
Wenn die Löschperiode zum Zeitpunkt t3 endet, kehrt das interne Signal C gemäß Darstellung durch (n) auf den "L"- Pegel zurück und das interne Signal D kehrt gemäß Darstellung durch (o) zu dem "H"-Pegel zurück, so daß die Verifizierungsperiode beginnt. In diesem Falle wird die im Schritt S7 von dem Zellensourceelektroden-Spannungszuführungsblock CSC2 der Zellensourceelektroden-Spannungszuführungsschaltung 2 angelegte Zellensourceelektrodenspannung auf 0 V gesetzt, um den Löschvorgang gemäß Darstellung durch (X) zu beenden.
In der Verifizierungsperiode werden die internen Adressen A*3 bis A*n von der Zählerschaltung 10 weitergezählt, um die Verifizierung im Schritt S5 und die Daten-"1"-Prüfung im Schritt S10 durch Lesen der Daten aus dem ausgewählten Block durchzuführen. In diesem Falle werden die Adressen A*3 bis A*n gemäß Darstellung durch (q), (r) und (s) inkrementiert; die Wortauswahlleitungen WL bis WLn wechseln gemäß Darstellung durch (t), (u) und (v); und die Spaltenauswahlsignale h1 und h2 wechseln gemäß Darstellung durch (w) und (x). Hier wechseln bezüglich der Adressen A*0 bis A*2, da die Blockadresse AL*0 "1" ist und die Blockadressen A*1 und A*2 "0" sind, das Spaltendekodersignal g2 auf den "H"-Pegel gemäß Darstellung durch (y), und die Spaltendekodersignale g1 und g3 bis g8 werden gemäß Darstellung durch (z) unverändert auf dem "L"-Pegel gehalten. Sofern die Löschung bei den entsprechenden Adressen vollständig durchgeführt wird, da die über den Leseverstärker 8 gelesenen Daten D*1 bis D*4 alle "1" sind, gibt die Verifizierungsschaltung 11 das Verifizierungssignal VRF gemäß Darstellung durch (p) aus. Das ausgegebene Verifizierungssignal VRF wird an die Zählerschaltung 10 weitergegeben. Hier geht die Steuerung, wenn die Adresse der Zählerschaltung 10 nicht die letzte Adresse ist, vom Schritt S11 zum Schritt S9 über, um den Zählerstand der Zählerschaltung 10 zu inkrementieren, so daß die Adresse um 1 weitergezählt wird. Demzufolge werden Daten an der nachfolgenden Adresse durch den Leseverstärker 8 gelesen, und die gelesenen Daten auch verifiziert.
Wenn nun als Ergebnis der Datenprüfung in Schritt S8 die Löschung nicht vollständig ist, gibt die Verifizierungsschaltung 11 das Verifizierungssignal VRF nicht aus. In diesem Falle kehrt die Steuerung zu dem Schritt S6 zurück, um den Löschvorgang noch einmal auszuführen. Das heißt, zu einem Zeitpunkt t4 wird das interne Signal D gemäß Darstellung durch (o) auf den "L"-Pegel gesetzt, und das interne Signal C wird gemäß Darstellung durch (n) auf den "H"-Pegel in genau gleicher Weise wie bei dem Vorgang nach dem Zeitpunkt t2 gesetzt.
Wenn der nochmalige Löschvorgang zum Zeitpunkt t5 endet, startet die Verifizierungsperiode wieder, um die vollständige Löschung, beginnend bei der ersten Adresse des Blockes, zu prüfen. Als Ergebnis der Verifizierung endet der Vorgang dann, wenn die Löschung vollständig ist, und die Adresse die letzte Adresse im Schritt 11 erreicht.
Hier betragen die Intervalle der Adressenweiterzählung, sofern der Löschvorgang vollständig ausgeführt wird, etwa 2 us.
Mit anderen Worten: Unter der Annahme, daß der Adressenweiterzählvorgang (2 us) 1,28 · 10&sup5; mal wiederholt wird; der Löschvorgang (10 ms) 100 mal wiederholt wird; und die Verifizierungsergebnisbewertung (3 us) 100 mal wiederholt wird, dauert es etwa 1,25 Sekunden, um alle Bits des zu löschenden Blockes zu löschen.
In der nicht-flüchtigen Halbleiterspeichervorrichtung nach dem Stand der Technik gemäß vorstehender Beschreibung, kann die Chiplöschung und die Blocklöschung selektiv ausgeführt werden. Demzufolge ist es bei dem Chiptest erforderlich, jede dieser Funktionen zu überprüfen. In dem Falle der Blocklöschung dauert es jedoch etwa 1,25 Sekunden, um nur einen einzigen Block zu löschen. Daher dauert es etwa 10 Sekunden, um alle Blöcke (wegen 8 Blöcken in diesem Ausführungsbeispiel) zu löschen. Diese für die Prüfung der Halbleitervorrichtung erforderliche Zeit ist relativ lang, was nicht vernachlässigt werden kann, wenn Speicher mit großer Kapazität zukünftig hergestellt werden. Daher besteht vom Standpunkt der Kostenverringerung her ein Bedarf nach einer Verkürzung der Testzeit für die Bestätigung der Blocklöschfunktion der Speicherchips.

ZUSAMMENFASSUNG DER ERFINDUNG

Angesichts dieser Probleme ist es daher die Aufgabe der vorliegenden Erfindung, eine nicht-flüchtige Halbleiterspeichervorrichtung bereitzustellen, welche die Testzeit verringern kann, die zum Testen der Blocklöschfunktion der Speichervorrichtung erforderlich ist.
Zur Lösung der vorstehenden Aufgabe, stellt die vorliegende Erfindung eine nicht-flüchtige Halbleiterspeichervorrichtung bereit, welche aufweist: ein Speicherzellenarray mit mehreren Zellenblöcken, wovon jeder Zellenblock aus mehreren in einem Matrixmuster angeordneten Speicherzellen besteht, jede von den Speicherzellen ein Floating-Gate besitzt, auf welches oder von welchem Elektronen injiziert oder extrahiert werden, um Daten zu schreiben oder zu lesen; einen auf eine Blockadresse reagierenden Blockdekoder, zum Ausgeben eines Dekodersignals, um einen solchen der Blockadresse entsprechenden Zellenblock von den Zellenblöcken auszuwählen, wobei die Speicherzellen des ausgewählten Zellenblocks gleichzeitig gelöscht werden, wenn ein Steuersignal in ihn eingegeben wird; wobei der Blockdekoder das Dekodersignal zum Auswählen aller Zellenblöcke für die gleichzeitige Löschung der Speicherzellen aller Zellenblöcke, unabhängig von der Blockadresse ausgibt; gekennzeichnet durch eine Dekodersignal-Leseeinrichtung zum Ausgeben des Dekodersignals nach außen, wobei das Dekodersignal an die Zellenblöcke und parallel an die Dekodersignal-Leseeinrichtung selbst angelegt wird, und ferner über die Dekodersignal-Leseeinrichtung selbst nach außen ausgegeben wird.
Ferner stellt die vorliegende Erfindung eine nichtflüchtige Halbleiterspeichervorrichtung bereit, welche aufweist: ein Speicherzellenarray mit mehreren Zellenblöcken, wovon jeder Zellenblock aus mehreren in einem Matrixmuster angeordneten Speicherzellen besteht, Sourceelektroden der Speicherzellen zu einer gemeinsamen Sourceelektrodenleitung zusammengeschaltet sind, jede von den Speicherzellen ein Floating-Gate besitzt, auf welches oder von welchem Speicherzellen injiziert oder extrahiert werden, um Daten zu schreiben oder zu lesen; einen auf eine Blockadresse reagierenden Blockdekoder, zum Ausgeben eines Dekodersignals, um einen solchen der Blockadresse entsprechenden Zellenblock von den Zellenblöcken auszuwählen, wobei die Speicherzellen des ausgewählten Zellenblocks gleichzeitig gelöscht werden; eine Sourceelektroden-Spannungszuführungsschaltung zum Zuführen einer Sourceelektrodenspannung an jede gemeinsame Sourceelektrodenleitung in einer solchen Weise, daß sich die dem von dem Blockdekoder ausgewählten Zellenblock zugeführte Sour ceelektrodenspannung und die den nicht ausgewählten Zellenblöcken zugeführte Sourceelektrodenspannung voneinander unterscheiden; gekennzeichnet durch eine Leseeinrichtung zum Detektieren eines Potentials auf Bitleitungen für jeden Zellenblock, wobei Drainelektroden der in jeder von den Speicherblöcken angeordneten Speicherzellen parallel mit jeder von den Bitleitungen verbunden sind.
Ferner stellt die vorliegende Erfindung eine nichtflüchtige Halbleiterspeichervorrichtung bereit, welche aufweist: ein Speicherzellenarray mit mehreren Zellenblöcken, wovon jeder Zellenblock aus mehreren in einem Matrixmuster angeordneten Speicherzellen besteht, Sourceelektroden der Speicherzellen zu einer gemeinsamen Sourceelektrodenleitung zusammengeschaltet sind, jede von den Speicherzellen ein Floating-Gate besitzt, auf welches oder von welchem Speicherzellen injiziert oder extrahiert werden, um Daten zu schreiben oder zu lesen; einen auf eine Blockadresse reagierenden Blockdekoder, zum Ausgeben eines Dekodersignals, um einen solchen der Blockadresse entsprechenden Zellenblock von den Zellenblöcken auszuwählen, wobei die Speicherzellen des ausgewählten Zellenblocks gleichzeitig gelöscht werden; eine Sourceelektroden-Spannungszuführungsschaltung zum Zuführen einer Sourceelektrodenspannung an jede gemeinsame Sourceelektrodenleitung in einer solchen Weise, daß sich die dem von dem Blockdekoder ausgewählten Zellenblock zugeführte Sourceelektrodenspannung und die den nicht ausgewählten Zellenblöcken zugeführte Sourceelektrodenspannung voneinander unterscheiden; gekennzeichnet durch Sourceelektrodenpotential- Detektionsschaltungen zum jeweiligen Detektieren des Potentials auf jeder von den gemeinsamen Sourceelektrodenleitungen und zum Überprüfen, ob die Sourceelektroden-Spannungszuführungsschaltung der Blockadresse entsprechend betrieben wird, um eine geeignete Spannung an den ausgewählten Block bzw. an die nicht ausgewählten Blöcke anzulegen.
Die Dekodierungseinrichtung dekodiert die Blockadressen und gibt die Ausgangssignale für die Auswahl nur einer Ein heit von Blockzellenarrays aus. Ferner können diese Ausgangssignale zwangsmäßig auf die anderen Signale für die Auswahl aller Einheiten von den Blockzellenarrays umgeschaltet werden. Diese Signale können von der Ausgabeeinrichtung nach außen gegeben werden. Demzufolge ist es auf der Basis der Inhalte dieser Ausgangssignale möglich, zu überprüfen, ob die Dekodierungseinrichtung normal arbeitet oder nicht.
Auf der Basis des Ausgangssignals der Dekodierungseinrichtung kann eine vorbestimmte Einheit des Blockzellenarrays ausgewählt werden. In der ausgewählten Einheit des Blockzellenarrays wird eine vorbestimmt Sourceelektrodenspannung von der Sourceelektroden-Spannungszuführungseinrichtung den Sourceelektroden der Speicherzellen zugeführt. Demzufolge kann durch Detektieren der Bitleitungspotentiale durch die Leseeinrichtung unterschieden werden, ob eine vorbestimmte Sourceelektrodenspannung in geeigneter Weise angelegt wird oder nicht. Mit anderen Worten: Es kann unterschieden werden, ob die Sourceelektroden-Spannungszuführungseinrichtung normal arbeitet oder nicht.
Die Testeinrichtung prüft den Löschtest für alle Bits und den Blockdekodertest. Wenn alle Bits gelöscht werden können und wenn die Dekodierungseinrichtung die entsprechenden Einheiten des Blockzellenarrays korrekt auswählen kann, wird festgestellt, daß der Löschvorgang für jede Einheit des Blockzellenarrays korrekt durchgeführt werden kann.

KURZBESCHREIBUNG DER ZEICHNUNGEN

In den Zeichnungen ist:
Fig. 1 ein Blockschaltbild, das eine erste Ausführungsform der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichervorrichtung darstellt;
Fig. 2 ein Teilschaltbild, das eine in Fig. 1 gezeigte Befehlseingabeschaltung darstellt;
Fig. 3 ein Schaltbild, das ein in Fig. 1 gezeigte Datenzwischenspeicherschaltung darstellt;
Fig. 4 ein Schaltbild, das eine in Fig. 1 gezeigte Adressierungsschaltung darstellt;
Fig. 5 ein Schaltbild, das eine in Fig. 1 gezeigte Ausgangsdaten-Umschaltschaltung darstellt;
Fig. 6 eine Darstellung zur Unterstützung bei der Erläuterung eines Unterschiedes in der Vorrichtungstestzeit zwischen der herkömmlichen Speichervorrichtung und der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 7 ein Blockschaltbild, das eine zweite Ausführungsform der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichervorrichtung darstellt;
Fig. 8 ein Schaltbild, das eine in Fig. 7 gezeigte Zellensourceelektroden-Spannungszuführungsschaltung darstellt;
Fig. 9 eine Tabelle zur Unterstützung bei der Erläuterung der Betriebsmodi der in Fig. 8 darstellten Schaltung;
Fig. 10 ein Schaltbild, das eine in Fig. 7 gezeigte 5 V/12 V-Umschaltschaltung darstellt;
Fig. 11 ein Schaltbild, das eine in Fig. 7 gezeigte Konstantspannungs-Erzeugungsschaltung darstellt;
Fig. 12 ein Schaltbild, das ein in Fig. 7 gezeigte Testsignal-Erzeugungsschaltung darstellt;
Fig. 13 ein Schaltbild, das einen Block des in Fig. 7 gezeigten Leseverstärkers darstellt;
Fig. 14 ein Zeitdiagramm zur Unterstützung bei der Erläuterung des Betriebes der in Fig. 7 darstellten Vorrichtung;
Fig. 15 ein Blockschaltbild, das eine dritte Ausführungsform der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichervorrichtung darstellt;
Fig. 16 ein Schaltbild, das eine in Fig. 15 gezeigte Sourceelektrodenpotential-Detektionsschaltung darstellt;
Fig. 17 eine Darstellung zur Unterstützung der Erläuterung der Verbindung der in Fig. 16 gezeigten Sourceelektrodenpotential-Detektionsschaltung;
Fig. 18 ein Blockschaltbild zur Unterstützung bei der Erläuterung der Ausgangssignalverarbeitung der in Fig. 16 dargestellten Sourceelektrodenpotential-Detektionsschaltung;
Fig. 19 ein Schaltbild, das eine für die dritte Ausführungsform verwendete Adressetizwischenspeicherschaltung darstellt;
Fig. 20 ein Blockschaltbild, das eine herkömmliche nichtflüchtige Halbleiterspeichervorrichtung darstellt;
Fig. 21 ein Schaltbild, welches Zellenarray-Leseverstärker und die in Fig. 20 gezeigte Schreibladeschaltung darstellt;
Fig. 22 ein Schaltbild, das eine in Fig. 20 gezeigte Zeilendekoderschaltung und Spaltendekoderschaltung darstellt;
Fig. 23 ein Schaltbild, das eine in Fig. 20 gezeigte Adressenzwischenspeicherschaltung darstellt;
Fig. 24 ein Schaltbild, das einen in Fig. 20 gezeigten Blockdekoder darstellt;
Fig. 25 ein Schaltbild, das eine in Fig. 20 gezeigte Zellensourceelektroden-Spannungszuführungsschaltung für einen Block darstellt;
Fig. 26 ein Schaltbild, das eine in Fig. 20 gezeigte Befehlseingabeschaltung darstellt;
Fig. 27 ein Schaltbild, das eine in Fig. 20 gezeigte Verifizierungsschaltung darstellt;
Fig. 28 ein Flußdiagramm zur Unterstützung bei der Erläuterung des Betriebs im Chiplöschmodus;
Fig. 29 ein Zeitdiagramm zur Unterstützung bei der Erläuterung des Betriebes im Chiplöschmodus;
Fig. 30 ein Flußdiagramm zur Unterstützung bei der Erläuterung des Betriebs im Blocklöschmodus; und
Fig. 31 ein Zeitdiagramm zur Unterstützung bei der Erläuterung des Betriebes im Blocklöschmodus.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN

Die Ausführungsformen der vorliegenden Erfindung werden nun hierin nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Fig. 1 stellt eine erste Ausführungsform der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichervorrichtung dar. Gemäß Darstellung in Fig. 1 speichert eine Datenzwischenspeicherschaltung 70 Blockauswahlsignale EA1 bis EA8, die von einem Blockdekoder 3 auf der Basis eines internen Signals T, das von einer Befehlseingabeschaltung 12 ausgegeben wird, zwischen, und gibt Auswahlzwischenspeichersignale EB1 bis EB8 aus. Eine Adressierungsschaltung 71 nimmt die Auswahlzwischenspeichersignale EB1 bis EB8 und eine Adresse A*0 auf, und gibt Adressensignale EC1 bis EC4 aus. Eine zwischen einem Leseverstärker 8 und einer Eingabe/Ausgabe-Schaltung 9 dazwischen geschaltete Ausgangsdaten-Umschaltschaltung 72 schaltet von dem Leseverstärker 8 erfaßte interne Daten D*1 bis D*4 auf die von der Adressierungsschaltung 71 ausgegebenen Adressierungssignale CEl bis CE4 oder umgekehrt, auf der Basis des internen Signals T der Befehlseingabeschaltung 12 um, und gibt ferner die umgeschalteten Daten an die Eingabe/Ausgabe- Schaltung 9 als Ausgangsdaten Doutl bis Dout4 aus. Hier wird das interne Testsignal T von der Befehlseingabeschaltung 12 als ein einen Testmodus anzeigendes Signal ausgegeben. Der sich von vorstehenden unterscheidende Aufbau ist im wesentlichen dieselbe wie in dem Falle der in Fig. 20 dargestellten Halbleiterspeichervorrichtung, so daß dieselben Bezugszeichen für ähnliche Elemente, welche dieselbe Funktionen wie in der herkömmlichen Speichervorrichtung erfüllen, beibehalten werden, ohne deren ähnliche Beschreibung zu wiederholen.
Fig. 2 ist ein Schaltbild, welches die in Fig. 1 gezeigte Befehlseingabeschaltung 12 darstellt. Gemäß Darstellung in Fig. 12 werden hinsichtlich der Daten Din1 bis Din4 der Eingabe/Ausgabe-Schaltung 9 die Dateneingaben Din1 und Din2 in ein NAND-Gatter 75 über Inverter 73 bzw. 74 eingegeben, und die Dateneingaben Din3 und Din4 werden in dasselbe NAND-Gat ter 75 direkt eingegeben. Mit anderen Worten: Die Befehlseingabeschaltung 12 unterscheidet das Befehlsdatensignal "C" der über das NAND-Gatter 75 eingegebenen Dateneingaben Din1 bis Din4. Hier ist das Befehlsdatensignal "C" ein Signal, das einen Blocktest bezeichnet. Das Ausgangssignal des NAND-Gatter 75 wird über Schaltergatter 77, 78, 79 und 80 (wovon an jedes ein Steuersignal CME direkt oder über ein Inverter 76 angelegt wird) als das interne Signal T ausgegeben. Die Eingänge der Schaltergatter 78 und 80 sind mit einem Transistor 85 (in dessen Gateelektrode ein Rücksetzsignal RST eingegeben wird) verbunden. Der Eingang und der Ausgang des Schaltergatters 78 sind miteinander über eine aus zwei Invertern 81 und 82 bestehende Serienschaltung verbunden, und der Eingang und Ausgang des Schaltergatters 80 sind miteinander über eine aus zwei Invertern 83 und 84 bestehende Serienschaltung verbunden. Demzufolge gibt die Befehlseingabeschaltung 12 das interne Signal T aus, wenn das Befehlsdatensignal "C" auf der Basis der Steuersignals CME erkannt wird, wobei aber das ausgegebene interne Signal zwangsweise auf der Basis des Rücksetzsignals RST beendet wird.
Fig. 3 ist ein Schaltbild, welches die in Fig. 1 gezeigte Datenzwischenspeicherschaltung 70 darstellt. In Fig. 3 ist jeder von den Zwischenspeicherblöcken LC1 bis LC8 durch eine Kreuzverschaltung von zwei NOR-Gattern 85 und 86 aufgebaut, und jedes von den Blockauswahlsignalen EA1 bis EA8 wird in die Eingangsseite des NOR-Gatters 85 von jedem der Zwischenspeicherblöcken LC1 bis LC8 eingegeben. Andererseits wird das interne Signal T in den Eingang des NOR-Gatters 86 von jedem der Zwischenspeicherblöcke LC1 bis LC8 eingegeben. Die Auswahlzwischenspeichersignale EB1 bis EB8 werden als die Ausgangssignale der NOR-Gatter 86 der Zwischenspeicherblöcke LC1 bis LC8 ausgegeben.
In dem Schaltungsaufbau gemäß vorstehender Beschreibung speichert die Datenzwischenspeicherschaltung 70 die Blockauswahlsignale EA1 bis EA8 auf der Basis des internen Signals T zwischen, und gibt die Auswahlzwischenspeichersignale EB1 bis EB9 aus.
Fig. 4 ist ein Schaltbild, das die in Fig. 1 gezeigte Adressierungsschaltung 71 darstellt. Gemäß Darstellung in Fig. 4 werden die Auswahlzwischenspeichersignale EB1, EB5; EB2, EB6; ..; EB4, EB8 in die Schaltergatter 87 bis 92 eingegeben. Die Schaltergatter 87 und 88 bilden ein Schaltblock SB1; die Schaltergatter 89 und 90 bilden einen Schaltblock SB2; ..; und die Schaltergatter 91 und 92 bilden einen Schaltblock SB4. Die Adresse A*0 wird in die Schaltergatter 87 bis 92 als ein Steuersignal direkt oder über einen Inverter 93 eingegeben. Die Ausgangssignale der Schalterblöcke SB1 bis SB4 werden als die Adressensignale EC1 bis EC4 ausgegeben.
Auf der Basis des Aufbaus, wie er vorstehend beschrieben wurde, werden dann, wenn die Adresse A*0 "0" ist, die Schaltergatter 87, 89,.., und 91 eingeschaltet, um die Auswahlzwischenspeichersignale EB1 bis EB4 auszuwählen, und die ausgewählten Signale als die Adressierungssignale EC1 bis EC4 auszugeben. Andererseits werden, wenn die Adresse A*0 "1" ist, die Schaltergatter 88, 90, ... und 92 eingeschaltet, um die Auswahlzwischenspeichersignale EB5 bis EB8 zu wählen, und die ausgewählten Signale als die Adressierungssignale EC1 bis EC4 auszugeben.
Fig. 5 ist ein Schaltbild, welches die in Fig. 1 gezeigte Ausgangsdaten-Umschaltschaltung 72 darstellt. In Fig. 5 werden die internen Daten D*1 bis D*4 in die Schaltergatter 93, 95, ..., und 97 eingegeben. Andererseits werden die Adressierungssignale EC1 bis EC4 in die Schaltergatter 94, 96,.. und 98 eingegeben. Die Schaltergatter 93 und 94 bilden einen Umschaltblock SBB1; die Schaltergatter 95 und 96 bilden ein Umschaltblock SBB2; ...; die Schaltergatter 97 und 98 bilden ein Umschaltblock SBB4. Das interne Signal T wird in die Schaltergatter 93 bis 98 als ein Steuersignal direkt oder über einen Inverter 99 eingegeben. Die Ausgangssignale der Schaltblöcke SBB1 bis SBB4 werden als die Ausgangsdaten Dout1 bis Dout4 ausgegeben.
In dem Schaltungsaufbau gemäß vorstehender Beschreibung werden dann, wenn das interne Signal "0" ist, die Schaltergatter 93, 95,.., und 97 eingeschaltet, um die internen Daten D*1 bis D*4 auszuwählen, und die ausgewählten Daten als die Ausgangsdaten Dout1 bis Dout4 auszugeben. Andererseits werden, wenn das interne Signal T "1" ist, die Schaltergatter 94, 96,.., und 98 eingeschaltet, um die Adressierungssignale CE1 bis CE4 auszuwählen, und die ausgewählten Signale als die Ausgangsdaten Doutl bis Dout4 auszugeben.
Der Betrieb der Vorrichtung gemäß vorstehender Beschreibung wird nun hierin nachstehend beschrieben.
Im Falle des Chiplöschvorgangs wird, da das Befehlsdatensignal "E" eingegeben wird, aber das Befehlsdatensignal "C" nicht eingegeben wird, das interne Signal B von der Befehlseingabeschaltung 12 ausgegeben, aber das interne Signal T nicht davon ausgegeben. Demzufolge ist der Vorgang genau derselbe wie in dem Falle der in Fig. 20 dargestellten herkömmlichen Speichervorrichtung, so daß dessen detaillierte Beschreibung hierin unterlassen wird.
Im Falle des Blocklöschvorgangs werden, da das Befehlsdatensignal "F" eingegeben, aber das Befehlsdatensignal "C" nicht eingegeben wird, das interne Signal A von der Befehlseingabeschaltung 12 ausgegeben, aber das interne Signal T davon nicht ausgegeben. Demzufolge ist der Vorgang genau derselbe wie in dem Falle der in Fig. 20 dargestellten herkömmlichen Speichervorrichtung, so daß dessen detaillierte Beschreibung hierin unterlassen wird.
Nun wird der dem Befehlsdatensignal "C" entsprechende Blockdekodertest hierin nachstehend beschrieben. Die Dateneingaben Din1 bis Din4 werden in die Befehlseingabeschaltung 12 eingegeben und als Befehle in Entsprechung zu einem Anstieg des in die Lese/Schreib-Steuerschaltung 14 eingegebenen externen CE-Signals zwischengespeichert. In diesem Falle ent sprechen die Dateneingaben Din1 bis Din4 dem Befehlsdatensignal "C". Demzufolge wechselt das interne Signal T auf den "H"-Pegel, so daß der interne Modus des Chips auf den Testmodus umgeschaltet wird.
Auf der Basis des internen Signals T werden die Pegel der Blockauswahlsignale EA1 bis EA8 (die Ausgangssignale des Blockdekoders 3) von der Datenzwischenspeicherschaltung 70 zwischengespeichert und dann an die Adressierungsschaltung 71 als die 8-Bit-Auswahlzwischenspeichersignale EB1 bis EB8 ausgegeben.
Auf der Basis des Zustands der internen Adresse A*0 wählt die Adressierungsschaltung 71 4 Bits der Auswahlzwischenspeichersignale EB1 bis EB8 aus. Mit anderen Worten: Wenn die interne Adresse A*0 gleich "0" ist, wählt die Adressierungsschaltung 71 die Auswahlzwischenspeichersignale EB1 bis EB4 und gibt die ausgewählten Signale als die Adressierungssignale EC1 bis EC4 aus; und wenn die interne Adresse A*0 gleich "1" ist, wählt die Adressierungsschaltung 71 die Auswahlzwischenspeichersignale EB5 bis EB8 aus, und gibt die ausgewählten Signale als die Adressierungssignale EC1 bis EC4 aus.
Wenn sich der Chip in dem Testmodus befindet, werden die Adressierungssignale CE1 bis CE4 in die Ausgangsdaten-Umschaltschaltung 72 eingegeben. Hier werden, da die Daten-Umschaltschaltung 72 die Adressierungssignale EC1 bis EC4 von den internen Daten D*1 bis D*4 und den Adressierungssignalen EC1 bis EC4 auswählt, die ausgewählten Adressierungssignale EC1 bis EC4 an die Eingabe/Ausgabe-Schaltung 9 als die Ausgangsdaten Doutl bis Dout4 ausgegeben. Die Eingabe/Ausgabe- Schaltung 9 verstärkt diese Daten und gibt die verstärkten Daten als die Datenausgabe nach außen aus.
Bei dem vorstehend erwähnten Vorgang kann getestet werden, ob sowohl die Adressenzwischenspeicherschaltung 4 als auch der Blockdekoder 3, (welche zu dem Blocklöschvorgang in Beziehung stehen) normalen funktionieren, ohne den tatsächlichen Blocklöschvorgang auszuführen.
Dafür wird zuerst ein der Adresse A0 der Adressen A0 bis An entsprechender Anschlußstift bzw. Pin auf "L"-Pegel gesetzt, und die eine vorbestimmte Blockadresse darstellenden Adressen A1 und A2 von außen eingegeben. Anschließend werden das den Blockdekodertest anzeigendem Befehlsdatensignal "C" von außen eingegeben, und ferner das externe CE-Signal mit dem "L"-Pegel für eine vorbestimmte Dauer eingegeben. Demzufolge wird der Chip im Inneren in den Testmodus versetzt, so daß die Blockauswahlsignale EA1 bis EA4 von den Blockauswahlsignalen EA1 bis EA8 (die Ausgangssignale des Blockdekoders 3) von der Eingabe/Ausgabe-Schaltung 9 über drei Schaltungen, die Datenzwischenspeicherschaltung 70, die Adressierungsschaltung 71 und die Ausgangsdaten-Umschaltschaltung 72 ausgegeben werden. Daher kann geprüft werden, ob sowohl die Adressenzwischenspeicherschaltung 4 als auch der Blockdekoder 3 normal arbeiten, indem die Inhalte der Adressen A1 und A2 mit denen der Eingabe/Ausgabe-Schaltung 9 verglichen werden.
Zweitens wird ein der Adresse A0 von den Adressen A0 bis An entsprechender Pin auf den "H"-Pegel gesetzt, und die einen vorbestimmten Block angebenden Adressen von außen eingegeben. Danach wird das den Blockdekodertest anzeigende Befehlsdatensignal "C" von außen eingegeben, und ferner das externe CE-Signal mit dem "L"-Pegel für eine vorbestimmte Dauer eingegeben. Demzufolge wird der Chip im Inneren auf den Testmodus gesetzt, so daß die Blockauswahlleitungen EA5 bis EA8 der Blockauswahlsignale EA1 bis EA8 (die Ausgangssignale des Blockdekoders) von der Eingabe/Ausgabe-Schaltung 9 über drei Schaltungen, die Datenzwischenspeicherschaltung 70, die Adressierungsschaltung 71 und die Ausgangsdaten-Umschaltschaltung 72 ausgegeben werden. Daher kann geprüft werden, ob sowohl die Adressenzwischenspeicherschaltung 4 als auch die Blockdekoder 3 normal arbeiten, indem die Inhalte der Adressen A1 und A2 mit denen der Eingabe/Ausgabe-Schaltung 9 verglichen werden.
Wenn der vorgenannte Vorgang durch fortlaufende Weiterschaltung der Adressen A0 bis A2 durchgeführt wird, kann der Betrieb der Adressenzwischenspeicherschaltung 4 und des Blockdekoder 3 ohne Ausführung des tatsächlichen Blocklöschvorgangs getestet werden. Andererseits kann, da sowohl der Betrieb der Zellensourceelektroden-Spannungszuführungsschaltung 2 als auch der Löschbetrieb der Zellenarray 1 in dem Chiplöschtest getestet werden kann, sofern sowohl die Adressenzwischenspeicherschaltung 4 als auch die Blockdekoder 3 normal arbeiten, der Blocklöschvorgang normal durchgeführt werden. Ferner können der Betrieb der automatische Löschsteuerschaltung 13, der Befehlseingabeschaltung 12, der Verifizierungsschaltung 11 und der Zählerschaltung 10, (die alle zu dem Blocklöschvorgang in Beziehung stehen), in allen Modi bestätigt werden, sofern der Test für mindestens einen Block durchgeführt werden kann. Daher ist es nicht erforderlich, den Blocklöschtest für alle Blöcke durchzuführen.
Fig. 6 stellt das Vergleichsergebnis in dem Vorrichtungstest zwischen der herkömmlichen Speichervorrichtung und der erfindungsgemäßen Speichervorrichtung dar, wobei (a) den Test der herkömmlichen Speichervorrichtung und (b) den Test der erfindungsgemäßen Speichervorrichtung bezeichnet.
Gemäß Darstellung durch (a) in Fig. 6 erfolgt in dem herkömmlichen Vorrichtungstest nach dem Teststart der automatische Löschtest für alle Bits für etwa 3 Sekunden; der Testmusterschreibtest für etwa 10 ms; und der automatische Blocklöschtest für etwa 10 Sekunden, so daß insgesamt 23 Sekunden gebraucht wurden.
Im Gegensatz dazu erfolgt gemäß Darstellung in (b) in Fig. 6 der erfindungsgemäße Vorrichtungstest nach dem Teststart der automatische Löschtest für alle Bits für etwa 3 Sekunden; und der Blockdekodertest wird für etwa 10 us bis zum vollständigen Abschluß aller Tests ausgeführt, so daß die Testzeit auf etwa 3 Sekunden insgesamt (das heißt, 1 /8 der herkömmlichen Testzeit reduziert und somit die Testzeit erheblich verringert werden kann.
In diesem Zusammenhang sei angemerkt, daß die für den in Fig. 6 dargestellten Vergleich verwendete herkömmliche Spei chervorrichtung lediglich ein Beispiel ist. Daher steigt dann, wenn die Kapazität der Speichervorrichtung größer wird, die Differenz in der Testzeit zwischen diesen zwei Vorrichtungen weiter an.
Fig. 7 ist ein Blockschaltbild, das eine zweite Ausführungsform der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichervorrichtung darstellt. Gemäß Darstellung in Fig. 7 nimmt eine Teststeuersignal-Erzeugungsschaltung 100 die internen Signale C und T und die Adresse A0 auf, und gibt ein Teststeuersignal C1, ein invertiertes Signal /C1 des Teststeuersignal CS1, ein Teststeuersignal T1 und ein invertiertes Signal /T1 des Teststeuersignals T1 aus. Eine 5 V/12 V- Umschaltungsschaltung 101 wählt eine Spannung von 5 V oder 12 V auf der Basis des internen Signals C aus, und gibt die ausgewählte Spannung an die Zellensourceelektroden-Spannungszuführungsschaltung 2 als das Spannungssignal 5 W. Eine Konstantspannungs-Erzeugungsschaltung 102 nimmt das Teststeuersignal T1 und das Teststeuersignal /T1 auf, um eine konstante Spannung von 2 V zu erzeugen, und gibt die konstante Spannung an die Zellensourceelektroden-Spannungszuführungsschaltung 2 aus. Die unterschiedlichen Punkte im Aufbau zwischen der in Fig. 1 dargestellten ersten Ausführungsform und er in Fig. 7 dargestellten zweiten Ausführungsform bestehen darin, daß die Teststeuersignal-Erzeugungsschaltung 100, die 5 V/12 V-Umschaltungsschaltung 101 und die Konstantspannungs-Erzeugungsschaltung 102 zusätzlich vorgesehen sind, und ferner die Adressenzwischenspeicherschaltung 4, die Zellensourceelektroden- Spannungszuführungsschaltung 2 und die Befehlseingabeschaltung 12 im Aufbau unterschiedlich sind, während die eine Datenzwischenspeicherschaltung 70, die Adressierungsschaltung 71 und die Ausgangsdaten-Umschaltschaltung 72 entfernt sind.
Fig. 8 ist ein Schaltbild, das die in Fig. 7 gezeigte Zellensourceelektroden-Spannungszuführungsschaltung 2 darstellt, in welcher nur einer der die Zellensourceelektroden- Spannungszuführungsschaltung 2 bildenden Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 dargestellt ist.
In Fig. 8 werden die internen Signale C und T und das interne Signal P für die Anweisung eines Datenschreibvorgangs in ein NOR-Gatter 103 eingegeben. Das Ausgangssignal des NOR-Gatters 103 wird von einem Inverter 104 A invertiert, und dann zusammen mit dem Blockauswahlsignal EA1 (EA1 bis EA8) in ein NAND- Gatter 104 eingegeben. Andererseits werden die internen Signale T und P in ein NOR-Gatter 105 eingegeben. Das Ausgangssignal des NOR-Gatters 105 wird über einen Inverter 106 zusammen mit dem Ausgangssignal des NAND-Gatters 104 in ein NAND-Gatter 107 eingegeben. Andererseits wird das interne Signal P in ein NOR-Gatter 108 eingegeben, mit welchem der Ausgang des NAND-Gatters 104 verbunden ist. Das Ausgangssignal des NAND-Gatters 107 wird von einem Inverter 109 invertiert. Das Ausgangssignal des Inverters 109 wird von einem Inverter 110 invertiert, und dann zusammen mit dem internen Signal T in ein NOR-Gatter 111 eingegeben. Die jeweiligen Ausgangssignale der NOR-Gatter 108 und 111 werden an ein NOR- Gatter 112 weitergeben. Andererseits wird das Ausgangssignal des NOR-Gatters 108 von einem Inverter 113 invertiert. Das Ausgangssignal des Inverters 113 wird in die Gateelektrode eines Transistors 38 eingegeben. Das Ausgangssignal des NOR- Gatters 112 wird in die Gateelektrode eines Transistors 45 eingegeben. Das Ausgangssignal des Inverter 109 wird in die Gateelektrode eines Transistors 114 eingegeben. Ferner ist die Drainelektrode des Transistors 114 mit der Zellensourceelektrodenleitung des Zellenblockes i verbunden, und dessen Sourceelektrode ist mit einer konstanten Spannung von 2 V verbunden. Die anderen als die vorgenannten Verbindungen sind dieselben wie die in der herkömmlichen Zellensourceelektroden-Spannungszuführungsschaltung gemäß Darstellung in Fig. 25, mit der Ausnahme, daß ein von der 5 V/12 V-Umschaltungsschaltung 101 angelegtes Spannungssignal an die entsprechenden Sourceelektroden der Transistoren 40 und 41 und an die Drainelektrode des Transistors 43 anstelle der externen Spannung Vpp angelegt wird.
Ferner wird in Fig. 8 die Gateelektrode des Transistors 39 als ein Knoten G bezeichnet; die Gateelektrode des Transi stors 45 als ein Knoten h bezeichnet; und die Gateelektrode des Transistors 114 als ein Knoten I bezeichnet.
Der Betrieb der in Fig. 8 dargestellten Schaltung wird nun hierin nachstehend unter Bezugnahme auf eine in eine in Fig. 9 dargestellte Tabelle beschrieben. In Fig. 9 ist "Modus" in vier Modi als Löschmodus (wenn das Befehlsdatensignal "C" gleich "H" ist), als Schreibmodus (wenn das interne Signal P gleich "H" ist), als Lesemodus und Blocktestmodus (wenn das interne Signal T gleich "H" ist) unterteilt. Ferner zeigen "Auswahl" und "Nicht-Auswahl" an, ob die Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 ausgewählt sind oder nicht. Die Zustände (Pegel) an den entsprechenden Knoten G, H und I sind durch "1" ("H") oder "0" ("L") dargestellt, und das Potential der Sourceelektrodenleitung ist ebenfalls für jeden Fall dargestellt.
Somit befindest sich dann, wenn das interne Signal C auf dem "H"-Pegel liegt, das heißt, der Modus der Löschmodus ist, wenn der Zellensourceelektroden-Spannungszuführungsblock CSC1 bis CSC8 gewählt ist, der Knoten G auf dem "H"-Pegel und die Knoten H und I auf dem "L"-Pegel. In diesem Falle ist die Spannung der Zellensourceelektrodenleitung 12 V. Andererseits befinden sich dann, wenn der Zellensourceelektroden-Spannungszuführungsblock CSC1 bis CSC8 nicht gewählt ist, die Knoten G und I auf dem "L"-Pegel und der Knoten H auf dem "H"-Pegel. Die Spannung der Zellensourceelektrodenleitung liegt bei 0 V.
Andererseits befinden sich dann, wenn das interne Signal P auf "H"-Pegel liegt, das heißt, der Modus der Schreibmodus ist, dann, wenn der Zellensourceelektroden-Spannungszuführungsblock CSC1 bis CSCB gewählt ist, die Knoten G und H auf dem "L"-Pegel und der Konten H auf dem "H"-Pegel. In diesem Falle liegt die Spannung der Zellensourceelektrodenleitung auf 0 V. Andererseits befinden sich, wenn der Zellensourceelektroden-Spannungszuführungsblock CSC1 bis CSC8 nicht gewählt ist, die Knoten G und H auf dem "L"-Pegel und der Kno ten I auf dem "H"-Pegel. Die Spannung der Zellensourceelektrodenleitung liegt bei 2 V.
Ferner befinden sich in dem Lesemodus, unabhängig davon, ob der Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 gewählt ist oder nicht, die Knoten G und I auf dem "L"-Pegel und der Knoten H auf dem "H"-Pegel, so daß die Spannung der Zellensourceelektrodenleitung bei 0 V liegt.
Ferner befinden sich, wenn das interne Signal T auf dem "H"-Pegel liegt, das heißt, der Modus der Blocktestmodus ist, dann, wenn der Zellensourceelektroden-Spannungszuführungsblock CSC1 bis CSC8 gewählt ist, der Knoten G auf dem "H"- Pegel und die Knoten H und I auf dem "L"-Pegel. In diesem Falle ist die Spannung der Zellensourceelektrodenleitung 3 V (5 - 2 V). Andererseits befinden sich dann, wenn der Zellensourceelektroden-Spannungszuführungsblock CSC1 bis CSC8 nicht gewählt ist, der Knoten G auf dem "L"-Pegel und die Knoten H und I auf dem "H"-Pegel. Die Spannung der Zellensourceelektrodenleitung liegt bei 2 V oder OV.
Fig. 10 ist ein Schaltbild, das 5 V/12 V-Umschaltungsschaltung 101 für die Erzeugung des Spannungssignals 5 W darstellt. In Fig. 10 wird das interne Signal C in Inverter 115 und 116 und in die Gateelektrode eines Transistors 117 eingegeben. Die Sourceelektrode des Transistors liegt auf Masse und dessen Drainelektrode ist mit der Drainelektrode eines Transistors 118 und mit der Gateelektrode eines Transistors 119 verbunden. Der Ausgang des Inverters 116 ist mit der Gateelektrode eines Transistors 120 verbunden. Die Sourceelektrode des Transistors 120 liegt auf Masse und dessen Drainelektrode ist mit der Gateelektrode eines Transistors 118 und der Drainelektrode des Transistors 119 verbunden. Die Sourceelektroden der Transistoren 118 und 119 sind mit einer Versorgungsspannung UHE verbunden. Die Gateelektrode des Transistors 118 und die Drainelektroden der Transistoren 119 und 120 sind mit der Gateelektrode des Transistors 121 verbunden. Der Ausgang des Inverters 115 ist mit der Gateelektrode eines Transistors 122 verbunden. Die Sourceelektrode des Transi stors 121 ist mit der externen Spannung Vpp (12 V) verbunden, und die Sourceelektrode des Transistors 121 ist mit der externen Spannung Vpp (12 V) verbunden. Ferner geben die Drainelektroden der zwei Transistoren 121 und 122 das Spannungssignal 5 W aus.
Wenn in dem Schaltungsaufbau gemäß vorstehender Beschreibung das interne Signal C auf dem "H"-Pegel liegt, wird der Transistor 121 eingeschaltet, so daß die Versorgungsspannung Vcc als das Spannungssignal 5 W ausgegeben wird. In diesem Falle werden die Transistoren 117 und 119 eingeschaltet, und die Transistoren 118 und 120 ausgeschaltet, so daß die Spannung UHE an die Gateelektrode des Transistors 121 angelegt wird, um den Transistor 121 abzuschalten.
Andererseits wird dann, wenn das interne Signal C auf dem "L"-Pegel liegt, der Transistor 122 abgeschaltet. In diesem Falle werden die Transistoren 117 und 119 abgeschaltet und die Transistoren 118 und 120 eingeschaltet, so daß die Gateelektrode des Transistors 121 auf dem "L"-Pegel liegt. Das heißt, der Transistor 121 wird eingeschaltet. Demzufolge wird die externe Spannung Vpp als das Spannungssignal 5 W ausgegeben.
Mit anderen Worten: die 5 V/12 V-Umschaltungsschaltung 101 gibt die externe Spannung Vpp in dem Löschmodus des Zellenarrays 1 und die Versorgungsspanung Vcc in den vom Löschmodus verschiedenen Modi aus.
Hier, in Fig. 10, ist die Spannung UHE ein Ausgangssignal einer (nicht dargestellten) Spannungserhöhungsschaltung, welche 15 V ("H"-Pegel) im Löschmodus und Vcc ("L"-Pegel) in den vom Löschmodus verschiedenen anderen Modi liefern kann.
Fig. 11 ist ein Schaltbild, das die in Fig. 7 gezeigte Konstantspannungs-Erzeugungsschaltung darstellt. In Fig. 11 sind Transistoren 123 bis 126 in Serie zwischen der Versorgungsspannung Vcc und der Massespannung geschaltet. Die Sourceelektrode des Transistors 123 und die Gateelektrode des Transistors 126 sind mit der Versorgungsspannung Vcc verbun den. Die Gateelektrode des Transistors 125 ist mit dessen Drainelektrode verbunden. Die Gateelektroden der Transistoren 123 und 124 sind mit der Gateelektrode eines Transistors 128 verbunden. Ein Testsignal T1 wird in die Gateelektrode eines Transistors 127 eingegeben. Die Sourceelektrode des Transistors 127 ist mit der Versorgungsspannung Vcc verbunden, und dessen Drainelektrode ist mit den Sourceelektroden der Transistoren 128 und 130 verbunden. Die Drainelektrode des Transistors 128 ist mit der Drainelektrode und der Gateelektrode des Transistors 129 verbunden. Die Sourceelektroden des Transistors 129 liegt auf Masse. Die Drainelektrode des Transistors 130 ist mit den Drainelektroden der Transistoren 131 und 132 und mit einem Inverter 133 verbunden. Die Sourceelektrode des Transistors 131 liegt auf Masse. Ferner wird das Teststeuersignal T1 in die Gateelektrode des Transistors 132 eingegeben. Die Sourceelektrode des Transistors 132 liegt auf Masse. Der Ausgang des Inverters 133 ist mit der Gateelektrode des Transistors 135 verbunden. Die Sourceelektrode des Transistors 135 liegt auf Masse. Das Teststeuersignal /T1 wird in die Gateelektrode eines Transistors 134 eingegeben. Die Drainelektrode des Transistors 135 ist mit der Drainelektrode des Transistors 134 und mit der Gateelektrode des Transistors 130 verbunden. Ferner kann eine Spannung von 2 V aus den Drainelektroden der Transistoren 134 und 135 ausgegeben werden.
In dem Schaltungsaufbau gemäß vorstehender Beschreibung wird dann, wenn das Teststeuersignal T1 auf dem "L"-Pegel liegt, die Spannung von 2 V nicht von dessen Ausgangsanschluß ausgegeben. Andererseits kann dann, wenn das Teststeuersignal T1 auf dem "H"-Pegel liegt, eine konstante Spannung von 2 V von dessen Ausgangsanschluß ausgegeben werden. Dieses beruht darauf weil eine konstante Spannung durch eine aus Transistoren 123 bis 126 bestehende Spannungsteilerschaltung erzeugt und dessen Ausgangssignal über eine aus den Transistoren 128 bis 130 bestehende Differentialschaltung übertragen wird.
Ferner liegt der Grund, warum 2 V von der Konstantspannungs-Erzeugungsschaltung 102 an die Zellensourceelektrodenleitungen von nicht ausgewählten Blöcke in dem Schreibmodus angelegt werden darin, daß verhindert wird, daß Daten irrtümlicherweise in die Speicherzellen des nicht ausgewählten Blocks eingeschrieben werden. Dieses beruht darauf, daß dann, wenn Daten in den gelöschten Block geschrieben werden, die Gateelektrodenspannung der Speicherzellen des nicht gelöschten Blockes ebenfalls auf 12 V gesetzt wird.
Fig. 12 ist ein Schaltbild der in Fig. 7 gezeigten Teststeuersignal-Erzeugungsschaltung 100, in welcher der Schaltungsaufbau für die Erzeugung des Teststeuersignals T1 und des Teststeuersignals /T1 im Detail dargestellt sind. Eine Adressenkontaktfläche (Pin) 136 für die Eingabe einer anderen Adresse als einer Blockadresse ist mit einer Serienschaltung von Transistoren 137 bis 139 verbunden. Der Verbindungspunkt zwischen den zwei Transistoren 138 und 139 gibt das Teststeuersignal T1 durch eine Serienschaltung von zwei Invertern 140A und 141A aus. Das Testsignal T1 wird von einem Inverter 142A invertiert, und dann als das Teststeuersignal /T1 ausgegeben.
Wenn in dem vorstehend beschriebenen Schaltungsaufbau eine hohe Testspannung von 12 V an die Adressenkontaktfläche 136 angelegt wird, kann diese Spannung detektiert werden, und das Teststeuersignal T1 wechselt auf den "H"-Pegel.
Fig. 13 ist ein Schaltbild, das nur einen Block der Leseverstärkerblöcke S/A1 bis S/A4 des Leseverstärkers 8 darstellt. In Fig. 13 sind die Sourceelektroden der Speicherzellentransistoren MC (von denen die jeweilige Gateelektrode an die Wortauswahlleitungen WL1 bis WLn angeschlossen ist) mit der Zellensourceelektrodenleitung in Blockeinheiten verbunden. Andererseits sind die Drainelektroden der Speicherzellentransistoren MC gemeinsam mit der Bitleitung BL verbunden. Die Bitleitung ist mit der Sourceelektrode eines Transistors 143 über zwei Transistoren 140 und 141 verbunden. Ein Ausgangssignal des Inverters 142 wird in die Gateelektrode des Transistors 143 eingegeben. Das Spaltendekodersignal g1 wird in die Gateelektrode des Transistors 141 eingegeben, und das Spaltendekodersignal h1 wird in die Gateelektrode des Transistors 140 eingegeben. Die Drainelektrode des Transistors 143 ist mit einem Differentialverstärker 144 verbunden. Ferner ist die Drainelektrode des Transistors 143 mit der Gateelektrode und Drainelektrode eines Transistors 145 (dessen Sourceelektrode mit der Versorgungsspannung versorgt wird) verbunden. Ein Referenzpotential wird an den Differentialverstärker 144 angelegt, und die Daten auf der gelesenen Bitleitung werden als die internen Daten D*i abgeleitet, und dann an die in Fig. 7 dargestellte Eingabe/Ausgabe-Schaltung 9 ausgegeben.
In dem Schaltungsaufbau gemäß vorstehender Beschreibung wird eine Spannung von 3 V an die Zellensourceelektrodenleitung des ausgewählten Blocks, und 0V an die Zellensourceelektrodenleitungen der nicht ausgewählten Blöcke angelegt. Andererseits wird eine Spannung von 2 V an die Bitleitungen des ausgewählten Blocks, und 1 V an die Bitleitungen der nicht ausgewählten Blöcke angelegt.
Der Betrieb der gemäß vorstehender Beschreibung aufgebauten Halbleiterspeichervorrichtung wird nun hierin nachstehend unter Bezugnahme auf ein in Fig. 14 dargestelltes Zeitdiagramm dargestellt. In Fig. 14 bezeichnet (a) das interne Signal T; (b) das externe CE-Signal; (c) das Steuersignal CME; (d) die Eingangsdaten; (e) die Adressen; (f) das interne Signal A; (g) das interne Signal B; (h) das Blockauswahlsignal EA1; (i) das Blockauswahlsignal EA2; (j) das Blockauswahlsignal EA8; (k) das Teststeuersignal T1; (1) die Spannung UHE; (m) das Teststeuersignal C1; (n) die Zellensourceelektrodenleitung des Zellenblocks 1; (o) die Zellensourceelektrodenleitung des Zellenblocks 2; (p) die Zellensourceelektrodenleitungen der Zellenblöcke 3-8; (q) das Spaltendekodersignal g1; (r) das Spaltendekodersignal g2; (s) das Spaltendekodersignal g3; und (t) die gelesenen Daten.
Nun wechselt in dem Testmodus zum Zeitpunkt t1 gemäß Darstellung durch (b) in Fig. 14 das externe CE-Signal auf den "H"-Pegel, so daß die Lese/Schreib-Steuerschaltung 14 das Steuersignal CME gemäß Darstellung durch (c) ausgibt.
Dann werden das Befehlsdatensignal "C" darstellende Daten gemäß Darstellung durch (d) von der Eingabe/Ausgabe-Schaltung 9 ausgegeben, und die Adressen für die Auswahl des Zellenblockes 1 gemäß Darstellung durch (e) als die Adressen A0 bis An ausgegeben.
Demzufolge werden die Spaltendekodersignale g1, g2 und g3 gemäß Darstellung durch (q), (r) und (s) an das Zellenarray 1 ausgegeben.
Zum Zeitpunkt T2 werden dann, wenn das externe CE-Signal ansteigt, die entsprechenden Blockadressen der Adressen A0 bis An von der Adressenzwischenspeicherschaltung 4 zwischengespeichert, so daß die Blockauswahlsignale EA1 bis EA8 gemäß Darstellung durch (h), (i), (j) bestimmt sind. Zum selben Zeitpunkt wird das interne Signal T gemäß Darstellung durch (a) von der Befehlseingabeschaltung 12 ausgegeben. Ferner steigt das von der Teststeuersignal-Erzeugungsschaltung 100 ausgegebene Teststeuersignal C1 auf den "H"-Pegel gemäß Darstellung durch (m) an, und die Spannung UHE steigt gemäß Darstellung durch (1) auf 5 V an.
Demzufolge werden an die Zellensourceelektrodenleitung des Zellenblocks 1 gemäß Darstellung durch (n) 3 V ausgegeben, und die 2 V an die Zellensourceelektrodenleitungen der anderen restlichen Zellenblöcke 2 bis 8 gemäß Darstellung durch (o) und (p) ausgegeben.
Anschließend wird zum Zeitpunkt t3 eine hohe Spannung von 12 V einem anderen Adressenpin als den Blockadressenpins zugeführt. Demzufolge steigt das Teststeuersignal T1 der Teststeuersignal-Erzeugungsschaltung 100 auf den "H"-Pegel gemäß Darstellung durch (k) an. Dann wird gemäß Darstellung durch (n) eine Spannung von 3 V (welche niedriger als das Spannungssignal 5 W von 5 V für einen Test durch einen Schwellenwert des N-Kanal-Transistors ist) an die Zellensourceelektrodenleitung des ausgewählten Zellenblocks angelegt. Zu diesem Zeitpunkt ist, da das Teststeuersignal T1 auf dem "H"-Pegel liegt, das Ausgangssignal der Konstantspannungs- Erzeugungsschaltung 102 0V, so daß 0V an die Zellensourceelektrodenleitungen der nicht ausgewählten Zellenblöcke 2 bis 8 gemäß Darstellung durch (o) und (p) angelegt werden.
Unter den vorstehend beschriebenen Bedingungen steigt dann, wenn der Lesevorgang gemäß Darstellung in Fig. 13 beginnt, die Spannung der Bitleitungen des ausgewählten Zellenblockes auf etwa 2 V über die Speicherzellen an. Andererseits ist der Schwellenwert des in Fig. 13 dargestellten Inverters 142 so bestimmt, daß das Bitleitungspotential auf etwa 1,2 V gesetzt werden kann, wenn die Speicherzellen abgeschaltet werden, aber auf etwa 1,0 V wenn sie eingeschaltet werden. Daher werden dann, wenn der zu löschende ausgewählte Block ausgewählt und gelesen wird, die Daten "1" des Zustandes, wenn die Speicherzelle eingeschaltet wird, über die Eingabe/Ausgabe-Schaltung 9 ausgegeben. Mit anderen Worten: unter der Bedingung, daß sich das Teststeuersignal T1 auf dem "H"- Pegel befindet, kann dann, wenn die Zellenblöcke 1 bis 8 in Folge durch Inkrementieren der Blockadresse gemäß Darstellung durch (t) in Fig. 14 der Reihe nach gelesen werden, geprüft werden, ob der ausgewählte Block normal dekodiert wird, und ob die Spannung von der 5 V/12 V-Umschaltungsschaltung 101 normal an die Sourceelektrodenleitungen geliefert wird.
Anschließend wechselt zum Zeitpunkt t4, wenn die Spannung der Adressenkontaktfläche 136 für die Eingabe einer vorbestimmten Adresse von 12 V auf 5 V abgesenkt wird, das Teststeuersignal T1 gemäß Darstellung durch (k) auf den "L"- Pegel, so daß die Ausgangsspannung der Konstantspannungs- Erzeugungsschaltung 102 auf 2 V abgesenkt wird.
Unter diesen Bedingungen werden dann, wenn die Blockadresse zum Lesen der Blöcke 1 bis 8 der Reihe nach gemäß Darstellung durch (t) in Fig. 14 inkrementiert wird, da die Bitleitungen sogar dann, wenn irgend ein Zellenblock eingege ben wird, auf 2 V oder höher gehalten werden, "0"-Daten ausgegeben. Demzufolge kann man prüfen, ob die Spannung von 2 V normal von der Konstantspannungs-Erzeugungsschaltung 102 an die Zellensourceelektrodenleitungen geliefert werden kann.
Anschließend wird zum Zeitpunkt t5 um den Testmodus einmal zu beenden, das externe CE-Signal auf den "L"-Pegel gemäß Darstellung durch (b) in Fig. 14 zurückgebracht, und zusätzlich ein Rücksetzbefehl "00" als Dateneingabe Din1 bis Din4 gemäß Darstellung durch (d) eingegeben. Ferner wird dann, wenn das externe CE-Signal zum Zeitpunkt t6 angehoben wird, dieser Befehl in die Befehlseingabeschaltung 12 eingegeben, so daß das interne Signal T auf den "L"-Pegel fällt. Demzufolge werden die Blockauswahlsignale EA1 bis EA8 gemäß Darstellung durch (h), (i), und (j) zurückgesetzt. Ferner fällt gemäß Darstellung durch (1) die Spannung UKE auf 0V. Ferner wechselt das Teststeuersignal gemäß Darstellung durch (m) auf den "L"-Pegel und ferner wechseln alle Zellensourceelektrodenleitungen gemäß Darstellung durch (n), (o) und (p) auf 0 V.
Nach dem Rücksetzbefehl "00" wird das Befehlsdatensignal C nochmals gemäß Darstellung durch (d) eingegeben und zusätzlich eine Adresse für die Auswahl des nachfolgenden Zellenblockes 2 eingegeben. Ferner können zum Zeitpunkt t7, wenn das externe CE-Signal (das einmal auf den "L"-Pegel gesetzt wurde) auf den "H"-Pegel angehoben wird, das Befehlsdatensignal "C" und die nachfolgende Blockadresse erhalten werden. Nach dem vorstehend erwähnten Vorgang kann man auf der Basis genau derselben Prozedur wie bei und nach t2 überprüfen, ob alle Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 normal arbeiten, und ob der Blockdekoder 3 normal arbeitet, indem der Datenlesevorgang unter Inkrementieren der Blockadresse von A0 auf A2 durchgeführt wird.
Wie vorstehend beschrieben, kann der Löschtest in der zweiten Ausführungsform in einer kurzen Zeit durchgeführt werden, und zusätzlich kann gleichzeitig geprüft werden, ob die vorbestimmte Vorspannung beim Schreibvorgang an die nicht ausgewählten Blöcke geliefert wird.
Ferner kann in dieser zweiten Ausführungsform, da die Datenzwischenspeicherschaltung 70, die Adressierungsschaltung 71 und die Ausgangsdaten-Umschaltschaltung 72 sich nicht von der ersten Ausführungsform unterscheiden müssen, die Anzahl der Elemente reduziert werden. Das heißt, da die zweite Ausführungsform durch Hinzufügen nur der Teststeuersignal-Erzeugungsschaltung 100, der 5V/12 V-Umschaltungsschaltung 101 und der Konstantspannungs-Erzeugungsschaltung 102 realisiert werden kann, der Test effektiv auf einer kleinen Chipfläche durchgeführt werden, und somit die dafür erforderlichen Kosten reduziert werden.
Fig. 15 ist ein Blockschaltbild, das eine dritte Ausführungsform der nicht-flüchtigen Halbleiterspeichervorrichtung darstellt. In Fig. 15 sind die Speicherzellen mc in einer Matrix angeordnet. Die Wortauswahlleitungen WL1 bis WLn sind mit deren Gateelektroden verbunden. Die Sourceelektrodenleitungen der Speicherzellen mc sind in Blockeinheiten verbunden, und mit jedem von den Zellensourceelektroden-Spannungszuführungsblöcken SCS1 bis CSC8 und mit jeder von den Sourceelektrodenpotential-Detektionsleitungen VS1 bis VS8 verbunden. Ferner sind die Drainelektroden der Speicherzellen mit den Bitleitungen BL verbunden, und ferner mit den Lesebusleitungen ROBUS und den Leseverstärkerblöcken S/A1 bis S/A4 über zwei Transistoren 140 (in deren Gateelektroden die Spaltendekodersignale h1 und h2 eingegeben werden) und einem Transistor 141 (indessen Gateelektrode das Spaltendekodersignal g1 eingegeben wird) verbunden. Die Leseverstärkerblöcke S/A1 bis S/A4 erfassen den Statuspegel der ausgewählten Bitleitungen um die internen Daten D*1 bis D*4 mach außen auszugeben.
In dem Vorrichtungsaufbau gemäß Darstellung in Fig. 15 sind die Sourceelektrodenpotential-Detektionsleitungen VS1 bis VSS mit der Sourceelektrodenpotential-Detektionsschaltung 146 gemäß Darstellung in Fig. 16 verbunden. In der Sourceelektrodenpotential-Detektionsschaltung 146 ist die Sour ceelektrodenpotential-Detektionsleitung VS1 bis VS8 (z. B. VS1) mit einem (aus einer Serienschaltung von Transistoren 149 bis 153 bestehenden) Sourceelektroden-Hochpotential- Detektionsschaltungsabschnitt SHDC und einem (aus einer Serienschaltung von Transistoren 154 bis 158 bestehenden) Sourceelektroden-Niedrigpotential-Detektionsschaltungsabschnitt SLDC verbunden. Detaillierter besteht der Sourceelektroden- Hochpotential-Detektionsschaltungsabschnitt SHDC aus einer Spannungsteilerschaltung der Transistoren 149 bis 152 und dem Transistor 153 in dessen Gateelektrode das interne Signal T eingegeben wird. Das Potential an dem Verbindungspunkt zwischen den zwei Transistoren 151 und 152 wird über ein Schaltergatter 148 an zwei Inverter 159 und 160 gegeben. Andererseits ist der Sourceelektroden-Niedrigpotential-Detektionsschaltungsabschnitt SLDC ein Differentialmechanismus. In diesem Differentialmechanismus wird die in die Gateelektrode des Transistors 155 eingegebene Sourceelektrodenpotential-Detektionsleitungsspannung VS1 mit einer in die Gateelektrode des Transistors 156 eingegebenen niedrigen Spannung von 1,5 V verglichen, und das Vergleichsergebnis über einen mit der Sourceelektrode des Transistors 155 verbundenen Inverter 161 ausgegeben. Der Ausgang des Inverters 161 ist mit einem Schaltergatter 147 verbunden. Zwei Schaltergatter 147 und 148 werden auf der Basis des Teststeuersignals T1 gesteuert und das Detektionsergebnis als das Sourceelektrodenpotential- Detektionsausgangssignal DVS1 ausgegeben.
Gemäß Darstellung durch das Verbindungsdiagramm in Fig. 17 ist die Sourceelektrodenpotential-Detektionsschaltung 146 mit jeder von den Sourceelektrodenpotential-Detektionsleitungen VS1 bis VS8 verbunden, und das Detektionsergebnis für jedes Sourceelektrodenpotential kann als das Sourceelektrodenpotential-Detektionsausgangssignal DVS1 bis DVS8 ausgegeben werden.
Ferner gibt in der Sourceelektrodenpotential-Detektionsschaltung 146 dann, wenn das Potential der Sourceelektrodenpotential-Detektionsleitungen VS1 bis VS8 höher als 10V ist, der Sourceelektroden-Hochpotential-Detektionsschaltungsabschnitt SHDC den "H"-Pegel an einen Knoten J aus, und wenn das Potential der Sourceelektrodenpotential-Detektionsleitungen VS1 bis VS8 höher als das Referenzpotential von 1,5 V ist, gibt der Sourceelektroden-Niedrigpotential-Detektionsschaltungsabschnitt SLDC den "H"-Pegel an einen Knoten K aus.
Das Ausgangssignal der Sourceelektrodenpotential-Detektionsschaltung 146, das heißt, die Sourceelektrodenpotential- Detektionsausgangssignale DVS1 bis DVS8 werden von einer in Fig. 18 dargestellten Schaltung verarbeitet. Detaillierter dargestellt werden die Sourceelektrodenpotential-Detektionsausgangssignale DVS1 bis DVS8 in die Adressierungsschaltung 162 eingegeben, welche genau dieselbe wie die in Fig. 4 dargestellte ist. In diesem Falle werden jedoch die Sourceelektrodenpotential-Detektionsausgangssignale DVS1 bis DVS8 anstelle der Auswahlzwischenspeichersignale EB1 bis EB8 eingegeben. Die Adressierungsschaltung 162 gibt die Adressierungssignale EC1 bis EC4 auf der Basis der Auswahl der Sourceelektrodenpotential-Detektionsausgangssignale DVS1 bis DVS8 aus. Die Adressierungssignale EC1 bis EC4 werden zu der Ausgangsdaten-Umschaltschaltung 72 geleitet, deren Aufbau genau dasselbe wie der in Fig. 5 dargestellte ist. Die Ausgangsdaten- Umschaltschaltung 72 wählt sowohl die Adressierungssignale EC1 bis EC4 als auch die internen Daten D*1 bis D*4 (siehe Fig. 1) auf der Basis des internen Signals aus, und gibt diese an die Eingabe/Ausgabe-Schaltung 9 als die Ausgangsdaten Doutl bis Dout4 aus. Die Daten Doutl bis Dout4 werden über ein Ausgabepufferschaltung 9 als Daten DO nach außen gegeben.
Ferner wird in dieser dritten Ausführungsform eine in Fig. 19 dargestellte Schaltung als die Adressenzwischenspeicherschaltung 4 verwendet. Der sich von dem in Fig. 23 dargestellten unterscheidende Schaltungsaufbau besteht darin, daß das an die geschalteten Inverter 27 und 28 weiterzugebende Steuersignal das Ausgangssignal eines Inverters 163 anstelle des internen Signals A ist. Das interne Signal A und das interne Signal T werden beide in ein NAND-Gatter 164 eingege ben, und das Ausgangssignal des NAND-Gatters 164 wird in einen Inverter 163 eingegeben.
Mit anderen Worten: In diesem Schaltungsaufbau kann die Adressenzwischenspeicherschaltung 4 die Blockadresse auch dann zwischenspeichern, wenn das interne Signal T anstelle des internen Signals A gegeben wird.
Ferner ist in dieser dritten Ausführungsform, obwohl die Konstantspannungs-Erzeugungsschaltung 102 verwendet wird, deren Schaltungsaufbau genau derselbe wie der in Fig. 11 dargestellte, mit der Ausnahme, daß das Teststeuersignal T1 auf dem "L"-Pegel festgelegt und das Teststeuersignal /T1 auf dem "H"-Pegel festgelegt ist, so daß die Ausgangsspannung der nicht ausgewählten Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 auf 2 V gesetzt wird.
Der sich von der vorstehenden Schaltung unterscheidende Vorrichtungsaufbau ist derselbe wie der, der in Fig. 7 dargestellte der zweiten Ausführungsform.
Der Betrieb der dritten Ausführungsform wird nun hierin nachstehend beschrieben.
Wen nun der Testbefehl in derselben Weise wie in dem Falle des Löschvorganges eingegeben wird, wird das Signal 5 W auf 12 V gesetzt. Demzufolge wird die Ausgangsspanung der Zellensourceelektroden-Spannungszuführungsblöcke CSC1 bis CSC8 gemäß Darstellung in Fig. 8 für den ausgewählten Zellenblock auf 12 V gesetzt.
Hier wird dann, wenn eine hohe Spannung von 12 V an die Adressenkontaktfläche 136 angelegt wird, das heißt, wenn ein vorbestimmter Adressenpin der in Fig. 12 dargestellten Teststeuersignal-Erzeugungsschaltung 100, da das Teststeuersignal T1 auf den "H"-Pegel wechselt, und das Teststeuersignal /T1 auf den "L"-Pegel wechselt, das Ausgangssignal an den Knoten J der Sourceelektrodenpotential-Detektionsschaltung 146 als das Sourceelektrodenpotential-Detektionsausgangssignal DVS1 bis DVS8 ausgegeben. Beispielsweise ist dann in dem Testmodus und wenn die Blockadressen A*0 bis A*2 für die Auswahl des Zellenblockes von der Adressenzwischenspeicherschaltung 4 zwischengespeichert werden, die Spannung der Sourceelektrodenpotential-Detektionsleitung VS1 gleich 12 V und die Spannung des Sourceelektrodenpotential-Detektionsausgangssignal DVS2 bis DVS8 gleich 2 V.
Daher werden dann, wenn das "L"-Pegel-Signal in die Adresse A0 eingegeben wird, Daten "1" als die dem Zellenblock 1 entsprechende Daten der Eingabe/Ausgabe-Schaltung 9 ausgegeben, und Daten "0" als die anderen restlichen Datenausgangssignale ausgegeben.
Anschließend daran werden dann, wenn das "H"-Pegel-Signal in die Adresse A0 eingegeben wird, alle Daten "0" von der Eingabe/Ausgabe-Schaltung 9 ausgegeben.
Andererseits wird in er Teststeuersignal-Erzeugungsschaltung 100, wenn die Spannung der Adressenkontaktfläche 136 von 12 V auf 5 V verringert wird, das Ausgangssignal an den Knoten K der Sourceelektrodenpotential-Detektionsschaltung 146 als das Sourceelektrodenpotential-Detektionsausgangssignal DVS1 bis DVS8 ausgegeben. Daher werden sogar dann, wenn die "L"- oder "H"-Pegel-Signale in die Adresse A0 eingegeben werden, die Daten "1" von der neuen ausgegeben. Daher kann dann in dem Falle, daß ein Defekt in den Zellensourceelektroden- Spannungszuführungsblöcken vorliegt, und dadurch die Sourceelektrodenleitungsspannung des ausgewählten Zellenblockes niedriger als 10 V ist, dieser Defekt in dem Testmodus detektiert werden.
In derselben Weise wie vorstehend kann dann in dem Falle, daß die den Zellensourceelektrodenleitungen zugeführte Spannung von 2 V abfällt, dieser Defekt in dem Testmodus detektiert werden.
Gemäß vorstehender Beschreibung kann in dieser dritten Ausführungsform überprüft werden, ob der Dekodierungsvorgang des Zellenblockes normal ist oder nicht, und gleichzeitig, ob eine an die Sourceelektrodenleitungen und gleichzeitig, ob eine vorbestimmte Spannung normal an die Zellensourceelektrodenleitungen der Zellenblöcke angelegt wird.
Gemäß vorstehender Beschreibung kann in der ersten und dritten Ausführungsform der vorliegenden Erfindung die für die Blocklöschung erforderliche Zeit durch einfaches Hinzufügen einfacher Schaltungen zum Inneren eines Chips verkürzt werden. Zusätzlich kann der Löschvorgang und der Schreibvorgang für jeden dem jeweiligen Vorgang zugeordneten Schaltungsblock überprüft werden, so daß die für den Chip erforderliche Testzeit und Testarbeit merklich verringert und somit die Kosten für die Halbleiterspeichervorrichtung reduziert werden können.
Erfindungsgemäß ist es, da das Signal der Dekodierungseinrichtung nach außen gegeben wird, möglich, innerhalb kurzer Zeit zu prüfen, ob die Dekoderschaltung normal arbeitet oder nicht, ohne den tatsächlichen Blocklöschvorgang zu beeinträchtigen. Zusätzlich ist es, da die Bitleitungspotentiale in Blockeinheiten der ausgewählten Blockzellenarrayeinheit detektiert werden können, möglich, in einer kurzen Testzeit zu überprüfen, ob die Sourceelektroden-Spannungszuführungseinrichtung normal arbeitet. Zusätzlich ist es erfindungsgemäß, da der Gesamtbitlöschtest und der normale Betriebstest der Dekodierungseinrichtung für die Auswahl jedes Blockzellenarrays gleichzeitig durchgeführt werden kann, möglich, den Löschtest in einer kurzen Zeit für jede Blockzellenarrayeinheit zu erhalten.

Claims

1. Nicht-flüchtige Halbleiterspeichervorrichtung, welche aufweist:

ein Speicherzellenarray (1) mit mehreren Zellenblöcken, wovon jeder Zellenblock aus mehreren in einem Matrixmuster angeordneten Speicherzellen besteht, jede von den Speicherzellen ein Floating-Gate besitzt, auf welches oder von welchem Elektronen injiziert oder extrahiert werden, um Daten zu schreiben oder zu lesen, wobei die Speicherzelle durch Anlegen einer Löschspannung aus einer Sourceelektroden-Spannungszuführungsschaltung an eine Sourceelektrode der Speicherzelle gelöscht wird;

einen auf eine Blockadresse reagierenden Blockdekoder (3), zum Ausgeben eines Dekodersignals (EA1 bis EA8) zum Auswählen eines solchen der Blockadresse entsprechenden Zellenblocks aus den Zellenblöcken, wobei die Speicherzellen des ausgewählten Zellenblocks gleichzeitig gelöscht werden, wenn ein Steuersignal in ihn eingegeben wird, wobei der Blockdekoder (3) das Dekodersignal zum Auswählen aller Zellenblöcke für die gleichzeitige Löschung der Speicherzellen aller Zellenblöcke, unabhängig von der Blockadresse ausgibt; gekennzeichnet durch:

eine Dekodersignal-Leseeinrichtung (70, 7172, 9) zum Ausgeben des Dekodersignals (EA1 bis EA8) nach außen, wobei das Dekodersignal an die Zellenblöcke und zusätzlich parallel an die Dekodersignal-Leseeinrichtung selbst angelegt, und ferner über die Dekodersignal-Leseeinrichtung selbst nach außen ausgegeben wird.

2. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Dekodersignal-Leseeinrichtung eine Datenumschaltschaltung (72) enthält, um das Dekodersignal auf von dem Speicherzellenarray (1) gelesene Daten umzuschalten, um die umgeschalteten Daten über eine Eingabe/Ausgabe-Schaltung (9) nach außen auszugeben.

3. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 2, wobei der Blockdekoder (3) die Dekodersignale (EA1 bis EA8) einer Anzahl von Bits gleich der Anzahl der Zellenblöcke ausgibt, wobei die Eingabe/Ausgabe-Schaltung (9) eine Anzahl von Eingangs/Ausgangsanschlüssen mit einer Anzahl von Bits kleiner als die Anzahl der Bits aufweist, und die Dekodersignalleseeinrichtung eine Adressierungsschaltung (71) zum Ausgeben des Dekodersignals nach außen über die Eingabe/Ausgabe-Schaltung (9) durch Aufteilen der Dekodersignale in eine Anzahl von Signalen aufweist.

4. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 3, wobei die Dekodersignalleseeinrichtung eine Datenzwischenspeicherschaltung (70) für die Aufnahme und Zwischenspeicherung der von dem Blockdekoder (3) angelegten Dekodersignale (3) und ferner zum Übertragen des gespeicherten Dekodersignals an die Adressierungsschaltung (71) aufweist.

5. Verfahren zum Testen einer Halbleiterspeichervorrichtung mit einem Speicherzellenarray (1) mit mehreren Zellenblöcken, wobei jeder Zellenblock mehrere Speicherzellen besitzt, und einem auf eine Blockadresse reagierenden Blockdekoder zum Ausgeben eines Dekodersignals (EA1 bis EA8) umfassend:

einen Gesamtbitlöschungs-Testschritt zum Testen aller Speicherzellen; dadurch gekennzeichnet, daß es ferner aufweist:

einen Blockdekoder-Testschritt zum Testen des Blockdekoders, um zu detektieren, ob der Blockdekoder ein korrektes Signal als Antwort auf eine aktualisierte Blockadresse ausgibt, indem das Dekodersignal (EA1 bis EA8) nach außen ausgegeben wird.

6. Nicht-flüchtige Halbleiterspeichervorrichtung, welche aufweist:

ein Speicherzellenarray (1) mit mehreren Zellenblök-

TEXT FEHLT!!

ein Speicherzellenarray (1) mit mehreren Zellenblöcken, wovon jeder Zellenblock aus mehreren in einem Matrixmuster angeordneten Speicherzellen besteht, in einer Spaltenrichtung angeordnete Drainelektroden der Speicherzellen mit einer entsprechenden Bitleitung verbunden sind, Sourceelektroden der Speicherzellen zu einer gemeinsamen Sourceelektrodenleitung zusammengeschaltet sind, jede von den Speicherzellen ein Floating-Gate besitzt, auf welches oder von welchem Speicherzellen injiziert oder extrahiert werden, um Daten zu schreiben oder zu lesen, wobei die Speicherzellen durch Anlegen einer Löschspannung aus einer Sourceelektroden-Spannungszuführungseinrichtung an die gemeinsame Sourceelektrodenleitung gelöscht werden, und das Speicherzellenarray ferner eine Ausleseeinrichtung zum Detektieren von Potentialen der Bitleitungen aufweist;

einen auf eine Blockadresse reagierenden Blockdekoder (3), zum Ausgeben eines Dekodersignals (EA1 bis EA8), um einen der Blockadresse entsprechenden Zellenblock von den Zellenblöcke auszuwählen, wobei die Speicherzellen des ausgewählten Zellenblocks gleichzeitig gelöscht werden;

eine Sourceelektroden-Spannungszuführungsschaltung (2) zum Zuführen einer Sourceelektrodenspannung an jede gemeinsame Sourceelektrodenleitung jedes Zellenblockes in einer solchen Weise, daß sich die dem von dem Blockdekoder ausgewählten Zellenblock zugeführte Sourceelektrodenspannung und die den nicht ausgewählten Zellenblöcken zugeführte Sourceelektrodenspannung voneinander unterscheiden; gekennzeichnet durch:

eine Leseeinrichtung (3, 2, 8), um durch Anlegen von Testspannungen an die gemeinsamen Sourceelektrodenleitungen im Testmodus Potentiale der Bitleitungen (BL) zu detektieren, um zu detektieren, ob die Bitleitungen korrekt von dem Blockdekoder ausgewählt werden.

7. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 6, welche ferner eine Adressenaktualisierungsein richtung (10, 5, 4) zum Aktualisieren der an den Blockdekoder (3) gelieferten Blockadresse aufweist, wobei der von dem Blockdekoder (3) ausgewählte Zellenblock der Reihe nach aktualisiert wird, und das Potential auf jeder Bitleitung in jedem aktualisierten Zustand lesbar ist.

8. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 6, wobei die Leseeinrichtung (8) Differentialverstärker (144) jeweils zur Ausgabe eines Vergleichsergebnisse zwischen dem Potential auf jeder Bitleitung und einem Referenzpotential jeweils als ein detektiertes Potential enthält.

9. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 7, wobei die Bitleitungspotential-Einstelleinrichtung (142, 143) für das Einstellen des Bitleitungspotentials auf einen vorbestimmten Wert gemäß dem Ein/AUS- Zustand jeder der mit den Bitleitungen verbundenen Speicherzellen zwischen jeder von den Bitleitungen (BL) und jedem von den Differentialverstärkern (144) angeschlossen ist.

10. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 9, wobei die Zellensourceelektroden-Spannungszuführungsschaltung (2) mit einer Spannungs-Umschaltungsschaltung 101 verbunden ist, um eine Spannung zuzuführen, die sich von einer Sourceelektrodenspannung an die Zellensourceelektroden-Spannungszuführungsschaltung (2) unterscheidet.

11. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 6, wobei die Sourceelektroden-Spannungszuführungsschaltung (2) eine erste Löschpegelspannung an den ausgewählten Zellenblock und eine zweite Löschpegelspännung an die nicht ausgewählten Zellenblöcke im Löschbetrieb, eine erste Programmierungspegelspannung an den ausgewählten Zellenblock und eine zweite Programmierungspegelspannung an die nicht ausgewählten Zellenblöcke im Programmie rungsbetrieb, und eine Lesepegelspannung im Lesebetrieb ausgibt.

12. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 7, wobei die Sourceelektroden-Spannungszuführungsschaltung (2) eine erste Löschpegelspannung an den ausgewählten Zellenblock und eine zweite Löschpegelspannung an die nicht ausgewählten Zellenblöcke im Löschbetrieb, eine erste Programmierungspegelspannung an den ausgewählten Zellenblock und eine zweite Programmierungspegelspannung an die nicht ausgewählten Zellenblöcke im Programmierungsbetrieb, eine Lesepegelspannung im Lesebetrieb, und eine erste Testpegelspannung niedriger als die erste Löschpegelspannung an den ausgewählten Zellenblock und eine zweite Testpegelspannung niedriger als die erste Löschpegelspannung an die nicht ausgewählten Zellenblöcke im Testbetrieb ausgibt.

13. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 6, wobei die Sourceelektroden-Spannungszuführungsschaltung (2) mit einer Konstantspannungs-Erzeugungsschaltung (102) zum Ausgeben der zweiten Programmierungspegelspannung und der zweiten Testpegelspannung verbunden ist.

14. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 13, wobei die Konstantspannungs-Erzeugungsschaltung (102) mit einer Teststeuersignal-Erzeugungsschaltung (100) zum Ausgeben eines Teststeuersignals (T1) als Antwort auf eine an einen Eingangsanschluß (136) der Teststeuersignal-Erzeugungsschaltung (100) angelegte Testspannung verbunden ist, wobei das Teststeuersignal (T1) an die Konstantspannungs-Erzeugungsschaltung (102) angelegt wird, um die zweite Programmierungspegelspannung und die zweite Testpegelspannung auszugeben.

15. Nicht-flüchtige Halbleiterspeichervorrichtung, welche aufweist: ein Sgeicherzellenarray (1) mit mehreren Zellenblöcken, wovon jeder Zellenblock aus mehreren in einem Matrixmuster angeordneten Speicherzellen besteht, Sourceelektroden der Speicherzellen zu einer gemeinsamen Sourceelektrodenleitung zusammengeschaltet sind, jede von den Speicherzellen ein Floating-Gate besitzt, auf welches oder von welchem Speicherzellen injiziert oder extrahiert werden, um Daten zu schreiben oder zu lesen;

einen auf eine Blockadresse reagierenden Blockdekoder (3), zum Ausgeben eines Dekodersignals (EA1 bis EA8) zum Auswählen eines solchen der Blockadresse entsprechenden Zellenblocks aus den Zellenblöcken, wobei die Zellenblöcke des ausgewählten Zellenblocks gleichzeitig gelöscht werden;

eine Sourceelektroden-Spannungszuführungsschaltung (2) um eine Sourceelektrodenspannung jeder gemeinsamen Sourceelektrodenleitung jedes Zellenblocks in einer solchen Weise zuzuführen, daß sich die dem von dem Blockdekoder ausgewählten Zellenblock zugeführte Sourceelektrodenspannung und die den dadurch nicht ausgewählten Zellenblöcken zugeführte Sourceelektrodenspannung voneinander unterscheiden; gekennzeichnet durch:

Sourceelektrodenpotential-Detektionsschaltungen (146), wovon jede mit dem jeweiligen Zellenblock verbunden ist, um das Potential auf jeder von den gemeinsamen Sourceelektrodenleitungen (SL) zu detektieren und zu überprüfen, ob die Sourceelektroden-Spannungszuführungsschaltung (2) der Blockadresse entsprechend betrieben wird, um eine geeignete Spannung an den ausgewählten Block bzw. die nicht ausgewählten Blöcke anzulegen (Fig. 16, 15).

16. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 15, wobei jede von den Sourceelektrodenpotential- Detektionsschaltungen (146) so aufgebaut ist, daß sie das im Programmierungsbetrieb an die gemeinsame Sourceelektrodenleitung des nicht ausgewählten Zellenblocks angelegte Potential detektiert.

17. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 15, wobei die Ausgangssignale der Sourceelektrodenpotential-Detektionsschaltungen (146) von einer Adressierungsschaltung (162) in verschiedene Signale aufgetrennt und dann über eine Ausgabepufferschaltung (9) nach außen gegeben werden.

18. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 16, wobei die Ausgangssignale der Sourceelektrodenpotential-Detektionsschaltungen (146) von einer Adressierungsschaltung (162) in verschiedene Signale aufgetrennt und dann über eine Ausgabepufferschaltung (9) nach außen gegeben werden.