DE69904320T2 - On-chip schaltung und verfahren zur speicherschaltungs-prüfung - Google Patents

Description

Technisches Gebiet
• Die Erfindung betrifft allgemein das Testen von Halbleiterspeichern, insbesondere ein Verfahren und eine Vorrichtung, die die Zeit zum Testen von Speicherzellen verkürzen und die Möglichkeit bieten, eine Vielfalt von Testdatenmustern zu verwenden, wenn solche Tests durchgeführt werden.
Hintergrund der Erfindung
• Im Verlauf der Herstellung eines Halbleiterspeichers, beispielsweise bei der Herstellung von synchronen dynamischen Schreib-/Lesespeichern ("SDRAMs"), ist es notwendig, den Speicher zu testen, um seine korrekte Arbeitsweise zu garantieren. Elektronische und Rechnersysteme, die Halbleiterspeicher beinhalten, testen ebenfalls normalerweise die Speicher, wenn am Anfang Versorgungsspannung an das System gelegt wird. Ein typischer SDRAM enthält mindestens ein Array von Speicherzellen, die in Reihen und Spalten angeordnet sind, wobei jede Speicherzelle darauf geprüft werden muss, ob sie korrekt arbeitet. Bei einem typischen zum Stand der Technik gehörigen Testverfahren werden Daten mit einem ersten binären Wert (z. B. einer "1") in sämtliche Speicherzellen innerhalb der Arrays eingeschrieben und daraus ausgelesen, anschließend werden Daten mit einem zweiten binären Wert (z. B. einer "0") typischerweise in die Speicherzellen eingeschrieben und ausgelesen. Eine Speicherzelle wird dann als defekt ermittelt, wenn in die Speicherzelle eingeschriebene Daten nicht wieder als solche aus der Speicherzelle ausgelesen werden. Wie der Fachmann sieht, kann man auch andere Testdatenmuster zum Testen der Speicherzellen verwenden, beispielsweise ein abwechselndes Bitmuster 101010 ..., das in jede Reihe der Arrays von Speicherzellen eingeschrieben wird.
• Bei einer typischen Testkonfiguration wird ein automatisierter Tester an Adressen-, Daten- und Steuerbusse des SDRAMs angeschlossen, und er bildet Signale auf diesen Bussen, um die gewünschten Tests vorzunehmen. Der Tester legt Datentransferbefehle an den Steuerbus, er legt Adressen an den Adressenbus und er gibt Daten auf den Datenbus oder empfängt Daten von dem Datenbus, abhängig davon, ob der Datentransferbefehl ein Lese- oder ein Schreibbefehl ist. Darüber hinaus entwickelt der Tester ein Taktsignal, welches die Schaltung in dem SDRAM so treibt, dass sie jeden der Schritte eines speziellen Datentransfervorgangs synchron abwickelt, wie es dem Fachmann geläufig ist. Die von dem Tester gebildeten Signale müssen spezielle Zeitsteuerparameter des SDRAM erfüllen, die typischerweise in Bezug auf spezielle Flanken des Taktsignals eingerichtet sind.
• Bei modernen SDRAMs muss der Tester möglicherweise ein Taktsignal mit einer Frequenz von 100 Megahertz oder darüber erzeugen, er muss also die zugehörigen Adressen-, Daten- und Steuersignale mit zunehmend höheren Geschwindigkeiten erzeugen, bedingt durch das kürzere Intervall zwischen speziellen Flanken des Taktsignals. Auf dem Gebiet der Elektronik ist es bekannt, dass mit zunehmender Betriebsfrequenz die zu einer speziellen Anwendung gehörige Schaltung typischerweise komplexer und demzufolge typischerweise auch teuerer wird. Zurückzuführen ist dies teilweise auf das Potential zum Koppeln elektromagnetischer Energie bei hohen Frequenzen zwischen Schaltungsleitungen, auf die kritische Natur der baulichen Leitungslängen für hohe Frequenzen und das Potential für kleine Verzögerungen, die zu einer Betriebsunfähigkeit der Schaltung führen. Der Tester könnte an das SDRAM ein Taktsignal mit niedrigerer Frequenz geben, dies würde aber die Zeit und damit die Kosten zum Testen des SDRAM erhöhen. Damit muss der Tester an moderne SDRAMs Taktsignale mit sehr hoher Frequenz geben. Tester, die imstande sind, bei diesen höheren Frequenzen zu arbeiten, sind typischerweise teurer als bei niedriger Geschwindigkeit arbeitende Testgeräte. Tatsächlich nehmen die Kosten dieser Testgeräte typischerweise exponentiell mit der Zunahme der Betriebsfrequenz zu. Beispielsweise kann ein bei 50 Megahertz arbeitendes Testgerät etwa 1 Mio. US$ kosten, während ein bei 100 Megahertz arbeitendes Testgerät bis zum 5 Mio. US$ kosten kann.
• Bei dem Versuch, die Kosten des erforderlichen Testgeräts zu minimieren, beinhalten zahlreiche SDRAMs eine auf ihrem Chip ausgebildete Testschaltung. Bei einem solchen SDRAM entwickelt der Tester Signale, die den SDRAM in einen Testmodus bringen, und die chipeigene Testschaltung schreibt dann Daten in die Speicherzellen und liest die Daten aus den Speicherzellen, um deren korrekten Betrieb zu verifizieren. Die Ergebnisse der durch die chipeigene Testschaltung vorgenommenen Tests werden typischerweise an einem oder an mehreren Pins des SDRAM bereitgestellt, und der Tester überwacht dann diese Pins, um festzustellen, ob der SDRAM defekt ist. Eine solche chipeigene Rückschaltung ist typischerweise in der Lage, Daten sehr rasch in die Speicherzellen einzubringen und aus ihnen zu lesen, was die zum Testen des SDRAM erforderliche Zeit verringert. Allerdings muß der Tester immer noch das hochfrequente Taktsignal an den SDRAM geben, um die chipeigene Rückschaltung während des Testvorgangs zu treiben. Darüber hinaus verwendet die chipeigene Testschaltung typischerweise nur eine begrenzte Anzahl vorbestimmter Testdaten-Muster beim Prüfen der Speicherzellen, um die Größe und Komplexität der chipeigenen Prüfschaltung zu minimieren. Obwohl die obige Diskussion sich auf SDRAMs bezieht, sieht der Fachmann, dass diese Probleme auch dann vorliegen, wenn irgendein anderes Speicherbauelement getestet wird, welches mit hoher Geschwindigkeit arbeitet, darunter SLDRAM-, SDRAM- und RAMBUS-Bauelemente.
• Die US-A-5 757 705 zeigt ein Verfahren zum Nachweisen defekter Speicherzellen in einem Speicherzellenarray gemäß dem Oberbegriff des Anspruchs 1. Die Schrift offenbart außerdem ein als integrierte Schaltung ausgeführtes Speicherbauelement mit einer chipeigenen Prüfschaltung, die einen Externtakt-Anschluss und zusätzlich einen Taktfreigabeanschluss besitzt.
• Das Taktsignal wird mit dem Taktfreigabesignal derart kombiniert, dass in einer gewissen Betriebsart die Frequenz des gewonnenen Taktsignals doppelt so hoch ist wie die Frequenz des externen Taktsignals. In einer ersten Betriebsweise wird kein Taktsignal geliefert, d. h., das externe Taktsignal wird gesperrt. In einer zweiten Betriebsart ist das gewonnene interne Taktsignal identisch mit dem externen Taktsignal. In einer dritten Betriebsweise ist die Frequenz des internen Taktsignals doppelt so hoch wie die des externen Taktsignals. Dieser Stand der Technik betrifft speziell einen Frequenztest, der das Treiben eines SDRAMs mit einem hochfrequenten Taktsignal und das Überwachen der Arbeitsweise des SDRAMs beinhaltet. Wegen der Verfügbarkeit von internen Taktsignalen mit einer ersten Frequenz und einer zweiten Frequenz, die doppelt so groß ist wie die erste Frequenz, ermöglicht diese herkömmliche Schaltung einem bei der ersten Frequenz arbeitenden SDRAM-Tester, Frequenztests bei einem SDRAM auszuführen, der mit einem Taktsignal zu betreiben ist, das eine zweite, höhere Frequenz besitzt.
• Die EP 0 744 755 A1 zeigt ein Halbleiterbauelement mit einer eingebauten Selbsttestschaltung, in der eine chipeigene Schaltung gelesene Daten mit Schreibdaten vergleicht. In das zu prüfende Bauelement werden Testdaten eingegeben, und diese Daten werden sofort ausgelesen und mit den ursprünglichen Testdaten verglichen, um ein Ergebnis BESTANDEN/DURCHGEFALLEN zu erhalten, abhängig von dem Vergleichsergebnis.
• Es besteht Bedarf an einer chipeigenen Testschaltung, die es einem niederfrequenten Testgerät ermöglicht, die Speicherzellen in ein Hochgeschwindigkeits-Speicherbauelement mit einer Vielfalt von Testdaten- Mustern bei der gewünschten Betriebsfrequenz des Speicherbauelements zu testen.
Offenbarung der Erfindung
• Die Erfindung ist durch die unabhängigen Ansprüche 1, 8, 13, 15 und 18 definiert.
• In einem als integrierte Schaltung ausgeführten Speicherbauelement ist eine chipeigene Testschaltung enthalten, wobei das Speicherbauelement ein Speicherzellen-Array enthält, welches mehrere in Reihen und Spalten angeordnete Speicherzellen enthält, wobei das Speicherbauelement außerdem einen zum Empfangen eines Datensignals ausgebildeten Datenanschluss besitzt. Die Testschaltung enthält einen Testmodus-Anschluss zum Empfangen eines Testmodus-Signals. Eine Testdaten-Speicherschaltung enthält einen an den Datenanschluss gekoppelten Eingang und einen an das Speicherzellen-Array gekoppelten Ausgang. Die Testdaten-Speicherschaltung enthält außerdem Anschlüsse zum Empfangen von Lesetestdaten- und Schreibtestdaten- Signalen. Die Testdaten-Speicherschaltung speichert Datenbits, die an den Datenanschluss angelegt werden, wenn das Schreibtestdaten-Signal aktiv ist. Die Testdaten-Speicherschaltung liefert an ihrem Ausgang die Bits gespeicherter Daten, wenn das Lesetestdaten-Signal aktiv ist. Eine Fehlerdetektorschaltung enthält einen mit dem Speicherzellen-Array gekoppelten ersten Eingang und einen mit dem Ausgang der Testdaten- Speicherschaltung gekoppelten zweiten Eingang. Die Fehlerdetektorschaltung bildet ein aktives Fehlersignal an einem Ausgang, wenn die Daten an ihren Eingängen ungleich sind.
• Eine Teststeuerschaltung ist an die Anschlüsse der Testdaten- Speicherschaltung gekoppelt, außerdem an den Testmodus-Anschluss. Wenn das Testmodus-Signal aktiv ist, arbeitet die Teststeuerschaltung in einer ersten Betriebsart zum Aktivieren des Schreibtestdaten-Signals und zum Transferieren von an den Datenanschluss angelegten Daten in die Speicherschaltung. Die Teststeuerschaltung in einem zweiten Modus zum Aktivieren des Lesetestdaten-Signals und zum Transferieren der in der Speicherschaltung gespeicherten Schaltung in Speicherzellen innerhalb des Arrays. Die Teststeuerschaltung arbeitet in einem dritten Modus zum Aktivieren des Lesetestdaten-Signals und zum Zugreifen auf Daten, die in den Speicherzellen gespeichert sind, so daß die Fehlerdetektorschaltung die in der Speicherzelle abgespeicherten Daten mit den Daten vergleicht, die zu Beginn in die Speicherzelle transferiert wurden.
Kurze Beschreibung der Zeichnungen
• Fig. 1 ist ein funktionelles Blockdiagramm einer Testschaltung nach einer Ausführungsform der Erfindung.
• Fig. 2 ist ein Impulsdiagramm, welches verschiedene Signale während des Betriebs der in Fig. 1 gezeigten Fehlerdetektorschaltung veranschaulicht.
• Fig. 3 ist ein funktionelles Blockdiagramm eines Testsystems, welches einen automatisierten Speichertester enthält, der an ein Speicherbauelement gekoppelt ist, welches die in Fig. 1 gezeigte Testschaltung enthält.
• Fig. 4 ist ein funktionelles Blockdiagramm eines Rechnersystems, welches das in Fig. 3 gezeigte Speicherbauelement enthält.
Detaillierte Beschreibung der Erfindung
• Fig. 1 ist ein funktionelles Blockdiagramm von Teilen eines Speicherbauelements 10, welches eine typeigene Testschaltung 11 gemäß einer Ausführungsform der Erfindung enthält. Eine (in Fig. 1 nicht gezeigte) externe Schaltung legt Testdaten an einen Datenanschluss DQ und legt ein Taktsignal CLK sowie ein Testmodussignal TM an das Speicherbauelement 10. Ansprechend auf diese Signale speichert das Speicherbauelement 10 an den Anschluss DQ angelegte Testdaten und verwendet diese gespeicherten Testdaten beim Prüfen des Betriebs der Speicherzellen in einem herkömmlichen Speicherzellen-Array 12, wie es unten näher erläutert wird. Das Array 12 enthält eine Anzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind (dies ist in Fig. 1 nicht gezeigt). Die Speicherzellen in einer jeweiligen Reihe sind an eine zugehörige Wortleitung gekoppelt, und die Speicherzellen in einer jeweiligen Spalte sind an eine eines zugehörigen Paars von komplementären Ziffernleitungen gekoppelt, wie dies aus dem Stand der Technik bekannt ist. In Fig. 1 ist das Array 12 schematisch mit einem Dateneingangsanschluss DIN und einem Datenausgangsanschluss DOUT dargestellt, über die Daten in die Speicherzellen und aus den Speicherzellen des Arrays 12 transferiert werden. Die schematische Darstellung des Arrays 12 dient lediglich zur Erläuterung, der Fachmann erkennt, dass der Anschluss DIN einem Teil eines herkömmlichen Daten-Schreibweges entspricht, welcher typischerweise Daten-Schreibtreiber enthält, die an zugehörige Eingangs-Ausgangsleitungen gekoppelt sind, die ihrerseits wieder selektiv über Eingangs-/Ausgangstransistoren an die Ziffernleitungen innerhalb des Arrays 12 gekoppelt sind. In ähnlicher Weise entspricht der Datenausgangsanschluss DOUT einem Teil eines herkömmlichen Daten-Lesepfads, der typischerweise Leseverstärker enthält, die zwischen die Ziffernleitungen gekoppelt sind, die selektiv über Eingangs-/Ausgangstransistoren an Eingangs-/Ausgangsleitungen gekoppelt sind, welche ihrerseits wiederum an Datenverstärker angeschlossen sind.
• Innerhalb des Speicherbauelements 10 empfängt ein Dateneingangspuffer 14 Daten, die an den Datenanschluss DQ angelegt werden, und gibt die Daten über ein Transfergatter 16 an den Dateneingangsanschluss DIN des Arrays 12. Die Datenausgabe aus dem Array 12 auf dem Anschluss DOUT wird über ein Transfergatter 18 an einen Datenausgangspuffer 20 transferiert, der seinerseits die Daten an den Datenanschluss DQ gibt. Die Transfergatter 16 und 18 empfangen ein erstes und ein zweites Testmodus-Steuersignal TMCONT1 und TMCONT2 von einer Teststeuerschaltung 22, die den Betrieb der Testschaltung 11 während des Testmodus steuert, wie weiter unten näher erläutert wird. Wenn das Signal TMCONT1 inaktiv niedrig ist, schaltet das Transfergatter 16 ein, um den Anschluss DIN an den Ausgang des Dateneingangspuffers 14 zu schalten, und wenn das Signal TMCONT2 inaktiv niedrig ist, schaltet das Transfergatter 18 ein, um den Anschluss DOUT an den Ausgang des Datenausgangspuffers 20 zu koppeln. Die Transfergatter 16 und 18 und sämtliche im Folgenden diskutierten Transfergatter sind konventionell und beinhalten typischerweise NMOS- und PMOS-Transistoren, die mit ihren Sources und Drains parallel geschaltet sind und komplementär an ihren Gattern Steuersignale empfangen.
• Die Testschaltung 11 enthält eine Testdaten-Speicherschaltung 24 mit einem Eingangsanschluss TDIN, der über ein Transfergatter 26 an den Ausgang des Dateneingangspuffers 14 gekoppelt ist. Die Testdaten-Speicherschaltung 24 besitzt außerdem einen Ausgangsanschluss DOUT, der über ein Transfergatter 28 an den Anschluss DIN des Arrays 12 gekoppelt ist. Die Transfergatter 26 und 28 empfangen das Signal TMCONT1 über einen Negator 30, so dass, wenn die Teststeuerschaltung 22 das Signal TMCONT1 aktiv hochtreibt, die Transfergatter 26 und 28 einschalten. Die Speicherschaltung 24 empfängt ein Schreibtestdaten-Signal WRTTD und Lesetestdaten-Signal RDTD, die von der Teststeuerschaltung 22 gebildet werden, und empfängt weiterhin eine Anzahl dekodierter Adressensignale ADDR1-ADDR8, die von einer Adressendekodierschaltung 32 gebildet werden. Die Adressendekodierschaltung 32 dekodiert drei Adressensignale A0-A2, die von der Teststeuerschaltung 22 empfangen werden, und sie aktiviert eines der dekodierten Adressensignale ADDR1-ADDR8 ansprechend auf die dekodierten Adressensignale.
• Die Speicherschaltung 24 enthält acht Auffangspeicher 102-116, von denen drei dargestellt sind. Die Auffangspeicher 102-116 sind mit ihren Eingängen über eine Reihe von Transfergattern 118-132 an den Eingangsanschluss TDIN der Speicherschaltung 24 gekoppelt. Die Ausgänge der Auffangspeicher 102-116 sind über eine Reihe von Transfergattern 134-148 an den Ausgangsanschluss TDOUT der Speicherschaltung 24 angeschlossen. Jeder der Zwischenspeicher 102-116 ist konventionell ausgebildet und arbeitet so, dass er die an seinen Eingang angelegten Daten speichert und die gespeicherten Daten an seinem Ausgang bereitstellt, wie der Fachmann weiss. Eine erste Gruppe von NAND- Gattern 150-164 ist mit ihren Ausgängen an die Steueranschlüsse der Transfergatter 118-132 gekoppelt, und jedes Gatter empfängt an einem Eingang das Datensignal WRTTD. Die erste Gruppe von NAND-Gattern 150-164 empfängt an einem zweiten Eingang die dekodierten Adressensignale ADDR1-ADDR8. Weiterhin enthält die Speicherschaltung 24 eine zweite Gruppe von NAND-Gattern 166-180, die mit ihren Ausgängen an die Steueranschlüsse der Transfergatter 134-148 angeschlossen sind, und die an einem ihrer Eingänge das Signal RDTD empfangen. Die zweite Gruppe von NAND-Gattern 166-180 empfängt an zweiten Eingängen die dekodierten Adressensignale ADDR1-ADDR8. Im Betrieb arbeitet die Speicherschaltung 24 in zwei Betriebsarten, einer Schreibtestdaten-Betriebsart und einer Lesetestdaten- Betriebsart, gekennzeichnet durch den aktiven Zustand der Signale WRTTD bzw. RDTD. Im Schreibtestdaten-Modus speichert die Speicherschaltung 24 Daten, die den Eingangsanschluss DTIN in einem der Auffangspeicher 102-106 angelegt werden, die zu dem aktivierten einen Signal der dekodierten Adressensignale ADDR1-ADDR8 gehören. Insbesondere aktiviert während des Schreibtestdaten-Arbeitsmodus die Teststeuerschaltung 22 das Schreibtestdaten-Signal WRTTD und gibt die erste Gruppe von NAND-Gattern 150-164 frei. Nachdem die erste Gruppe von NAND-Gattern 150-164 freigegeben ist, treibt eines der NAND-Gatter, dessen aktives dekodiertes Adressensignal ADDR1-ADDR8 an seinem Eingang anliegt, seinen Ausgang auf niedrigen Pegel und aktiviert dadurch das zugehörige Gatter der Transfergatter 118-132, wodurch der Eingangsanschluss TDIN an den Eingang des zugehörigen Auffangspeichers der Auffangspeicher 102-116 gekoppelt wird. Es wird z. B. angenommen, dass dekodierte Adressensignal ADDR2 sei aktiv. Ansprechend auf das aktive Signal ADDR2, treibt das NAND-Gatter 132 seinen Ausgang auf niedrigen Pegel, wodurch das Transfergatter 120 eingeschaltet und damit der Eingangsanschluss TDIN an den Eingang des Auffangspeichers 104 gekoppelt wird. In dieser Situation speichert die Auffangschaltung 104 die an den Eingangsanschluss TDIN angelegten Daten.
• Im Lesetestdaten-Modus transferiert die Speicherschaltung 24 sequentiell die in den Auffangspeichern 102-116 gespeicherten Daten auf den Ausgangsanschluss TDOUT. Insbesondere ist während des Lesetestdaten- Modus das Signal RDTD aktiv, wodurch die zweite Gruppe von NAND-Gattern 166-180 freigegeben wird. In diesem Zustand treibt dasjenige der NAND- Gatter, das das aktive dekodierte Adressensignal ADDR1-ADDR8 an seinem Eingang aufweist, seinen Ausgang auf niedrigem Pegel, wodurch das zugehörige Gatter von den Transfergattern 134-148 aktiviert wird. Wenn z. B. das dekodierte Adressensignal ADDR2 aktiv ist, treibt das NAND-Gatter 168 seinen Ausgang auf niedrigen Pegel, wodurch das Transfergatter 136 eingeschaltet und die in dem Auffangspeicher 104 gespeicherten Daten auf den Ausgangsanschluss TDOUT gegeben werden.
• Die Testschaltung 11 enthält weiterhin eine Fehlerdetektorschaltung 34, die die Daten aus der Speicherschaltung 24 am Ausgang TDOUT mit den aus dem Array 12 ausgegebenen Daten am Ausgang DOUT vergleicht und ein Fehlersignal in den aktiven Zustand bringt, wenn die verglichenen Daten nicht gleich sind. Die Fehlerdetektorschaltung 34 enthält ein XOR-Gatter 184 mit einem ersten und einem zweiten Eingang, die Daten auf den Anschlüssen DOUT bzw. DTOUT vergleichen. Der Ausgang des XOR-Gatters 184 wird auf den Eingang des NOR-Gatters 186 gegeben, das an einem zweiten Eingang ein Strobe-Signal von der Teststeuerschaltung 22 empfängt. Ein RS-Flipflop 188 mit zwei kreuzgekoppelten NOR-Gattern 190 und 192 empfängt ein Löschsignal CLEAR von der Teststeuerschaltung 22 an seinem Rücksetzeingang, und es empfängt am Setzeingang ein Signal von dem Ausgang des NOR-Gatters 186. Das RS-Flipflop 188 liefert ein Fehlersignal FEHLER an den Ausgang des NOR-Gatters 192.
• Die Arbeitsweise des Fehlerdetektorschaltung 34 wird im folgenden in größerer Einzelheit unter Bezugnahme auf das in Fig. 2 gezeigte Impuls sehr genau erläutert. Vor einem Zeitpunkt to treibt die Teststeuerschaltung 22 die Signale und CLEAR in den inaktiven Zustand, und die Fehlerdetektorschaltung 34 bringt das Fehlersignal in den inaktiven Zustand. Das inaktive Strobe-Signal sperrt das NOR-Gatter 186, so daß der Zustand am Ausgang des XOR-Gatters 184 keinen Einfluss hat auf den Zustand des Fehlersignals . Angenommen, im Zeitpunkt t&sub0; seien die Daten an den Anschlüssen DOUT und TDOUT ungleich, wodurch das XOR-Gatter 184 seinen Ausgang auf niedrigen Pegel bringe. Zu einem Zeitpunkt t&sub1; bringt die Teststeuerschaltung 22 das Strobe-Signal auf niedrigen Pegel, wodurch das NOR-Gatter 186, das nun zwei niedrige Pegel an den Eingängen aufweist, seinen Ausgang auf hohen Pegel bringt. Ansprechend auf diesen hohen Pegel am Ausgang des NOR-Gatters 186 bringt das RS-Flipflop 188 das Fehlersignal auf niedrigen Pegel, was bedeutet, dass die Daten an den Anschlüssen DOUT und TDOUT ungleich sind. Direkt vor dem Zeitpunkt t2 bringt die Teststeuerschaltung 22 das Strobe-Signal STROBE auf hohen Pegel, wodurch das NOR-Gatter 186 seinen Ausgang auf niedrigen Pegel bringt. Dieser niedrige Pegel des NOR-Gatters 186 entspricht dem Inaktiv-Werden des Setzeingang des Flipflops 188, was den Zustand des Fehlersignals nicht ändert, wie der Fachmann sieht. Im Zeitpunkt t2 bringt die Teststeuerschaltung 22 das Signal auf hohen Pegel und setzt damit das RS-Flipflop 188 zurück, was wiederum das Fehlersignal in den inaktiven Zustand hohen Pegels bringt. Die Teststeuerschaltung 22 bringt das Löschsignal im Zeitpunkt t&sub3; unter Vorwegnahme des Vergleichs neuer Daten an den Anschlüssen DOUT und TDOUT auf niedrigen Pegel.
• Direkt vor einem Zeitpunkt t&sub4; werden neue Daten an den Anschlüssen DOUT und TDOUT an die Eingänge des XOR-Gatters 184 gelegt. Nun sind die Daten gleich, wodurch das XOR-Gatter 184 seinen Ausgang auf hohen Pegel bringt, wie direkt vor dem Zeitpunkt t&sub4; dargestellt ist. Wenn das Ausgangssignal des XOR-Gatters 184 hohen Pegel hat, wird das NOR-Gatter 186 gesperrt, so dass sein Ausgang unabhängig vom Strobe-Signal auf niedrigen Pegel geht. Wenn also die Teststeuerschaltung 122 das Strobe-Signal im Zeitpunkt t4 aktiviert, fährt das RS-Flipflop 188 damit fort, das Fehlersignal in den inaktiven hohen Zustand zu bringen, weil das NOR-Gatter 186 fortgesetzt den Setzeingang des RS-Flipflops 188 auf den inaktiven niedrigen Zustand bringt.
• Zurückkehrend zu der Fig. 1 enthält die Testschaltung 11 weiterhin eine Taktfrequenz-Multiplizierschaltung 40, die über ein Transfergatter 41 ein externes Taktsignal CLK empfängt. Ansprechend auf das externe Taktsignal CLK bildet die Multiplizierschaltung 40 ein Testtaktsignal TSTCLK mit einer Frequenz, die größer ist als die Frequenz des externen Taktsignals CLK. Das Testtaktsignal TSTCLK wird von der Taktfrequenz-Multiplizierschaltung 40 über ein Transfergatter 43 an einen internen Taktknoten 45 ausgegeben, der mit der Teststeuerschaltung 22 gekoppelt ist, die die zuvor beschriebenen Adressen- und Steuersignale ansprechend auf das Testtaktsignal TSTCLK bildet, wie weiter im unten im Einzelnen noch erläutert wird. Das externe Taktsignal CLK wird außerdem direkt über ein Transfergatter 47 auf einen Taktknoten 45 übertragen. Die Testschaltung 22 liefert ein Steuersignal TMCONTO an das Transfergatter 47, und dieses Steuersignal TMCONTO wird über einen Negator 49 an Transfergatter 41 und 43 gegeben. Wenn das Steuersignal TMCONTO inaktiv niedrig ist, werden die Transfergatter 41 und 43 ausgeschaltet, und das Transfergatter 47 wird eingeschaltet, wodurch das externe Taktsignal CLK an den Taktknoten 45 gelangt. Ist das Steuersignal TMCONTO aktiv hoch, so schaltet das Transfergatter 47 aus, und die Transfergatter 41 und 43 schalten ein, wodurch das Signal TSTCLK auf den Taktknoten 45 gelangt.
• Im Betrieb arbeitet die Testschaltung 11 in zwei Betriebsarten, einem Testmodus und einem Durchgangsmodus, gesteuert durch den Zustand eines Testmodussignals TM, das von der Teststeuerschaltung 22 empfangen wird. Im Durchgangsmodus bringt eine (in Fig. 1 nicht gezeigte) externe Schaltung das Testmodussignal TM in den inaktiven Zustand, wodurch die Teststeuerschaltung 22 sämtliche von ihr gebildeten Adressen- und Steuersignale deaktiviert. Wenn die Steuerschaltung 22 das Steuersignal TMCONTO auf inaktiven niedrigen Zustand bringt, schalten die Transfergatter 41 und 43 aus, wodurch die Multiplizierschaltung 40 abgetrennt wird, und das Transfergatter 47 schaltet ein, wodurch das externe Taktsignal CLK auf den Taktknoten 45 gelangt. Die Teststeuerschaltung 22 bringt außerdem die Signale TMCONT1 und TMCONT2 auf inaktiven niedrigen Zustand, wodurch die Transfergatter 16 und 18 eingeschaltet und die Transfergatter 26, 28 und 36 ausgeschaltet werden. Wird das Transfergatter 16 eingeschaltet, entsteht ein herkömmlicher Daten- Schreibweg von dem Datenanschluss DQ durch den Dateneingangspuffer 14 und durch das Transfergatter 16 hin zu dem Dateneingangsanschluss DIN des Arrays 12. In gleicher Weise wird beim Einschalten des Transfergatters 18 ein herkömmlicher Daten-Leseweg eingerichtet von dem Datenausgangsanschluss DOUT über das Transfergatter 18 und durch den Datenausgangspuffer 20 zu dem Datenanschluß DQ. Die inaktiven Transfergatter 26 und 28 trennen die Speicherschaltung 24 von dem herkömmlichen Daten-Schreibweg ab, und das inaktive Transfergatter 36 trennt die Fehlerdetektorschaltung 34 von dem herkömmlichen Daten-Leseweg. Während des Durchgangsmodus arbeiten die anderen Schaltungsteile (in Fig. 1 nicht gezeigt) innerhalb des Speicherbauelements, welches die Testschaltung 10 enthält, abhängig von dem Taktsignal CLK auf dem Knoten 45, um Daten aus den Speicherzellen innerhalb des Arrays 12 zu lesen oder dort Daten einzuschreiben.
• Wenn die externe Schaltung das Testmodussignal TM aktiviert, arbeitet die Testschaltung 11 im Testmodus, um Speicherzellen innerhalb des Arrays 12 zu prüfen. Im Testmodus aktiviert die Teststeuerschaltung 22 zunächst das Steuersignal TMCONTO, wodurch das Transfergatter 47 abgeschaltet und die Transfergatter 41 und 43 eingeschaltet werden, so dass die Frequenz- Multiplizierschaltung 40 das Taktsignal TSTCLK auf den Knoten 45 gibt, um die Teststeuerschaltung 22 und andere Schaltungsteile in dem die Testschaltung 11 enthaltenen Speicherbauelement zu treiben. Während des Testmodus steuert die Teststeuerschaltung 22 die Komponenten in der Testschaltung 11 so, dass sie in einem von drei Submodi arbeiten, nämlich einem Testdaten- Schreibsubmodus, einem Testdaten-Lesesubmodus und einem Testdaten- Vergleichssubmodus, wie weiter unten in Einzelnen noch erläutert wird. Die Teststeuerschaltung 22 beginnt den Betrieb im Testdaten-Schreibmodus durch Aktivieren des Steuersignals TMCONT1. Ansprechend auf das aktive Steuersignal TMCONT1 schaltet das Transfergatter 16 aus und unterbricht den herkömmlichen Daten-Schreibweg, das Transfergatter 26 schaltet ein und bildet den Testdaten-Schreibweg vom Datenanschluss DQ über den Dateneingangspuffer 14 hin zum Eingangsanschluss TDIN der Speicherschaltung 24. Das aktive Steuersignal TMCONT1 schaltet außerdem das Transfergatter 28 ein, um einen Testdaten-Leseweg von dem Anschluss TDOUT der Speicherschaltung 24 zu dem Eingangsanschluss DIN des Arrays 12 einzurichten, wie weiter unten im Einzelnen noch erläutert wird.
• Nach dem Aktivieren des Steuersignals TMCONT1 aktiviert die Teststeuerschaltung 22 das Schreibtest-Datensignal WRTTD. Die Teststeurschaltung 22 bildet dann sequentiell die Adressensignale A0-A2 abhängig vom Taktsignal TSTCLK, und der Adressendekodierer 32 aktiviert seinerseits sequentiell die dekodierten Adressensignale ADDR1-ADDR8. Wenn jedes der dekodierten Adressensignale ADDR1-ADDR8 aktiviert ist, gibt die externe Schaltung ein Bit Testdaten an den Datenanschluss DQ. Das Testdaten- Bit wird über den Dateneingangspuffer 14 und das Transfergatter 26 an den Anschluss DTIN transferiert, und von dort zu einem der Auffangspeicher 102- 116 entsprechend dem aktivierten Signal der dekodierten Adressensignale ADDR1-ADDR8. Wenn z. B. das dekodierte Adressensignal ADDR1 aktiviert ist, werden die auf dem Datenanschluss DQ von der externen Schaltung platzierten Daten zu dem Eingangsanschluss TDIN und dann durch das aktivierte Transfergatter 118 zu dem Auffangspeicher 102 transferiert. Dieser Vorgang dauert an, bis ein Bit der Testdaten in jedem der Auffangspeicher 102-116 gespeichert ist. Es sei angemerkt, dass die Rate, mit welcher Daten in die Auffangspeicher 102-116 transferiert werden können, beschränkt wird durch die maximale Datentransferrate der externen Schaltung, die typischerweise eine geringere Rate und sich durch das externe Taktsignal CLK bestimmt. Nachdem erst einmal Testdaten in den Auffangspeichern 102-116 gespeichert sind, deaktiviert die Teststeuerschaltung 22 das Schreibtestdaten-Signal WRTTD, wodurch der Testdaten-Speichersubmodus beendet wird. Die Teststeuerschaltung 22 aktiviert anschließend das Lesetest-Datensignal RDTD, wodurch der Testdaten-Lesesubmodus beginnt. In dem Testdaten- Lesesubmodus legt die Teststeuerschaltung 22 wiederum sequentiell Adressensignale A0-A2 an den Adressendekodierer 32, der seinerseits sequentiell die dekodierten Adressensignale ADDR1-ADDR8 aktiviert. Ansprechend auf die sequentiell aktivierten Signale ADDR1 -ADDR8 platziert die Speicherschaltung 24 sequentiell die in den Auffangspeichern 102-116 gespeicherten Daten auf dem Anschluss TDOUT. Wenn die Daten in den Auffangspeichern 102-116 sequentiell am Anschluss TDOUT platziert sind, greift die Teststeuerschaltung 22 auf die entsprechenden Speicherzellen in dem Array zu, um dadurch jedes Bit der Daten an dem Anschluss TDOUT über den Anschluss DIN und in die adressierte Speicherzelle innerhalb des Arrays 12 zu transferieren. Beispielsweise kann eine Reihe von Speicherzellen in dem Array 12 aktiviert werden, und in Speicherzellen von acht aufeinanderfolgenden Spalten innerhalb der aktivierten Reihe können die an dem Anschluss TDOUT platzierten Testdaten sequentiell transferieren. Während des Testdaten- Lesesubmodus werden die Testdaten in den Auffangspeichern 102-116 in Speicherzellen innerhalb des Arrays 12 mit einer Geschwindigkeit transferiert, die sich durch das hochfrequente Taktsignal TSTCKL bestimmt, was die zum Transfer von Testdaten in sämtliche Speicherzellen innerhalb des Arrays 12 benötigte Zeit verringert. Der Fachmann erkennt, dass die Teststeuerschaltung 23 in unterschiedlicher Weise auf die in der Speicherschaltung 24 befindlichen Testdaten zugreifen kann, um dadurch die Werte von Testdaten zu variieren, die in spezielle Speicherzellen innerhalb des Arrays 12 eingeschrieben werden.
• Nachdem die Steuerschaltung 22 die Testdaten in sämtliche Speicherzellen des Arrays 12 transferiert hat, beginnt die Testschaltung 11 den Betrieb im Testdaten-Vergleichssubmodus. In dieser Betriebsart hält die Teststeuerschaltung 22 das Lesetest-Datensignal RDTD aktiv, und sie aktiviert außerdem das Steuersignal TMCONT2. Ansprechend auf aktive Steuersignal TMCONT2 schaltet das Transfergatter 18 aus und unterbricht dadurch den konventionellen Daten-Leseweg, und das Transfergatter 36 schaltet ein, so dass das von der Fehlerdetektorschaltung 34 ausgegebene Fehlersignal über das Transfergatter 36 und durch den Datenausgangspuffer 20 an den Datenanschluß DQ übertragen wird. An dieser Stelle deaktiviert die Teststeuerschaltung 22 typischerweise das Steuersignal TMCONT1, wodurch die Transfergatter 26 und 28 ausgeschaltet und das Transfergatter 16 eingeschaltet wird, demzufolge der Anschluss TDQUT von dem Anschluss DIN getrennt wird. Dies geschieht deshalb, weil, wie bereits oben diskutiert wurde, die Anschlüsse DOUT und DIN typischerweise gemeinsame Komponenten enthalten, was zu einem Datenverbleib zwischen Daten am Anschluss TDOUT und Daten an dem Anschluss DOUT führen könnte. Anschließend bildet die Teststeuerschaltung 22 die Adressensignale A0-A2 und steuert das Array 12 in der gleichen Ablauffolge wie in dem Testdaten-Lesesubmodus. Allerdings werden in dieser Situation die Daten an dem Anschluss TDOUT nicht zu der adressierten Speicherzelle in dem Array 12 transferiert, sondern die Testdaten am Anschluss TDOUT werden an einen Eingang der Fehlerdetektorschaltung 36 gelegt, und die in der adressierten Speicherzelle gespeicherten Daten werden über den Anschluss DOUT an den anderen Eingang der Fehlerdetektorschaltung 34 gelegt. Die Fehlerdetektorschaltung 34 arbeitet in der oben beschriebenen Weise, indem sie die Testdaten an dem Anschluss TDOUT vergleicht mit den Daten am Anschluss DOUT aus der angesprochenen Speicherzelle, um zu sehen, ob die Daten sich gleichen. An dieser Stelle aktiviert die Teststeuerschaltung 22 das Strobe-Signal , wodurch die Fehlerdetektorschaltung 34 das Fehlersignal FEHLER auf aktiv niedrigen Zustand bringt, wenn die verglichenen Daten ungleich sind, während das Signal inaktiv gemacht wird, wenn die verglichenen Daten sich gleichen. Ist also das Fehlersignal inaktiv, so arbeitet die adressierte Speicherzelle ordnungsgemäß, da die in der adressierten Speicherzelle gespeicherten Daten die gleichen sind, wie die Daten, die zu dieser Zelle aus dem zugehörigen Speicher der Auffangspeicher 102-116 während des Betriebs im Testdaten- Lesesubmodus transferiert wurden. Wenn hingegen das Fehlersignal aktiv ist, so ist die adressierte Speicherzelle defekt, weil die in der adressierten Speicherzelle gespeicherten Daten nicht den Testdaten gleichen, die zu der Zelle transferiert wurden. Das Fehlersignal wird auf den Datenanschluss DQ gebracht, wo es von der externen Schaltung gelesen werden kann, um festzustellen, ob die adressierte Speicherzelle defekt ist. Nachdem die externe Schaltung den Zustand des Fehlersignals erfasst hat, treibt die Steuerschaltung 22 das Löschsignal CLEAR in den aktiven Zustand, wodurch die Fehlerdetektorschaltung 34 das Fehlersignal in Vorausschau auf den Vergleich neuer Daten an den Anschlüssen TDOUT und DOUT in den aktiven Zustand bringt.
• In dem Testdaten-Vergleichssubmodus greift die Teststeuerschaltung 22 auf in den Speicherzellen gespeicherte Daten und auf Daten in den Auffangspeichern 102-116 mit einer Geschwindigkeit zu, die durch das Taktsignal TSTCLK bestimmt wird. Wie oben bereits erwähnt, ist diese Geschwindigkeit typischerweise viel höher als die Geschwindigkeit, mit der die externe Testschaltung arbeitet. Damit ist die externe Testschaltung möglicherweise nicht imstande, den Zustand des Fehlersignals nach jedem Vergleich durch die Fehlerdetektorschaltung 34 zu erkennen. Stattdessen erkennt die externe Schaltung typischerweise den Zustand des Fehlersignals , nachdem eine vorbestimmte Anzahl von Vergleichsvorgängen durch die Schaltung 34 ausgeführt wurde. Die Fehlerdetektorschaltung 34 hält das Fehlersignal FEHLER in dem inaktiven Zustand, wenn nicht die verglichenen Daten ungleich sind, und wenn das Fehlersignal in den aktiven Zustand gelangt, bleibt es solange aktiv, bis das Löschsignal CLEAR aktiv wird. Damit kann die Fehlerdetektorschaltung 34 eine Anzahl von Vergleichen durchführen, und wenn irgendeiner dieser Vergleiche das Ergebnis "ungleich" liefert, wird das Fehlersignal aktiv, ansonsten verbleibt es inaktiv. Auf diese Weise kann die externe Testschaltung bestimmen, ob ein Bereich von Speicherzellen eine oder mehrere defekte Speicherzellen enthält. So sei z. B. angenommen, die externe Testschaltung könne den Zustand des Fehlersignals einmal bei jeweils acht Speicherzellen annehmen, auf die innerhalb des Arrays 12 zugegriffen wird. Die externe Testschaltung kann also bestimmen, ob eine oder mehrere der Speicherzellen in einer gegebenen Gruppe von acht Speicherzellen defekt ist. Bei dieser Ausführungsform aktiviert die Teststeuerschaltung 22 das Löschsignal CLEAR, nachdem die Fehlerdetektorschaltung 34 einen Vergleich mit den in jeder Gruppe von acht Speicherzellen gespeicherten vorgenommen hat.
• Bei einer alternativen Ausführungsform delektiert die externe Testschaltung lediglich den Zustand des Fehlersignals , nachdem die Fehlerdetektorschaltung 34 die Daten in sämtlichen Speicherzellen innerhalb des Arrays 12 mit entsprechenden Daten in der Speicherschaltung 24 verglichen hat. Bei dieser Ausführungsform bestimmt die externe Testschaltung, dass das die Testschaltung 11 enthaltende Speicherbauelement keine defekten Speicherzellen enthält, wenn das Fehlersignal inaktiv ist. Ist hingegen das Fehlersignal aktiv, so stellt die externe Testschaltung fest, dass innerhalb des Arrays 12 eine oder mehrere Speicherzellen defekt sind. Das die Testschaltung 11 enthaltende Speicherbauelement kann dann einer weiteren Prüfung durch die externe Testschaltung oder durch eine andere Testeinrichtung unterzogen werden, um exakt nachzuweisen, welche Zellen defekt sind.
• Die chipeigene Testschaltung 11 ermöglich es einem externen Speichertester, der mit einer Geschwindigkeit arbeitet, die durch ein niederfrequentes Taktsignal CLK bestimmt wird, das Speicherelement 10 viel schneller zu testen als mit einem herkömmlichen Testsystem. Bei einem herkömmlichen Testsystem betreibt der externe Speichertester das Speicherbauelement 10 mit dem Taktsignal CLK und überträgt Daten zu und von dem Speicherbauelement mit einer geringeren Rate entsprechend der niedrigen Frequenz des Taktsignals CLK. Mit der chipeigenen Testschaltung 11 allerdings greift, nachdem die externe Testschaltung erst einmal die Testdaten während des Betriebs im Testdaten-Schreibmodus in die Speicherschaltung 24 übertragen hat, die Testschaltung 11 auf die Speicherzellen innerhalb des Arrays 12 mit einer viel höheren Geschwindigkeit, die durch das höherfrequente Taktsignal TSTCLK bestimmt ist. Die höhere Geschwindigkeit, mit der auf die Speicherzellen in dem Array 12 zugegriffen wird, führt zu einer entsprechenden Verringerung der Testzeit für das die Testschaltung 11 enthaltende Speicherbauelement. Darüber hinaus bietet die Testschaltung 11 Flexibilität für das spezielle DatenTestmuster, das zum Testen der Speicherzellen in dem Array 12 verwendet wird, da die externe Testschaltung jedes gewünschte Testdaten-Muster in die Speicherschaltung 24 übertragen kann. Im Gegensatz dazu verwendet eine herkömmliche chipeigene Speichertestschaltung ein oder mehrere vorbestimmte Testdaten-Muster beim Prüfen auf defekte Speicherzellen.
• Obschon die Speicherschaltung 24 gemäß Beschreibung acht Auffangspeicher 102-116 enthält, erkennt der Fachmann, dass jede beliebige Anzahl von Auffangspeichern vorgesehen sein kann. Beispielsweise enthält bei einer alternativen Ausführungsform die Speicherschaltung 24 die gleiche Anzahl von Auffangspeichern 102-116, wie Spalten von Speicherzellen in dem Array 12 enthalten sind. Wenn die Anzahl der Auffangspeicher 102-116 zunimmt, muss dementsprechend auch die Anzahl von NAND-Gattern in der Speicherschaltung 24 zunehmen, und die Adressendekodierschaltung 32 muss für zusätzliche dekodierte Adressensignale ADDR sorgen. Gibt es in dem Array 12 z. B. 1024 Spalten, so muss es 1024 Auffangspeicher in der Speicherschaltung 24 geben, und die Adressendekodierschaltung 32 muss dekodierte Adressensignale ADDR1-ADDR1024 bilden. Bei dieser Ausführungsform muss die Teststeuerschaltung 22 zehn Adressensignale A0-A10 bereitstellen, welche die Adressendekodierschaltung 32 in die Lage versetzen, diese Signale zu dekodieren und das entsprechende eine Signal von den dekodierten Adressensignalen ADDR1-ADDR1024 zu aktivieren. Obschon nur eine einzige Fehlerdetektorschaltung 34 bei der Ausführungsform nach Fig. 1 dargestellt ist, können weitere Fehlerdetektorschaltungen 34 vorgesehen sein, die mit ihren Ausgängen über zugehörige Ausgangspuffer 22 an entsprechende Datenanschlüsse DQ des Speicherbauelements 10 angeschlossen sind. Durch Einsatz mehrerer Fehlerdetektorschaltungen 34 können in den mehreren Zellen des Arrays 12 gespeicherte Daten parallel ausgelesen und mit entsprechenden Erwartungsdaten am Anschluss TDOUT verglichen werden, was die Zeit zum Prüfen des Arrays 12 zusätzlich verringert. Obschon die Speicherschaltung 24 gemäss Beschreibung Auffangspeicher enthält, die zum Speichern der Testdaten adressiert werden, so können auch andere Schaltungen zur Bildung der Speicherschaltung 24 eingesetzt werden. Beispielsweise kann die Speicherschaltung 24 eine Schaltung enthalten, um die Testdaten seriell in die Speicherschaltung 24 einzutakten und aus ihr auszutakten. Alternativ können die Testdaten an eine Anzahl von Anschlüssen des Speicherbauelements 10 gelegt und parallel in die Speicherschaltung 24 übernommen werden, so dass sie anschließend seriell oder parallel aus der Speicherschaltung entnommen werden. Andere Konfigurationen der Testschaltung 24 sind ebenfalls möglich, wie der Fachmann erkennt.
• Fig. 3 ist ein funktionelles Blockdiagramm eines Testsystems 200, welches einen Speichertester 202 enthält, der mit einem Speicherbauelement 204 gekoppelt ist, welches die Testschaltung 11 aus Fig. 1 enthält. Der Speichertester 202 ist an einen Adressenbus, einen Steuerbus und einen Datenbus des Speicherbauelements 204 gekoppelt und bildet auf diesen Bussen Signale, um das Speicherbauelement 204 während des Testvorgangs zu steuern. Die Testschaltung 202 liefert außerdem das Taktsignal CLK und das Testmodus-Signal TM an das Speicherbauelement 207. Das Testmodussignal TM kann einem separaten logischen Pegelsignal entsprechen, einer "angelegten Überspannung" an einem der Pins des Speicherbauelements 204 oder einer Kombination von Steuersignalen auf dem Steuerbus, so z. B. zur Schaffung eines Spaltenadressen-Strobesignals CAS vor einem Reihenadressen-Strobesignal RAS. Das Speicherbauelement 204 enthält einen Adressendekodierer 206, der Adressensignale über den Adressenbus empfängt und dekodierte Adressensignale an das Speicherzellen-Array 12 liefert. Eine Steuerschaltung 208 empfängt Steuersignale über den Steuerbus und steuert Betrieb weiterer Komponenten des Speicherbauelements 204 abhängig von diesen Steuersignalen. Eine Lese-/Schreibschaltung 210 ist über die Testschaltung 11 an das Array 12 gekoppelt und transferiert Information während Lese- und Schreiboperationen zu dem Datenbus bzw. von dem Datenbus. Der Adressendekodierer 206, die Steuerschaltung 208 und die Lese- Schreibschaltung 210 sind sämtlich konventionell und aus dem Stand der Technik bekannt. Obschon das Speicherbauelement 204 hier als SDRAM beschrieben ist, speziell z. B. als SyncLink-DRAM, so kann das Speicherbauelement 204 jedoch auch ein asynchrones DRAM, SDRAM oder ein anderer Speichertyp sein, wie dem Fachmann geläufig ist.
• Während des Normalbetriebs des Speicherbauelements 204 legt eine (in Fig. 3 nicht gezeigte) externe Schaltung Adresse-, Steuer- und Datensignale an die jeweiligen Busse, was das Testmodussignal TM inaktiv macht, und sie liefert das Taktsignal CLK. Während eines Lesezyklus legt die externe Schaltung eine Speicheradresse an den Adressenbus und legt Steuersignale an den Steuerbus. Ansprechend auf die Speicheradresse auf dem Adressenbus gibt der Adressendekodierer 206 eine dekodierte Speicheradresse an das Array 12, und die Steuerschaltung 208 legt Steuersignale zum Steuern des Speicherzellen- Arrays 12 an, so dass Daten entsprechend der dekodierten Speicheradresse an die Lese-/Schreibschaltung 210 ausgegeben werden. Die Lese-/Schreibschaltung 210 gibt dann diese Daten auf den Datenbus zur Verwendung durch die externe Schaltung. Während eines Schreibzyklus legt die externe Schaltung eine Speicheradresse an den Adressenbus, legt Steuersignale an den Steuerbus und legt Daten an den Datenbus. Erneut dekodiert der Adressendekodierer 206 die Speicheradresse auf dem Adressenbus und gibt eine dekodierte Adresse an das Array 12. Die Lese-/Schreibschaltung 210 transferiert die am Datenbus anstehenden Daten durch die Testschaltung 11 zu der adressierten Speicherzelle innerhalb des Arrays 12, und diese Daten werden in der adressierten Speicherzelle und der Steuerung von Steuersignalen aus der Steuerschaltung 208 gespeichert.
• Im Testmodus aktiviert der Speichertester 202 das Testmodussignal TM und liefert das Taktsignal CLK. Dann transferiert die Testschaltung 202 das Testdatenmuster über den Datenbus und durch die Lese-/Schreibschaltung 210 zu der Speicherschaltung 24 innerhalb der Testschaltung 11. Dann arbeitet die Testschaltung 11 in der zuvor beschriebenen Weise, um die Speicherzellen des Arrays 12 zu testen, und sie gibt das Fehlersignal über eine der Leitungen auf dem Datenbus aus. Die Testschaltung 202 überwacht diese Leitung des Datenbuses, auf der das Fehlersignal platziert wird, um festzustellen, ob das Speicherbauelement 204 mögliche defekte Speicherzellen enthält.
• Fig. 4 ist ein Blockdiagramm eines Rechnersystems 300, welches das Speicherbauelement 204 nach Fig. 3 enthält. Das Rechnersystem enthält eine Rechnerschaltung 302 zum Durchführen verschiedener Berechnungsfunktionen, beispielsweise zum Ausführen spezifischer Software, um spezielle Berechnungen oder Aufgaben zu übernehmen. Darüber hinaus enthält das Rechnersystem 300 ein oder mehrere Eingabegeräte 304, z. B. eine Tastatur oder eine Maus, gekoppelt mit der Rechnerschaltung 302, damit eine Bedienungsperson mit dem Rechnersystem 300 kommunizieren kann. Typischerweise enthält das Rechnersystem 300 ein oder mehrere Ausgabegeräte 306, die mit der Rechnerschaltung 302 gekoppelt sind, wobei es sich bei einem solchen Ausgabegerät typischerweise um einen Drucker oder ein Videoterminal handelt. Ein oder mehrere Datenspeichergeräte 308 sind typischerweise ebenfalls mit der Rechnerschaltung 302 gekoppelt, um Daten zu speichern oder Daten von dem (nicht gezeigten) externen Speichermedium zu übernehmen. Beispiele für typische Datenspeichergeräte 308 sind Festplatten und Floppy-Discs, Bandkassetten, Kompakt-Disc-Festspeicher ("CD-ROMs"). Die Rechnerschaltung 302 ist typischerweise mit dem Speicherbauelement 204 über einen Steuerbus, einen Datenbus und einen Adressenbus gekoppelt, um das Schreiben von Daten in das und das Lesen von Daten aus dem Speicherbauelement 204 abzuwickeln.
• Der Fachmann versteht, dass zwar verschiedene Ausführungsformen und Vorteile der Erfindung in der obigen Beschreibung dargelegt sind, jedoch die obige Offenbarung lediglich beispielhaften Charakter hat und Änderungen in Einzelheiten möglich sind, dabei aber immer noch im Rahmen der Grundprinzipien der Erfindung verblieben wird. Beispielsweise kann eine chipeigene Testschaltung gemäß der Erfindung in jedem Hochgeschwindigkeits-Speicherbauelement enthalten sein, darunter ein FDRAM, ein SLDRAM, ein SRAM und ein RAMBUS. Deshalb wird die Erfindung lediglich durch die beigefügten Ansprüche beschränkt.

Claims (21)

1. Verfahren zum Nachweisen defekter Speicherzellen in einem mehrere Speicherzellen enthaltenden Array (12) in einem integrierten Speicherbauelement (10), welches Datenanschlüsse (DQ) zum Empfang von Daten enthält, umfassend folgende Schritte:

Das Speicherbauelement (10) wird in eine Testbetriebsart gebracht;

in dem Speicherbauelement (10) werden mehrere Bits von Testdaten gespeichert, die an die Datenanschlüsse (DQ) angelegt werden;

die gespeicherten Testdaten werden zu den Speicherzellen transferiert;

die in jeder der Speicherzellen gespeicherten Testdaten werden verglichen mit den entsprechenden Testdaten, die anfangs zu der Speicherzelle transferiert wurden;

es wird ein Fehler in einer Speicherzelle dann nachgewiesen, wenn der Vergleichsschritt anzeigt, daß die in der Speicherzelle gespeicherten Daten nicht den zu der Speicherzelle transferierten Testdaten gleichen, dadurch gekennzeichnet, daß der Schritt des Speicherns mehrerer Bits von Testdaten in dem Speicherelement mit einer ersten Geschwindigkeit (CLK) erfolgt, und die Schritte des Transferierens der gespeicherten Testdaten, des Speicherns der transferierten Testdaten und des Vergleichens der Testdaten sämtlich bei einer zweiten Geschwindigkeit (TSTCLK), die größer als die erste Geschwindigkeit (CLK) ist, stattfinden.

2. Verfahren nach Anspruch 1, bei dem der Schritt des Speicherns mehrerer Bits von an die Datenanschlüsse angelegten Testdaten in dem Speicherbauelement (10) den Schritt beinhalten, bei dem M Bits von Daten gespeichert werden, wobei M der Anzahl von Spalten von Speicherzellen in dem Speicherzellen-Array (12) gleicht.

3. Verfahren nach Anspruch 1, bei dem der Schritt des Speicherns mehrerer Bits von an die Datenanschlüsse angelegten Testdaten in dem Speicherbauelement den Schritt des sequentiellen Speicherns von Testdaten-Bits beinhaltet.

4. Verfahren nach Anspruch 1, bei dem der Schritt des Transferierens der gespeicherten Testdaten zu den Speicherzellen den Schritt des sequentiellen Transferierens einzelner Testdaten-Bits zu zugehörigen Speicherzellen beinhaltet.

5. Verfahren nach Anspruch 1, bei dem der Schritt des Nachweisens einmal für jeweils N für erfolgte Vergleichsschritte stattfindet.

6. Verfahren nach Anspruch 1, bei dem das Speicherbauelement einen Taktanschluss enthält, um ein externes Taktsignal (CLK) mit einer Frequenz zu empfangen, weiterhin einen internen Taktknoten (45) an welchem ein internes Taktsignal (TSTCLK) mit einer größeren Frequenz als das externe Taktsignal (CLK) erzeugt wird, wobei das Speicherbauelement (10) weiterhin eine Testdaten-Speicherschaltung (24) enthält, die an den internen Taktknoten (54) gekoppelt ist, der eine Mehrzahl von Testdaten speichert, umfassend folgende Schritte:

an den Datenanschluss werden sequentiell Testdaten angelegt;

die an den Datenanschluss (DQ in der Testdaten-Speicherschaltung (24) angelegten Testdaten werden mit einer Geschwindigkeit gespeichert, die durch das externe Taktsignal (CLK) festgelegt wird;

Testdaten werden in einer vorbestimmten Sequenz aus der Testdaten- Speicherschaltung (24) an die zugehörigen adressierten Speicherzellen mit einer Geschwindigkeit transferiert, die durch das interne Taktsignal (TSTCKL) festgelegt wird;

es wird auf die Daten in der Speicherschaltung (24) zugegriffen, die zu der Speicherzelle transferiert wurden, auf die zugegriffen wird;

es werden die in der zugegriffenen Speicherzelle gespeicherten Testdaten mit einer durch das interne Taktsignal (TSTCLK) bestimmten Geschwindigkeit verglichen mit den entsprechenden zugegriffenen Daten in der Testdaten-Speicherschaltung (24);

es wird ein Fehler in einer Speicherzelle nachgewiesen, wenn der Schritt des Vergleichens ergibt, daß die in der zugegriffenen Speicherzelle gespeicherten Daten nicht den entsprechenden Testdaten in der Speicherschaltung (24) gleichen;

an dem Datenanschluss (DQ) wird ein Fehlersignal aktiviert, wenn ein Fehler nachgewiesen wird; und

die Schritte des Zugreifens auf eine Speicherzelle bis zum Aktivieren eines Fehlersignals werden für jede Speicherzelle in dem Speicherzellen-Array (12) wiederholt.

7. Verfahren nach Anspruch 6, bei dem der Schritt des Nachweisens einmal für ein N maliges Auftreten des Vergleichschritts durchgeführt wird.

8. Integriertes Speicherbauelement, umfassend eine auf dem Tip ausgeführte Testschaltung, wobei das Speicherbauelement (10) einen Datenanschluss (DQ) zum Empfangen eines Datensignals und ein Array (12) mit mehreren in Reihen und Spalten organisierten Speicherzellen, wobei jede Speicherzelle ein Datenbit speichert und eine zugehörige Adresse aufweist, umfassend:

einen Testbetriebsartanschluss zum Empfangen eines Testbetriebartsignals (TM);

einen Externtakt-Anschluss zum Empfangen eines externen Taktsignals (CLK), welches eine Frequenz aufweist;

eine Taktmultiplizierschaltung (40) mit einem an den Externtakt-Anschluss gekoppelten Eingang, die ein internes Taktsignal (TSTCLK) auf einen Ausgang ansprechend auf das externe Taktsignal (CLK) erzeugt, wobei das interne Taktsignal (TSTCLK) eine höhere Frequenz als das externe Taktsignal (CLK) aufweist;

eine Testdaten-Speicherschaltung (24) mit einem Eingang (TDIN), einem Ausgang (TDOUT), und Anschlüssen zum Empfangen von Steuersignalen, wobei die Testdaten-Speicherschaltung in einer ersten Betriebsart ansprechend auf die Steuersignale betreibbar ist, um an den Eingang (TDIN) angelegte Datenbits zu speichern, und in einer zweiten Betriebsart ansprechend auf die Steuersignale betreibbar ist, um an ihrem Ausgang (TDOUT) die gespeicherten Datenbits auszugeben;

eine Fehlernachweisschaltung (34), die mit Eingängen an das Array (12) und den Ausgang der Testdaten-Speicherschaltung (24) gekoppelt ist, und die ein Fehlersignal an einem Ausgang aktiviert, wenn die verglichenen Daten ungleich sind;

eine Schaltereinrichtung mit einem ersten Anschluss, der an den Datenanschluss (DQ) gekoppelt ist, einem zweiten Anschluss, der an den Eingang der Testdaten-Speicherschaltung (24) gekoppelt ist, einem an das Array (12) gekoppelten dritten Anschluss, und einem vierten Anschluss, der an den Ausgang der Fehlernachweisschaltung (34) gekoppelt ist, wobei die Schaltereinrichtung selektiv den ersten Anschluss an einen von dem zweiten, dem dritten und dem vierten Anschluss ansprechend auf ein Steuersignal (TMCOMT1; TMCOMT2) koppelt; und

eine Teststeuerschaltung (22), die an den Ausgang der Testmultipliziererschaltung (40), den Testbetriebsartanschluss, das Array (12) und einen Steueranschluss der Schalteinrichtung gekoppelt ist, und die ansprechend auf das externe Taktsignal (CLK) betreibbar ist, wenn das Testbetriebsartsignal inaktiv ist, um den Datenanschluss (DQ) an das Array (12) zu koppeln, und die bei aktivem Testbetriebsartsignal betreibbar ist, um Steuersignale zu bilden und so den Datenanschluss an den Eingang der Testdaten-Speicherschaltung (24) zu koppeln, an den Datenanschluss (DQ) angelegte Daten zu der Testdaten-Speicherschaltung (24) mit einer ersten, durch das externe Taktsignal (CLK) festgelegten Geschwindigkeit zu transferieren, in der Testdaten-Speicherschaltung (24) gespeicherten Daten in die Speicherzellen des Arrays (12) mit einer zweiten Geschwindigkeit, die größer ist als die erste Geschwindigkeit und durch das interne Taktsignal (TSTCLK) bestimmt wird, zu transferieren, auf die Daten in den jeweiligen Speicherzellen des Arrays (12) und auf die Daten in der Speicherschaltung (24), die zu Beginn in die Speicherzelle transferiert wurden, zuzugreifen, so daß die Fehlernachweisschaltung (34) diese zwei Datenbits mit einer dritten Geschwindigkeit, die größer ist als die erste Geschwindigkeit und durch das interne Taktsignal (TSTCLK) bestimmt wird, vergleicht, und das Ausgangssignal der Fehlernachweisschaltung (34) an den Datenanschluss (DQ) koppelt, so daß das Fehlersignal an den Datenanschluss (DQ) gebildet wird.

9. Testschaltung nach Anspruch 8, bei der die Testdaten-Speicherschaltung (24) aufweist:

mehrere Auffangschaltungen (102 ... 116), die jeweils einen Eingang und einen Ausgang haben, wobei jede Auffangschaltung (102 ... 116) ein Datenbit speichert, das an seinen Eingang angelegt wird, um die gespeicherten Daten an einem Ausgang bereitzustellen;

mehrere Eingangs- und Ausgangseinrichtungen (118 ... 132; 134 ... 148), die jeweils einen ersten und einen zweiten Signalanschluss und einen Steueranschluss zum Empfangen eines zugehörigen Adressensteuersignals aufweisen, von denen der erste Signalanschluss jeder Eingangs- Schalteinrichtung (118 ... 132) mit dem Eingang einer zugehörigen Auffangschaltung (102 ... 116) und die zweiten Signalanschlüsse sämtlicher Eingangs-Schalteinrichtungen (118 ... 132) miteinander gekoppelt sind, und der erste Signalanschluss jeder Ausgangs-Schalteinrichtung (134 ... 148) mit dem Ausgang einer zugehörigen Auffangschaltung (102 ... 116) gekoppelt und die zweiten Signalanschlüsse sämtlicher Ausgangs- Schalteinrichtungen (134 ... 148) zusammengeschaltet sind, und jede Schalteinrichtung seinen ersten Signalanschluss ansprechend auf das Adressensteuersignal an den zweiten Signalanschluss koppelt;

einer Eingangsadressenschaltung mit einer Mehrzahl von NAND-Gattern (150-164), die jeweils mit einem Ausgang an den Steueranschluss einer zugehörigen Eingangs-Schalteinrichtung (118 ... 132) gekoppelt sind mit einem ersten Eingang zum Empfangen des Schreib-Testdatensignals (WRETTD) verschaltet sind, und mit einem zweiten Eingang zum Empfangen eines Adressensignals (ADDR1-ADDR8) verschaltet sind; und

einer Ausgangsadressenschaltung mit einer Mehrzahl von NAND-Gattern (166-180), von denen jedes mit einem Ausgang an den Steueranschluss einer zugehörigen Ausgangs-Schalteinrichtung (134 ... 148), mit einem ersten Eingang zum Empfangen des Lese-Testdatensignals (RDTD) und mit einem zweiten Eingang zum Empfangen eines Adressensignals (ADDR1- ADDR8) verschaltet ist.

10. Testschaltung nach Anspruch 8, bei der die Fehlernachweisschaltung (34) aufweist:

ein XOR-Gatter (184) mit einem Ausgang, einem mit dem Array (12) gekoppelten Eingang und einem zweiten Eingang, der mit dem Ausgang der Testdaten-Speicherschaltung (24) gekoppelt ist;

ein NOR-Gatter (186), das mit einem Eingang an den Ausgang des XOR- Gatters (184), mit einem zweiten Eingang an die Teststeuerschaltung (22) gekoppelt ist und einen Ausgang aufweist; und

ein RS-Flip Flop (188) mit zwei kreuzgekoppelten NOR-Gattern (190, 192), wobei das Flip Flop einen ersten Setzeingang enthält, der mit dem Ausgang des NOR-Gatters (186) gekoppelt ist, einen Rücksetzeingang aufweist, der mit der Teststeuerschaltung (22) gekoppelt ist, und einen Ausgang besitzt, an dem das Fehlersignal gebildet wird.

11. Testschaltung nach Anspruch 8, bei der das Speicherzellen-Array (12) M Spalten enthält, und die Testdaten-Speicherschaltung M Datenbits speichert.

12. Computersystem, umfassend:

eine Dateneingabeeinrichtung;

eine Datenausgabeeinrichtung; und

eine Rechenschaltung, die an die Dateneingangs- und -ausgangseinrichtungen angeschlossen sind, wobei die Rechenschaltung ein Speicherbauelement nach einem der Ansprüche 8 bis 11 besitzt.

13. Speicherbauelement (10), umfassend:

einen Adressenbus;

einen Steuerbus;

einen Datenbus;

einen Anschluss zum Empfangen eines Testbetriebsartsignals;

einen Adressendecodierer, der an den Adressenbus gekoppelt ist;

eine an den Steuerbus gekoppelte Steuerschaltung;

eine an den Datenbus gekoppelte Lese-/Schreibschaltung;

ein Speicherzellen-Array (12), das an den Adressendecodierer und die Lese-/Schreibschaltung gekoppelt ist, wobei das Array eine Mehrzahl von in Reihen und Spalten angeordneten Speicherzellen besitzt, von denen jede ein Datenbit speichert; und

eine an den Datenbus gekoppelte Testschaltung, welche aufweist:

eine Testdaten-Speicherschaltung (24) mit einen Eingang (DDIN), der an den Datenanschluss gekoppelt ist, und mit einem Ausgang (TDOUT), der an das Speicherzellen-Array (12) gekoppelt ist, und mit Anschlüssen zum Empfangen von Lesetestdaten- und Schreibtestdatensignalen, wobei die Testdaten-Speicherschaltung (24) Datenbits speichert, die an den Datenanschluss angelegt werden, wenn das Schreibtestdatensignal aktiv ist, und an ihrem Ausgang die Bits gespeicherter Daten bereitstellt, wenn das Lesetestdatensignal aktiv ist,

eine Fehlernachweisschaltung (34) mit einem ersten, an das Speicherzellen-Array (12) gekoppelten Eingang und mit einem zweiten, an den Ausgang der Testdaten-Speicherschaltung gekoppelten Eingang, wobei die Fehlernachweisschaltung an einem Ausgang dann ein aktives Fehlersignal bildet, wenn die Daten an ihren Eingängen ungleich sind, und

eine Teststeuerschaltung (22), die an die Anschlüsse der Testdaten- Speicherschaltung (24) und an den Testbetriebsartanschluss gekoppelt sind, wobei die Teststeuerschaltung (22) bei aktivem Testbetriebsartsignal in einer ersten Betriebsart betreibbar ist, um das Schreibtestdatensignal zu aktivieren und an den Datenanschluss angelegte Daten in die Speicherschaltung (24) mit einer ersten, durch ein externes Taktsignal (CLK) bestimmten Geschwindigkeit zu transferieren, in einer zweiten Betriebsart betreibbar ist, um das Lesetestdatensignal zu aktivieren und Daten aus der Speicherschaltung zu den Speicherzellen innerhalb des Arrays (12) mit einer zweiten, durch ein internes Taktsignal (TSTCLK) bestimmten Geschwindigkeit zu transferieren, und in einer dritten Betriebsart betreibbar ist, um das Lesetestdatensignal zu aktivieren und auf in den Speicherzellen gespeicherte Daten mit einer dritten Geschwindigkeit zuzugreifen, die größer als die erste Geschwindigkeit ist und durch das interne Taktsignal (TSTCLK) bestimmt wird, so daß die Fehlernachweisschaltung die in Jeder Speicherzelle gespeicherten Daten mit den Daten vergleicht, die zu Beginn in die Speicherzelle transferiert wurden.

14. Speicherbauelement nach Anspruch 13, bei dem jede Speicherzelle aufweist:

einen Zugriffstransistor mit einem Gateanschluss, der an eine zugehörige Wortleitung gekoppelt ist, die zu jeder Reihe der Speicherzellen in dem Array gehört, und mit einem Drain-Anschluss, der mit einem eines zugehörigen Paars komplementärer Ziffernleitungen gekoppelt ist, die zu jeder Spalte der Speicherzellen gehören und mit einem Source-Anschluss; und

einem Kondensator mit einem ersten Belag, der an den Source-Anschluss gekoppelt ist, und mit einem zweiten Belag, der mit zum Empfangen einer Referenzspannung geschaltet ist.

15. Testsystem zum Nachweisen von Defekten in einem Speicherbauelement, umfassend:

Ein Speicherbauelement (10) nach Anspruch 13, und

eine Testeinrichtung (202), die an die Adressen-, Daten- und Steuerbusse des Speicherbauelements (12) und an einen Testbetriebsart-Anschluss gekoppelt ist, wobei die Testeinrichtung (202) das Testbetriebsartsignal aktiviert, um das Speicherbauelement (10) in eine Testbetriebsart zu bringen, und um anschließend ein vorbestimmtes Daten-Testmuster über den Datenbus in die Testschaltung zu transferieren, und um einen Defekt in dem Speicherbauelement (10) nachzuweisen, wenn das Fehlersignal aktiv wird.

16. Testsystem nach Anspruch 15, wobei die Testeinrichtung (202) sequentiell separat vorbestimmte Testdatenmuster anlegt, welche sequentiell in der Testdaten-Speicherschaltung abgespeichert werden, wobei die Testeinrichtung mindestens einmal ermittelt, ob das Fehlersignal aktiv ist, nachdem ein zugehöriges Testmuster angelegt wurde und bevor ein nachfolgendes Testmuster angelegt wird.

17. Testsystem nach Anspruch 15, bei dem die Testeinrichtung (202) ein abwechselndes Bitmuster von Testdaten anlegt, das in einem Testdaten- Speicherregister gespeichert ist.

18. Integriertes Speicherbauelement mit einer auf dem Tip ausgeführten Testschaltung, wobei das Speicherbauelement ein Speicherzellen-Array (12) mit mehreren in Reihen und Spalten angeordneten Speicherzellen und einem zum Empfangen eines Datensignals ausgebildeten Datenanschluss aufweist, wobei die Testschaltung umfasst:

einen Testbetriebsartanschluss zum Empfangen eines Testbetriebsartsignals;

eine Testdaten-Speicherschaltung mit einem Eingang, der an den Datenanschluss gekoppelt ist, und einem Ausgang, der an das Speicherzellenarray gekoppelt ist, und mit Anschlüssen zum Empfangen von Lesetestdaten-Schreibtestdatensignalen, wobei die Testdaten- Speicherschaltung Datenbits, die an den Datenanschluss angelegt wurden, speichert, wenn das Schreibtestdatensignal aktiv ist, um an ihrem Ausgang die Bits der gespeicherten Daten bereitzustellen, wenn das Lesetestdatensignal aktiv ist;

eine Fehlernachweisschaltung mit einem ersten Eingang, der an das Speicherzellen-Array gekoppelt ist, und mit einem zweiten Eingang, der an den Ausgang der Testdaten-Speicherschaltung gekoppelt ist, wobei die Fehlernachweisschaltung ein aktives Fehlersignal an einem Ausgang bildet, wenn die Daten an ihren Eingängen ungleich sind; und

einer Teststeuerschaltung, die an die Anschlüsse der Testdaten- Speicherschaltung und an den Testbetriebsartanschluss gekoppelt ist, wobei die Teststeuerschaltung bei aktivem Testbetriebsartsignal in einer ersten Betriebsart betreibbar ist, um das Schreibtestdatensignal zu aktivieren und an den Datenanschluss angelegte Daten mit einer ersten, durch ein externes Taktsignal (CLK) bestimmten Geschwindigkeit in die Speicherschaltung zu transferieren, in einer zweiten Betriebsart betreibbar ist, um das Lesetestdatensignal zu aktivieren und Daten aus der Speicherschaltung mit einer zweiten, durch ein internes Taktsignal (TSTCLK) bestimmten Geschwindigkeit, die größer als die erste Geschwindigkeit ist, in die Speicherzellen des Arrays zu transferieren, und in einer dritten Betriebsart betreibbar ist, um das Lesetestdatensignal zu aktivieren und auf in den Speicherzellen gespeicherte Daten mit einer dritten Geschwindigkeit zuzugreifen, die größer als die erste Geschwindigkeit ist und von dem internen Taktsignal (TSTCLK) bestimmt wird, so daß die Fehlernachweisschaltung, die in jeder Speicherzelle gespeicherten Daten mit Daten vergleicht, die zu Beginn zu dieser Speicherzelle transferiert wurden.

19. Bauelement nach Anspruch 18, bei dem die Testdaten-Speicherschaltung aufweist:

eine Mehrzahl von Auffangschaltungen mit jeweils einem Eingang und einem Ausgang, wobei jede Auffangschaltung ein Datenbit speichert, das an ihren Eingang angelegt wurde, um die gespeicherten Daten an einem Ausgang bereitzustellen;

mehrere Eingangs- und Ausgangsschalteinrichtungen, von denen jede einen ersten und einen zweiten Signalanschluss und einen Steueranschluss zum Empfangen eines zugehörigen Adressensteuersignals aufweist, wobei der erste Signalanschluss jeder Eingangs-Schalteinrichtung mit dem Eingang einer zugehörigen Auffangschaltung gekoppelt ist und die zweiten Signalanschlüsse sämtlicher Eingangs-Schalteinrichtungen zusammengeschaltet sind, und der erste Signalanschluss jeder Ausgangs- Schalteinrichtung mit dem Ausgang einer zugehörigen Auffangschaltung gekoppelt ist, und die zweiten Signalanschlüsse sämtlicher Ausgangs- Schalteinrichtungen zusammengeschaltet sind, und jede Schalteinrichtung ihren ersten Signalanschluss ansprechend auf das Adressensteuersignal an den zweiten Signalanschluss koppelt;

eine Eingangsadressenschaltung mit mehreren NAND-Gattern, von denen jedes einen mit dem Steueranschluss einer zugehörigen Eingangs- Schalteinrichtung gekoppelten Ausgang, einen ersten zum Empfangen des Schreibtestdatensignals verschalteten Eingang und einen zweiten zum Empfangen eines Adressensignals verschalteten Eingang besitzt; und

eine Ausgangsadressenschaltung mit mehreren NAND-Gattern, die jeweils einen mit dem Steueranschluss einer zugehörigen Ausgangs- Schalteinrichtung gekoppelten Ausgang, einen ersten, zum Empfangen des Lesetestdatensignals verschalteten Eingang und einen zweiten, zum Empfangen eines Adressensignals verschalteten Eingang besitzt.

20. Bauelement nach Anspruch 18, bei dem die Fehlernachweisschaltung enthält:

ein XOR-Gatter mit einem Ausgang, einem mit dem Array gekoppelten Eingang, und einem zweiten Eingang, der an den Ausgang der Testdaten- Speicherschaltung angeschlossen ist;

ein NOR-Gatter mit einem Eingang, der an den Ausgang des XOR-Gatters gekoppelt ist, einem zweiten Eingang, der an die Teststeuerschaltung gekoppelt ist und mit einem Ausgang;

einer S-Flip Flop mit zwei kreuzgekoppelten NOR-Gattern, wobei das Flip Flop einen mit dem Ausgang des NOR-Gatters gekoppelten Setzeingang, einen an die Teststeuerschaltung angeschlossenen Rücksetzeingang und einen Ausgang aufweist, an dem das Fehlersignal gebildet wird.

21. Bauelement nach Anspruch 18, bei dem das Speicherzellen-Array M Spalten enthält, und die Testdaten-Speicherschaltung M Datenbits speichert.