[go: up one dir, main page]

DE69332358T2 - Leistung-mosfet aus siliziumkarbid - Google Patents

Leistung-mosfet aus siliziumkarbid

Info

Publication number
DE69332358T2
DE69332358T2 DE69332358T DE69332358T DE69332358T2 DE 69332358 T2 DE69332358 T2 DE 69332358T2 DE 69332358 T DE69332358 T DE 69332358T DE 69332358 T DE69332358 T DE 69332358T DE 69332358 T2 DE69332358 T2 DE 69332358T2
Authority
DE
Germany
Prior art keywords
region
drain
source
trench
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69332358T
Other languages
English (en)
Other versions
DE69332358D1 (de
Inventor
W. Palmour
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Cree Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cree Inc filed Critical Cree Inc
Application granted granted Critical
Publication of DE69332358D1 publication Critical patent/DE69332358D1/de
Publication of DE69332358T2 publication Critical patent/DE69332358T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Bipolar Transistors (AREA)

Description

    Bereich der Erfindung
  • Die vorliegende Erfindung betrifft Leistungs-Metalloxidhalbleiter- Feldeffekttransistoren ("MOSFETs") und insbesondere einen aus Siliciumcarbid hergestellten MOSFET.
    • Hintergrund der Erfindung
  • Leistungshalbleiterbauelemente wie z. B. bipolare Hochleistungs- Sperrschichttransistoren ("HPBT"), Leistungs-Metalloxidhalbleiter-Feldeffekttransistoren ("MOSFET") oder Abschaltthyristoren ("GTO") sind Halbleiterbauelemente, die große Strommengen regeln oder durchlassen und hohe Spannungen sperren können. Leistungs- MOSFETs sind allgemein bekannt, und einer der kritischsten Parameter eines Leistungs- MOSFET ist der spezifische Einschaltwiderstand (d. h. der Widerstand des Bauelementes in der linearen Region, wenn das Bauelement eingeschaltet ist). Der spezifische Einschaltwiderstand für einen Leistungs-MOSFET sollte vorzugsweise so klein wie möglich sein, um den Source-zu-Drain-Strom pro Flächeneinheit für eine bestimmte am MOSFET anliegende Source-zu-Drain-Spannung zu maximieren. Je niedriger der spezifische Einschaltwiderstand, desto geringer der Spannungsabfall für einen bestimmten Stromnennwert.
  • Konventionelle Leistungs-MOSFETs werden aus Silicium (Si) hergestellt. Aus Si bestehende MOSFETs haben jedoch bestimmte Leistungsgrenzen, die dem Si-Material selbst eigen sind, wie z. B. die Stärke der Draindriftregion. Der größte zum spezifischen Einschaltwiderstand beitragende Faktor ist der Widerstand der Draindriftregion des MOSFET. Stärke und Dotierung der Draindriftregion begrenzen den Einschaltwiderstand. Bei zunehmender Nennspannung eines MOSFET nimmt typischerweise die Stärke der Draindriftregion zu, und die Dotierung der Draindriftregion nimmt ab. Somit steigt der Widerstand der Draindriftregion drastisch an. Daher sollte die Stärke der Draindriftregion für eine bestimmte Nennspannung minimiert werden, um den spezifischen Einschaltwiderstand für das Bauelement zu minimieren.
  • Diese Probleme mit dem Einschaltwiderstand wurden erkannt und es wurden mehrere MOSFET-Strukturen in einem Versuch entwickelt, die Probleme mit dem Einschaltwiderstand zu lösen. Beispiele für solche Entwicklungen sind aus den folgenden Literaturquellen ersichtlich: US-Patent 4,952,991 von Kayuma mit dem Titel "Vertical Field-Effect Transistor Having A High Breakdown Voltage And A Small On-Resistance"; US-Patent 4,959,699 von Lidow et al. mit dem Titel "High Power MOSFET With Low On-Resistance And High Breakdown Voltage", US-Patent 4,608,584 von Mihara mit dem Titel "Vertical Type MOS Transistor"; US-Patent 4,931,408 von Hshich mit dem Titel "Method of Fabricating a Short-Channel Low Voltage DMOS Transistor"; US-Patent 4,974,059 von Kinzer mit dem Titel "Semiconductor High-Power MOSFET Device"; US-Patent 4,642,666 von Lidow et al. mit dem Titel "High Power MOSFET With Low On- Resistance And High Breakdown Voltage"; US-Patent 4,965,647 von Takahashi mit dem Titel "Vertical MOS Field Effect Transistor Having A High Withstand Voltage And A High Switching Speed"; US-Patent 4,860,084 von Shibata mit dem Titel "Semiconductor Device MOSFET With V-Shaped Drain Contact"; und US-Patent 4,697,201 von Mihara mit dem Titel "Power MOSFET with Decreased Resistance in the Conducting State". Diese früheren Versuche, das Problem zu lösen, beinhalteten verschiedene Strukturen des Si-Halbleitermaterials, um den Einschaltwiderstand zu senken zu versuchen. Weitere Strukturen wurden ebenfalls in Siliciumcarbid hergestellt, wie beispielsweise aus JP-A-04-239778 von Ueno et al. und JP-A-04-029368 von Fuji et al. ersichtlich ist.
  • Somit existiert derzeit nach bestem Wissen des Erfinders kein Leistungs-MOSFET mit niedrigem Einschaltwiderstand und hohem Temperaturbereich für hohe Spannungen.
  • Es ist eine Aufgabe der vorliegenden Erfindung, einen Leistungs-MOSFET mit niedrigem Einschaltwiderstand und hohem Temperaturbereich für hohe Spannungen bereitzustellen. Durch Verstehen und Entwickeln von Materialverarbeitungstechniken in Siliciumcarbid können Hersteller aus Siliciumcarbid bestehende Leistungs-MOSFETs produzieren, die Verbesserungen des Einschaltwiderstands und der Hochtemperaturleistung gegenüber konventionellen Leistungs-MOSFETs aus Si bieten.
  • Gemäß der vorliegenden Erfindung wird ein vertikaler Leistungs- Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) gemäß Definition in Anspruch 1 bereitgestellt.
  • Es wird nachfolgend auf die Begleitzeichnungen Bezug genommen. Dabei zeigt:
  • Fig. 1 eine schematische Teilquerschnittsansicht eines in Siliciumcarbid ausgebildeten vertikalen MOSFET mit einer U-förmigen Gatekontaktregion gemäß einer Ausgestaltung der vorliegenden Erfindung;
  • Fig. 2 eine schematische Teilquerschnittsansicht eines in Siliciumcarbid ausgebildeten vertikalen MOSFET mit einer V-förmigen Gatekontaktregion ("VMOSFET") gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung;
  • Fig. 3 eine schematische Teilquerschnittsansicht eines in Siliciumcarbid ausgebildeten VMOSFET gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung;
  • Fig. 4 eine schematische Teilquerschnittsansicht eines in Siliciumcarbid ausgebildeten VMOSFET gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung;
  • Fig. 5 einen Plot der Drain-Strom-Spannungskennwerte eines in Siliciumcarbid ausgebildeten VMOSFET mit einer aktiven Fläche von 6,7 · 10&supmin;&sup4; cm² bei einer Temperatur von 300ºK;
  • Fig. 6 einen Plot der Transkonduktanz-Gatespannungskennwerte eines VMOSFET gemäß der vorliegenden Erfindung;
  • Fig. 7 eine schematische Teilquerschnittsansicht eines in Siliciumcarbid ausgebildeten ungeerdeten VMOSFET gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung;
  • Fig. 8 einen Plot der Drain-Strom-Spannungskennwerte eines ungeerdeten VMOSFET gemäß der Ausgestaltung von Fig. 7; und
  • Fig. 9 eine fotografische Ansicht der Maske, die zum Bilden des MOSFET gemäß der vorliegenden Erfindung verwendet wurde.
    • Ausführliche Beschreibung
  • Die vorliegende Erfindung wird nachfolgend ausführlicher mit Bezug auf die Begleitzeichnungen beschrieben, in denen eine bevorzugte Ausgestaltung der Erfindung dargestellt ist. Die vorliegende Erfindung kann jedoch in vielen verschiedenen Formen ausgestaltet werden und darf nicht als auf die hierin dargelegte Ausgestaltung begrenzt angesehen werden; vielmehr hat diese Ausgestaltung den Zweck, die vorliegende Offenbarung sorgfältig und komplett darzulegen, um der Fachperson den Umfang der Erfindung umfassend vermittelt. Gleiche Bezugsziffern beziehen sich überall auf gleiche Elemente.
  • Die Fig. 1-3 der Zeichnungen zeigen, dass die Leistungs-MOSFET- Bauelemente gemäß der vorliegenden Erfindung unter Verwendung geerdeter Strukturen hergestellt werden können. Fig. 1 illustriert eine schematische Querschnittsansicht eines in Siliciumcarbid ausgebildeten Leitungs-Metalloxidhalbleiter-Feldeffekttransistors (MOSFET) mit einer allgemein mit 27 bezeichneten U-förmigen Gatekontaktregion gemäß der vorliegenden Erfindung. Der allgemein mit 20 bezeichnete MOSFET hat eine Drainregion 23 mit einem Substrat 21 aus Siliciumcarbid (SiC) eines ersten Leitfähigkeitstyps, in der illustrierten Ausgestaltung mit n+ angegeben. Das hierin beschriebene SiC hat typischerweise einen 6H-Polytyp, aber wie für die Fachperson offensichtlich sein wird, kann das SiC auch aus anderen Polytypen bestehen, einschließlich aber nicht begrenzt auf die Polytypen 3C, 2H, 4H oder 15R. Die Drainregion 23 hat auch eine Draindriftregion 22 aus SiC mit demselben gezeigten Leitfähigkeitstyp, in der illustrierten Ausgestaltung als n- angegeben. Die n+ und n- Regionen, sowie p+ und p-, sind mit "+" und "-" für hohe und niedrige Dotierungskonzentrationen jeweils desselben Materials bezeichnet. Eine Kanalregion 24 befindet sich neben der Draindriftregion 22 der Drainregion 23 und hat den mit p- angegebenen entgegengesetzten Leitfähigkeitstyp. Eine Sourceregion 25 mit einer Sourceelektrode, die als Sourcekontakt 26 dargestellt ist, der neben einem Abschnitt davon ausgebildet ist, befindet sich neben der Kanalregion 24 und hat denselben Leitfähigkeitstyp wie die Draindriftregion 22, nämlich n+. Eine Gateregion 27 hat eine Gateelektrode, die als Gatekontakt 30 dargestellt ist, der neben Abschnitten der Sourceregion 25 ausgebildet ist, die Kanalregion 24 und die Drainregion 23. Die Gateregion 27 wird durch Ausbilden eines Grabens in diesen Abschnitten der Source- 25, Kanal- 24 und Drainregion 23 wie illustriert ausgebildet. Eine als Drainkontakt 32 dargestellte Drainelektrode ist ebenfalls neben einem Abschnitt der Drainregion 23 ausgebildet.
  • Ebenso ist eine Isolierlage 31 zwischen dem Gatekontakt 30 und den verschiedenen Abschnitten der Sourceregion 25, der Kanalregion 24 und der Drainregion 23 ausgebildet. Die Isolierlage 31 ist typischerweise eine Oxidlage wie z. B. aus Siliciumdioxid (SiO&sub2;). Ferner hat der MOSFET vorzugsweise Mesakantenenden entlang einer Seite (35 in Fig. 1). Das Mesakantenende tritt auch in den Ausgestaltungen auf (ist jedoch dort nicht dargestellt), die in den Fig. 2-4 und 7 illustriert sind. Das Mesakantenende ist typischerweise mit (SiO&sub2;) passiviert, mit 36 dargestellt, und kann stärker sein als andere Abschnitte des MOSFET.
  • Kohlenstoffflächenwafer werden für die Herstellung dieses Bauelementes verwendet, da die auf dem Wafer aufwachsen gelassene Oxidlage 31, wo der Gatekontakt 30 das implantierte Sourcematerial und den Boden des Grabens überlappt, aufgrund anisotroper Oxidationsraten im Allgemeinen dicker ist als die Oxidlage an den Seitenwänden. Dies ergibt eine stärkere Oxidlage, wo der dielektrische Ausfall am wahrscheinlichsten ist, und lässt es doch zu, dass das Oxid an der Seitenwand relativ dünn bleibt, was zu besseren Transporteigenschaften führt.
  • Die C-Flächen-Substrate (n = 1-4 · 10¹&sup8; pro Kubikzentimeter (cm&supmin;³) (1-4E18)) können in der folgenden Weise aurwachsen gelassene epitaktische Strukturen haben. Die erste aufwachsen gelassene Epilage (in den Zeichnungen nicht dargestellt) ist eine 0,5 Mikrometer (um) starke n+ Lage auf dem Substrat 21 für den Durchgriff der Draindriftregion 22. Die n- Draindriftregion 22 wird dann mit einer Dotierungsdichte im Bereich von 5-7 · 10¹&sup5; cm&supmin;³ (5-7E15) und einer Stärke von 4,3 um aurwachsen gelassen. Diese Bedingungen sind so gewählt, dass eine Drainvorspannung (V) von etwa 50 V oder mehr vor einem Durchgriff auf die n+ Lage 21 aufrechterhalten wird. Die Kanallagen 24 werden mit Trägerkonzentrationen im Bereich von 7-15 · 10¹&sup5; cm&supmin;³ (7-15E15) und einer Stärke von 2,0 um aurwachsen gelassen. Nach dem n+ Ionenimplantat für die Sourceregion 25 sollte die Kanallänge etwa 1,5 um betragen, so dass auch 50 V ohne Durchgriff auf die Sourceregion 25 möglich sein müssten.
  • Das Bauelement von Fig. 1 wird wie folgt hergestellt. Zunächst wird die äußere Mesastruktur durch reaktives Ionenätzen von 0,5 um in die SiC-Oberfläche eingeätzt, so dass sie als Ausrichtungsmarke für spätere Niveaus fungiert. Eine 0,75 um dicke Polysiliciumlage wird dann auf den Wafer aufgebracht und mit reaktivem Ionenätzen in Dichlordifluormethan (CCl&sub2;F&sub2;) strukturiert. Die verbleibende Implantatmaske wird so strukturiert, dass ein ganzer Wafer implantiert wird, ausgenommen einer unterdimensionierten Struktur des Sourcekontakts 26. Die Maske ist um 2,5 um unterdimensioniert, was bedeutet, dass sich die Mitte 10 um des 15 um breiten Sourcekontakts auf nicht implantiertem p- Material befindet. Die Ionenimplantation der Sourcemulden 25 erfolgt durch dreifache Implantation von n+ bei 650 Grad Celsius (ºC) unter den folgenden Bedingungen, was zu einer Spitzenkonzentration von 2 · 10²&sup0; cm&supmin;³ (2E20) führt:
  • E = 40 keV, = 1,34 · 10¹&sup5; cm&supmin;²
  • E = 80 keV, = 2,18 · 10¹&sup5; cm&supmin;²
  • E = 150 keV, = 3,10 · 10¹&sup5; cm&supmin;²
  • wobei E die Energie, keV Kilo-Elektronen-Volt und die Dosis in Atomen/cm² bedeutet.
  • Nach der Implantation wird das Polysilicium abgelöst, und die Wafer werden bei 1500ºC in Argon (Ar) 10 Minuten lang ausgeheilt. Eine Aluminiumlage (Al) wird dann aufgebracht und strukturiert, um Fenster für das reaktive Ionenätzen der Gräben zu öffnen. Diese Struktur öffnet nur die acht Finger, die 5 um · 250 um lang waren. Die Gräben werden dann durch das n+ ionenimplantierte Material 25, die Kanallage 24 des p- Typs und in die n- Drainregion 23 in 100% Stickstofftrifluorid (NF&sub3;) pro 10% Stickstoffoxid (N&sub2;O) geätzt, wobei die Tiefe der Ätzung etwa 3,0 um beträgt. Das Al wird dann abgelöst und eine frische Al-Lage wird aufgebracht und wieder in der Struktur des äußeren Mesaendes 35 strukturiert. Das Material außerhalb der Mesa wird etwa 7,2 um tief geätzt, wiederum durch reaktives Ionenätzen ("RIE") NF&sub3;, das alle aufgewachsenen Epilagen penetriert.
  • Die Wafer werden dann in nassem Sauerstoff (O&sub2;) bei 1100ºC 30 Minuten lang oxidiert, um das Gateoxid 31 und die äußeren Seitenwandpassivierungslagen 35 zu bilden. Die Oxidlagendicke auf den Mesas beträgt etwa 80 Nanometer (nm), und basierend auf den Oxiddurchbruchberechnungen, beträgt die Dicke der Seitenwandoxidlage etwa 40 nm. Eine 300 nm dicke Lage aus einem Metall wie Molybdän (Mo) wird dann auf die Wafer aufgebracht und zur Bildung des Gatekontaktes 30 mit einer geeigneten Technik wie beispielsweise Nassätzen in einem Gemisch aus Phosphor-/Salpeter-/Essigsäure strukturiert. Die Gatelage kann auch aus Polysilicium gebildet werden. Die 65 nm dicken Nickel-(Ni)Sourcekontakte 26 werden dann zunächst durch reaktives Ionenätzen der Siliciumdioxid-(SiO&sub2;)Lage 31 in Fluoroform (CHF&sub3;) durch Fenster in einem Fotoresist und anschließendes Auftragen und Ablösen des Ni aufgebracht. Die Oxidlage wird dann von der Rückseite des Wafers abgeätzt, und ein 200 nm dicker Film aus Ni wird für den Drainkontakt 32 darauf aufgebracht.
  • Die Wafer werden dann zwei Minuten lang in Ar pro 4% Wasserstoff (H&sub2;) bei 800ºC ausgeheilt. Nach dem Ausheilen werden die oxidationsbeständigen Überlagen (in den Figuren nicht dargestellt) auf die Wafer gesputtert. Die Source- 26 und die Gatekontakte 30 werden mit Titan (Ti)/Platin (Pt)/Gold (Au) in einer unterdimensionierten Struktur mit dem Abhubprozess beschichtet. Ebenso werden die Rückseiten der Wafer mit Ti/Pt/Au überbeschichtet.
  • Die Fig. 2-4 illustrieren geerdete vertikale MOSFETs 20', 20", 20''' mit einem V-förmigen Gatekontakt ("VMOSFET") gemäß drei weiteren Ausgestaltungen der Erfindung. Diese Ausgestaltungen haben ähnliche Elemente wie in Fig. 1 gezeigt und sind jeweils mit einem Strich ('), zwei Strichen (") und drei Strichen (''') bezeichnet. In der Ausgestaltung von Fig. 2 wird die n+ Sourceregion 25' in die p- Kanalregion 24' implantiert. Der Sourcekontakt 26' wird dann auf der n+ Sourceregion 25' und der p- Kanalregion 26' ausgebildet. In der Ausgestaltung von Fig. 3 wird die n+ Sourceregion 25" epitaktisch wie illustriert auf der p- Kanalregion 24" aufwachsen gelassen. Ein Abschnitt der n+ Sourceregion 25" wird für den Kontakt mit der p- Kanalregion 24" geätzt. Der Sourcekontakt 26" wird dann auf der n+ Sourceregion 25" und der p- Kanalregion 24" ausgebildet. Ebenso wird in der Ausgestaltung von Fig. 4 die n+ Sourceregion 25''' epitaktisch auf der p- Kanalregion 24''' aufwachsen gelassen. Eine p+ Region 33 wird dann in die n+ Sourceregion 25''' für den Kontakt zwischen der p- Kanalregion 24''' und dem Sourcekontakt 26''' implantiert. Ebenso ist für die Fachperson ersichtlich, dass die implantierte p+ Region 33 für den Kontakt zwischen der p- Kanalregion 24''' und dem Sourcekontakt 26''' auch in den in Fig. 1-3 illustrierten Ausgestaltungen verwendet werden kann. Es können Ionenimplantationstechniken und insbesondere die im US-Patent 5,087,576 von Edmond et al. mit dem Titel "Implantation And Electrical Activation of Dopants Into Monocrystalline Silicon Carbide", das hiermit durch Bezugnahme eingeschlossen ist, dargestellten Hochtemperatur- Ionenimplantationstechniken angewendet werden.
  • Fig. 5 zeigt die I-V-Kurve von einem der Bauelemente mit dem niedrigsten Widerstand. Fig. 5 ist ein Plot der Drain-Strom-Spannungskennwerte für den VMOSFET gemäß der vorliegenden Erfindung. Fig. 6 ist ein Plot der Transkonduktanz- Gatespannungskennwerte desselben VMOSFET. Dieser besondere Wafer hatte eine Kanaldotierung von p = 9,5 · 10¹&sup5; cm&supmin;³ (9.5E15). Ein Einschaltstrom von 40 Milliampere (mA) wurde mit einem Spannungsabfall von 2,3 Volt (V) erzielt, wenn die Gatespannung (VG) nur +10 V betrug, was zu einem Einschaltwiderstand von 57 Ohm (Ω) führte (da die aktive Fläche für das Bauelement 6,7 · 10&supmin;&sup4; Quadratzentimeter (cm²), der Drain-zu- Source-Widerstand (RDS(on)) = 38 mΩ-cm² betrug). Die Schwellenspannung (Vth) dieses Bauelementes bei Raumtemperatur ("RT") betrug 1,6 V, die maximale Transkonduktanz bei Drainspannung (VD) = 18 V und VG = +10 V betrug 24 MilliSiemens (mS) (6,0 mS/Millimeter (mm)).
  • Diese Bauelemente wurden ebenfalls nach der Temperatur charakteristiert. Ein weiteres niedrig dotiertes Leistungsbauelement hatte einen RT Vth von 3,2 V und eine Transkonduktanz von 5 mS/mm. Der RDS(on) dieses Bauelementes bei VG = +10 V betrug 49,6 mΩ-cm². Der Vth, fiel rasch zwischen RT und 150 Grad Celsius (ºC) auf 1,7 V, der RDS(on) nahm ab und begann dann anzusteigen, mit einem Wert von 46,2 mΩ-cm² bei 150ºC. Die Transkonduktanz fiel bei dieser Temperatur auf 3,5 mS/mm. Diese Bauelemente funktionierten gut bis 300ºC. Bei dieser Temperatur stabilisierte sich die Spannung bei etwa 1,6 V. Der RDS(on) nahm auf 60 mΩ-cm² zu, die Transkonduktanz nahm auf 2,75 mS/mm ab. Die Bauelementkennwerte kehrten nach dem Abkühlen auf ihre ursprünglichen Niveaus zurück.
  • Demgemäß können auch für diese Bauelemente verschiedene Oxidationstechniken verwendet werden, wie z. B. das mitanhängige US-Patent mit der Seriennummer 07/893,642 mit dem Titel "Method Of Obtaining High Quality Silicon Dioxide Passivation On Silicon Carbide And Resulting Passivated Structures", vom selben Erfinder am 5. Juni 1992 eingereicht, zeigt. Diese mitanhängige Anmeldung ist hiermit durch Bezugnahme eingeschlossen. Diese Ansichten illustrieren V-förmige Gatekontakte für den MOSFET, aber andere verschiedene Formen wie z. B. doppeldiffundierte Metalloxidhalbleiter (DDMOS) oder planare MOSFETs können ebenfalls eingesetzt werden. Es wurde auch gefunden, dass die Anwendung von Al-Oxidation des p-Typs eine niedrige Kanalmobilität in einem thermisch aufgewachsenen Oxid aufgrund einer hohen Interface-Trap-Dichte an der SiO&sub2;/SiC-Grenzfläche verursacht. Ferner können die Dotierungsniveaus zum Bilden der illustrierten Ausgestaltungen zwischen 2E¹&sup5; und 5E¹&sup8; Atome/cm³ liegen.
  • Demgemäß wurden auch vertikale Leistungs-MOSFETs mit höherer Kanaldotierung unter Anwendung der oben angegebenen Oxidationstechniken im Gegensatz zur niedrigen Kanaldotierung der vorherigen Ausgestaltungen unter Anwendung konventioneller Dotierungstechniken hergestellt. Eine dünne Lage aus aufgebrachtem Poysilicium wurde als Opferlage vor der Oxidation verwendet. Bei einem solchen Gebrauch hat Polysilicium mehrere Vorteile gegenüber epitaktisch aufgewachsenem undotiertem SiC. Zusätzlich zu den gleichförmigeren Beschichtungen, die erhalten werden, enthalten die resultierenden thermischen Oxide keine der verschiedenen Kohlenstoffoxid-(COx)Nebenprodukte der SiC-Oxidation. Auch kann die Oxidation bei niedrigeren Temperaturen durchgeführt werden, kann aber auch für kürzere Zeiten erfolgen, oder beides. Da Si weitaus schneller oxidiert als SiC, wird das Polysilicium ziemlich rasch verbraucht, aber das SiO&sub2; stoppt im Wesentlichen, wenn es die SiC-Grenzfläche erreicht. Daher wird praktisch kein SiC verbraucht, aber die hohe Qualität einer thermischen SiO&sub2;/SiC-Grenzfläche bleibt erhalten. Während die Anwesenheit von Al an dieser Grenzfläche weiterhin wahrscheinlich Grenzflächenzustände verursacht, kann das Problem weitgehend minimiert werden.
  • Die Wafer wurden auf n+ Wafern mit Si-Fläche mit einer Dotierungsmitteldichte von 2,5-3 · 10¹&sup8; cm&supmin;³ (2.5-3E18) aufwachsen gelassen. Die epitaktische Struktur dieser Wafer war der zuvor beschriebenen ähnlich, mit der Ausnahme, dass die Drainregion eine Dotierung von n = 1-2 · 10¹&sup6; cm&supmin;³ (1-2E16) hatte und die p- Kanaldotierung im Bereich von 1-1,7 · 10¹&sup7; cm&supmin;³ (1-1.7E17) lag und eine Stärke von 1,0 um hatte.
  • Die Bauelementherstellung für diese Wafer war ebenfalls derjenigen ähnlich, die für die oben erörterten Strukturen mit niedriger Kanaldotierung beschrieben wurde. Die einzigen Unterschiede lagen in den Implantations- und Oxidationsbedingungen. Die Implantate wurden flacher gehalten, da das Oxidwachstum kein Material entfernte. Die resultierende Gatelänge betrug etwa 0,5 um. Diese Bedingungen lauteten:
  • E = 25 keV, = 9,02 · 10¹&sup4; cm-2
  • E = 40 keV, = 1,34 · 10¹&sup5; cm-2
  • E = 80 keV, = 2,17 · 10¹&sup5; cm-2
  • E = = 150 keV, = 3,11 · 10¹&sup5; cm-2.
  • Ebenso wurden die Gräben aufgrund der dünneren p- Lage nur bis auf eine Tiefe von 1,3 im geätzt. Nach der Bildung der Gräben und der Mesas wurde die 40 nm dicke Polysiliciumopferlage durch chemische Niederdruckbedampfung ("LPCVD") aufgebracht. Diese Lage wurde dann bei 1100ºC in nassem O&sub2; 9 Minuten lang oxidiert. Die resultierende Oxidlagendicke betrug 78 nm. Ansonsten war das Verfahren zur Herstellung des Bauelementes wie oben beschrieben.
  • Die Kanaldotierung für einen bestimmten Wafer betrug p = = 1,2 · 10¹&sup7; cm&supmin;³ (1.2E17). Ein Einschaltstrom von 22 mA wurde bei Raumtemperatur mit einer Gatespannung von +16 V erzielt. Der Einschaltwiderstand bei dieser Gatespannung betrug 184 Ω, was RDS(on) = 123 mΩ-cm² ergab. Die Schwellenspannung dieses Bauelementes bei Raumtemperatur betrug 7,5 V, und die maximale Transkonduktanz bei VD = 20 V und VG = +16 V betrug 6,8 mS (1,7 mS/mm). Diese Werte waren zwar nicht so gut wie die oben Erörterten, aber es ist zu bemerken, dass die Oxide für diese Bauelemente etwa zweimal so dick waren, was einen erheblichen Einfluss auf die Abnahme der Transkonduktanz hat. Die für dieses Bauelement geschätzte Kanalmobilität bei Raumtemperatur betrug etwa 2,2 cm²/V-Sekunden.
  • Es wurde gefunden, dass die niedrigen Kanalmobilitäten bei hohen Al- Dotierungsniveaus für die Kanalregion aufgrund der hohen Interface-Trap-Dichte anstieg, die durch das Al an der SiO&sub2;/SiC-Grenzfläche verursacht wurde. Obwohl sich die Erfinder nicht durch eine bestimmte Theorie binden lassen wollen, so erscheint es doch, dass die Verwendung von Bor (B) für die Dotierung der Kanalregion diese Probleme der niedrigen Kanalmobilität reduzieren wird. Somit wird für die Fachperson offensichtlich, dass hier eine B-Dotierung verwendet werden kann, wo Al beschrieben ist.
  • Diese Bauelemente wurden ebenfalls nach der Temperatur charakterisiert. Die Abnahme der Schwellenspannung für diese Bauelemente war mit zunehmender Temperatur recht stabil. Bei 150ºC war Vth, auf 6,7 V zurückgegangen und RDS(on) hatte leicht auf 117 mΩ-cm² abgenommen. Die Transkonduktanz nahm bei dieser Temperatur leicht auf 1,8 mS/mm zu. Diese Bauelemente funktionierten auch gut bis 300ºC. Bei dieser Temperatur hatte Vth weiter auf etwa 6,3 V abgenommen. RDS(on) blieb bei 117 mΩ-cm² stabil, und die Transkonduktanz hatte auf 2,0 mS/mm zugenommen.
  • Vth verhält sich für beide Sätze von Bauelementen recht gut und liegt sehr nahe an den errechneten Werten für die verwendeten Dotierungsdichten. Die durchschnittliche Abnahmerate für das stark dotierte Bauelement betrug etwa 4-5 Millivolt (mV)/ºC, was etwa dieselbe Rate ist, die für Si-MOSFETs beobachtet wurde. Während Vth für die niedrig dotierten Proben rasch von Raumtemperatur auf 100ºC abfiel, blieb der Wert mit zunehmender Temperatur sehr stabil.
  • Die Transkonduktanz für die hoch dotierten Kanallagen nahm mit der Temperatur bis etwa 200ºC zu. Dies zeigte, dass die Bauelemente weiterhin von den Interface-Traps bei RT dominiert wurden und dass sie bei hoher Temperatur überwunden wurden. Die niedrig dotierten Proben zeigten sehr hohe RT-Transkonduktanzen, die mit der Temperatur abnahmen. Dies ist weitaus näher am Idealfall, wo die Traps die Kennwerte und Transkonduktanzabfälle mit zunehmender Temperatur aufgrund abnehmender Mobilität nicht dominieren.
  • Auf der Basis der besten und neuesten Ergebnisse, die für vertikale MOSFETs mit niedriger Kanaldotierung (RDS(on) = 37,5 mΩ-cm²) erhalten wurden, hätte ein Leistungs- MOSFET von 20 Ampere (A) eine Chipgröße von etwa 4 Millimeter (mm) · 4 mm für einen 5-V-Abfall. Es wird erwartet, dass bessere Leistungen erzielt werden, so dass ein 1000 V Leistungs-MOSFET mit einem RDS(on)Von 0,9 mΩ-cm² hergestellt werden kann.
  • Fig. 7 zeigt einen ungeerdeten VMOSFET gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung. Dies ist zwar nicht die optimale Struktur, aber sie erlaubt die Durchführung der gesamten Dotierung über Epitaxie und eliminiert die Notwendigkeit für Ionenimplantationen. Die Herstellungsprozeduren sind mit den zuvor beschriebenen identisch, mit der Ausnahme, dass die Ionenimplantation wegfällt. Die Oxide wurde konventionell vom SiC in nassem O&sub2; aufwachsen gelassen.
  • Die ersten mit dieser Struktur hergestellten vertikalen Bauelemente funktionierten, zeigten aber hohe Gateleckströme und die Schwellenspannungen gingen über +10 V hinaus. Ein zu starker Leckstrom wurde bei Drainvorspannungen über 25 V beobachtet. Der gemessene spezifische Einschaltwiderstand dieser Bauelemente bei VG = 22 V betrug etwa 350 mΩ-cm². Die für diese Bauelemente beobachtete hohe Schwellenspannung war auf die relativ hohe Kanaldotierung von p = 1 · 10¹&sup7; cm&supmin;³ (1E17) zurückzuführen. Man nahm an, dass diese starke Kanaldotierung zu der niedrigen Kanalmobilität beitrug, da sie eine hohe Dichte der Interface-Traps verursachte, die wiederum die niedrige Transkonduktanz und den hohen RDS(on) aufgrund der Verschlechterungseffekte von Al in Oxiden wie oben erörtert verursachen. Zweck der starken Kanaldotierung war es, die Verwendung von kurzen (Submikron-)Gatelängen mit einer Vorspannung von 50-100 V zu ermöglichen, wie dies herkömmlicherweise für Si-Leistungs-MOSFETs erfolgt. Auf der Basis der Leistung dieser Bauelemente wurde der nächste Satz von Wafern mit dickeren (1,4 um), niedriger dotierten Kanalregionen mit p = 1-2 · 10¹&sup6; cm&supmin;³ (1-2E16) aurwachsen gelassen. Die Drainregionen wurden bei etwa n = 3-8 · 10¹&sup5; cm&supmin;³ (3-8E15) dotiert und hatten eine Dicke von 5 um. Diese Dicken erlaubten einen 50 V Betrieb, bevor die Verarmungsregion durch den Drain zum n+ Substrat griff.
  • Diese Bauelemente hatten weitaus bessere Charakteristiken als die stark dotierten Bauelemente, aber man fand, dass die fehlende Erdung auf der Kanallage die I-V- Kennkurven drastisch beeinflusste. Die I-V-Kurven zeigten eine sehr niedrige Stromsättigung, bis eine Drainspannung von etwa 60 V erreicht war. Es wurde ein sehr hoher Widerstand (13.000-15.000 Ω) in der linearen Region der Kurven beobachtet. Diese Kennwerte verbesserten sich drastisch, wenn die Bauelemente mit einer Wolframlampe beleuchtet wurden. Die lineare Region hatte einen weitaus niedrigeren Widerstand von 1150 Ω, und die Kurven erreichten einen Sättigungszustand bei weniger als VD = 10 V, obwohl die Sättigung recht geneigt war (Ausgangswiderstand = 15.000 Ω). Man vermutet, dass die Beleuchtung einige Elektronenlochpaare an den p-n- Übergängen erzeugt, die ein gewisses Maß an Ableitung der Kanalladung zulassen, was einen Erdungseffekt bewirkt. Ebenso verursachen die höheren Drainspannungen mehr Sperrschichtleckstrom, was ebenfalls effektiv einer Erdung der Kanallage gleichkommt. Obwohl diese RT-Charakteristiken im Allgemeinen nicht wünschenswert sind, wird erwartet, dass diese Bauelemente bei höheren Temperaturen gut funktionieren, weil die höheren Sperrschichtleckströme eine Erdung der Kanallage erlauben.
  • Fig. 8 zeigt einen typischen Satz von I-V-Kurven, die für eines dieser ungeerdeten Bauelemente unter Beleuchtung erhalten wurden. Fig. 8 ist ein Plot der Strom- Spannungs-Kennwerte für einen ungeerdeten VMOSFET mit einer Gatelänge von 1,4 um und einer Gateperipherie von 4 mm gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung. Dieses Bauelement hat eine Kanaldotierung von etwa p = 1,3 · 10¹&sup6; cm&supmin;³ (1.3E16). Die Schwellenspannung betrug Vth = +5,5 V, die maximale Transkonduktanz betrug 1,57 mS (etwa 0,39 mS/mm). Der Widerstand in der linearen Region betrug etwa 635 Ω, was einem RDS(on) von etwa 430 mΩ-cm² bei VG = 19 V entspricht.
  • Fig. 9 ist eine fotografische Ansicht der Doppelkamm-Maskenbauweise, die zur Bildung eines MOSFET gemäß der vorliegenden Erfindung verwendet wird. Die Maskenbauweise für diese kleinflächigen Bauelemente hat das oben erörterte Mehrfinger- Grabendesign. Die linke Kontaktinsel mit acht Fingern ist der Gatekontakt. Es gibt einen 5 um · 250 um breiten Graben, der in jeden Finger geätzt ist, der von dem 10 um breiten Gatekontakt überlappt wird. Die Gatefinger sind von neun Sourcekontaktfingern umgeben, die von der Kontaktinsel auf der rechten Seite kommen. Der diese Finger umgebende große Umriss ist dort, wo das Mesakantenende durch die Epilagen bis hinunter auf das Substrat geätzt ist. Dieses Mesakantenende begrenzt die Verarmungsregion in der Draindriftlage und ihre Fläche beträgt 1,03 · 10&supmin;³ cm&supmin;². Die aktive Fläche des Bauelementes beträgt jedoch dort, wo sich die Source- und Gatefinger befinden, 6,7 · 10&supmin;&sup4; cm&supmin;². Die Maske wurde zwar für die UMOS-Bauelemente verwendet, aber die anderen VMOS-Querschnittsdesigns, die in den Fig. 2-4 und 7 zu sehen sind, können ebenfalls eine Doppelkammmaske zum Bilden des MOSFET verwenden. Ferner ist für die Fachperson offensichtlich, dass auch andere verschiedene Strukturen, wie beispielsweise quadratische oder sechseckige Zellen, zum Bilden verschiedener MOSFET- Strukturen gemäß der vorliegenden Erfindung verwendet werden können.
  • In den Zeichnungen und in der Spezifikation wurde eine typische bevorzugte Ausgestaltung der Erfindung offenbart und obwohl bestimmte Begriffe verwendet wurden, sind diese nur in einem allgemeinen und beschreibenden Sinn und nicht begrenzend zu verstehen. Der Umfang der Erfindung ist in den nachfolgenden Ansprüchen dargelegt.

Claims (7)

1. Vertikaler Leistungs-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) (20) mit einem niedrigen Widerstand in geöffnetem Zustand und einem Hochtemperaturbereich mit:
einer Drainregion (23), die aus Siliciumcarbid eines ersten Leitfähigkeitstyps gebildet ist;
einer Kanalregion (24), die auf der Drainregion (23) angeordnet und aus Siliciumcarbid gebildet ist und einen zweiten Leifähigkeitstyp hat gegenüber der Drainregion (23);
einer Sourceregion (25), die auf der Kanalregion (24) angeordnet ist und den ersten Leitfähigkeitstyp hat;
einer Sourceelektrode (26), die auf einem ersten Abschnitt der ersten Sourceregion (25) angeordnet ist; und
einer Drainelektrode (32), die neben einem ersten Abschnitt der Drainregion (23) angeordnet ist, wobei das vertikale Leistungs-MOSFET (20) aufweist:
die Drainregion (23), die ein Substrat (21) aus mit Kohlenstoff beschichtetem Siliciumcarbid eines ersten Leifähikeitstyps und eine Draindriftregion (22) aus Siliciumcarbid hat, die auf dem Substrat (21) mit dem ersten Leitfähigkeitstyp angeordnet ist;
einen Graben, der in zweiten Abschnitten der Source- (25) und Draindriftregionen (22) und in Abschnitten der Kanalregion (24) gebildet ist, wobei der Graben eine Bodenoberfläche und Seitenoberflächen hat;
eine Isolierlage (31), die in dem Graben angeordnet ist, um die Bodenfläche und die Seitenoberflächen des Grabens zu bedecken und über den zweiten Abschnitten der Source- (25) und Draindriftregionen (22) zu liegen, wobei der Abschnitt der Isolierlage, welcher die Bodenober fache des Grabens bedeckt, dicker ist als die Anschnitte der Isolier läge, welche die Seitenoberflächen des Grabens bedecken; und
eine Gatterelektrode (30), die auf dem Graben und neben den zweiten Abschnitten der Source- (25) und Draindriftregionen (22) und in den Abschnitten der Kanalregion (24) angeordnet ist.
2. Vertikales Leistungs-MOSFET (20) nach Anspruch 1. ferner mit einem Mesakantenende (35), welches sich durch die Draindriftregion (22) erstreckt.
3. Vertikales Leistungs-MOSFET (20) nach Anspruch 2, ferner mit einer Passivierungslage (36), die auf dem Mesakantenende (35) angeordnet und dicker ist als die Isolierlage (31), die zwischen der Kanalregion (24) und der Gatterelektrode (30) angeordnet ist.
4. Vertikales Leistungs-MOSFET (20) nach Anspruch 1, 2 oder 3, wobei mindestens eine der Regionen (23, 24, 25) aus Siliciumcarbid einen Polytyp hat, der aus der Gruppe ausgewählt ist, die aus 3C, 2H, 4H, 6H und 15R besteht.
5. Vertikales Leistungs-MOSFET (20) nach Anspruch 1, 2, 3, oder 4, wobei die Kanalregion (24) mit einem Element aus der Gruppe dotiert ist, die aus Aluminium und Bor besteht.
6. Vertikales Leistungs-MOSFET (20) nach Anspruch 5, wobei die Kanalregion (24) eine Dotierdichte hat, die im Bereich von etwa 2E15 bis etwa 5E18 Atome/cm³ liegt.
7. Vertikales Leistungs-MOSFET (20) nach einem der Ansprüche 1 bis 6, wobei die Seitenoberflächen des Grabens schräg zur Bodenoberfläche des Grabens geneigt verlaufen.
DE69332358T 1992-11-24 1993-10-27 Leistung-mosfet aus siliziumkarbid Expired - Lifetime DE69332358T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/980,753 US5506421A (en) 1992-11-24 1992-11-24 Power MOSFET in silicon carbide
PCT/US1993/010490 WO1994013017A1 (en) 1992-11-24 1993-10-27 Power mosfet in silicon carbide

Publications (2)

Publication Number Publication Date
DE69332358D1 DE69332358D1 (de) 2002-11-07
DE69332358T2 true DE69332358T2 (de) 2003-07-31

Family

ID=25527819

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69332358T Expired - Lifetime DE69332358T2 (de) 1992-11-24 1993-10-27 Leistung-mosfet aus siliziumkarbid

Country Status (8)

Country Link
US (1) US5506421A (de)
EP (1) EP0671056B1 (de)
JP (1) JPH08505492A (de)
KR (1) KR100271106B1 (de)
AT (1) ATE225568T1 (de)
AU (1) AU5545894A (de)
DE (1) DE69332358T2 (de)
WO (1) WO1994013017A1 (de)

Families Citing this family (170)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344663B1 (en) 1992-06-05 2002-02-05 Cree, Inc. Silicon carbide CMOS devices
US5399515A (en) * 1993-07-12 1995-03-21 Motorola, Inc. Method of fabricating a silicon carbide vertical MOSFET and device
JP3334290B2 (ja) * 1993-11-12 2002-10-15 株式会社デンソー 半導体装置
DE69534888T2 (de) * 1994-04-06 2006-11-02 Denso Corp., Kariya Herstellungsverfahren für Halbleiterbauelement mit Graben
US5723376A (en) * 1994-06-23 1998-03-03 Nippondenso Co., Ltd. Method of manufacturing SiC semiconductor device having double oxide film formation to reduce film defects
DE4423068C1 (de) * 1994-07-01 1995-08-17 Daimler Benz Ag Feldeffekt-Transistoren aus SiC und Verfahren zu ihrer Herstellung
US5686737A (en) * 1994-09-16 1997-11-11 Cree Research, Inc. Self-aligned field-effect transistor for high frequency applications
EP0718893A3 (de) * 1994-11-25 1999-07-14 Fuji Electric Co., Ltd. MOS-gesteuerter Thyristor mit zwei Gates und Verfahren zur Herstellung desselben
JPH08204179A (ja) * 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
JPH08213607A (ja) * 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
US5661312A (en) * 1995-03-30 1997-08-26 Motorola Silicon carbide MOSFET
US6573534B1 (en) 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
DE19636302C2 (de) * 1995-09-06 1998-08-20 Denso Corp Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung
US5877515A (en) * 1995-10-10 1999-03-02 International Rectifier Corporation SiC semiconductor device
US5972801A (en) * 1995-11-08 1999-10-26 Cree Research, Inc. Process for reducing defects in oxide layers on silicon carbide
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US6133587A (en) * 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
SE9601172D0 (sv) * 1996-03-27 1996-03-27 Abb Research Ltd Insulated gate bipolar transistor having a trench and a method for procuction thereof
US5612232A (en) * 1996-03-29 1997-03-18 Motorola Method of fabricating semiconductor devices and the devices
US5909039A (en) * 1996-04-24 1999-06-01 Abb Research Ltd. Insulated gate bipolar transistor having a trench
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
US5952679A (en) * 1996-10-17 1999-09-14 Denso Corporation Semiconductor substrate and method for straightening warp of semiconductor substrate
ES2236887T3 (es) * 1997-02-07 2005-07-16 James Albert Cooper, Jr. Estructura para aumentar la tension maxima de transistores de potencia de carburo de silicio.
US6180958B1 (en) 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
US6570185B1 (en) 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
DE19705516C2 (de) * 1997-02-13 1999-01-07 Siemens Ag Halbleiter-Anordnung aus Siliziumcarbid und Verfahren zu ihrer Herstellung
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
US6121633A (en) * 1997-06-12 2000-09-19 Cree Research, Inc. Latch-up free power MOS-bipolar transistor
US5969378A (en) * 1997-06-12 1999-10-19 Cree Research, Inc. Latch-up free power UMOS-bipolar transistor
US6054752A (en) * 1997-06-30 2000-04-25 Denso Corporation Semiconductor device
EP1014455B1 (de) 1997-07-25 2006-07-12 Nichia Corporation Halbleitervorrichtung aus einer nitridverbindung
CN1267397A (zh) * 1997-08-20 2000-09-20 西门子公司 具有预定的α碳化硅区的半导体结构及此半导体结构的应用
US6011278A (en) * 1997-10-28 2000-01-04 Philips Electronics North America Corporation Lateral silicon carbide semiconductor device having a drift region with a varying doping level
US6890809B2 (en) * 1997-11-18 2005-05-10 Technologies And Deviles International, Inc. Method for fabricating a P-N heterojunction device utilizing HVPE grown III-V compound layers and resultant device
US6472300B2 (en) 1997-11-18 2002-10-29 Technologies And Devices International, Inc. Method for growing p-n homojunction-based structures utilizing HVPE techniques
US6555452B2 (en) 1997-11-18 2003-04-29 Technologies And Devices International, Inc. Method for growing p-type III-V compound material utilizing HVPE techniques
US6476420B2 (en) 1997-11-18 2002-11-05 Technologies And Devices International, Inc. P-N homojunction-based structures utilizing HVPE growth III-V compound layers
US6559038B2 (en) 1997-11-18 2003-05-06 Technologies And Devices International, Inc. Method for growing p-n heterojunction-based structures utilizing HVPE techniques
US20020047135A1 (en) * 1997-11-18 2002-04-25 Nikolaev Audrey E. P-N junction-based structures utilizing HVPE grown III-V compound layers
US6559467B2 (en) 1997-11-18 2003-05-06 Technologies And Devices International, Inc. P-n heterojunction-based structures utilizing HVPE grown III-V compound layers
US6849862B2 (en) * 1997-11-18 2005-02-01 Technologies And Devices International, Inc. III-V compound semiconductor device with an AlxByInzGa1-x-y-zN1-a-bPaAsb non-continuous quantum dot layer
US6599133B2 (en) 1997-11-18 2003-07-29 Technologies And Devices International, Inc. Method for growing III-V compound semiconductor structures with an integral non-continuous quantum dot layer utilizing HVPE techniques
US6479839B2 (en) 1997-11-18 2002-11-12 Technologies & Devices International, Inc. III-V compounds semiconductor device with an AlxByInzGa1-x-y-zN non continuous quantum dot layer
JP4192281B2 (ja) 1997-11-28 2008-12-10 株式会社デンソー 炭化珪素半導体装置
JPH11251592A (ja) * 1998-01-05 1999-09-17 Denso Corp 炭化珪素半導体装置
SE9800286D0 (sv) * 1998-02-02 1998-02-02 Abb Research Ltd A transistor of SiC
US6362495B1 (en) 1998-03-05 2002-03-26 Purdue Research Foundation Dual-metal-trench silicon carbide Schottky pinch rectifier
TW434648B (en) * 1998-04-23 2001-05-16 Int Rectifier Corp P-channel trench mosfet structure
US6083806A (en) * 1998-07-06 2000-07-04 Motorola, Inc. Method of forming an alignment mark
US6221700B1 (en) 1998-07-31 2001-04-24 Denso Corporation Method of manufacturing silicon carbide semiconductor device with high activation rate of impurities
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
JP3428459B2 (ja) * 1998-09-01 2003-07-22 富士電機株式会社 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法
US7462910B1 (en) 1998-10-14 2008-12-09 International Rectifier Corporation P-channel trench MOSFET structure
JP3770014B2 (ja) 1999-02-09 2006-04-26 日亜化学工業株式会社 窒化物半導体素子
WO2000052796A1 (fr) * 1999-03-04 2000-09-08 Nichia Corporation Element de laser semiconducteur au nitrure
US6399506B2 (en) * 1999-04-07 2002-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for planarizing an oxide layer
US6368514B1 (en) 1999-09-01 2002-04-09 Luminous Intent, Inc. Method and apparatus for batch processed capacitors using masking techniques
US6420757B1 (en) 1999-09-14 2002-07-16 Vram Technologies, Llc Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability
CA2328628A1 (en) * 1999-12-21 2001-06-21 Cecile J. Schoenheider Moldable compositions
US6433370B1 (en) 2000-02-10 2002-08-13 Vram Technologies, Llc Method and apparatus for cylindrical semiconductor diodes
US6630746B1 (en) 2000-05-09 2003-10-07 Motorola, Inc. Semiconductor device and method of making the same
JP2003533050A (ja) * 2000-05-10 2003-11-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス
US6429041B1 (en) 2000-07-13 2002-08-06 Cree, Inc. Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
US7067176B2 (en) * 2000-10-03 2006-06-27 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment
US6767843B2 (en) 2000-10-03 2004-07-27 Cree, Inc. Method of N2O growth of an oxide layer on a silicon carbide layer
US6610366B2 (en) 2000-10-03 2003-08-26 Cree, Inc. Method of N2O annealing an oxide layer on a silicon carbide layer
US6956238B2 (en) 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
US6580150B1 (en) 2000-11-13 2003-06-17 Vram Technologies, Llc Vertical junction field effect semiconductor diodes
US6537921B2 (en) 2001-05-23 2003-03-25 Vram Technologies, Llc Vertical metal oxide silicon field effect semiconductor diodes
KR20030078867A (ko) * 2002-01-28 2003-10-08 미쓰비시덴키 가부시키가이샤 반도체 장치
US7022378B2 (en) * 2002-08-30 2006-04-04 Cree, Inc. Nitrogen passivation of interface states in SiO2/SiC structures
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
TW588460B (en) * 2003-01-24 2004-05-21 Ind Tech Res Inst Trench power MOSFET and method of making the same
JP3794637B2 (ja) * 2003-03-07 2006-07-05 松下電器産業株式会社 固体撮像装置
US6958275B2 (en) * 2003-03-11 2005-10-25 Integrated Discrete Devices, Llc MOSFET power transistors and methods
US8133789B1 (en) 2003-04-11 2012-03-13 Purdue Research Foundation Short-channel silicon carbide power mosfet
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
US6979863B2 (en) * 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7015104B1 (en) 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
US6974720B2 (en) * 2003-10-16 2005-12-13 Cree, Inc. Methods of forming power semiconductor devices using boule-grown silicon carbide drift layers and power semiconductor devices formed thereby
WO2005065179A2 (en) 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device
US7199006B2 (en) * 2003-12-19 2007-04-03 Third Dimension (3D) Semiconductor, Inc. Planarization method of manufacturing a superjunction device
JP4999464B2 (ja) * 2003-12-19 2012-08-15 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 広いメサを備えた超接合ディバイスの製造方法
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
EP1701686A4 (de) * 2003-12-19 2009-07-01 Third Dimension 3D Sc Inc Verfahren zur herstellung einer superverbindungsvorrichtung mit herkömmlichen enden
US7118970B2 (en) * 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
JP5105476B2 (ja) * 2004-07-08 2012-12-26 エスエス エスシー アイピー、エルエルシー シリコンカーバイドから製造されるモノリシックな縦型接合型電界効果トランジスタおよびショットキーバリアダイオード、および、その製造方法
TWI401749B (zh) * 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
US20060214268A1 (en) * 2005-03-25 2006-09-28 Shindengen Electric Manufacturing Co., Ltd. SiC semiconductor device
US20090026586A1 (en) * 2005-04-22 2009-01-29 Icemos Technology Corporation Superjunction Device Having Oxide Lined Trenches and Method for Manufacturing a Superjunction Device Having Oxide Lined Trenches
DE102005019157A1 (de) 2005-04-25 2006-10-26 Robert Bosch Gmbh Anordnung von MOSFETs zur Steuerung von demselben
US20060261346A1 (en) * 2005-05-18 2006-11-23 Sei-Hyung Ryu High voltage silicon carbide devices having bi-directional blocking capabilities and methods of fabricating the same
US7615801B2 (en) * 2005-05-18 2009-11-10 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US7414268B2 (en) 2005-05-18 2008-08-19 Cree, Inc. High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities
US7391057B2 (en) * 2005-05-18 2008-06-24 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US7528040B2 (en) 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
US7446018B2 (en) * 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
US7727904B2 (en) * 2005-09-16 2010-06-01 Cree, Inc. Methods of forming SiC MOSFETs with high inversion layer mobility
EP2674966B1 (de) 2006-06-29 2019-10-23 Cree, Inc. Siliciumcarbid-Schaltvorrichtungen mit P-Kanälen
US7728402B2 (en) * 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
EP2631951B1 (de) * 2006-08-17 2017-10-11 Cree, Inc. Bipolare Hochleistungstransistoren mit isoliertem Gatter
JP2008078604A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
US7476932B2 (en) * 2006-09-29 2009-01-13 The Boeing Company U-shape metal-oxide-semiconductor (UMOS) gate structure for high power MOS-based semiconductor devices
US7598567B2 (en) * 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US7723172B2 (en) * 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
JP2009044035A (ja) * 2007-08-10 2009-02-26 Sanken Electric Co Ltd 電界効果半導体装置
US8012806B2 (en) 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
CN101447429B (zh) * 2007-11-27 2012-07-11 上海华虹Nec电子有限公司 双扩散场效应晶体管制造方法
US9048302B2 (en) * 2008-01-11 2015-06-02 The Furukawa Electric Co., Ltd Field effect transistor having semiconductor operating layer formed with an inclined side wall
US7846821B2 (en) * 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US8030133B2 (en) 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
US8035112B1 (en) 2008-04-23 2011-10-11 Purdue Research Foundation SIC power DMOSFET with self-aligned source contact
TWI362769B (en) * 2008-05-09 2012-04-21 Univ Nat Chiao Tung Light emitting device and fabrication method therefor
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US7800196B2 (en) * 2008-09-30 2010-09-21 Northrop Grumman Systems Corporation Semiconductor structure with an electric field stop layer for improved edge termination capability
US8288220B2 (en) * 2009-03-27 2012-10-16 Cree, Inc. Methods of forming semiconductor devices including epitaxial layers and related structures
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8629509B2 (en) * 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8541787B2 (en) * 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8314462B2 (en) 2009-07-28 2012-11-20 Cree, Inc. Semiconductor devices including electrodes with integrated resistances
US8841682B2 (en) 2009-08-27 2014-09-23 Cree, Inc. Transistors with a gate insulation layer having a channel depleting interfacial charge and related fabrication methods
US20110147764A1 (en) 2009-08-27 2011-06-23 Cree, Inc. Transistors with a dielectric channel depletion layer and related fabrication methods
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5611653B2 (ja) * 2010-05-06 2014-10-22 株式会社東芝 窒化物半導体素子
US8436367B1 (en) 2010-08-02 2013-05-07 Microsemi Corporation SiC power vertical DMOS with increased safe operating area
US8674439B2 (en) 2010-08-02 2014-03-18 Microsemi Corporation Low loss SiC MOSFET
JP5707770B2 (ja) * 2010-08-03 2015-04-30 住友電気工業株式会社 半導体装置およびその製造方法
JP4965754B2 (ja) * 2010-10-29 2012-07-04 パナソニック株式会社 半導体素子
JP5637916B2 (ja) * 2011-03-31 2014-12-10 トヨタ自動車株式会社 半導体装置及びその製造方法
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9984894B2 (en) 2011-08-03 2018-05-29 Cree, Inc. Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
CN103918079B (zh) 2011-09-11 2017-10-31 科锐 包括具有改进布局的晶体管的高电流密度功率模块
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
JP5745997B2 (ja) * 2011-10-31 2015-07-08 トヨタ自動車株式会社 スイッチング素子とその製造方法
JP5852863B2 (ja) * 2011-11-28 2016-02-03 株式会社日立製作所 ４ｈ−ＳｉＣ半導体素子及び半導体装置
US9343383B2 (en) * 2012-03-02 2016-05-17 Cree, Inc. High voltage semiconductor devices including electric arc suppression material and methods of forming the same
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
JP2013243179A (ja) * 2012-05-18 2013-12-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2013243180A (ja) * 2012-05-18 2013-12-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US8901639B2 (en) 2012-07-26 2014-12-02 Cree, Inc. Monolithic bidirectional silicon carbide switching devices
TWI520337B (zh) 2012-12-19 2016-02-01 財團法人工業技術研究院 階梯溝渠式金氧半場效電晶體及其製造方法
TWI469341B (zh) * 2012-12-20 2015-01-11 Ind Tech Res Inst 碳化矽溝槽式蕭基能障元件
US9240476B2 (en) 2013-03-13 2016-01-19 Cree, Inc. Field effect transistor devices with buried well regions and epitaxial layers
US9306061B2 (en) 2013-03-13 2016-04-05 Cree, Inc. Field effect transistor devices with protective regions
WO2014204491A1 (en) 2013-06-21 2014-12-24 Microsemi Corporation Low loss sic mosfet
US9748341B2 (en) * 2013-07-02 2017-08-29 General Electric Company Metal-oxide-semiconductor (MOS) devices with increased channel periphery
US9893176B2 (en) 2014-12-26 2018-02-13 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
JP6631632B2 (ja) * 2015-09-16 2020-01-15 富士電機株式会社 半導体装置
EP4598298A2 (de) * 2016-09-09 2025-08-06 United Silicon Carbide Inc. Vertikaler jfet mit graben und verbesserter schwellenspannungssteuerung
WO2018063165A1 (en) * 2016-09-27 2018-04-05 Intel Corporation Non-planar gate thin film transistor
KR101875638B1 (ko) * 2016-10-14 2018-07-06 현대자동차 주식회사 반도체 소자 및 그 제조 방법
US10615292B2 (en) * 2018-03-27 2020-04-07 Hong Kong Applied Science And Technology Research Institute Co., Ltd. High voltage silicon carbide Schottky diode flip chip array
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same
JP7229428B2 (ja) * 2020-04-17 2023-02-27 三菱電機株式会社 電力用半導体装置、電力用半導体装置の製造方法および電力変換装置
US12034033B2 (en) 2022-01-25 2024-07-09 Ge Aviation Systems Llc Semiconductor device package and method of forming
US12419089B2 (en) 2022-05-27 2025-09-16 Fast SiC Semiconductor Incorporated Silicon carbide semiconductor device

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3844029A (en) * 1972-02-02 1974-10-29 Trw Inc High power double-slug diode package
US4219835A (en) * 1978-02-17 1980-08-26 Siliconix, Inc. VMOS Mesa structure and manufacturing process
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS58106870A (ja) * 1981-12-18 1983-06-25 Nissan Motor Co Ltd パワ−ｍｏｓｆｅｔ
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
JPS59231862A (ja) * 1983-06-13 1984-12-26 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
US4762806A (en) * 1983-12-23 1988-08-09 Sharp Kabushiki Kaisha Process for producing a SiC semiconductor device
EP0159663A3 (de) * 1984-04-26 1987-09-23 General Electric Company Thyristoren, Feldeffekttransistoren mit isoliertem Gate und MOSFETs hoher Dichte gesteuert durch eine in einer V-Nut angebrachte MOS-Struktur und Verfahren zur Herstellung
JPS6161441A (ja) * 1984-09-03 1986-03-29 Toshiba Corp 半導体装置の製造方法
JP2615390B2 (ja) * 1985-10-07 1997-05-28 工業技術院長 炭化シリコン電界効果トランジスタの製造方法
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
EP0279403A3 (de) * 1987-02-16 1988-12-07 Nec Corporation Vertikaler MOS-Feldeffekttransistor mit hoher Spannungsfestigkeit und hoher Schaltgeschwindigkeit
US4977439A (en) * 1987-04-03 1990-12-11 Esquivel Agerico L Buried multilevel interconnect system
US4945394A (en) * 1987-10-26 1990-07-31 North Carolina State University Bipolar junction transistor on silicon carbide
US4947218A (en) * 1987-11-03 1990-08-07 North Carolina State University P-N junction diodes in silicon carbide
US4865685A (en) * 1987-11-03 1989-09-12 North Carolina State University Dry etching of silicon carbide
JP2500807B2 (ja) * 1988-03-04 1996-05-29 日産自動車株式会社 縦型パワ―ｍｏｓトランジスタ
US4967245A (en) * 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
JPH0777262B2 (ja) * 1988-04-19 1995-08-16 日本電気株式会社 縦型電界効果トランジスタ
JPH01290266A (ja) * 1988-05-18 1989-11-22 Fujitsu Ltd 化合物半導体素子
JPH0783119B2 (ja) * 1988-08-25 1995-09-06 日本電気株式会社 電界効果トランジスタ
US4994871A (en) * 1988-12-02 1991-02-19 General Electric Company Insulated gate bipolar transistor with improved latch-up current level and safe operating area
US5164218A (en) * 1989-05-12 1992-11-17 Nippon Soken, Inc. Semiconductor device and a method for producing the same
JPH0334573A (ja) * 1989-06-30 1991-02-14 Sharp Corp 炭化珪素電界効果トランジスタ
US4931408A (en) * 1989-10-13 1990-06-05 Siliconix Incorporated Method of fabricating a short-channel low voltage DMOS transistor
JP2542448B2 (ja) * 1990-05-24 1996-10-09 シャープ株式会社 電界効果トランジスタおよびその製造方法
JP2917532B2 (ja) * 1991-01-24 1999-07-12 富士電機株式会社 電界効果トランジスタ
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
US5225032A (en) * 1991-08-09 1993-07-06 Allied-Signal Inc. Method of producing stoichiometric, epitaxial, monocrystalline films of silicon carbide at temperatures below 900 degrees centigrade
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate

Also Published As

Publication number Publication date
AU5545894A (en) 1994-06-22
EP0671056B1 (de) 2002-10-02
KR100271106B1 (ko) 2000-11-01
JPH08505492A (ja) 1996-06-11
KR950704815A (ko) 1995-11-20
ATE225568T1 (de) 2002-10-15
WO1994013017A1 (en) 1994-06-09
US5506421A (en) 1996-04-09
EP0671056A1 (de) 1995-09-13
DE69332358D1 (de) 2002-11-07

Similar Documents

Publication Publication Date Title
DE69332358T2 (de) Leistung-mosfet aus siliziumkarbid
DE69718477T2 (de) Siliciumcarbid-metall-isolator-halbleiter-feldeffekttransistor
DE112017003754B4 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
DE69329905T2 (de) Verfahren zur Erzeugung von Silizium-Dioxid-Passivierung hoher Qualität auf Silizium-Carbid
DE69232748T2 (de) Metall-Halbleiter Feldeffekttransistor hoher Leistung und hoher Frequenz, hergestellt aus Siliziumcarbid
DE19900171B4 (de) Siliziumkarbid-Halbleiteranordnung und Verfahren zu deren Herstellung
DE69430768T2 (de) Graben-DMOS transistor mit einem kurzen Kanal
DE69511726T2 (de) Halbleiteranordnung mit isoliertem gate
DE3785521T2 (de) Senkrechter mis-anreicherungs-feldeffekt-transistor aus verbindungen der gruppe 111-v.
DE102014107172B4 (de) Halbleitervorrichtung und herstellungsverfahren dafür
DE102013010245A1 (de) Halbleitervorrichtung
DE102018107966B4 (de) Verfahren zum Bilden eines Breiter-Bandabstand-Halbleiter-Bauelements
DE69020160T2 (de) Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger.
DE112011104408T5 (de) Halbleitervorrichtungen mit rückseitiger Isolierung
DE102016219094B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
EP0748520B1 (de) Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
DE112016006374B4 (de) Siliciumcarbid-halbleitervorrichtung und verfahren zur herstellung derselben
DE112017001490B4 (de) Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
DE69217427T2 (de) Bipolartransistor mit isoliertem Gate mit einer hohen Durchbruchspannung
DE3686089T2 (de) Verfahren zur herstellung eines metall-halbleiter-feldeffekttransistors und dadurch hergestellter transistor.
DE112012001612T5 (de) Bipolartransistor in Siliziumkarbid mit verbesserter Durchbruchsspannung
EP1145328B1 (de) Sperrschicht-feldeffekttransistor mit hoch dotierten verbindungsgebieten
DE69121442T2 (de) Halbleiteranordnungen mit einer Silizium/Silizium-Germanium-Heterostruktur und Verfahren zu deren Herstellung
DE19943390A1 (de) Halbleiterbauelement
DE102023107534B4 (de) Halbleitervorrichtung mit breiter bandlücke

Legal Events

Date Code Title Description
8364 No opposition during term of opposition