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JP2000057054A - 高速アドレス変換システム - Google Patents

高速アドレス変換システム

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Publication number
JP2000057054A
JP2000057054A JP10227761A JP22776198A JP2000057054A JP 2000057054 A JP2000057054 A JP 2000057054A JP 10227761 A JP10227761 A JP 10227761A JP 22776198 A JP22776198 A JP 22776198A JP 2000057054 A JP2000057054 A JP 2000057054A
Authority
JP
Japan
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tlb
address space
memory
speed
program
Prior art date
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Withdrawn
Application number
JP10227761A
Other languages
English (en)
Inventor
Takashi Okada
崇 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP10227761A priority Critical patent/JP2000057054A/ja
Priority to US09/232,048 priority patent/US6275917B1/en
Publication of JP2000057054A publication Critical patent/JP2000057054A/ja
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/652—Page size control

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【課題】 本発明は高速アドレス変換システムに関し、
交換システムのような高信頼オンラインリアルタイムシ
ステムにおいて、基本呼処理のように性能が非常に重要
視される部分でのＴＬＢミスヒットによるアドレス変換
のオーバヘッドをほぼ０にすると共に、これにより、大
幅な性能向上と、リアルタイム処理部分でＴＬＢミスを
考慮せずにすむことによる性能予測の精度向上を図るこ
とができる高速アドレス変換システムを提供することを
目的としている。 【解決手段】 論理アドレス空間と、物理アドレス空間
がＭＰＵを介して接続され、論理アドレス空間上の情報
を物理アドレス空間上に移して処理を実行させるシステ
ムにおいて、前記ＭＰＵ内に論理アドレスを物理アドレ
スに変換するＴＬＢを設け、オフラインでメモリ設計を
する性質を利用して、オフライン処理にてファイルの各
セクションのサイズを所定の大きさのページサイズに調
整するように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高速アドレス変換シ
ステムに関する。
【０００２】
【従来の技術】計算機システムにおいて、プログラムが
走行する仮想アドレス空間（論理アドレス空間）と、実
際にその内容が配置されている物理アドレス空間の対応
付けを動的に行なうために、メモリ管理ユニット（ＭＭ
Ｕ）がハードウェアとして提供するＴranslationＬooka
sideＢuffer（ＴＬＢ）を用いる。
【０００３】図１１は従来システムの概念図である。図
において、１は論理アドレス空間、２は論理アドレス空
間１と接続されるメモリ管理ユニット（ＭＭＵ）、３は
該ＭＭＵと接続され、実際のプログラムを実行する物理
アドレス空間である。ここで、アドレス空間はページと
いう単位で管理され、ＴＬＢはページ単位に仮想アドレ
スと物理アドレスの対応付けを保持し、命令アクセスや
データアクセスの度にＴＬＢにより仮想アドレスから物
理アドレスへの変換が行なわれる。
【０００４】ＴＬＢは有限なリソースであるため、使用
頻度によりその内容の入れ替えが行なわれるので、ＴＬ
Ｂがミスヒットした場合は、アドレス変換情報をメモリ
からＴＬＢに登録する処理が行なわれる。
【０００５】通常の計算機システムでは、プログラムは
オンデマンドでメモリ上にローディングされ、実行後そ
のメモリは解放されるため、メモリ使用効率の向上のた
め、管理単位であるページのサイズを１つに固定してい
た。
【０００６】
【発明が解決しようとする課題】しかしながら、交換機
システムのようなオンラインリアルタイムシステムで
は、タイムクリティカルな処理を行なうプログラムは、
予め設計されたアドレス空間上にローディングされる。
また、タイムクリティカルな処理においては、ＴＬＢミ
ス時の処理はハードウェアにより動的に、又はトラップ
としてオペレーティングシステム（ＯＳ）が処理を行な
うため、アプリケーションプログラマには、不可視であ
り、予期せぬ性能低下要因となる。ここで、トラップと
は、ＴＬＢのエントリの方法であり、ミスヒットした時
にＯＳに割り込んでソフトウェアで登録する方法のこと
である。
【０００７】本発明はこのような課題に鑑みてなされた
ものであって、交換システムのような高信頼オンライン
リアルタイムシステムにおいて、基本呼処理のように性
能が非常に重要視される部分でのＴＬＢミスヒットによ
るアドレス変換のオーバヘッドをほぼ０にすると共に、
これにより、大幅な性能向上と、リアルタイム処理部分
でＴＬＢミスを考慮せずにすむことによる性能予測の精
度向上を図ることができる高速アドレス変換システムを
提供することを目的としている。
【０００８】
【課題を解決するための手段】（１）図１は本発明の原
理ブロック図である。図１１と同一のものは、同一の符
号を付して示す。図において、１は論理アドレス空間
（仮想アドレス空間）、３はプログラムが実行される物
理アドレス空間である。１０は論理アドレス空間１と物
理アドレス空間３とを接続するＭＰＵである。該ＭＰＵ
１０内には、ＭＭＵ２が設けられており、更にＭＭＵ２
の中には論理アドレスを物理アドレスに変換するＴＬＢ
２０が内蔵されている。
【０００９】この発明の構成によれば、オフラインでフ
ァイルの各セクションのサイズを、所定の大きさのペー
ジサイズに調整することにより、ＴＬＢミスヒットを減
少させることができる。
【００１０】（２）この場合において、同一のメモリ保
護属性を有するセクションを連続したアドレス空間に割
り付けることを特徴としている。この発明の構成によれ
ば、同一の保護属性を持つセクションをまとめることに
より、メモリの管理が容易となる。
【００１１】（３）また、同一のメモリ保護属性でなお
かつ連続したアドレス空間に割り付いているセクション
をマージして１つのセクションとすることを特徴として
いる。
【００１２】この発明の構成によれば、連続したアドレ
ス空間に割り付いているセクションをマージすることに
より、メモリの管理を容易に行なうことができる。 （４）また、ラージページサイズの判断をオンラインプ
ログラムが高速に行えるように、オフライン処理にて端
数部分についてダミー領域を作成してマージすることを
特徴としている。
【００１３】この発明の構成によれば、オフラインで予
めラージページの容量を満たすようにすることにより、
ラージページの処理を容易に行なうことができる。 （５）また、オンラインでメモリ確保を行なうプログラ
ムに対して、ラージページサイズとなるメモリを与える
インタフェースを設けることを特徴としている。
【００１４】この発明の構成によれば、ラージページを
用いたアドレス変換を容易に行なうことができる。 （６）また、タイムクリティカルな処理を行なうプログ
ラム部分に対して、ＴＬＢにロックする機能を有するプ
ロセッサがＴＬＢロックを利用できるようにＭＭＵがロ
ック指示を与えることを特徴としている。
【００１５】この発明の構成によれば、特に重要なプロ
グラムであるタイムクリティカル処理を確実に行なうこ
とができる。 （７）更に、ＴＬＢロックを命令用ＴＬＢ、データ用照
ＴＬＢの分離した分離ＴＬＢアーキテクチャ、及び混合
ＴＬＢアーキテクチャのプロセッサにおいて、同一処理
で制御することを特徴としている。
【００１６】この発明の構成によれば、ＴＬＢを命令用
とデータ用に分離することにより、アドレス変換処理を
並列に行なうことができる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。交換システムのような高
信頼オンラインリアルタイムシステムは、以下のような
要件を持っている。
【００１８】（１）基本呼処理のようにタイムクリティ
カルな処理は高速に処理され、なおかつその処理量、及
び処理時間は予測可能であること。 （２）メモリ空間の書き込みに対する保護が適切に行な
え、課金データのような重要データの破壊を妨げるこ
と。このような要件を満たすために、以下のような要件
が必用である。
【００１９】（ａ）タイムクリティカルな処理を行なう
部分は、ＴＬＢのミスヒットが殆どないか、全くないこ
と。 （ｂ）各プログラムのコード部やデータ部といったセク
ションの種類毎にメモリ保護を行なうことができるこ
と。また、交換システムのようなオンラインリアルタイ
ムシステムは、以下の性質をもつ。
【００２０】プログラムは絶対番地形式でロードモジ
ュールが作成され、オフラインでメモリリソース設計、
及びメモリ割り付けを行なう。 タイムクリティカルな処理では、当該プログラムの初
期設定時に、メモリ等走行中に必要なリソースは予め確
保されていること。
【００２１】更にＭＭＵは、ハードウェアとして、複数
のページサイズを提供する場合がある。最小ページサイ
ズ（例えば４ＫＢ）よりも大きなもの（例えば１０Ｍ
Ｂ）を、以下ラージページと呼ぶ。ＴＬＢミスヒット
は、ページ単位での仮想アドレスから物理アドレスへの
変換に失敗した場合に発生するため、ページサイズを大
きくすれば、つまりラージページを使用すれば、ＴＬＢ
のミスヒット率を低くすることができる。また、ミスヒ
ットを完全になくすために、ＴＬＢのエントリをロック
する機構を提供する場合がある。
【００２２】これらの性質を利用して、以下の高速アド
レス変換方式により、ＴＬＢのミスヒットを抑え、また
タイムクリティカルな部分についてはＴＬＢを１００％
ヒットさせる。
【００２３】図２はＴＬＢの構成例を示す図である。Ｔ
ＬＢは、図に示すように、論理アドレス２１と、これに
対応する物理アドレス２２と、データサイズ２３と、保
護属性２４より構成されている。保護属性については、
ライト（書き込み）、リード（読み出し）、実行のいず
れが可能で、何れが不可能であるかを決定するものであ
る（後述）。
【００２４】（Ａ）オフラインでメモリ設計をする性質
を利用して、オフライン処理にてファイルの各セクショ
ン（コード部やデータ部）のサイズを以下のようにラー
ジページサイズに調整する。
【００２５】（Ａ）の１ コード部（通常は、リード及び実行が可能でライト不
可）やデータ部（通常は、リード及びライトが可能で実
行不可）や、リードオンリデータ部（通常は、リードの
み可能で、ライト及び実行不可）など、同一のメモリ保
護属性を有するセクションをマージ（統合）して連続し
たメモリに割り付ける。
【００２６】図３はメモリ割り付けの説明図である。開
発用計算機上でのプログラムモジュールがオフラインプ
ログラムモジュール、交換機等のターゲットマシン上で
のプログラムモジュールがオンラインプログラムモジュ
ールである。オフラインプログラムモジュールにおい
て、３０はユーザプログラム、３１は特権プログラムで
ある。特権プログラムは、ユーザプログラムより優先さ
れるプログラムである。それぞれのプログラムは複数用
意される。
【００２７】ユーザプログラム３０において、３０ａは
ユーザコード部、３０ｂはユーザデータ部である。特権
プログラム３１において、３１ａは特権コード部、３１
ｂは特権データ部である。ユーザコード部３０ａは、ユ
ーザ／特権いずれのモードからもリード及び実行が可能
で、ライトが不可能である。ユーザデータ部３０ｂは、
ユーザ／特権いずれのモードからもリード及びライトが
可能であり、実行は不可能である。
【００２８】オフラインプログラムモジュールの各プロ
グラムに入っている同一の保護属性を持ったモジュール
は、オンラインプログラムモジュールに割り付けるに当
たり、同一の保護属性を持つセクション毎にまとめられ
る。例えば、ユーザプログラム＃１のユーザコード部＃
１と、ユーザプログラム＃２のユーザコード部＃２とは
ユーザコード部３３にまとめられる。また、ユーザプロ
グラム＃１のユーザデータ部＃１と、ユーザプログラム
＃２のユーザデータ部＃２とはユーザデータ部３４にま
とめられる。
【００２９】同様に、特権プログラム＃１の特権コード
部＃１と、特権プログラム＃２の特権コード部＃２とは
特権コード部３５にまとめられる。また、特権プログラ
ム＃１の特権データ部＃１と、特権プログラム＃２の特
権データ部＃２とは特権データ部３６にまとめられる。
【００３０】特権コード部３１ａは、特権モードからの
みリード及び実行が可能であり、ライトは不可能であ
る。特権データ部３１ｂは特権モードからのみリード及
びライトが可能であり、実行は不可能である。
【００３１】この実施の形態例によれば、同一の保護属
性を持つセクションをまとめることにより、メモリの管
理が容易になる。また、同一のメモリ保護属性でなおか
つ連続したアドレス空間に割り付けているセクションを
マージして１つのセクションにすることができる。これ
により、連続したアドレス空間に割り付いているセクシ
ョンをマージすることにより、メモリの管理を容易に行
なうことができる。
【００３２】（Ａ）の２ ラージページサイズの判断をオンラインプログラムが高
速に行なえるように、オフライン処理にてセクションの
先頭部分又は最終部分の端数部分についてダミーセクシ
ョンを作成してマージすることにより、セクションサイ
ズをラージページサイズの倍数になるように調整する。
【００３３】図４はダミーセクションの作成及びマージ
の説明図である。アドレス変換により実行されるページ
の大きさは固定されている。例えば、ラージページの大
きさは１６ＭＢである。ユーザコード部３３では、オフ
ラインプログラムモジュールから持ってきたユーザコー
ド部３０ａを合わせてもページサイズ又はラージページ
の倍数に満たない場合には、ラージページの倍数になる
ようにダミー部３０ｃが設けられる。
【００３４】同様に、ユーザデータ部３４では、オフラ
インプログラムモジュールから持ってきたユーザデータ
部３０ｂを合わせてもページサイズ又はラージページの
倍数に満たない場合には、ラージページの倍数になるよ
うにダミー部３０ｄが設けられる。
【００３５】この実施の形態例によれば、オフラインで
予めラージページの容量を満たすようにすることによ
り、ラージページの処理を容易に行なうことができる。 （Ｂ）オンラインでメモリ確保を行なうプログラムに対
して、オペレーティングシステムのメモリ確保インタフ
ェースのひとつとして、先頭アドレスがラージページサ
イズの境界で、サイズがラージページサイズの倍数とな
るメモリを与えるインタフェースを提供する。
【００３６】図５はラージページ単位でのメモリ確保の
説明図である。図において、細い実線は通常ページ単位
でのメモリ境界、太い実線はラージページ単位でのメモ
リ境界を示している。オペレーティングシステム（Ｏ
Ｓ）は、通常のページ単位でのアドレス空間の空塞管理
に加えて、ラージページサイズの倍数での確保時は、ラ
ージページ境界からラージページサイズの倍数のアドレ
ス空間が利用可能か否かを判定し、利用可能ならば当該
アドレス空間を割り当てる。
【００３７】この実施の形態例によれば、ラージページ
を用いたアドレス変換を容易に行なうことができる。 （Ｃ）ＴＬＢエントリのロック制御 （Ｃ）の１ 特に、タイムクリティカルな処理を行なうプログラム部
分に対して、アドレス変換情報をＴＬＢにロックする機
能を有するプロセッサにおいて、ＴＬＢロックを利用で
きるように、コード部やデータ部の単位（セクション単
位）に、オフライン処理にてＴＬＢロック指示を与え
る。この指示を、オンラインシステム上で使用するプロ
グラムファイルのヘッダ情報部に設定する。
【００３８】図６はＴＬＢエントリロック指示の説明図
である。図４と同一のものは、同一の符号を付して示
す。図４について説明したように、同じ保護属性を持つ
部分はユーザコード部３３とユーザデータ部３４にまと
められる。例えば、ユーザコード部３３の先頭にはセク
ション情報としてヘッダ情報部４０が配置される。
【００３９】セクション情報部４０は、先頭アドレス４
１と、データサイズ４２と、メモリ保護属性４３と、キ
ャッシュ属性４４と、ＴＬＢロック指示４５と、セクシ
ョン実体位置情報４６が格納される。セクション実体位
置情報４６は、ユーザコード部３３と接続される。
【００４０】ここで、ＴＬＢロック指示４５は、ＴＬＢ
エントリのロック制御を行なうに当たり参照されるもの
であり、この指示がオンの場合には必ず実行されるよう
に制御される。
【００４１】この実施の形態例によれば、特に重要なプ
ログラムであるタイムクリティカル処理を確実に行なう
ことができる。 （Ｃ）の２ 命令用ＴＬＢと、データ用ＴＬＢの分離ＴＬＢアーキテ
クチャを持つプロセッサ、及び混合ＴＬＢアーキテクチ
ャをもつプロセッサが存在する。また、全ＴＬＢエント
リをロック対象としてしまうと、そこに入りきらないペ
ージが存在する場合に、システムが動作不能となる。
【００４２】このため、ＴＬＢロック数のエントリに上
限を設け、両アーキテクチャのプロセッサにおいて、最
大命令用ロック数と、最大データ用ＴＬＢロック数を用
意し、分離ＴＬＢアーキテクチャをもつプロセッサでは
これをそのまま使用し、混合ＴＬＢアーキテクチャをプ
ロセッサでは、両データの和を最大ＴＬＢロック数とし
て使用する。これにより、ユーザに対して分離ＴＬＢア
ーキテクチャ及び混合アーキテクチャいずれにおいて
も、同一の条件設定を可能とする。
【００４３】この実施の形態例によれば、ＴＬＢを命令
用とデータ用に分離することにより、アドレス変換処理
を並列に行える結果、処理速度が向上する。次に、本発
明の具体例について説明する。本発明で、以下のような
アーキテクチャを持つプロセッサが存在するものとす
る。 最小ページサイズ４ＫＢ、ラージページサイズ１６Ｍ
Ｂ ＴＬＢエントリロック機構有り 混合ＴＬＢアーキテクチャ エントリ数６４ （１）ラージページサイズへの調整方法。
【００４４】ユーザプログラムが２つ、特権プログラム
が２つで、それぞれのセクションの種別及びサイズが図
７に示すものであるとする。図７はプログラムを構成す
る各セクションの情報を示す図である。例えば、ユーザ
コード＃１は、サイズが３ＭＢ、メモリ保護属性がユー
ザモードの場合に、リードと実行はできるが、ライトが
不可能である。また、メモリ保護属性が特権モードの時
にも同じである。ここで、メモリ保護属性を示す符号に
ついて説明する。保護属性は“ＲＷＥ”で表され、
“Ｒ”がリード、“Ｗ”がライト、“Ｅ”が実行であ
る。それぞれの機能が不可能な場合には対応する位置に
“−”が書き込まれる。即ち、Ｒ−Ｅはリード（Ｒ）と
実行（Ｅ）が可能で、ライト（Ｗ）は不可であることを
示している。
【００４５】ここでは、メモリ保護属性が等しいものを
単純加算し、ラージページサイズの倍数に対する不足分
をダミーとして作成して更にマージする。ユーザコード
部を例にとると、単純加算はユーザコード＃１の３ＭＢ
と、ユーザコード＃２の１０ＭＢの和３ＭＢ＋１０ＭＢ
で１３ＭＢとなる。一方、ラージページは１６ＭＢ単位
であるから３ＭＢ分の不足となる。
【００４６】従って、ダミーとして３ＭＢを作成してマ
ージする。最終的にユーザコードのセクションサイズは
１６ＭＢとなる。各々についての各セクション情報を図
８に示す。図８はラージページサイズ調整後の各セクシ
ョンの情報を示す図である。例えば、特権ＲＷデータの
場合を例にとると、図７より特権ＲＷデータ＃１は２０
ＭＢ、特権ＲＷデータ＃２は１６ＭＢで合わせて３６Ｍ
Ｂとなる。これを調整するためには、１６ＭＢ×３の４
８ＭＢとなるようにダミーを調整する。この時のダミー
領域の容量は４８−３６の１２ＭＢとなる。従って、こ
の場合には、単純加算サイズが３６ＭＢ、ダミーサイズ
が１２ＭＢ、セクションサイズが４８ＭＢとなる。
【００４７】図９はラージページへの調整方法の実施例
を示す図である。いずれもオフラインモジュールである
ユーザプログラム＃１と＃２をマージする場合を示して
いる。各ユーザプログラム３０において、３０ａはユー
ザコード部、３０ｂはユーザＲＷデータ部、３０ｃはユ
ーザＲデータ部である。これらを用いて、ＭＭＵがオフ
ラインリンケージの前処理を行なう（Ｓ１）。そして、
以下の計算によりダミー領域の容量を求める（Ｓ２）。
【００４８】１６ＭＢ−（３ＭＢ＋１０ＭＢ）＝３ＭＢ
（ダミー容量） そして、ダミー部を含めたサイズメモリ設計を行ない、
絶対番地形式のプログラムモジュールを生成する（Ｓ
３）。図において、３３はユーザコード部のモジュー
ル、３４はユーザＲＷデータ部のモジュール、３５はユ
ーザＲデータ部のモジュールである。何れも、ラージペ
ージの要件を満たすために、ダミー部を持っていること
がわかる。
【００４９】（２）ラージページ単位でのメモリ確保イ
ンタフェースの提供 本プロセッサ上では、通常のメモリ確保インタフェース
では、４ＫＢ境界のアドレスから４ＫＢの倍数のメモリ
を確保することができる。これに対して、主として初期
設定時に予めラージページでのメモリを取得しておくた
めに、ラージページでのメモリ確保インタフェースを提
供する。オペレーティングシステムでは、通常の４ＫＢ
単位での管理に加えて、その場合のみ、更に１６ＭＢ境
界のアドレスから１６ＭＢの倍数のメモリが確保可能か
どうかを判定する。可能であった場合には、その先頭ア
ドレスをユーザに返却する。また、後述の設定値を下回
っている場合には、当該メモリ領域をＴＬＢエントリロ
ック対象として扱う。
【００５０】この実施の形態例によれば、オフラインで
予めラージページの容量を満たすようにすることによ
り、ラージページの処理を容易に行なうことができる。
また、ラージページを用いたアドレス変換を容易に行な
うことができる。
【００５１】（３）ＴＬＢエントリのロック制御方法 （３−１）ＴＬＢエントリのロック指示 図８において、特権コード部がリアルタイム処理上非常
に重要であるとする。オンラインリアルタイムシステム
では、プログラム開発に用いられる計算機と、開発され
たプログラムを稼働させるマシンは一般的に異なる。従
って、開発用計算機で作成されたオフラインプログラム
モジュールを、オンラインプログラムモジュールに形式
変換する。
【００５２】この場合、オフラインプログラムモジュー
ルを作成する際に、図６に示す示されるような、メモリ
保護属性やキャッシュ属性を指定する。これと合わせ
て、ＴＬＢロック指示を与える。ここで、キャッシュ属
性とは、データをキャッシュメモリに乗せるか乗せない
かを選択するものである。キャッシュメモリに乗せない
場合には、直接主記憶にアクセスすることになる。
【００５３】図１０はＴＬＢエントリロックの実施例の
説明図である。ユーザコード部とユーザＲＷデータ部と
ユーザＲデータ部に分かれた、絶対番地形式オフライン
プログラムモジュールは、何れもダミーを付けてセクシ
ョン単位にまとめられている。ここで、これらオフライ
ンプログラムモジュールを、オンラインシステム上のモ
ジュール形式に変換する。ここの工程で、メモリ保護属
性、キャッシュ属性と合わせて、セクション毎にＴＬＢ
ロック指示を与える。この動作は、ＭＭＵ又はＭＰＵが
行なう。
【００５４】オンラインシステム上のモジュールに変換
されたモジュールは、オンラインプログラムモジュール
に入力される。この場合において、ヘッダ情報にＴＬＢ
ロック指示が書き込まれる。ここのオンラインプログラ
ムモジュールは、図６に示すものと同じである。
【００５５】（３−２）ＴＬＢエントリの最大ロック数 本プロセッサは混合ＴＬＢアーキテクチャであるが、シ
ステム構築者が設定可能なデータとして、最大命令用Ｔ
ＬＢロック数と最大データ用ＴＬＢロック数を用意す
る。本プロセッサでは、全エントリ数が６４であるが、
例えばその半数程度をロック可能とし、更に命令及びデ
ータの比率を１対２程度と想定して、最大命令ＴＬＢロ
ック数を１０、最大データ用ＴＬＢロック数を２０と設
定する。本プロセッサのオペレーティングシステムは、
この両者の合計である３０を、最大ＴＬＢエントリロッ
ク数としてＴＬＢエントリのロック数を制御する。
【００５６】近年の計算機システムでは、プロセッサ動
作周波数の高速化に伴い、プロセッサ内部処理速度と主
記憶装置へのアクセス速度の乖離は進む一方であり、主
記憶装置へのアクセスは著しい性能低下を招く。特に、
オンラインリアルタイムシステムでは、その影響がプロ
グラマに不可視である点も問題である。
【００５７】従来方式では、例えばシステムにおいて、
ＴＬＢミスによるアドレス変換処理は、全メモリアクセ
スの３０〜４０％を占めているという測定結果もある。
そこで、本発明を用いることにより、特に交換システム
のような高信頼オンラインリアルタイムシステムにおい
て、基本呼処理部分のように性能が非常に重要視される
部分でのＴＬＢヒットミスによるアドレス変換のオーバ
ヘッドをほぼ０とすることができる。これにより、大幅
な性能向上と、リアルタイム処理部分でＴＬＢヒットミ
スを考慮せずにすむことによる性能予測の精度向上を図
ることかできる。
【００５８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、 （１）論理アドレス空間と、物理アドレス空間がＭＰＵ
を介して接続され、論理アドレス空間上の情報を物理ア
ドレス空間上に移して処理を実行させるシステムにおい
て、前記ＭＰＵ内に論理アドレスを物理アドレスに変換
するＴＬＢを設け、オフラインでメモリ設計をする性質
を利用して、オフライン処理にてファイルの各セクショ
ンのサイズを所定の大きさのページサイズに調整するこ
とにより、オフラインでファイルの各セクションのサイ
ズを、所定の大きさのページサイズに調整して、ＴＬＢ
ミスヒットを減少させることができる。
【００５９】（２）この場合において、同一のメモリ保
護属性を有するセクションを連続したアドレス空間に割
り付けることにより、同一の保護属性を持つセクション
をまとめて、メモリの管理が容易となる。
【００６０】（３）また、同一のメモリ保護属性でなお
かつ連続したアドレス空間に割り付いているセクション
をマージして１つのセクションとすることにより、連続
したアドレス空間に割り付いているセクションをマージ
して、メモリの管理を容易に行なうことができる。
【００６１】（４）また、ラージページサイズの判断を
オンラインプログラムが高速に行えるように、オフライ
ン処理にて端数部分についてダミー領域を作成してマー
ジすることにより、オフラインで予めラージページの容
量を満たすようにして、ラージページの処理を容易に行
なうことができる。
【００６２】（５）また、オンラインでメモリ確保を行
なうプログラムに対して、ラージページサイズとなるメ
モリを与えるインタフェースを設けることにより、ラー
ジページを用いたアドレス変換を容易に行なうことがで
きる。
【００６３】（６）また、タイムクリティカルな処理を
行なうプログラム部分に対して、ＴＬＢにロックする機
能を有するプロセッサがＴＬＢロックを利用できるよう
にＭＭＵがロック指示を与えることにより、この発明の
構成によれば、特に重要なプログラムであるタイムクリ
ティカル処理を確実に行なうことができる。
【００６４】（７）更に、ＴＬＢロックを命令用ＴＬ
Ｂ、データ用照ＴＬＢの分離した分離ＴＬＢアーキテク
チャ、及び混合ＴＬＢアーキテクチャのプロセッサにお
いて、同一処理で制御することにより、この発明の構成
によれば、ＴＬＢを命令用とデータ用に分離して、アド
レス変換処理を並列に行なうことができる。
【００６５】このように、本発明によれば、交換システ
ムのような高信頼オンラインリアルタイムシステムにお
いて、基本呼処理のように性能が非常に重要視される部
分でのＴＬＢミスヒットによるアドレス変換のオーバヘ
ッドをほぼ０にすると共に、これにより、大幅な性能向
上と、リアルタイム処理部分でＴＬＢミスを考慮せずに
すむことによる性能予測の精度向上を図ることができる
高速アドレス変換システムを提供することができる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】ＴＬＢの構成例を示す図である。
【図３】メモリ割り付けの説明図である。
【図４】ダミーセクション作成及びマージの説明図であ
る。
【図５】ラージページ単位でのメモリ確保の説明図であ
る。
【図６】ＴＬＢエントリロック指示の説明図である。
【図７】プログラムを構成する各セクションの情報を示
す図である。
【図８】ラージページサイズ調整後の各セクションの情
報を示す図である。
【図９】ラージページへの調整方法の実施例を示す図で
ある。
【図１０】ＴＬＢエントリロックの実施例の説明図であ
る。
【図１１】従来システムの概念図である。
【符号の説明】
１ 論理アドレス空間 ２ ＭＭＵ ３ 物理アドレス空間 １０ ＭＰＵ ２０ ＴＬＢ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 論理アドレス空間と、物理アドレス空間
    がＭＰＵを介して接続され、論理アドレス空間上の情報
    を物理アドレス空間上に移して処理を実行させるシステ
    ムにおいて、 前記ＭＰＵ内に論理アドレスを物理アドレスに変換する
    ＴＬＢを設け、 オフラインでメモリ設計をする性質を利用して、オフラ
    イン処理にてファイルの各セクションのサイズを所定の
    大きさのページサイズに調整することを特徴とする高速
    アドレス変換システム。
  2. 【請求項２】 同一のメモリ保護属性を有するセクショ
    ンを連続したアドレス空間に割り付けることを特徴とす
    る請求項１記載の高速アドレス変換システム。
  3. 【請求項３】 同一のメモリ保護属性でなおかつ連続し
    たアドレス空間に割り付いているセクションをマージし
    て１つのセクションとすることを特徴とする請求項１記
    載の高速アドレス変換システム。
  4. 【請求項４】 ラージページサイズの判断をオンライン
    プログラムが高速に行えるように、オフライン処理にて
    端数部分についてダミー領域を作成してマージすること
    を特徴とする請求項１記載の高速アドレス変換システ
    ム。
  5. 【請求項５】 オンラインでメモリ確保を行なうプログ
    ラムに対して、ラージページサイズとなるメモリを与え
    るインタフェースを設けることを特徴とする請求項１記
    載の高速アドレス変換システム。
  6. 【請求項６】 タイムクリティカルな処理を行なうプロ
    グラム部分に対して、ＴＬＢにロックする機能を有する
    プロセッサがＴＬＢロックを利用できるようにＭＭＵが
    ロック指示を与えることを特徴とする請求項１記載の高
    速アドレス変換システム。
  7. 【請求項７】 ＴＬＢロックを命令用ＴＬＢ、データ用
    照ＴＬＢの分離した分離ＴＬＢアーキテクチャ、及び混
    合ＴＬＢアーキテクチャのプロセッサにおいて、同一処
    理で制御することを特徴とする請求項１記載の高速アド
    レス変換システム。
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