JP2000100175A - 多値強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】多値ＦＲＡＭにおけるＦＲＡＭセルの複数のセ
ルキャパシタ間の"0" データ同士および"1" データ同士
を区別可能な状態で四値以上の多値の分極量を容易に記
憶させ、セルの１回の読み出し動作でそのデータの読み
出しを行う。 【解決手段】それぞれ電極間絶縁膜に強誘電体膜が用い
られてなり、各一端が共通接続された複数個のセルキャ
パシタＣＡ、ＣＢと、複数個のセルキャパシタの各一端
側の共通接続ノードに一端が接続された少なくとも１個
のスイッチ素子Ｑと、複数個のキャパシタと１個のスイ
ッチ素子とにより構成されるメモリセルが二次元に配列
されて形成されたメモリセルアレイＭＣＡとを具備する
多値ＦＲＡＭにおいて、各メモリセルの複数個のキャパ
シタはそれぞれの容量値が実質的に異なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報記憶用キャパ
シタの絶縁膜に強誘電体薄膜を用いた強誘電体メモリセ
ルのアレイを有する強誘電体メモリ（ＦＲＡＭ）に係
り、特に複数個の強誘電体キャパシタが少なくとも１つ
のＭＯＳトランジスタに接続されて構成されたメモリセ
ルに三値以上の多値のデータ（分極量）を蓄積するＦＲ
ＡＭにおけるセルデータの読み出し／書込み制御回路に
関するもので、ＦＲＡＭを含む半導体集積回路に適用さ
れる。

【０００２】

【従来の技術】近年、情報記憶用キャパシタの電極間絶
縁膜としてペロブスカイト構造あるいは層状ペロブスカ
イト構造の物質からなる強誘電体を用いたＦＲＡＭセル
のアレイを有するＦＲＡＭが注目を集めている。

【０００３】強誘電体は、印加電界（Ｖ／ｍ）と電気分
極量（Ｃ／ｍ）との関係がヒステリシス特性を有し、強
誘電体膜の両端間の印加電圧（印加電界）を零に戻して
も分極が残る、つまり、不揮発性を示すことが特徴であ
る。

【０００４】即ち、電界が印加された時に一旦発生した
電気分極は上記電界が印加されなくなっても残留し、上
記電界とは反対方向の向きにある程度以上の強さの電界
が印加された時に分極の向きが反転する特性を有してい
る。

【０００５】このような特性に着目し、強誘電体の薄膜
を電極間絶縁膜に用いた強誘電体キャパシタの分極の方
向として情報を蓄積するＦＲＡＭセルを実現し、二値の
データを記憶する技術が開発されている。

【０００６】前記ＦＲＡＭセルは、ＤＲＡＭセルのキャ
パシタを強誘電体キャパシタに置き換えた構成になって
おり、スイッチ用のＭＯＳトランジスタを介して強誘電
体キャパシタから分極反転あるいは非反転の際の電荷が
取り出される（データ破壊読み出し）ので、データ読み
出し後に再書込みが行われる。

【０００７】上記のようなＦＲＡＭセルのアレイを有す
るＦＲＡＭは、他の不揮発性メモリであるフラッシュメ
モリと比較すると、データ書換え回数が多く、かつデー
タ書き換え速度が著しく速いという特徴を持つ。また、
メモリーカード等に使用される電池バックアップ可能な
ＳＲＡＭと比較しても、消費電力が小さく、セル面積を
大幅に小さくできるという特徴を持つ。

【０００８】上記のような特徴を持つＦＲＡＭは、既存
のＤＲＡＭ、フラッシュメモリ、ＳＲＡＭとの置き換
え、ロジック混載デバイスへの適用等、その期待は大変
大きい。また、ＦＲＡＭは、バッテリーレスで高速動作
が可能であるので、非接触カード（ＲＦ−ＩＤ：Radio
Frequency-Identification）への展開が始まりつつあ
る。

【０００９】なお、ＦＲＡＭのメモリセルの構造は、情
報記憶用のキャパシタに強誘電体膜を用いる構造と、ス
イッチ用のＭＯＳトランジスタのゲート絶縁膜に強誘電
体膜を用いる構造との２種類に大別される。後者は半導
体基板がシリコンである場合にその界面に直接形成でき
る適当な強誘電体膜が存在しないので実現性に疑問が残
る状況である。

【００１０】前者のＦＲＡＭセルの構成には、図１２に
示すように、スイッチ用の１つのＭＯＳトランジスタＱ
と情報記憶用の１つの強誘電体キャパシタＣが直列に接
続されて構成される１トランジスタ・１キャパシタ型の
ものと、２組の１トランジスタ・１キャパシタ型のセル
（２つのトランジスタと２つの強誘電体キャパシタ）に
より構成される２トランジスタ・２キャパシタ型のもの
がある。

【００１１】１トランジスタ・１キャパシタ型のセル
は、ＤＲＡＭと同等の高集積化が可能という長所を持
ち、２トランジスタ・２キャパシタ型のセルは、信頼性
に優れているという長所を持つ。

【００１２】上記１トランジスタ・１キャパシタ型のＦ
ＲＡＭセルにおいて、スイッチ用のＭＯＳトランジスタ
Ｑは、ゲートにワード線ＷＬが接続され、一端側のノー
ドにビット線ＢＬが接続される。そして、強誘電体キャ
パシタＣは、一端側のノードが前記ＭＯＳトランジスタ
Ｑの他端側のノードに接続され、他端側のノード（プレ
ート電極）がプレート線ＰＬに接続される。

【００１３】図１３は、図１２に示した１トランジスタ
・１キャパシタ型のＦＲＡＭセルのセルキャパシタに対
応した"0" 読み、"1" 読み動作を説明するために示すヒ
ステリシス曲線であり、図中、a 、b 、c 、d 点は残留
分極量を示す。

【００１４】次に、図１３を参照しながら１トランジス
タ・１キャパシタ型のＦＲＡＭセルのアレイを有する二
値情報記憶方式のＦＲＡＭの動作を説明する。まず、プ
リチャージサイクルにおいてビット線電圧ＶＢＬを接地
電位にする。次に、ビット線のプリチャージを解除し、
ワード線ＷＬを選択してトランジスタＱをオンにした
後、プレート線電圧ＶＰＬを接地電位から電源電圧に上
昇させることによりキャパシタＣの電荷をビット線に読
み出し、これにより生じるビット線電位の変化をセンス
アンプ（図示せず）で比較増幅する。

【００１５】この時、"0" 読みの場合には、キャパシタ
Ｃの分極は反転しないので、ビット線に読み出される電
荷量は少なく、センスアンプによる比較増幅の結果、ビ
ット線（キャパシタＣのストレージノード側）は接地電
位のままである。これにより、キャパシタＣの分極点は
ヒステリシス曲線のa 点からc 点へ移動する。

【００１６】これに対して、"1" 読みの場合には、キャ
パシタＣの分極反転を伴い、前記プレート線電圧ＶＰＬ
として電源電圧を加えた時にビット線に読み出される電
荷量が"0" 読みの場合に比べて多く、センスアンプによ
る比較増幅の結果、ビット線（キャパシタＣのストレー
ジノード側）が電源電圧となる。これにより、キャパシ
タＣの分極点はヒステリシス曲線のb 点からc 点に移っ
た後、a 点に移動する。

【００１７】次に、センスアンプの出力データをデータ
線（図示せず）に送り出した後、プレート線電圧ＶＰＬ
を接地電位へ落とすことにより、"0" 読みの場合の分極
点はa 点に戻り、"1" 読みの場合の分極点はd 点に移
る。

【００１８】この後、トランジスタＱをオフにした
時、"1" 読みの場合の分極点はd 点からb 点へ移り、セ
ルキャパシタＣへの再書き込みが終了する。以上は、読
み出しおよび再書き込みを説明したが、データの書き換
えを行いたい時は、上記プレート電圧ＶＰＬとして電源
電圧が加えられている時に、"1" を書き込みたい時はビ
ット線に電源電圧、"0" を書き込みたい時はビット線に
接地電位を入出力線（図示せず）を通じて加えればよ
い。

【００１９】一方、特開平４−９０１８９号公報の「強
誘電体記憶装置」には、複数個の強誘電体キャパシタを
１つのＭＯＳトランジスタに接続して１つのメモリセル
を構成し、これに三値以上の分極量（三値以上の多値デ
ータ）を蓄積することのできる技術が開示されている。

【００２０】このメモリセルは、複数個の強誘電体キャ
パシタを用いているが、多値データを蓄積でき、ビット
線とのコンタクトは１個で済むので、ビットコストの安
い多値強誘電体メモリを実現できる。

【００２１】但し、この技術では、複数個のセルキャパ
シタの各面積は等しいので、それぞれのデータ"1" 同士
またはデータ"0" 同士を同時に区別することはできな
い。また、メモリセルからデータを読み出すために使用
するセンスアンプ（図示せず）の個数は１個だけである
ので、センスアンプをキャパシタの数だけ複数回駆動す
る必要があるという問題がある。

【００２２】以下、この問題を具体的な動作を通じて説
明する。図１４は、例えば２キャパシタ・１トランジス
タを用いて四値メモリを実現した構成を示す。

【００２３】このような構成の場合、まず、プリチャー
ジサイクルにおいてビット線電圧ＶＢＬを接地電位にす
る。次に、ビット線のプリチャージを解除し、ワード線
ＷＬを選択してトランジスタＱをオンにした後、第１の
プレート線電位ＶＰＬＡを接地電位から電源電圧に上昇
させることにより第１のセルキャパシタＡの電荷をビッ
ト線に読み出し、これにより生じるビット線電位の変化
をセンスアンプ（図示せず）で比較増幅する。この時、
非選択の第２のセルキャパシタＢのプレート線電位（つ
まり、第２のプレート線電位ＶＰＬＢ）をＶcc／２にし
ておく。

【００２４】次に、センスアンプの出力データをデータ
線（図示せず）に送り出した後、第１のプレート線電圧
ＶＰＬＡを接地電位へ落とすことにより、第１のセルキ
ャパシタＡへの再書き込みが終了する。

【００２５】次に、ビット線電圧ＶＢＬを接地電位にイ
コライズした後、ビット線のプリチャージを解除し、前
述した第１のセルキャパシタＡの読み出しと同様な手順
により第２のセルキャパシタＢのデータを読み出す。こ
の時も、非選択の第１のセルキャパシタＡのプレート線
電位（つまり、第１のプレート線電位ＶＰＬＡ）を前述
と同様にＶcc／２にしておく。

【００２６】次に、センスアンプの出力データをデータ
線（図示せず）に送り出した後、第２のプレート線電圧
ＶＰＬＢを接地電位へ落とすことにより、第２のセルキ
ャパシタＢへの再書き込みが終了する。

【００２７】最後に、トランジスタＱをオフにすること
により、メモリセルの読み出し／再書き込み動作が終了
する。なお、上記したような第１のセルキャパシタＡ、
第２のセルキャパシタＢからのデータの読み出しにおい
て、それぞれ非選択になるセルキャパシタのプレート線
電位をＶcc／２にしたが、これによって選択されている
セルキャパシタから“１”が読み出されようと“０”が
読み出されようと、非選択のセルキャパシタの電極間に
は抗電界以下の電界しか加わらず、分極の反転は生じな
い。

【００２８】このような動作において特徴的なことは、
１個のメモリセルの読み出しおよび再書き込みを行うた
めに、プレート線とセンスアンプを２回駆動しなければ
いけないことである。

【００２９】また、このことに関連して、前記特開平４
−９０１８９号公報には、読み出し動作の高速化のため
に強誘電体キャパシタの数およびそれぞれのキャパシタ
容量等がどうあればよいかについての開示は一切なされ
ていない。

【００３０】

【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、１つのＦＲＡＭセルの複数のセ
ルキャパシタ間の"0" データ同士および"1" データ同士
を区別可能な状態で三値以上の多値の分極量を容易に記
憶させ、プレート線とセンスアンプをそれぞれ実質的に
１回動作させるだけで多値データの読み出しを行うこと
が可能になり、高集積化が可能でビットコストが安く、
セルデータの読み出し動作の高速化を図り得る多値強誘
電体メモリを提供することを目的とする。

【００３１】

【課題を解決するための手段】本発明の多値強誘電体メ
モリは、それぞれ電極間絶縁膜に強誘電体膜が用いられ
てなり、それぞれの容量値が実質的に異なり、各一端が
共通接続された複数個のキャパシタおよび前記複数個の
キャパシタの各一端側の共通接続ノードに一端が接続さ
れた少なくとも１個のスイッチ素子により構成されるメ
モリセルが二次元に配列されて形成されたメモリセルア
レイを具備することを特徴とする。

【００３２】また、本発明の多値強誘電体メモリは、そ
れぞれ電極間絶縁膜に強誘電体膜が用いられてなり、そ
れぞれの容量値が実質的に異なり、各一端が共通接続さ
れた複数個のキャパシタおよび前記複数個のキャパシタ
の各一端側の共通接続ノードに一端が接続された少なく
とも１個のスイッチ素子により構成されるメモリセルが
二次元に配列されて形成されたメモリセルアレイと、前
記メモリセルアレイの各カラムにおける前記メモリセル
のスイッチ素子の他端側のノードに接続された第１のビ
ット線と、前記複数個のキャパシタの各他端側のプレー
ト電極にそれぞれ対応して接続されたプレート線と、前
記メモリセルから前記第１のビット線に読み出されたｎ
値データを相異なる複数の参照電位とそれぞれ比較して
増幅する複数(n-1) 個のセンスアンプを含むセンスアン
プ領域と、前記第１のビット線を前記メモリセルに接続
されているメモリセル領域と前記センスアンプ領域とに
区分する位置と前記複数個のセンスアンプをそれぞれ分
割する位置に挿入されたＮＭＯＳトランジスタからな
り、それぞれのゲートに印加されるゲート制御信号によ
りスイッチ制御されることによって前記第１のビット線
に対する複数個のセンスアンプの接続切り離しを選択的
に行うセンスアンプ領域分割用スイッチ素子と、前記メ
モリセル領域の第１のビット線に接続され、前記メモリ
セルからのデータ読み出し開始前には前記第１のビット
線を接地電位にプリチャージし、前記メモリセルからの
データ読み出し開始時にはプリチャージを解除するプリ
チャージ回路を具備することを特徴とする。

【００３３】

【発明の実施の形態】以下、図面を参照して本発明の多
値ＦＲＡＭの実施の形態を詳細に説明する。本発明の多
値ＦＲＡＭで用いているＦＲＡＭセルは、それぞれ電極
間絶縁膜に強誘電体膜が用いられてなり、それぞれの容
量値が実質的に異なり、各一端が共通接続された複数個
のキャパシタと、前記複数個のキャパシタの各一端側の
共通接続ノードに一端が接続された少なくとも１個のス
イッチ素子とを具備する。

【００３４】このような構成のＦＲＡＭセルにおける複
数個のキャパシタにｎ（≧４）値の分極量を情報として
蓄積することによって四値以上の多値データを記憶する
ものである。

【００３５】以下、本発明の多値ＦＲＡＭの第１実施例
として、四値データを記憶可能な四値ＦＲＡＭについて
説明する。図１は、四値ＦＲＡＭで用いるＦＲＡＭセル
の１個分の一例を示す等価回路図である。

【００３６】このＦＲＡＭセルは、容量値の比が１：２
のセルキャパシタＣＡ、ＣＢの各一端のノードに１個の
ＭＯＳトランジスタＱの一端のノードが接続された１ト
ランジスタ・２キャパシタ構成のメモリセルである。

【００３７】なお、セルキャパシタＣＡ、ＣＢの容量比
を１：２に設定するためには、通常は、キャパシタ電極
間の対向面積（強誘電体薄膜の面積）の比率を１：２に
設定すればよいが、強誘電体薄膜の厚さを２：１に設定
してもよい。

【００３８】上記１トランジスタ・２キャパシタ型のＦ
ＲＡＭセルのトランジスタＱは、ゲートにワード線ＷＬ
が接続され、他端側のノードにビット線ＢＬが接続さ
れ、２個のセルキャパシタＣＡ、ＣＢの各他端側のプレ
ート電極は各対応して第１のプレート線ＰＬＡ、第２の
プレート線ＰＬＢに接続される。

【００３９】図２は、図１に示したＦＲＡＭセルの"0"
読み、"1" 読み動作を説明するためにセルキャパシタＣ
Ａ、ＣＢに対応したヒステリシス曲線を示しており、図
中、Ａ0 、Ａ1 、Ａ2 、Ａ3 はセルキャパシタＣＡの残
留分極量、Ｂ0 、Ｂ1 、Ｂ2、Ｂ3 はセルキャパシタＣ
Ｂの残留分極量を示す。

【００４０】ここで、セルキャパシタＣＡとＣＢは、強
誘電体薄膜の面積比が１：２であるので、それぞれのプ
レート線・ビット線間の電位差（ＶＰＬＡ−ＶＢＬ）、
（ＶＰＬＢ−ＶＢＬ）が等しい場合に分極電荷量も１：
２となる。

【００４１】＜第１実施例＞図３は、第１実施例に係る
四値ＦＲＡＭの主要部の概略構成を示しており、特にメ
モリセルアレイおよび周辺回路の一部の回路接続を示し
ている。

【００４２】図３において、１０は多値データを蓄積す
るメモリセル領域、１２ｋ（ｋ＝０、１、２）はメモリ
セルからビット線に読み出された多値データを比較増幅
するセンスアンプ（Ｓ／Ａ）領域である。

【００４３】上記センスアンプ領域１２ｋは、多値デー
タを１回で比較増幅するために、各々１つのセンスアン
プＳ／Ａｋを含む複数（本例では３）個の領域に分割さ
れている。前記３個のセンスアンプ領域１２ｋを、メモ
リセル領域１０側から順に第１のセンスアンプ領域１２
０、第２のセンスアンプ領域１２１、第３のセンスアン
プ領域１２２と呼ぶものとする。

【００４４】（ＢＬ0 、ＢＢＬ0 ）、（ＢＬ1 、ＢＢＬ
1 ）、（ＢＬ2 、ＢＢＬ2 ）は前記分割された３個のセ
ンスアンプ領域１２ｋにおけるそれぞれビット線対であ
り、全てほぼ等しい容量を持っている。

【００４５】前記メモリセル領域１０の中には、図１に
示したようなメモリセルＭＣが行列状に配列されて形成
されたメモリセルアレイＭＣＡの他に、ビット線対Ｂ
Ｌ、ＢＢＬをプリチャージ・イコライズするプリチャー
ジ・イコライズ回路部１１を含む。

【００４６】上記メモリセル領域１０における同一列の
メモリセルＭＣは、トランジスタＱの他端側のノードが
ビット線ＢＬまたはＢＢＬに接続されている。また、メ
モリセル領域１０における同一行のセルＭＣのスイッチ
素子用トランジスタＱのゲートには共通にワード線ＷＬ
ｉ（代表的にＷＬ０、ＷＬ１の２本のみ示している）が
接続されている。

【００４７】そして、同一行のセルＭＣのセルキャパシ
タＣＡのプレート電極には共通に第１のプレート線ＰＬ
i0（代表的にＰＬ００、ＰＬ１０の２本のみ示してい
る）が接続されており、同一行のセルＭＣのセルキャパ
シタＣＢのプレート電極には共通に第２のプレート線Ｐ
Ｌi1（代表的にＰＬ０１、ＰＬ１１の２本のみ示してい
る）が接続されている。これらのプレート線ＰＬi0、Ｐ
Ｌi1は、前記ワード線ＷＬｉにほぼ平行に配置されてい
る。

【００４８】前記プリチャージ・イコライズ回路部１１
は、ビット線プリチャージ電位（本例では接地電位Ｖs
s）が与えられるＶss線とメモリセル領域１０のビット
線対ＢＬ、ＢＢＬとの間にそれぞれ接続されたビット線
プリチャージ用のＮＭＯＳトランジスタＱＮと、上記ビ
ット線対ＢＬ、ＢＢＬ間に接続されたビット線電位イコ
ライズ用のＮＭＯＳトランジスタＱＥとを有し、プリチ
ャージ・イコライズ制御信号ＥＱにより制御される。

【００４９】なお、前記メモリセル領域１０の複数本の
ワード線ＷＬｉは、アドレス信号に基づいてワード線選
択回路（図示せず）により１本のワード線（例えばＷＬ
０）が選択されてワード線駆動電圧ＶＷＬｉが供給され
る。

【００５０】また、前記メモリセル領域１０の複数本の
プレート線ＰＬi0、ＰＬi1は、アドレス信号に基づいて
プレート線選択回路（図示せず）により一対のプレート
線（例えばＰＬ００、ＰＬ０１）が選択され、後述する
ようにプレート線電圧が供給される。

【００５１】前記メモリセル領域１０と３個のセンスア
ンプ領域１２ｋとは、メモリセル領域１０のビット線対
ＢＬ、ＢＢＬと第１のセンスアンプ領域１２０のビット
線対ＢＬ0 、ＢＢＬ0 との間にそれぞれ１個挿入された
センスアンプ領域分割用のＮＭＯＳトランジスタＱＳに
よって区切られ、このトランジスタＱＳのゲートに印加
される制御信号φｔによって選択的に接続切り離しが行
われる。

【００５２】また、前記第１のセンスアンプ領域１２０
のビット線対ＢＬ0 、ＢＢＬ0 と第２のセンスアンプ領
域１２１のビット線対ＢＬ1 、ＢＢＬ1 とは、両者間に
それぞれ１個挿入されたセンスアンプ領域分割用のＮＭ
ＯＳトランジスタＱＳによって区切られ、このトランジ
スタＱＳのゲートに印加される制御信号φｔによって選
択的に接続切り離しが行われる。

【００５３】同様に、前記第２のセンスアンプ領域１２
１のビット線対ＢＬ1 、ＢＢＬ1 と第３のセンスアンプ
領域１２２のビット線対ＢＬ2 、ＢＢＬ2 とは、両者間
にそれぞれ１個挿入されたセンスアンプ領域分割用のＮ
ＭＯＳトランジスタＱＳによって区切られ、このトラン
ジスタＱＳのゲートに印加される制御信号φｔによって
選択的に接続切り離しが行われる。

【００５４】図４は、図１の多値ＦＲＡＭにおける３個
のセンスアンプ領域１２ｋ（ｋ＝０、１、２）の１個を
代表的に取り出して具体例を示す回路図である。このセ
ンスアンプ領域１２ｋの中には、センスアンプＳ／Ａｋ
自身の他に、参照電位を作るためのダミーセル部ＤＣＡ
ｋ、カラム選択ゲートＣＧｋが含まれている。

【００５５】上記センスアンプＳ／Ａｋは、選択された
メモリセルに接続されているビット線の電位（セルデー
タ読み出し電位）と選択されたダミーセルに接続されて
いるビット線の電位（参照電位）とを比較増幅するため
のビット線電位センス用のＮＭＯＳトランジスタＳ／Ａ
ｎ0 、Ｓ／Ａｎ1 およびビット線電位を電源電位Ｖccに
回復させるためのビット線電位リストア用のＰＭＯＳト
ランジスタＳ／Ａｐ0、Ｓ／Ａｐ1 からなる。

【００５６】なお、上記ＮＭＯＳトランジスタＳ／Ａｎ
0 、Ｓ／Ａｎ1 は、接地電位（＝０Ｖ）が与えられる／
ＳＡＮ線に活性化制御用のＮＭＯＳトランジスタＴＮを
介して接続されており、上記ＮＭＯＳトランジスタＴＮ
のゲートに印加されるセンスアンプ中ＮＭＯＳ駆動信号
／ＳＡＮＤｒが０Ｖのときは非活性状態、上記／ＳＡＮ
ＤｒがＶccになると活性状態に制御される。

【００５７】また、前記ＰＭＯＳトランジスタＳ／Ａｐ
0 、Ｓ／Ａｐ1 は、電源電位Ｖccが与えられるＳＡＰ線
に活性化制御用のＰＭＯＳトランジスタＴＰを介して接
続されており、上記ＰＭＯＳトランジスタＴＰのゲート
に印加されるセンスアンプ中ＰＭＯＳ駆動信号ＳＡＰＤ
ｒがＶccのときは非活性状態、上記ＳＡＰＤｒが０Ｖに
なると活性状態に制御される。

【００５８】前記各センスアンプ領域１２ｋのダミーセ
ル部ＤＣＡｋは、センスアンプ領域１２ｋにおけるビッ
ト線ＢＬｋ、ＢＢＬｋに１個ずつ接続された参照電位を
作るためのダミーセル（後述する）を有する。

【００５９】そして、メモリセルアレイの同一行のダミ
ーセルは、ダミーワード線回路（図示せず）により択一
的に選択される一対のダミーワード線ＤＷＬ、／ＤＷＬ
に接続されている。

【００６０】この場合、前記メモリセル領域１０で選択
された１本のワード線が例えばＷＬ０であるとすれば、
このワード線ＷＬ０により選択されるセルＭＣが接続さ
れているビット線ＢＬｋとは対をなす相補的なビット線
ＢＢＬｋに接続されているダミーセルを選択すべく、ダ
ミーワード線ＤＷＬが選択されて参照電位が供給され
る。

【００６１】ここで、前記ダミーセル部ＤＣＡｋはセン
スアンプ領域１２ｋ毎に異なる参照電位を作る点に注意
すべきである。即ち、前記センスアンプ領域１２ｋのビ
ット線（例えばＢＬｋ）に読み出されたｎ値の信号電位
をＶk （但し、0 ≦k ≦(n-1) ，Ｖk ＜Ｖ(k+1) ）とす
ると、前記(n-1) 個のセンスアンプＳ／Ａｋで用いる相
異なる参照電位Ｖref ｋ（但し、0 ≦ｋ≦(n-2) 、Ｖre
f ｋ＜Ｖref(ｋ+1) ）は、Ｖk ＜Ｖref ｋ＜Ｖ(k+1) で
ある。この場合、例えばＶref ｋ＝（Ｖk + Ｖ(k+1) ）
／２である。

【００６２】本実施例では、前記ビット線ＢＬｋ、ＢＢ
Ｌｋにそれぞれ対応して接続されているダミーセルとし
て、ビット線ＢＬｋまたはＢＢＬｋに一端が接続された
スイッチ用のＮＭＯＳトランジスタＱｄ（セルのスイッ
チ用のＮＭＯＳトランジスタＱと同等のもの）と、この
トランジスタＱｄの他端に一端が接続されたダミーセル
基準電位供給用のＮＭＯＳトランジスタＱｃとからな
る。

【００６３】上記トランジスタＱｄのゲートは対応する
ダミーワード線ＤＷＬまたは／ＤＷＬに接続され、前記
トランジスタＱｃは、ゲートにダミーセル書込み制御信
号線ＤＣＰが接続され、他端にダミーセル基準電位ＶＤ
Ｃｋが与えられている。

【００６４】そして、上記ダミーワード線ＤＷＬまたは
／ＤＷＬが選択される前の所定期間にダミーセル書込み
制御信号線ＤＣＰが活性化されてダミーセル基準電位供
給用のトランジスタＱｃがオン状態に制御され、この時
にトランジスタＱｃとＱｄとの接続ノードに電荷が書き
込まれる。

【００６５】また、前記センスアンプ領域１２ｋのカラ
ム選択ゲートＣＧｋは、複数のカラムに対して共通に設
けられたデータ線対ＤＱｋ、／ＤＱｋのうちの対応する
一対と、対応するビット線対ＢＬｋ、ＢＢＬｋとの間に
それぞれ接続されたＮＭＯＳトランジスタＱＧｋ0 、Ｑ
Ｇｋ1 からなり、所望のカラムのビット線対ＢＬｋ、Ｂ
ＢＬｋを選択するためのカラム選択信号ＣＳＬによりス
イッチ制御され、対応するカラムのセンスアンプＳ／Ａ
ｋにより比較増幅した後のビット線対ＢＬｋ、ＢＢＬｋ
のデータを対応するデータ線対ＤＱｋ、／ＤＱｋに転送
するためのものである。

【００６６】さらに、図１の各センスアンプ領域１２ｋ
中には、前記メモリセル領域１０のビット線対ＢＬ、Ｂ
ＢＬに再書込み電位を供給するための再書込み電位供給
回路が設けられている。

【００６７】この再書込み電位供給回路は、多値データ
をメモリセルに再書き込みするためにメモリセル領域１
０のビット線対ＢＬ、ＢＢＬに接続された一対の再書込
み電位供給線１３、１３Ｂと、第１の再書込み電位ＶＲ
Ｗ０〜第４の再書込み電位ＶＲＷ３が供給される第１の
再書込み電位線１３０〜第４の再書込み電位線１３３
と、前記一対の再書込み電位供給線１３、１３Ｂに再書
き込み電位を供給するためのＰＭＯＳトランジスタＰ０
〜Ｐ５およびＮＭＯＳトランジスタＮ０〜Ｎ５を有す
る。

【００６８】ここで、第１の再書込み電位ＶＲＷ０（＝
０Ｖ）が与えられる第１の再書込み電位線１３０と前記
一対の再書込み電位供給線１３、１３Ｂとの間に対応し
てそれぞれ接続されたトランジスタＰ０、Ｐ３は第１の
再書込み電位選択回路を構成している。

【００６９】この場合、上記トランジスタＰ０およびＰ
３は、各ゲートが対応して第１のセンスアンプ領域１２
０のビット線対ＢＬ0 、ＢＢＬ0 の電位により制御され
る。また、第２の再書込み電位ＶＲＷ１（＝Ｖccパルス
電位）が与えられる第２の再書込み電位線１３１と一方
の再書込み電位供給線１３との間に直列に接続されたト
ランジスタＰ１、Ｎ０および前記第２の再書込み電位線
１３１と他方の再書込み電位供給線１３Ｂとの間に直列
に接続されたトランジスタＰ４、Ｎ３は第２の再書込み
電位選択回路を構成している。

【００７０】この場合、上記ＮＭＯＳトランジスタＮ０
およびＮ３は、各ゲートが対応して第１のセンスアンプ
領域１２０のビット線対ＢＬ0 、ＢＢＬ0 の電位により
制御され、前記ＰＭＯＳトランジスタＰ１およびＰ４
は、各ゲートが対応して第２のセンスアンプ領域１２１
のビット線対ＢＬ1 、ＢＢＬ1 の電位により制御され
る。

【００７１】また、第３の再書込み電位ＶＲＷ２（＝Ｖ
ccパルス電位）が与えられる第３の再書込み電位線１３
２と一方の再書込み電位供給線１３との間に直列に接続
されたトランジスタＰ２、Ｎ１および前記第３の再書込
み電位線１３２と他方の再書込み電位供給線１３Ｂとの
間に直列に接続されたトランジスタＰ５、Ｎ４は第３の
再書込み電位選択回路を構成している。

【００７２】この場合、上記ＮＭＯＳトランジスタＮ１
およびＮ４は、各ゲートが対応して第２のセンスアンプ
領域１２１のビット線対ＢＬ1 、ＢＢＬ1 の電位により
制御され、前記ＰＭＯＳトランジスタＰ２およびＰ５
は、各ゲートが対応して第３のセンスアンプ領域１２２
のビット線対ＢＬ2 、ＢＢＬ2 の電位により制御され
る。

【００７３】そして、第４の再書込み電位ＶＲＷ３（＝
Ｖccパルス電位）が与えられる第４の再書込み電位線１
３３と前記一対の再書込み電位供給線１３、１３Ｂとの
間に対応して接続されたトランジスタＮ２、Ｎ５は第４
の再書込み電位選択回路を構成している。

【００７４】この場合、上記ＮＭＯＳトランジスタＮ２
およびＮ５は、各ゲートが対応して第３のセンスアンプ
領域１２２のビット線対ＢＬ2 、ＢＢＬ2 の電位により
制御される。

【００７５】図５（ａ）は、図１の四値ＦＲＡＭにおい
て、図４のセンスアンプ領域１２ｋに示したデータ線対
ＤＱｋ、／ＤＱｋの３組のデータを二値２ビット形式の
Ｉ／Ｏ線対データに変換する第１のデータ変換回路の一
例を示す回路図、図５（ｂ）は同図（ａ）の回路の動作
を表わす真理値表である。

【００７６】図５（ａ）において、二入力のナンド回路
４１〜４６およびインバータ回路４７〜５０は、図５
（ｂ）に示す真理値表の動作を実現するように論理接続
されている。

【００７７】図６（ａ）は、図１の四値ＦＲＡＭにおい
て、二値２ビット形式で入力したＩ／Ｏ線対データを、
図４のセンスアンプ領域１２ｋに示したデータ線対ＤＱ
ｋ、／ＤＱｋの３組のデータに変換する第２のデータ変
換回路の一例を示す回路図、図６（ｂ）は同図（ａ）の
回路の動作を表わす真理値表である。

【００７８】図６（ａ）において、二入力のナンド回路
６１、６７、二入力のノア回路６３、６５およびインバ
ータ回路６２、６４、６６、６８は、図６（ｂ）に示す
真理値表の動作を実現するように論理接続されている。

【００７９】図７は、第１実施例に係る図１の多値ＦＲ
ＡＭにおける四値データの読み出し／再書き込み動作の
電圧波形を示すタイミングチャートである。図７には、
前記ビット線プリチャージ・イコライズ信号ＥＱ、セン
スアンプ領域分割トランジスタ制御信号φｔ、選択ワー
ド線（例えばＷＬ０）、選択ダミーワード線（例えばＤ
ＷＬ）、選択された第１のプレート線（例えばＰＬ０
０）、選択された第２のプレート線（例えばＰＬ０
１）、センスアンプ中ＰＭＯＳ駆動信号ＳＡＰＤｒ、セ
ンスアンプ中ＮＭＯＳ駆動信号／ＳＡＮＤｒ、カラム選
択信号ＣＳＬ、センスアンプ領域１２０〜１２２のビッ
ト線対（ＢＬ０、ＢＢＬ０）、（ＢＬ１、ＢＢＬ１）、
（ＢＬ２、ＢＢＬ２）および再書き込み電位ＶＲＷ０〜
ＶＲＷ３の各電圧波形の一例を示している。

【００８０】図８（ａ）、（ｂ）乃至図１１（ａ）、
（ｂ）は、第１実施例に係る各四値データの読み出し／
再書き込み動作に伴うプレート電極とビット線間の電圧
ＶＰＬＡ−ＶＢＬまたはＶＰＬＢ−ＶＢＬとＦＲＡＭセ
ルの２つのセルキャパシタＣＡ、ＣＢのヒステリシス曲
線を示す図である。

【００８１】ここで、セルキャパシタＣＡのデータが"
0" の時の電荷量をQ0、セルキャパシタＣＡのデータが"
1" の時の電荷量をQ1で表わし、セルキャパシタＣＡ、
ＣＢの容量比が１：２であることから、セルキャパシタ
ＣＢのデータが"0" の時の電荷量を2Q0 、セルキャパシ
タＣＢのデータが"1" の時の電荷量を2Q1 で表わす。

【００８２】そして、セルキャパシタＣＡ、ＣＢのデー
タの状態に応じて電荷量の組み合わせは４通り存在し、
セルキャパシタＣＡ、ＣＢの合計電荷量の小さい順にＱ
00、Ｑ01、Ｑ10、Ｑ11で表わし、この合計電荷量の小さ
い順に対応して四値データの各データを便宜的にそれぞ
れ"0" 、"1/3" 、"2/3" 、"1" と呼ぶことにする。

【００８３】この時、図８乃至図１１は、これら"0"
、"1/3" 、"2/3" 、"1" の各データが記憶されている
それぞれの場合について、読み出し／再書き込み動作時
における２つのセルキャパシタＣＡ、ＣＢのヒステリシ
ス曲線を示している。

【００８４】次に、図１中のメモリセルＭＣからの四値
データの読み出し／再書き込み動作について、図７のタ
イミングチャート、図８乃至図１１のヒステリシス曲線
を参照しながら説明する。

【００８５】(1) 待機状態では、信号ＥＱが活性状態
（本例では“Ｈ”レベル、Ｖcc）であり、プリチャージ
・イコライズ回路部１１がオン状態であり、メモリセル
領域１０のビット線対ＢＬ、ＢＢＬの電位が接地電位Ｖ
ssにイコライズされている。

【００８６】また、この時、前記３対のセンスアンプ領
域分割用トランジスタＱＳはそれぞれ信号φｔによりオ
ン状態に制御されており、センスアンプ領域１２０〜１
２２のビット線対ＢＬ0 、ＢＢＬ0 〜ＢＬ2 、ＢＢＬ2
の電位がＶssにプリチャージされている。

【００８７】上記待機状態では、セルキャパシタＣＡ、
ＣＢの分極の状態は、図８乃至図１１のヒステリシス曲
線中に示す点(1) にいる。 (2) 読み出し/ 再書き込み動作の開始に際して、まず、
信号ＥＱを非活性状態（“Ｌ”レベル、０Ｖ）にしてプ
リチャージ・イコライズ回路部１１をオフにし、メモリ
セル領域１０のビット線対ＢＬ、ＢＢＬのイコライズを
解除してビット線対をフローティング状態にする。

【００８８】(3) 次に、選択ワード線ＷＬ０を昇圧電位
に立ち上げる。この後、選択プレート線ＰＬ００および
ＰＬ０１にそれぞれＶcc電位を加えることにより、セル
キャパシタＣＡ、ＣＢの分極量をビット線ＢＬに電荷量
として読み出す。

【００８９】この時、以下の表１に示すようにセルキャ
パシタＣＡ、ＣＢの分極の方向に応じた４通りの電荷量
およびビット線容量CBで決まるビット線電位が現われ
る。なお、図７には、セルキャパシタＣＡ、ＣＢのデー
タがともに“１”であり、四値データのうちのデータ
“１”が読み出された時のビット線電位を示している。

【００９０】

【表１】

【００９１】この状態では、セルキャパシタＣＡ、ＣＢ
の分極の状態は、図８乃至図１１のヒステリシス曲線中
に示す点(2) にいる。 (4) ビット線に出てきたデータが３つのセンスアンプＳ
／Ａｋに伝達された段階で前記３対のセンスアンプ領域
分割用トランジスタＱＳを信号φｔによりオフ状態に制
御して３個のセンスアンプ領域１２ｋの各ビット線対
（ＢＬ0 、ＢＢＬ0 ）、（ＢＬ1 、ＢＢＬ1 ）、（ＢＬ
2 、ＢＢＬ2 ）を切り離す。

【００９２】次いで、各センスアンプ領域１２ｋのビッ
ト線ＢＢＬ0 、ＢＢＬ1 、ＢＢＬ2側に接続されている
ダミーセルに対応するダミーワード線（本例ではＤＷ
Ｌ）の電位を立ち上げ、選択ダミーセルから参照電荷を
読み出す。

【００９３】ここで、各センスアンプ領域１２ｋにおい
て選択ダミーセルからビット線ＢＢＬ0 、ＢＢＬ1 、Ｂ
ＢＬ2 に読み出される参照電位Ｖrefkは、全て異なって
おり、それぞれ以下の表２に示す通りである。

【００９４】

【表２】

【００９５】次に、駆動信号ＳＡＰＤｒを“Ｌ”レベ
ル、駆動信号／ＳＡＮＤｒを“Ｈ”レベルにしてセンス
アンプＳ／Ａｋを駆動して前記３つのセンスアンプＳ／
Ａｋにより比較増幅する。この結果は、以下の表３に示
すようになる。

【００９６】

【表３】

【００９７】即ち、上記表３に示したように、３組のセ
ンスアンプＳ／Ａｋは、選択セルから読み出されていた
１組の四値データを３組の二値データに変換したことに
なる。

【００９８】(5) 次に、上記分割された状態の各センス
アンプ領域１２ｋにおいて、カラム選択信号ＣＳＬを活
性化（＝Ｖcc）することによってカラム選択ゲートＣＧ
ｋ0、CGk1 をオン状態にして対応するデータ線対ＤＱ
ｋ、／ＤＱｋにセンスアンプＳ／Ａｋのデータを転送す
る。

【００９９】この３対のデータ線対ＤＱｋ、／ＤＱｋの
データは、図５（ａ）に示す３ビット／２ビットデータ
変換回路によって、図５（ｂ）に示す真理値表のよう
に、２ビットの二値データに変換され、２組の入出力デ
ータ線Ｉ／Ｏ０、／Ｉ／Ｏ０、Ｉ／Ｏ１、／Ｉ／Ｏ１を
通じて外部に出力されることになる。

【０１００】(6) 次に、再書込み電位供給回路により、
再書込み供給電位線１３または１３Ｂを通じてメモリセ
ル領域１０のビット線（本例ではＢＬ）にメモリセルへ
の再書き込みのための電位（再書込み電位）ＶＲＷ０〜
ＶＲＷ３のいずれかを与える。

【０１０１】この再書込み電位が供給された時、セルキ
ャパシタＣＡ、ＣＢの分極の状態は、図８乃至図１１の
ヒステリシス曲線中に示す点(3) にいる。 (7) 次に、下記の表４を参照しながら、四値データの再
書込み動作を説明する。

【０１０２】表４は、四値データ"0" 、"1/3" 、"2/3"
、"1" に対応する２つのセルキャパシタＣＡ、ＣＢの
合計電荷量、センスアンプ領域Ｓ／Ａｋにおける再書込
み電位供給用トランジスタＰ０〜Ｐ２およびＮ０〜Ｎ２
のオン／オフ状態、再書込み電位供給線１３に供給され
る再書込み電位ＶＲＷ０〜ＶＲＷ３の関係を示す。ここ
で、＊印は再書き込み電位の供給に寄与しているトラン
ジスタのオン状態に付している。

【０１０３】

【表４】

【０１０４】(7-1) 合計電荷量Ｑ00（データ"0" ）が読
み出された場合を図８のヒステリシス曲線を参照して説
明する。最初は、セルキャパシタＣＡ、ＣＢの分極の状
態は図８のヒステリシス曲線中に示す点(1) に対応して
いる。データ"0" 読み出し後のセンスアンプＳ／Ａｋに
よる比較増幅によって、各センスアンプ領域１２ｋのビ
ット線ＢＬ0 、ＢＬ1 、ＢＬ2 側が"0" となる。この段
階は、セルキャパシタＣＡ、ＣＢの分極の状態は図８の
ヒステリシス曲線中に示す点(2) に対応している。

【０１０５】この時点で、カラム選択信号ＣＳＬを活性
化し、データ線対（ＤＱ0 、／ＤＱ0 ）、（ＤＱ1 、／
ＤＱ1 ）、（ＤＱ2 、／ＤＱ2 ）に対応してデータ(0,
1),(0,1),(0,1) を出力する。

【０１０６】この後、図５（ａ）に示すデータ変換回路
によって２ビットの二値データに変換し、２組の入出力
データ線（Ｉ／Ｏ０、／Ｉ／Ｏ０）、（Ｉ／Ｏ１、／Ｉ
／Ｏ１）から(0,1),(0,1) をチップ外部に出力する。

【０１０７】この時、各センスアンプ領域１２ｋにおけ
るビット線対（ＢＬ0 、ＢＢＬ0 ）、（ＢＬ1 、ＢＢＬ
1 ）、（ＢＬ2 、ＢＢＬ2 ）は対応して(0,1),(0,1),
(0,1)になっているので、第１〜第４の再書込み電位選
択回路のうちの第１の再書込み電位選択回路（トランジ
スタＰ０）のみがオンし、再書き込み電位ＶＲＷ０が上
記トランジスタＰ０を通じて再書込み供給電位線１３に
供給される。

【０１０８】この再書き込み電位ＶＲＷ０は０Ｖで一定
であるので、この状態では、セルキャパシタＣＡ、ＣＢ
の分極の状態は、ともに図８のヒステリシス曲線中に示
す点(3) にいる。

【０１０９】続いて、第１のプレート線ＰＬ００の電位
を０Ｖに下降させ、次いで、後の(7-3) 項でも述べる理
由により、第１のプレート線ＰＬ００を一旦Ｖcc／２に
昇圧する。この間、ビット線にはずっと０Ｖが供給され
ているので、セルキャパシタＣＡの電極間にＶcc／２が
かかることになる。

【０１１０】続いて、第２のプレート線ＰＬ０１の電位
を０Ｖに下降させる。この時点で、セルキャパシタＣ
Ａ、ＣＢの分極の状態は、ともに図８のヒステリシス曲
線中に示す点(4) にいる。

【０１１１】この後、第１のプレート線ＰＬ００の電位
も０Ｖに戻す。この段階で、セルキャパシタＣＡ、ＣＢ
の分極の状態は図８のヒステリシス曲線中に示す点(1)
に戻る。

【０１１２】また、前記第１のプレート線ＰＬ００とと
もにワード線ＷＬ０の電位およびダミーワード線ＤＷＬ
０の電位を元の０Ｖに戻し、センスアンプＳ／Ａｋを非
活性状態にし、プリチャージ・イコライズ回路部１１を
オンにし、メモリセル分割用トランジスタＱＳをオンに
して待機状態に設定する。

【０１１３】即ち、図８および後述する図９乃至図１１
において、点 (1)は初期状態、点 (2)はプレート線ＰＬ
００、ＰＬ０１が駆動された時の状態、点 (3)は再書き
込み電位が供給された時の状態、点 (4)はプレート線Ｐ
Ｌ００の電位がＶcc／２に上昇し、プレート線ＰＬ０１
の電位が０Ｖに下降した時の状態に対応する。

【０１１４】(7-2) 合計電荷量Ｑ10（データ"1/3" ）が
読み出された場合を図９のヒステリシス曲線を参照して
説明する。最初は、セルキャパシタＣＡ、ＣＢの分極の
状態は図９のヒステリシス曲線中に示す点(1) に対応し
ている。データ"1/3" 読み出し後のセンスアンプＳ／Ａ
ｋによる比較増幅によって、ｋ＝０のセンスアンプ領域
１２０においてはビット線ＢＬ0 側が"1" に、ｋ＝１、
２のセンスアンプ領域１２１、１２２においてはビット
線ＢＬ1 、ＢＬ2 側が"0" となる。この段階は、セルキ
ャパシタＣＡ、ＣＢの分極の状態は、ともに図９のヒス
テリシス曲線中に示す点(2) に対応している。

【０１１５】この時点で、カラム選択信号ＣＳＬを活性
化し、データ線対（ＤＱ0 、／ＤＱ0 ）、（ＤＱ1 、／
ＤＱ1 ）、（ＤＱ2 、／ＤＱ2 ）に対応してデータ(1,
0),(0,1),(0,1) を出力する。

【０１１６】この後、図５（ａ）に示すデータ変換回路
によって２ビットの二値データに変換し、２組の入出力
データ線（Ｉ／Ｏ０、／Ｉ／Ｏ０）、（Ｉ／Ｏ１、／Ｉ
／Ｏ１）を介して(1,0),(0,1) をチップ外部に出力す
る。

【０１１７】この時、各センスアンプ領域１２ｋにおけ
るビット線対（ＢＬ0 、ＢＢＬ0 ）、（ＢＬ1 、ＢＢＬ
1 ）、（ＢＬ2 、ＢＢＬ2 ）は対応して(1,0),(0,1),
(0,1)になっているので、第１〜第４の再書込み電位選
択回路のうちの第２の再書込み電位選択回路（トランジ
スタＮ０、Ｐ１）のみがオンし、再書き込み電位ＶＲＷ
１が上記トランジスタＮ０、Ｐ１を通じて再書込み供給
電位線１３に供給される。この時、他にトランジスタＰ
２もオンするが、それに直列に接続されているトランジ
スタＮ１がオフしているので、再書き込み電位ＶＲＷ２
が再書込み供給電位線１３に供給されることはない。

【０１１８】この時点では、セルキャパシタＣＡ、ＣＢ
の分極の状態は、ともに図９のヒステリシス曲線中に示
す点(3) にいる。上記再書き込み電位ＶＲＷ１が供給さ
れている状態で第１のプレート線ＰＬ００の電位を下降
させた後に再書き込み電位ＶＲＷ１を０Ｖに下降させる
と、セルキャパシタＣＡにはビット線からプレート線の
方向の分極（"1" データ）が再書き込みされる。この段
階では、セルキャパシタＣＡ、ＣＢの分極の状態は、そ
れぞれ対応して図９のヒステリシス曲線中に示す点Ａ1
、Ｂ3 にいる。

【０１１９】一方、上記再書き込み電位ＶＲＷ１を０Ｖ
に下降させた後に第２のプレート線ＰＬ０１の電位を下
降させると、セルキャパシタＣＢにはプレート線からビ
ット線方向の分極（"0" データ）が再書き込みされる。
但し、後の(7-3) 項で述べる理由により、第１のプレー
ト線ＰＬ００を一旦Ｖcc／２に昇圧する。この状態で
は、セルキャパシタＣＡ、ＣＢの分極の状態は、ともに
図９のヒステリシス曲線中に示す点(4) にいる。

【０１２０】この後、前記第１のプレート線ＰＬ００の
電位、ワード線ＷＬ０の電位およびダミーワード線ＤＷ
Ｌ０の電位を元の０Ｖに戻し、センスアンプＳ／Ａｋを
非活性状態にし、プリチャージ・イコライズ回路部１１
をオンにし、メモリセル分割用トランジスタＱＳをオン
にして待機状態に設定する。この段階で、セルキャパシ
タＣＡ、ＣＢの分極の状態は、ともに図９のヒステリシ
ス曲線中に示す点(1)に戻る。

【０１２１】(7-3) 合計電荷量Ｑ01（データ"2/3" ）が
読み出された場合を図１０のヒステリシス曲線を参照し
て説明する。最初は、セルキャパシタＣＡ、ＣＢの分極
の状態は図１０のヒステリシス曲線中に示す点(1) に対
応している。データ"2/3" 読み出し後のセンスアンプＳ
／Ａｋによる比較増幅によって、ｋ＝０、１のセンスア
ンプ領域１２０、１２１においてはビット線ＢＬ0 、Ｂ
Ｌ1 側が"1" に、ｋ＝２のセンスアンプ領域１２２にお
いてはビット線ＢＬ2 側が"0" となる。この段階は、セ
ルキャパシタＣＡ、ＣＢの分極の状態は、ともに図１０
のヒステリシス曲線中に示す点(2) に対応している。

【０１２２】この時点で、カラム選択信号ＣＳＬを活性
化し、データ線対（ＤＱ0 、／ＤＱ0 ）、（ＤＱ1 、／
ＤＱ1 ）、（ＤＱ2 、／ＤＱ2 ）に対応してデータ(1,
0),(1,0),(0,1) を出力する。

【０１２３】この後、図５（ａ）に示すデータ変換回路
によって２ビットの二値データに変換し、２組の入出力
データ線（Ｉ／Ｏ０、／Ｉ／Ｏ０）、（Ｉ／Ｏ１、／Ｉ
／Ｏ１）を介して(0,1),(1,0) をチップ外部に出力す
る。

【０１２４】この時、各センスアンプ領域１２ｋにおけ
るビット線対（ＢＬ0 、ＢＢＬ0 ）、（ＢＬ1 、ＢＢＬ
1 ）、（ＢＬ2 、ＢＢＬ2 ）は対応して(1,0),(1,0),
(0,1)になっているので、第１〜第４の再書込み電位選
択回路のうちの第３の再書込み電位選択回路（トランジ
スタＮ１、Ｐ２）のみがオンし、再書き込み電位ＶＲＷ
２が上記トランジスタＮ１、Ｐ２を通じて再書込み供給
電位線１３に供給される。この時、他にトランジスタＮ
０もオンするが、それに直列に接続されているトランジ
スタＰ１がオフしているので、再書き込み電位ＶＲＷ１
が再書込み供給電位線１３に供給されることはない。

【０１２５】この時点では、セルキャパシタＣＡ、ＣＢ
の分極の状態は、ともに図１０のヒステリシス曲線中に
示す点(3) にいる。上記再書き込み電位ＶＲＷ２が未だ
０Ｖの時に第１のプレート線ＰＬ００の電位を下降させ
ると、セルキャパシタＣＡにはプレート線からビット線
方向の分極（"0" データ）が再書き込みされる。この段
階では、セルキャパシタＣＡ、ＣＢの分極の状態は、そ
れぞれ対応して図１０のヒステリシス曲線中に示す点Ａ
3 、Ｂ2 にいる。

【０１２６】この後、上記再書き込み電位ＶＲＷ２が供
給されている状態で第２のプレート線ＰＬ０１の電位を
下降させた後に再書き込み電位ＶＲＷ２を０Ｖに下降さ
せると、セルキャパシタＣＢにはビット線からプレート
線の方向の分極（"1" データ）が再書き込みされる。但
し、第１のプレート線ＰＬ００を一旦Ｖcc／２に昇圧し
ておくことにより、セルキャパシタＣＡにビット線から
プレート線の方向の分極が再書き込みされることを防止
する。この状態では、セルキャパシタＣＡ、ＣＢの分極
の状態は、ともに図１０のヒステリシス曲線中に示す点
(4) にいる。

【０１２７】この後、前記第１のプレート線ＰＬ００の
電位、ワード線ＷＬ０の電位およびダミーワード線ＤＷ
Ｌ０の電位を元の０Ｖに戻し、センスアンプＳ／Ａｋを
非活性状態にし、プリチャージ・イコライズ回路部１１
をオンにし、メモリセル分割用トランジスタＱＳをオン
にして待機状態に設定する。この段階で、セルキャパシ
タＣＡ、ＣＢの分極の状態は、ともに図１０のヒステリ
シス曲線中に示す点(1) に戻る。

【０１２８】(7-4) 合計電荷量Ｑ11（データ"1" ）が読
み出された場合を図１１のヒステリシス曲線を参照して
説明する。最初は、セルキャパシタＣＡ、ＣＢの分極の
状態は図１１のヒステリシス曲線中に示す点(1) に対応
している。データ"1" 読み出し後のセンスアンプＳ／Ａ
ｋによる比較増幅によって、各センスアンプ領域１２ｋ
のビット線ＢＬ0 、ＢＬ1、ＢＬ2 側が"1" となる。こ
の段階は、セルキャパシタＣＡ、ＣＢの分極の状態は、
ともに図１１のヒステリシス曲線中に示す点(2) に対応
している。

【０１２９】この時点で、カラム選択信号ＣＳＬを活性
化し、データ線対（ＤＱ0 、／ＤＱ0 ）、（ＤＱ1 、／
ＤＱ1 ）、（ＤＱ2 、／ＤＱ2 ）に対応してデータ(1,
0),(1,0),(1,0) を出力する。

【０１３０】この後、図５（ａ）に示すデータ変換回路
によって２ビットの二値データに変換し、２組の入出力
データ線（Ｉ／Ｏ０、／Ｉ／Ｏ０）、（Ｉ／Ｏ１、／Ｉ
／Ｏ１）を介して(1,0),(1,0) をチップ外部に出力す
る。

【０１３１】この時、各センスアンプ領域１２ｋにおけ
るビット線対（ＢＬ0 、ＢＢＬ0 ）、（ＢＬ1 、ＢＢＬ
1 ）、（ＢＬ2 、ＢＢＬ2 ）は対応して(1,0),(1,0),
(1,0)になっているので、第１〜第４の再書込み電位選
択回路のうちの第４の再書込み電位選択回路（トランジ
スタＮ２）のみがオンし、再書き込み電位ＶＲＷ３が上
記トランジスタＮ２を通じて再書込み供給電位線１３に
供給される。この時、他にトランジスタＮ０、Ｎ１もオ
ンするが、Ｎ０に直列に接続されているトランジスタＰ
１がオフしているので、再書き込み電位ＶＲＷ１が再書
込み供給電位線１３に供給されることはなく、また、Ｎ
１に直列に接続されているトランジスタＰ２がオフして
いるので、再書き込み電位ＶＲＷ２が再書込み供給電位
線１３に供給されることはない。

【０１３２】この時点では、セルキャパシタＣＡ、ＣＢ
の分極の状態は、ともに図１１のヒステリシス曲線中に
示す点(3) にいる。上記再書き込み電位ＶＲＷ３が供給
されている状態で第１のプレート線ＰＬ００の電位を下
降させた後に再書き込み電位ＶＲＷ３を０Ｖに下降させ
ると、セルキャパシタＣＡにはビット線からプレート線
の方向の分極（"1" データ）が再書き込みされる。

【０１３３】この後、上記再書き込み電位ＶＲＷ３が再
び供給されている状態で第２のプレート線ＰＬ０１の電
位を下降させた後に再書き込み電位ＶＲＷ３を０Ｖに下
降させると、セルキャパシタＣＢにはビット線からプレ
ート線の方向の分極（"1" データ）が再書き込みされ
る。但し、(7-3) 項でも述べたように、第１のプレート
線ＰＬ００を一旦Ｖcc／２に昇圧する。この状態では、
セルキャパシタＣＡ、ＣＢの分極の状態は、ともに図１
１のヒステリシス曲線中に示す点(4) にいる。

【０１３４】この後、前記第１のプレート線ＰＬ００の
電位、ワード線ＷＬ０の電位およびダミーワード線ＤＷ
Ｌ０の電位を元の０Ｖに戻し、センスアンプＳ／Ａｋを
非活性状態にし、プリチャージ・イコライズ回路部１１
をオンにし、メモリセル分割用トランジスタＱＳをオン
にして待機状態に設定する。この段階で、セルキャパシ
タＣＡ、ＣＢの分極の状態は、ともに図１１のヒステリ
シス曲線中に示す点(1) に戻る。

【０１３５】上記実施例の四値ＦＲＡＭでは、各メモリ
セルにおける２個のセルキャパシタＣＡ、ＣＢの強誘電
体膜の面積を異ならせることにより、セルキャパシタＣ
Ａ、ＣＢ間の"0" データ同士および"1" データ同士が区
別できるようにし、複数個のセンスアンプＳ／Ａｋを１
回動作させるだけで四値データの読み出しが行えるよう
にしている。

【０１３６】即ち、本発明の多値ＦＲＡＭは、それぞれ
電極間絶縁膜に強誘電体膜が用いられてなり、それぞれ
の容量値が実質的に異なり、各一端が共通接続された複
数個のキャパシタおよび前記複数個のキャパシタの各一
端側の共通接続ノードに一端が接続された少なくとも１
個のスイッチ素子により構成されるメモリセルが二次元
に配列されて形成されたメモリセルアレイを具備するこ
とを特徴とする。

【０１３７】このような構成により、各メモリセルにお
ける複数のセルキャパシタ間の"0"データ同士および"1"
データ同士を区別可能な状態で四値以上の多値の分極
量を容易に記憶させ、セルの１回の読み出し動作でその
データの読み出しを行うことが可能になり、高集積化が
可能でビットコストが安く、セルデータの読み出し動作
の高速化を図り得る多値ＦＲＡＭを実現することができ
る。

【０１３８】なお、上記(7-1) 〜(7-4) ではデータの再
書込み動作を説明したが、チップ外部から入力するデー
タを書き込む場合は、以下に述べるように制御すればよ
い。即ち、図６（ａ）に示す２ビット／３ビットデータ
変換回路にチップ外部から２組の入出力データ線（Ｉ／
Ｏ０、／Ｉ／Ｏ０）、（Ｉ／Ｏ１、／Ｉ／Ｏ１）を介し
て入力される２ビットの二値データを、図６（ｂ）に示
す真理値表のように、３組の２値データに変換して３組
のデータ線対ＤＱｋ、／ＤＱｋに出力する。

【０１３９】そして、セルデータを読み出した時のセン
スアンプＳ／Ａｋによる比較増幅時に、分割された状態
の各センスアンプ領域１２ｋにおいてカラム選択信号Ｃ
ＳＬを活性化することによってカラム選択ゲートＣＧを
オン状態にし、データ線対ＤＱｋ、／ＤＱｋから各セン
スアンプ領域１２ｋにおける対応するビット線対（ＢＬ
0 、ＢＢＬ0 ）、（ＢＬ1 、ＢＢＬ1 ）、（ＢＬ2 、Ｂ
ＢＬ2 ）に所望のデータを書き込み、後は前記再書込み
動作と同じ要領でメモリセル領域のビット線ＢＬ、ＢＢ
Ｌに四値電位を供給すれば良い。

【０１４０】また、前記実施例では、セルキャパシタＣ
Ａ、ＣＢの容量比を１：２としたが、セルキャパシタＣ
Ａ、ＣＢのデータ"0" 同士および"1" 同士の区別がつけ
ばよく、容量比を必ずしも１：２とする必要はない。

【０１４１】また、前記実施例では、１個のトランジス
タに２個のセルキャパシタを接続して１個のメモリセル
を構成した場合を述べたが、１個のトランジスタに３個
以上のセルキャパシタを接続して１個のメモリセルを構
成する場合も、前記実施例に準じて実施することができ
る。

【０１４２】なお、本発明の多値ＦＲＡＭは、前記実施
例に限らず、以下に記載するような一般的な構成を採用
することが可能である。 （１）、センスアンプ領域中で、メモリセルへの再書き
込みのためにそれぞれ異なるｎ個の電位を供給する電位
発生回路の内で最低の電位を供給するノードとビット線
とは、ゲートが最も低い参照電位を持つセンスアンプの
片側のノードに接続されたＰＭＯＳトランジスタを介し
て接続される。

【０１４３】（２）、センスアンプ領域中で、メモリセ
ルへの再書き込みのためにそれぞれ異なるｎ個の電位を
供給する電位発生回路の内で最高の電位を供給するノー
ドとビット線とは、ゲートが最も高い参照電位を持つセ
ンスアンプの片側のノードに接続されたＮＭＯＳトラン
ジスタを介して接続される。

【０１４４】（３）、センスアンプ領域中で、メモリセ
ルへの再書き込みのためにそれぞれ異なるｎ個の電位を
供給する電位発生回路の内でｘ番目(2≦ｘ≦n-1)の電位
を供給するノードとビット線とは、ゲートがｘ−１番目
の参照電位を持つセンスアンプの片側のノードに接続さ
れたＮＭＯＳトランジスタおよびゲートがｘ番目の参照
電位を持つセンスアンプの片側のノードに接続されたＰ
ＭＯＳトランジスタを介して接続される。

【０１４５】（４）、ｘ番目の参照電位が入力されてい
るセンスアンプに接続されたＰＭＯＳトランジスタは、
ｘ番目の再書き込み用電位発生回路とビット線を接続す
るＰＭＯＳトランジスタに隣接し、また、上記ｘ番目の
参照電位が入力されているセンスアンプに接続されたＮ
ＭＯＳトランジスタは、ｘ＋1 番目の再書き込み用電位
発生回路とビット線を接続するＮＭＯＳトランジスタに
隣接する。

【０１４６】（５）、(n-1) 個のセンスアンプをビット
線の両端に少なくとも１個以上分けて接続する。この
際、(n-1) が偶数の場合は、(n-1) 個のセンスアンプを
ビット線の両端に(n-1)/2 個ずつ接続し、(n-1) が奇数
の場合は、(n-1) 個のセンスアンプをビット線の両端に
n/2 、(n/2)-1 個ずつ接続する。

【０１４７】

【発明の効果】上述したように本発明によれば、１つの
ＦＲＡＭセルの複数のセルキャパシタ間の"0" データ同
士および"1" データ同士を区別可能な状態で四値以上の
多値の分極量を容易に記憶させ、セルの１回の読み出し
動作でそのデータの読み出しを行うことが可能になり、
高集積化が可能でビットコストが安く、セルデータの読
み出し動作の高速化を図り得る多値強誘電体メモリを実
現することができる。

【図面の簡単な説明】

【図１】四値ＦＲＡＭで用いるＦＲＡＭセルの１個分の
一例を示す等価回路図。

【図２】図１のＦＲＡＭセルの"0" 読み、"1" 読み動作
を説明するために２つの強誘電体セルキャパシタＣＡ、
ＣＢに対応した電極間電位差と分極量の関係（ヒステリ
シス曲線を表す）を示す特性図。

【図３】本発明の第１実施例に係る四値データを記憶可
能な四値ＦＲＡＭの主要部の概略構成を概略的に示す回
路図。

【図４】図３中の３個のセンスアンプ領域１２ｋのうち
の１個を取り出して具体例を示す回路図。

【図５】図３の四値ＦＲＡＭにおいて３組のデータ線対
ＤＱｋ、／ＤＱｋのデータを二値２ビット形式のＩ／Ｏ
線対データに変換するデータ変換回路の一例を示す回路
図およびその動作を示す真理値表。

【図６】図３の四値ＦＲＡＭにおいて二値２ビット形式
で入力したＩ／Ｏ線対データを３組のデータ線対ＤＱ
ｋ、／ＤＱｋのデータに変換するデータ変換回路の一例
を示す回路図およびその動作を示す真理値表。

【図７】図３の四値ＦＲＡＭにおける読み出し／再書込
み動作の一例を示すタイミングチャート。

【図８】図７に示した動作による"0" 読み動作における
ビット線の電位変化と２つのセルキャパシタのヒステリ
シス曲線との関係を説明するために示す特性図。

【図９】図７に示した動作による"1/3" 読み動作におけ
るビット線の電位変化と２つのセルキャパシタのヒステ
リシス曲線との関係を説明するために示す特性図。

【図１０】図７に示した動作による"2/3" 読み動作にお
けるビット線の電位変化と２つのセルキャパシタのヒス
テリシス曲線との関係を説明するために示す特性図。

【図１１】図７に示した動作による"1" 読み動作におけ
るビット線の電位変化と２つのセルキャパシタのヒステ
リシス曲線との関係を説明するために示す特性図。

【図１２】従来の二値データ記憶用のＦＲＡＭセルの構
成例を示す等価回路図。

【図１３】図１２中のセルキャパシタに対応した"0" 読
みと"1" 読みのヒステリシス曲線。

【図１４】多値データ記憶用のＦＲＡＭセルの従来例を
示す等価回路図。

【符号の説明】

１０…メモリセル領域、 ＭＣ…１トランジスタＱ・２キャパシタＣ型のメモリセ
ル、 ＭＣＡ…メモリセルアレイ、 ＢＬ、ＢＢＬ…メモリセル領域のビット線対、 ＷＬ０、ＷＬ１…ワード線、 ＰＬ００、ＰＬ１０…第１のプレート線、 ＰＬ０１、ＰＬ１１…第２のプレート線、 １１…プリチャージ・イコライズ回路部、 １２…センスアンプ領域、 Ｓ／Ａｋ…センスアンプ、 ＢＬ0 、ＢＢＬ0 〜ＢＬ2 、ＢＢＬ2 …センスアンプ領
域のビット線対、 ＤＣＡｋ…ダミーセル部、 ＤＷＬ０、／ＤＷＬ０…ダミーワード線、 Ｑｄ…ダミースイッチ用のＮＭＯＳトランジスタ、 Ｑｃ…ダミーセル基準電位供給用のＮＭＯＳトランジス
タ、 ＣＧ（ＱＧｋ0 、ＱＧｋ1 ）…カラム選択ゲート（ＮＭ
ＯＳトランジスタ）、 ＤＱｋ、／ＤＱｋ…データ線対、 １３、１３Ｂ…再書込み電位供給線、 １３０〜１３３…再書込み電位線。

Claims (19)

【特許請求の範囲】
1. 【請求項１】 それぞれ電極間絶縁膜に強誘電体膜が用
   いられてなり、それぞれの容量値が実質的に異なり、各
   一端が共通接続された複数個のキャパシタおよび前記複
   数個のキャパシタの各一端側の共通接続ノードに一端が
   接続された少なくとも１個のスイッチ素子により構成さ
   れるメモリセルが二次元に配列されて形成されたメモリ
   セルアレイを具備することを特徴とする多値強誘電体メ
   モリ。
2. 【請求項２】 請求項１記載の多値強誘電体メモリにお
   いて、 前記複数個のキャパシタは、それぞれ面積が異なる強誘
   電体薄膜が電極間絶縁膜に用いられてなることを特徴と
   する多値強誘電体メモリ。
3. 【請求項３】 請求項１または２記載の多値強誘電体メ
   モリにおいて、 前記複数個のキャパシタの各他端側のプレート電極はそ
   れぞれ独立に駆動可能であることを特徴とする多値強誘
   電体メモリ。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   多値強誘電体メモリにおいて、 前記メモリセルからｎ値データを読み出す際、前記複数
   個のキャパシタの各他端側のプレート電極に接地電位を
   印加した状態で前記スイッチ素子をオン状態に駆動した
   後、前記プレート電極の電位を昇圧することによって、
   前記スイッチ素子の他端側にｎ値の電荷の形でｎ値デー
   タを読み出すように制御する読み出し制御回路をさらに
   具備することを特徴とする多値強誘電体メモリ。
5. 【請求項５】 請求項４記載の多値強誘電体メモリにお
   いて、 前記読み出し制御回路は、前記複数個のキャパシタの各
   他端側のプレート電極の電位を実質的に同時に昇圧する
   ことを特徴とする多値強誘電体メモリ。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   多値強誘電体メモリにおいて、 前記メモリセルアレイの各カラムにおける前記メモリセ
   ルのスイッチ素子の他端側のノードに接続された第１の
   ビット線と、 前記複数個のキャパシタの各他端側のプレート電極にそ
   れぞれ対応して接続されたプレート線と、 前記メモリセルから前記第１のビット線に読み出された
   ｎ値データを相異なる複数の参照電位とそれぞれ比較し
   て増幅する複数(n-1) 個のセンスアンプを含むセンスア
   ンプ領域と、 前記第１のビット線を前記メモリセルに接続されている
   メモリセル領域と前記センスアンプ領域とに区分する位
   置と複数個のセンスアンプをそれぞれ分割する位置に挿
   入されたＮＭＯＳトランジスタからなり、それぞれのゲ
   ートに印加されるゲート制御信号によりスイッチ制御さ
   れることによって前記第１のビット線に対する複数個の
   センスアンプの接続切り離しを選択的に行うセンスアン
   プ領域分割用スイッチ素子と、 前記メモリセル領域の第１のビット線に接続され、前記
   メモリセルからのデータ読み出し開始前には前記第１の
   ビット線を接地電位にプリチャージし、前記メモリセル
   からのデータ読み出し開始時にはプリチャージを解除す
   るプリチャージ回路とをさらに具備することを特徴とす
   る多値強誘電体メモリ。
7. 【請求項７】 請求項６記載の多値強誘電体メモリにお
   いて、 前記メモリセルからｎ値データを読み出す時には、前記
   プリチャージ回路によるプリチャージを解除した後、前
   記メモリセルに接続されている複数のプレート線に接地
   電位を印加した状態で前記スイッチ素子をオン状態に
   し、さらに、前記複数のプレート線の電位を電源電位に
   昇圧することによって前記メモリセルから信号電荷を前
   記第１のビット線に読み出してｎ値の信号電位を生じさ
   せた後、前記(n-1) 個のセンスアンプをそれぞれ起動し
   てそれぞれ相異なる複数の参照電位Ｖrefkと比較増幅す
   ることを特徴とする多値強誘電体メモリ。
8. 【請求項８】 請求項７記載の多値強誘電体メモリにお
   いて、 前記第１のビット線に読み出されたｎ値の信号電位をＶ
   k （但し、0 ≦k ≦(n-1) ，Ｖk ＜Ｖ(k+1) ）とする
   と、 前記(n-1) 個のセンスアンプで用いる相異なる参照電位
   Ｖrefk（但し、0 ≦k≦(n-2) 、Ｖrefk＜Ｖref(k+1)）
   はＶk ＜Ｖrefk＜Ｖ(k+1) であることを特徴とする多値
   強誘電体メモリ。
9. 【請求項９】 請求項８記載の多値強誘電体メモリにお
   いて、 前記Ｖrefkは、Ｖrefk＝（Ｖk + Ｖ(k+1) ) ／２である
   ことを特徴とする多値強誘電体メモリ。
10. 【請求項１０】 請求項６乃至９のいずれか１項に記載
    の多値強誘電体メモリにおいて、 前記メモリセルからｎ値データを読み出した後の再書込
    みに際して、前記(n-1) 個のセンスアンプによる比較増
    幅後に、前記第１のビット線に再書き込みのための電位
    を発生させ、前記メモリセルに接続されている複数のプ
    レート線の電位を接地電位に下降させ、前記メモリセル
    のスイッチ素子をオフすることによって複数個のキャパ
    シタにおける分極の方向の形でｎ値のデータをメモリセ
    ルに再書き込みすることを特徴とする多値強誘電体メモ
    リ。
11. 【請求項１１】 請求項１０記載の多値強誘電体メモリ
    において、 前記プレート線の電位を接地電位に下降させた後に、前
    記第１のビット線の電位を下降させることによって前記
    キャパシタに第１のビット線からプレート電極に向かう
    方向の分極を再書き込みする、または、前記プレート線
    の電位を下降させる前後に前記第１のビット線の電位を
    接地電位に保つことによって、前記キャパシタにプレー
    ト電極から第１のビット線に向かう方向の分極を再書き
    込みすることを特徴とする多値強誘電体メモリ。
12. 【請求項１２】 請求項１１記載の多値強誘電体メモリ
    において、 前記複数のプレート線の電位は互いに他と異なるタイミ
    ングで下降されることを特徴とする多値強誘電体メモ
    リ。
13. 【請求項１３】 請求項１０乃至１２のいずれか１項に
    記載の多値強誘電体メモリにおいて、 前記(n-1) 個のセンスアンプを含むセンスアンプ領域
    は、前記メモリセルから前記第１のビット線に読み出さ
    れたｎ値の信号電位を前記相異なる参照電位と比較増幅
    するとともに、前記メモリセルへの再書込みのための再
    書込み電位を供給する相異なるｎ本の再書込み電位線と
    前記メモリセル領域の第１のビット線とを選択的に接続
    することを特徴とする多値強誘電体メモリ。
14. 【請求項１４】 請求項１３記載の多値強誘電体メモリ
    において、 前記ｎ本の再書込み電位線のうち、前記メモリセルへ再
    書込みするｎ値の信号電位のうちの最低の電位を供給す
    るための１本の再書込み電位線は、接地電位で一定であ
    り、 残りの(n-1) 本の再書込み電位線は、前記キャパシタに
    第１のビット線からプレート電極に向かう方向の分極を
    再書き込みする場合に、前記キャパシタに接続されてい
    る前記プレート線の電位が接地電位に下降した後に電源
    電位から接地電位に下降する再書込みパルスが供給さ
    れ、前記セルキャパシタにプレート電極から第１のビッ
    ト線に向かう方向の分極を再書き込みする場合には、前
    記キャパシタに接続されている前記プレート線の電位が
    接地電位に下降する前後で接地電位を保持することを特
    徴とする多値強誘電体メモリ。
15. 【請求項１５】 請求項１４記載の多値強誘電体メモリ
    において、 前記プレート電極から第１のビット線に向かう方向の分
    極が再書き込みされるキャパシタは、前記キャパシタに
    接続されているプレート線の電位が接地電位に下降した
    後に前記第１のビット線の電位が電源電位Ｖccに上昇す
    る場合は、前記第１のビット線の電位が上昇する前に前
    記プレート線の電位がＶa （０＜Ｖa ＜Ｖcc）だけ上昇
    することによって第１のビット線からプレート電極に向
    かう方向の分極が発生することが防止されることを特徴
    とする多値強誘電体メモリ。
16. 【請求項１６】 請求項１５記載の多値強誘電体メモリ
    において、 前記Ｖa はＶcc／２であることを特徴とする多値強誘電
    体メモリ。
17. 【請求項１７】 請求項６乃至１６のいずれか１項に記
    載の多値強誘電体メモリにおいて、 前記第１のビット線と対をなし、前記(n-1) 個のセンス
    アンプに接続された第２のビット線と、 前記第２のビット線の前記(n-1) 個のセンスアンプに接
    続された各部分にそれぞれ対応して接続された(n-1) 個
    の参照電位生成用のダミーセルとをさらに具備し、 前記第２のビット線の前記(n-1) 個のセンスアンプに接
    続された各部分にそれぞれ対応して、前記相異なる複数
    の参照電位を発生させることを特徴とする多値強誘電体
    メモリ。
18. 【請求項１８】 請求項６乃至１７のいずれか１項に記
    載の多値強誘電体メモリにおいて、 前記(n-1) 個のセンスアンプによる比較増幅後の二値情
    報をｍ（但し、２^(m-1) ≦ｎ≦２^m ）ビットの二値情報
    に変換してチップ外部に出力する第１のデータ変換回路
    をさらに具備することを特徴とする多値強誘電体メモ
    リ。
19. 【請求項１９】 請求項６乃至１８のいずれか１項に記
    載の多値強誘電体メモリにおいて、 前記チップ外部から入力されたｍ（但し、２^(m-1) ≦ｎ
    ≦２^m ）ビットの二値情報を前記(n-1) 個のセンスアン
    プに対応して供給するための二値情報に変換する第２の
    データ変換回路をさらに具備することを特徴とする多値
    強誘電体メモリ。