JP2000124409A - 強誘電体を用いた半導体記憶素子の構造 - Google Patents
強誘電体を用いた半導体記憶素子の構造Info
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- JP2000124409A JP2000124409A JP10296770A JP29677098A JP2000124409A JP 2000124409 A JP2000124409 A JP 2000124409A JP 10296770 A JP10296770 A JP 10296770A JP 29677098 A JP29677098 A JP 29677098A JP 2000124409 A JP2000124409 A JP 2000124409A
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Abstract
(57)【要約】
【目的】 強誘電体を用いた半導体記憶素子において、
セル面積を縮小し、より微細なセル構造を実現すること
で、素子の集積度を向上させることを目的とする。 【構成】 本願発明は、強誘電体膜を用いた半導体記憶
素子であって、強誘電体膜を相対向する２つの電極で挟
んで形成され、かつ強誘電体膜の分極方向により２値の
情報を保存可能な容量素子が、コントロールトランジス
タのソース若しくはドレインに接続されている構造を有
した不揮発性の半導体記憶素子の構造において、ビット
ラインを隣り合うコントロールトランジスタどうしで共
有し、また隣り合う容量素子どうしが各々のプレート線
を共有し、かつコントロールトランジスタ上に前記容量
素子を配置した。
セル面積を縮小し、より微細なセル構造を実現すること
で、素子の集積度を向上させることを目的とする。 【構成】 本願発明は、強誘電体膜を用いた半導体記憶
素子であって、強誘電体膜を相対向する２つの電極で挟
んで形成され、かつ強誘電体膜の分極方向により２値の
情報を保存可能な容量素子が、コントロールトランジス
タのソース若しくはドレインに接続されている構造を有
した不揮発性の半導体記憶素子の構造において、ビット
ラインを隣り合うコントロールトランジスタどうしで共
有し、また隣り合う容量素子どうしが各々のプレート線
を共有し、かつコントロールトランジスタ上に前記容量
素子を配置した。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体膜を用い
た半導体記憶素子の構造に関し、特に半導体記憶素子の
素子面積を縮小し、高度な集積化を可能とする不揮発性
メモリーの構造に関するものである。
た半導体記憶素子の構造に関し、特に半導体記憶素子の
素子面積を縮小し、高度な集積化を可能とする不揮発性
メモリーの構造に関するものである。
【０００２】
【従来の技術】文献名 “半導体装置およびその製造方
法”、松木 武雄、林 喜宏、、特開平8-17822 従来の強誘電体メモリは、上記文献に示されるようなも
のがあった。図１５は、従来の強誘電体を用いた半導体
記憶素子の概略図である。以下、図１５を用いて簡単に
説明する。まず半導体基板（１０１）上に素子分離領域
（１０２）、ゲート酸化膜（１０３）、ゲート電極（１
０４）、ソース／ドレイン領域（１０５）、層間絶縁膜
（１０６）からなる下地構造を作り、下部電極（プレー
ト電極）（１０９）、強誘電体膜（１１０）、上部電極
（１１１）を素子分離領域（１０２）上に形成し加工す
る。
法”、松木 武雄、林 喜宏、、特開平8-17822 従来の強誘電体メモリは、上記文献に示されるようなも
のがあった。図１５は、従来の強誘電体を用いた半導体
記憶素子の概略図である。以下、図１５を用いて簡単に
説明する。まず半導体基板（１０１）上に素子分離領域
（１０２）、ゲート酸化膜（１０３）、ゲート電極（１
０４）、ソース／ドレイン領域（１０５）、層間絶縁膜
（１０６）からなる下地構造を作り、下部電極（プレー
ト電極）（１０９）、強誘電体膜（１１０）、上部電極
（１１１）を素子分離領域（１０２）上に形成し加工す
る。
【０００３】その後、層間絶縁膜形成後、半導体と容量
素子を接続するためにコンタクト（１１３）を開口しAl
配線（１１４）により接続を図る。この構造によれば、
強誘電体膜を平坦な領域で形成できるため、素子不良を
防止することができ、しかも配線を加工性のよいAlで形
成できることから、容量素子を容易に形成できる。
素子を接続するためにコンタクト（１１３）を開口しAl
配線（１１４）により接続を図る。この構造によれば、
強誘電体膜を平坦な領域で形成できるため、素子不良を
防止することができ、しかも配線を加工性のよいAlで形
成できることから、容量素子を容易に形成できる。
【０００４】
【発明が解決しようとする課題】図１５に示した半導体
記憶素子を上から見た概略図を図１６に示す。ここで
は、１例として２×２のメモリアレイを示した。図１６
に示す構造では、アレイに配置した場合、図中に示す○
の部分が、ほとんど積層化されていない無駄なスペース
になってしまう。そのため、１セル当たりの占有面積が
大きく、無駄なスペース部分により高集積化が難しくな
る、という問題点があった。
記憶素子を上から見た概略図を図１６に示す。ここで
は、１例として２×２のメモリアレイを示した。図１６
に示す構造では、アレイに配置した場合、図中に示す○
の部分が、ほとんど積層化されていない無駄なスペース
になってしまう。そのため、１セル当たりの占有面積が
大きく、無駄なスペース部分により高集積化が難しくな
る、という問題点があった。
【０００５】
【課題を解決するための手段】本願発明は、強誘電体膜
を用いた半導体記憶素子であって、強誘電体膜を相対向
する２つの電極で挟んで形成され、かつ強誘電体膜の分
極方向により２値の情報を保存可能な容量素子が、コン
トロールトランジスタのソース若しくはドレインに接続
されている構造を有した不揮発性の半導体記憶素子の構
造において、ビットラインを隣り合うコントロールトラ
ンジスタどうしで共有し、また隣り合う容量素子どうし
が各々のプレート線を共有し、かつコントロールトラン
ジスタ上に前記容量素子を配置したことにより、無駄な
スペースをなくし、高集積化が容易に行えるようにした
ものである。
を用いた半導体記憶素子であって、強誘電体膜を相対向
する２つの電極で挟んで形成され、かつ強誘電体膜の分
極方向により２値の情報を保存可能な容量素子が、コン
トロールトランジスタのソース若しくはドレインに接続
されている構造を有した不揮発性の半導体記憶素子の構
造において、ビットラインを隣り合うコントロールトラ
ンジスタどうしで共有し、また隣り合う容量素子どうし
が各々のプレート線を共有し、かつコントロールトラン
ジスタ上に前記容量素子を配置したことにより、無駄な
スペースをなくし、高集積化が容易に行えるようにした
ものである。
【０００６】
【発明の実施の形態】以下、図面を参照し、この発明の
実施例について説明する。なお、図面はこの発明が理解
できる程度に概略的に示してあるにすぎず、従ってこの
発明を図示例に限定するものではない。
実施例について説明する。なお、図面はこの発明が理解
できる程度に概略的に示してあるにすぎず、従ってこの
発明を図示例に限定するものではない。
【０００７】本発明は強誘電体を用いた半導体記憶素子
において、より高集積化がはかれ、しかも容易に形成で
きるキャパシタ構造を提供することを目的とする。なお
本発明にかかれている下地構造、数値等は何ら限定され
るものではない。
において、より高集積化がはかれ、しかも容易に形成で
きるキャパシタ構造を提供することを目的とする。なお
本発明にかかれている下地構造、数値等は何ら限定され
るものではない。
【０００８】また、本発明では強誘電体膜としてタンタ
ル酸ビスマスストロンチウム膜（SrBi2Ta2O9膜：以下SB
T膜）を例に説明するが、ヒステリシス特性を有する強
誘電体であれば、どの材料を用いても実施可能である。
ル酸ビスマスストロンチウム膜（SrBi2Ta2O9膜：以下SB
T膜）を例に説明するが、ヒステリシス特性を有する強
誘電体であれば、どの材料を用いても実施可能である。
【０００９】＜実施例＞図１に本発明の半導体記憶素子
の断面図を示す。また図２に本発明の半導体記憶素子の
セル回路図を示す。本発明のメモリセル構造の特徴は、
容量素子が一つのアクティブ領域に二つ形成する構造を
有し、ビットラインコンタクトを隣り合うコントロール
トランジスタ同士で共有するとともに、ビットラインを
容量素子の下層に配線を形成するようにしている。ま
た、隣り合う容量素子のプレート線も共有している構造
となる。
の断面図を示す。また図２に本発明の半導体記憶素子の
セル回路図を示す。本発明のメモリセル構造の特徴は、
容量素子が一つのアクティブ領域に二つ形成する構造を
有し、ビットラインコンタクトを隣り合うコントロール
トランジスタ同士で共有するとともに、ビットラインを
容量素子の下層に配線を形成するようにしている。ま
た、隣り合う容量素子のプレート線も共有している構造
となる。
【００１０】以下、図３乃至図８に、本発明における半
導体記憶素子の製造工程断面図の１例をを示す。また、
図９乃至図１４は各工程断面図に対応する、上面から見
た表面図である。いずれも同一部分には、同一の符号を
付してある。
導体記憶素子の製造工程断面図の１例をを示す。また、
図９乃至図１４は各工程断面図に対応する、上面から見
た表面図である。いずれも同一部分には、同一の符号を
付してある。
【００１１】図３にＰ型シリコン基板（１）に、既知の
技術により形成されたＮ型ＭＯＳトランジスタを示す。
このトランジスタは、素子分離領域（２）、Ｎ+拡散層
（３）、ゲート電極（４）、ゲート酸化膜（５）からな
る。この基板上に、層間絶縁膜（６）を既知の方法によ
り８０００Å形成する。次いで、ＣＭＰ（Chemical Mec
hanical Polishing）技術を用いて層間絶縁膜を平坦化
する。ＣＭＰにより基板上の層間絶縁膜を２０００Å削
ることにより、平坦な表面を得ることができる。これを
上面から見ると図９に示すようになる。
技術により形成されたＮ型ＭＯＳトランジスタを示す。
このトランジスタは、素子分離領域（２）、Ｎ+拡散層
（３）、ゲート電極（４）、ゲート酸化膜（５）からな
る。この基板上に、層間絶縁膜（６）を既知の方法によ
り８０００Å形成する。次いで、ＣＭＰ（Chemical Mec
hanical Polishing）技術を用いて層間絶縁膜を平坦化
する。ＣＭＰにより基板上の層間絶縁膜を２０００Å削
ることにより、平坦な表面を得ることができる。これを
上面から見ると図９に示すようになる。
【００１２】次いで、ビット線を形成する。ビット線に
はＷ（タングステン）膜を用いる。まず、ビット線用の
コンタクトホール（７）を開口する。そしてバリアメタ
ルとして窒化チタン膜（図示せず）を形成し、公知のＣ
ＶＤ法によりＷ膜を形成する。その後、Ｗ膜と窒化チタ
ン膜を、全面エッチバックすることにより、コンタクト
ホール内にのみ、Ｗ膜（８）が形成される（図４、図１
０参照）。
はＷ（タングステン）膜を用いる。まず、ビット線用の
コンタクトホール（７）を開口する。そしてバリアメタ
ルとして窒化チタン膜（図示せず）を形成し、公知のＣ
ＶＤ法によりＷ膜を形成する。その後、Ｗ膜と窒化チタ
ン膜を、全面エッチバックすることにより、コンタクト
ホール内にのみ、Ｗ膜（８）が形成される（図４、図１
０参照）。
【００１３】この基板上全面に、再度窒化チタン膜（図
示せず）、Ｗ膜を順次形成する。その後、公知のホトリ
ソ／エッチング技術によりＷ膜を加工してビット線
（９）を形成する（図５、図１１参照）。
示せず）、Ｗ膜を順次形成する。その後、公知のホトリ
ソ／エッチング技術によりＷ膜を加工してビット線
（９）を形成する（図５、図１１参照）。
【００１４】以上の基板上に容量素子を形成する。この
基板上に層間絶縁膜（１０）を形成し、前述したＣＭＰ
技術により表面を平坦化した後、下部電極（１１）とし
てＰｔ（プラチナ）膜を２０００Å形成する。次に強誘
電体膜（１２）を、この下部電極上に形成する。その形
成法は前述したＳＢＴを、有機系溶剤に溶かした溶液を
用い、スピンコート、乾燥（ホットプレートにより１５
０℃、５分）、仮焼成（電気炉、６５０℃、６０分、酸
素雰囲気中）の工程を５回繰り返した後、本焼成（８０
０℃、６０分、乾燥酸素雰囲気中）を行い強誘電体膜
（１２）の結晶化を行う。
基板上に層間絶縁膜（１０）を形成し、前述したＣＭＰ
技術により表面を平坦化した後、下部電極（１１）とし
てＰｔ（プラチナ）膜を２０００Å形成する。次に強誘
電体膜（１２）を、この下部電極上に形成する。その形
成法は前述したＳＢＴを、有機系溶剤に溶かした溶液を
用い、スピンコート、乾燥（ホットプレートにより１５
０℃、５分）、仮焼成（電気炉、６５０℃、６０分、酸
素雰囲気中）の工程を５回繰り返した後、本焼成（８０
０℃、６０分、乾燥酸素雰囲気中）を行い強誘電体膜
（１２）の結晶化を行う。
【００１５】なお、この処理により、ＳＢＴ膜の膜厚は
２５００Åとなる。この膜上に上部電極（１３）とし
て、Ｐｔ膜を２０００Å形成する。これらの膜を公知の
ホトリソ技術によりパターニングを行い、公知のドライ
エッチングにより上部電極（１３）、ＳＢＴ膜（１
２）、下部電極（１１）をエッチングする。このとき隣
り合う素子のプレート線が共有できるように、上部電極
（１３）とＳＢＴ膜（１２）を離して配置する（図６、
図１２参照）。以上の工程により、容量素子が形成され
る。
２５００Åとなる。この膜上に上部電極（１３）とし
て、Ｐｔ膜を２０００Å形成する。これらの膜を公知の
ホトリソ技術によりパターニングを行い、公知のドライ
エッチングにより上部電極（１３）、ＳＢＴ膜（１
２）、下部電極（１１）をエッチングする。このとき隣
り合う素子のプレート線が共有できるように、上部電極
（１３）とＳＢＴ膜（１２）を離して配置する（図６、
図１２参照）。以上の工程により、容量素子が形成され
る。
【００１６】この基板に更に層間絶縁膜（１４）を形成
し、公知のホトリソ／エッチング技術によりＮ＋拡散層
まで貫通するコンタクトホール（１５）を形成し、次い
で、ＴｉＮ膜（図示せず）、１％のシリコンを含有した
ＡＬ（アルミ）膜（１６）を形成する。再度公知のホト
リソエッチングにより、コントロールトランジスタのＮ
+拡散層（３）と容量素子の上部電極（１３）との接続
をはかる（図７、図１３参照）。
し、公知のホトリソ／エッチング技術によりＮ＋拡散層
まで貫通するコンタクトホール（１５）を形成し、次い
で、ＴｉＮ膜（図示せず）、１％のシリコンを含有した
ＡＬ（アルミ）膜（１６）を形成する。再度公知のホト
リソエッチングにより、コントロールトランジスタのＮ
+拡散層（３）と容量素子の上部電極（１３）との接続
をはかる（図７、図１３参照）。
【００１７】更に、層間絶縁膜（１７）を形成し、下部
電極（１１）まで貫通するコンタクトホール（１８）を
開口して、プレート配線（１９）を形成すると、図８、
図１４に示すような半導体記憶素子が形成できる。プレ
ート配線の材料は特に限定しないが、ＡＬ膜などを用い
ると良い。
電極（１１）まで貫通するコンタクトホール（１８）を
開口して、プレート配線（１９）を形成すると、図８、
図１４に示すような半導体記憶素子が形成できる。プレ
ート配線の材料は特に限定しないが、ＡＬ膜などを用い
ると良い。
【００１８】
【発明の効果】以上詳細に説明したように、容量素子を
コントロールトランジスタ上に形成し、隣り合う容量素
子のプレート線も共有できるような構造とするのみなら
ず、コントロールトランジスタのビットラインコンタク
トをも共有することにより、従来例で説明した無駄なス
ペースとなる部分が存在しないため、従来のメモリセル
に比べ１セル当たりの占有面積を大幅に縮小することが
でき、高度な集積化が実現できる。
コントロールトランジスタ上に形成し、隣り合う容量素
子のプレート線も共有できるような構造とするのみなら
ず、コントロールトランジスタのビットラインコンタク
トをも共有することにより、従来例で説明した無駄なス
ペースとなる部分が存在しないため、従来のメモリセル
に比べ１セル当たりの占有面積を大幅に縮小することが
でき、高度な集積化が実現できる。
【図１】本発明の半導体記憶素子の断面構造図である。
【図２】本発明の半導体記憶素子のセル回路図である。
【図３】本発明の半導体記憶素子の製造工程断面図
（ａ）である。
（ａ）である。
【図４】本発明の半導体記憶素子の製造工程断面図
（ｂ）である。
（ｂ）である。
【図５】本発明の半導体記憶素子の製造工程断面図
（ｃ）である。
（ｃ）である。
【図６】本発明の半導体記憶素子の製造工程断面図
（ｄ）である。
（ｄ）である。
【図７】本発明の半導体記憶素子の製造工程断面図
（ｅ）である。
（ｅ）である。
【図８】本発明の半導体記憶素子の製造工程断面図
（ｆ）である。
（ｆ）である。
【図９】図３に対応する、上面から見た表面図（ａ）で
ある。
ある。
【図１０】図４に対応する、上面から見た表面図（ｂ）
である。
である。
【図１１】図５に対応する、上面から見た表面図（ｃ）
である。
である。
【図１２】図６に対応する、上面から見た表面図（ｄ）
である。
である。
【図１３】図７に対応する、上面から見た表面図（ｅ）
である。
である。
【図１４】図８に対応する、上面から見た表面図（ｆ）
である。
である。
【図１５】従来の強誘電体を用いた半導体記憶素子の概
略図である。
略図である。
【図１６】図１５に示した半導体記憶素子を上面から見
た概略図である。
た概略図である。
（７）ビットラインコンタクトホール （８）埋め込みＷ （９）ビット線 （１１）下部電極 （１２）強誘電体膜 （１３）上部電極 （１５）Ｎ+拡散層まで貫通するコンタクトホール （１６）ＡＬ膜 （１８）下部電極まで貫通するコンタクトホール （１９）プレート配線
Claims (1)
- 【請求項１】 強誘電体膜を用いた半導体記憶素子であ
って、前記強誘電体膜を相対向する２つの電極で挟んで
形成され、かつ前記強誘電体膜の分極方向により２値の
情報を保存可能な容量素子がコントロールトランジスタ
のソース若しくはドレインに接続されている構造を有し
た半導体記憶素子の構造において、隣り合う前記コント
ロールトランジスタどうしがビットラインを共有し、ま
た隣り合う前記容量素子どうしが各々のプレート線を共
有し、かつ前記コントロールトランジスタ上に前記容量
素子を配置したこと、を特徴とする半導体記憶素子の構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10296770A JP2000124409A (ja) | 1998-10-19 | 1998-10-19 | 強誘電体を用いた半導体記憶素子の構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10296770A JP2000124409A (ja) | 1998-10-19 | 1998-10-19 | 強誘電体を用いた半導体記憶素子の構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124409A true JP2000124409A (ja) | 2000-04-28 |
| JP2000124409A5 JP2000124409A5 (ja) | 2005-11-10 |
Family
ID=17837912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10296770A Pending JP2000124409A (ja) | 1998-10-19 | 1998-10-19 | 強誘電体を用いた半導体記憶素子の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124409A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003051584A (ja) * | 2001-06-26 | 2003-02-21 | Samsung Electronics Co Ltd | 拡張されたプレートラインを有する強誘電体メモリ素子及びその製造方法 |
| KR100432881B1 (ko) * | 2001-09-21 | 2004-05-22 | 삼성전자주식회사 | 강유전성 메모리 장치 및 그 제조방법 |
-
1998
- 1998-10-19 JP JP10296770A patent/JP2000124409A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003051584A (ja) * | 2001-06-26 | 2003-02-21 | Samsung Electronics Co Ltd | 拡張されたプレートラインを有する強誘電体メモリ素子及びその製造方法 |
| US7560760B2 (en) | 2001-06-26 | 2009-07-14 | Samung Electronics Co., Ltd. | Ferroelectric memory devices having expanded plate lines |
| KR100432881B1 (ko) * | 2001-09-21 | 2004-05-22 | 삼성전자주식회사 | 강유전성 메모리 장치 및 그 제조방법 |
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