JP2000332605A - Ｐｌｌシンセサイザ回路 - Google Patents
Ｐｌｌシンセサイザ回路Info
- Publication number
- JP2000332605A JP2000332605A JP11144484A JP14448499A JP2000332605A JP 2000332605 A JP2000332605 A JP 2000332605A JP 11144484 A JP11144484 A JP 11144484A JP 14448499 A JP14448499 A JP 14448499A JP 2000332605 A JP2000332605 A JP 2000332605A
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- JP
- Japan
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- circuit
- synthesizer
- output
- pll
- divider
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬシンセサイザ回路の性能を落とすこと
なく、その高速化及びスプリアスの発生を図り、その結
果無線装置の回路の規模を小さくまたコストも安価にす
る事が可能なＰＬＬシンセサイザ回路を提供することを
目的とする。 【解決手段】 ＰＬＬシンセサイザの出力を記憶するメ
モリ９と、メモリ９を加算する加算器１２と、加算器１
２で加算された値を平均する除算器１３を使用し、ＰＬ
Ｌ出力のジッタを取り除きスプリアスの発生を抑えるこ
とにより、より小型化、低コスト化、高速化を実現し
た。
なく、その高速化及びスプリアスの発生を図り、その結
果無線装置の回路の規模を小さくまたコストも安価にす
る事が可能なＰＬＬシンセサイザ回路を提供することを
目的とする。 【解決手段】 ＰＬＬシンセサイザの出力を記憶するメ
モリ９と、メモリ９を加算する加算器１２と、加算器１
２で加算された値を平均する除算器１３を使用し、ＰＬ
Ｌ出力のジッタを取り除きスプリアスの発生を抑えるこ
とにより、より小型化、低コスト化、高速化を実現し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信等に使
われるＰＬＬシンセサイザ回路に関するものである。
われるＰＬＬシンセサイザ回路に関するものである。
【０００２】
【従来の技術】近年、ＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａ
ｎｄｙ Ｐｈｏｎｅ Ｓｙｓｔｅｍ）等に代表される移
動体通信の基地局は要求するシンセサイザのロックアッ
プタイムに対応するために２つの同じ回路が必要だっ
た。そのために回路の小型化、低コスト化の障害になっ
ていた。従ってシンセサイザ部の回路の小型化、低コス
ト化を実現する為にシンセサイザの高速化が望まれてい
る。
ｎｄｙ Ｐｈｏｎｅ Ｓｙｓｔｅｍ）等に代表される移
動体通信の基地局は要求するシンセサイザのロックアッ
プタイムに対応するために２つの同じ回路が必要だっ
た。そのために回路の小型化、低コスト化の障害になっ
ていた。従ってシンセサイザ部の回路の小型化、低コス
ト化を実現する為にシンセサイザの高速化が望まれてい
る。
【０００３】以下、図面を参照しながら従来のＰＨＳ基
地局に使われる無線部シンセサイザについて説明を行
う。図５は従来のＰＬＬシンセサイザのブロック図であ
る。ＳＹＮＴＨ＿Ａはリファレンス周波数とＶＣＯ（Ｖ
ｏｌｔａｇｅ ＣｏｎｔｒｏｌＯｓｃｌｌａｔｏｒ）５
の出力とを位相比較する位相比較器１と、ＶＣＯ５出力
を制御側のプログラムによって分周する分周器２と、Ｖ
ＣＯ５を機械的に分周するプリスケーラ３からなるＰＬ
ＬＩＣと、ＰＬＬＩＣの出力をＶＣＯ５の制御信号にす
るＬＰＦ４と、制御電圧によって出力する周波数を変化
させるＶＣＯ５からなる。６はスイッチである。
地局に使われる無線部シンセサイザについて説明を行
う。図５は従来のＰＬＬシンセサイザのブロック図であ
る。ＳＹＮＴＨ＿Ａはリファレンス周波数とＶＣＯ（Ｖ
ｏｌｔａｇｅ ＣｏｎｔｒｏｌＯｓｃｌｌａｔｏｒ）５
の出力とを位相比較する位相比較器１と、ＶＣＯ５出力
を制御側のプログラムによって分周する分周器２と、Ｖ
ＣＯ５を機械的に分周するプリスケーラ３からなるＰＬ
ＬＩＣと、ＰＬＬＩＣの出力をＶＣＯ５の制御信号にす
るＬＰＦ４と、制御電圧によって出力する周波数を変化
させるＶＣＯ５からなる。６はスイッチである。
【０００４】ＳＹＮＴＨ＿ＡとＳＹＮＴＨ＿Ｂは同じ回
路で、シンセサイザのロックアップタイムの要求にシン
セサイザの性能が応じられないために、ＳＹＮＴＨ＿
Ａ、ＳＹＮＴＨ＿Ｂと同じ回路を二つ用意し、スイッチ
によってローカル信号の切り替えを行う構造になってい
る。送信時の場合、ＰＨＳ基地局は最大４スロットの制
御を行うが、その場合スロット１をＳＹＮＴＨ＿Ａ、ス
ロット２をＳＹＮＴＨ＿Ｂという様に同じ回路であるＳ
ＹＮＴＨ＿ＡとＳＹＮＴＨ＿Ｂを交互に使い、スロット
１の時間の間にスロット２のローカル信号にその周波数
をセットするという制御を行う。受信時の場合も同様で
ある。しかしながら、その場合同じ回路が二つ必要であ
り、コスト及びスペース共に無線部に占める割合が大き
く無線部の小型化、低コスト化を阻害する要因となっ
た。また，同じシンセサイザ回路が二つ有るという事
は、お互いのシンセサイザのアイソレーションを取らな
いと、送信時の送信スプリアスに影響を与えるという問
題もある。従って、ＰＨＳの要求に答えれるような高速
で周波数をロックアップするシンセサイザが求められて
いる。
路で、シンセサイザのロックアップタイムの要求にシン
セサイザの性能が応じられないために、ＳＹＮＴＨ＿
Ａ、ＳＹＮＴＨ＿Ｂと同じ回路を二つ用意し、スイッチ
によってローカル信号の切り替えを行う構造になってい
る。送信時の場合、ＰＨＳ基地局は最大４スロットの制
御を行うが、その場合スロット１をＳＹＮＴＨ＿Ａ、ス
ロット２をＳＹＮＴＨ＿Ｂという様に同じ回路であるＳ
ＹＮＴＨ＿ＡとＳＹＮＴＨ＿Ｂを交互に使い、スロット
１の時間の間にスロット２のローカル信号にその周波数
をセットするという制御を行う。受信時の場合も同様で
ある。しかしながら、その場合同じ回路が二つ必要であ
り、コスト及びスペース共に無線部に占める割合が大き
く無線部の小型化、低コスト化を阻害する要因となっ
た。また，同じシンセサイザ回路が二つ有るという事
は、お互いのシンセサイザのアイソレーションを取らな
いと、送信時の送信スプリアスに影響を与えるという問
題もある。従って、ＰＨＳの要求に答えれるような高速
で周波数をロックアップするシンセサイザが求められて
いる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た分数分周器をＰＬＬシンセサイザ回路でその高速化を
行う場合、高速化が図れるが、その代わりに２種類以上
の分周器を使用するために起こるスプリアスが発生する
という問題点を有していた。
た分数分周器をＰＬＬシンセサイザ回路でその高速化を
行う場合、高速化が図れるが、その代わりに２種類以上
の分周器を使用するために起こるスプリアスが発生する
という問題点を有していた。
【０００６】本発明は上記課題を解決し、ＰＬＬシンセ
サイザ回路の性能を落とすことなく、その高速化及びス
プリアスの発生を図り、その結果無線装置の回路の規模
を小さくまたコストも安価にする事が可能なＰＬＬシン
セサイザ回路を提供することを目的をしている。
サイザ回路の性能を落とすことなく、その高速化及びス
プリアスの発生を図り、その結果無線装置の回路の規模
を小さくまたコストも安価にする事が可能なＰＬＬシン
セサイザ回路を提供することを目的をしている。
【０００７】
【課題を解決するための手段】本発明は、無線機の分数
分周器を用いたＰＬＬシンセサイザ回路であって、前記
ＰＬＬシンセサイザの出力を記憶するメモリと、前記メ
モリを加算する加算器と、前記加算器で加算された値を
平均する除算器を備え、ＰＬＬ出力のジッタを取り除き
スプリアスの発生を抑えるようにしたものである。
分周器を用いたＰＬＬシンセサイザ回路であって、前記
ＰＬＬシンセサイザの出力を記憶するメモリと、前記メ
モリを加算する加算器と、前記加算器で加算された値を
平均する除算器を備え、ＰＬＬ出力のジッタを取り除き
スプリアスの発生を抑えるようにしたものである。
【０００８】この構成により、ＰＬＬシンセサイザ回路
の性能を落とすことなく、その高速化及びスプリアスの
発生を図り、その結果無線装置の回路の規模を小さくま
たコストも安価にする事が可能なＰＬＬシンセサイザ回
路を実現できる。
の性能を落とすことなく、その高速化及びスプリアスの
発生を図り、その結果無線装置の回路の規模を小さくま
たコストも安価にする事が可能なＰＬＬシンセサイザ回
路を実現できる。
【０００９】
【発明の実施の形態】請求項１に記載の発明は、無線機
の分数分周器を用いたＰＬＬシンセサイザ回路であっ
て、前記ＰＬＬシンセサイザの出力を記憶するメモリ
と、前記メモリを加算する加算器と、前記加算器で加算
された値を平均する除算器を備え、シンセサイザの高速
化が図る上にＰＬＬ出力のジッタを取り除きスプリアス
の発生を抑えるようにした。
の分数分周器を用いたＰＬＬシンセサイザ回路であっ
て、前記ＰＬＬシンセサイザの出力を記憶するメモリ
と、前記メモリを加算する加算器と、前記加算器で加算
された値を平均する除算器を備え、シンセサイザの高速
化が図る上にＰＬＬ出力のジッタを取り除きスプリアス
の発生を抑えるようにした。
【００１０】この構成により、シンセサイザの高速化が
実現でき、更にＰＬＬ出力のジッタを取り除きスプリア
スの発生を抑えることができる。
実現でき、更にＰＬＬ出力のジッタを取り除きスプリア
スの発生を抑えることができる。
【００１１】請求項２に記載の発明は、前記分数分周器
は２種類の分周比に限定し、前記メモリ、加算器、除算
器の回路規模を小さくしたものであり、この構成によ
り、分周比を２種類に限定する事により、シンセサイザ
の高速化を実現できる上に、回路規模を小さくし、小型
化低コスト化を実現できる。
は２種類の分周比に限定し、前記メモリ、加算器、除算
器の回路規模を小さくしたものであり、この構成によ
り、分周比を２種類に限定する事により、シンセサイザ
の高速化を実現できる上に、回路規模を小さくし、小型
化低コスト化を実現できる。
【００１２】請求項３に記載の発明は、前記メモリの数
を２つに限定し、前記加算器、除算器の回路規模を小さ
くしたものであり、この構成により、シンセサイザの高
速化を実現できる上に、回路規模を小さくし、小型化低
コスト化を実現できる。
を２つに限定し、前記加算器、除算器の回路規模を小さ
くしたものであり、この構成により、シンセサイザの高
速化を実現できる上に、回路規模を小さくし、小型化低
コスト化を実現できる。
【００１３】請求項４に記載の発明は、他スロットに空
きがあるなど高速にロックアップタイムが必要無い場合
に、前記分数分周器を一つだけ使用しスプリアスの発生
を抑えるようにした。この構成により、使用する分周器
を一つにする事ができるシンセサイザ回路を実現でき
る。
きがあるなど高速にロックアップタイムが必要無い場合
に、前記分数分周器を一つだけ使用しスプリアスの発生
を抑えるようにした。この構成により、使用する分周器
を一つにする事ができるシンセサイザ回路を実現でき
る。
【００１４】（実施の形態１）図１は本発明の実施の形
態１におけるＰＬＬシンセサイザ回路のブロック図であ
る。このシンセサイザ回路は、ＰＨＳ等の周波数切り替
え高速化の要求（シンセサイザのロックアップタイムの
高速化）に応えるような高速化を実現する為にリファレ
ンス周波数とＶＣＯ５の出力との位相差を出力する位相
比較器１と、ＶＣＯ５の出力を分周する分数分周器７
と、制御電圧によって出力する周波数を変化するＶＣＯ
５と、位相比較器１の出力を平均する移動平均回路８か
らなる。移動平均回路８はそれぞれの分周比の出力を記
憶するメモリ９と、メモリ９に記憶される値を加算する
加算器１２と、加算した値を平均する除算器１３から構
成される。以下その動作を説明する。
態１におけるＰＬＬシンセサイザ回路のブロック図であ
る。このシンセサイザ回路は、ＰＨＳ等の周波数切り替
え高速化の要求（シンセサイザのロックアップタイムの
高速化）に応えるような高速化を実現する為にリファレ
ンス周波数とＶＣＯ５の出力との位相差を出力する位相
比較器１と、ＶＣＯ５の出力を分周する分数分周器７
と、制御電圧によって出力する周波数を変化するＶＣＯ
５と、位相比較器１の出力を平均する移動平均回路８か
らなる。移動平均回路８はそれぞれの分周比の出力を記
憶するメモリ９と、メモリ９に記憶される値を加算する
加算器１２と、加算した値を平均する除算器１３から構
成される。以下その動作を説明する。
【００１５】制御電圧によって出力する周波数を変化さ
せるＶＣＯ５の出力はループバックされ、分数分周器７
によって周波数が分周される。ここでシンセサイザの高
速化を求めるために、分周器の分数比を変化させ分周比
が分数で取れるようにする。この事により、リファレン
ス周波数を小さする事なくまた選択するチャネルの数は
多いままである。しかしながら、分数分周器を使う事に
より位相差を生じスプリアスが発生する。それを抑える
ために移動平均回路を用いる。
せるＶＣＯ５の出力はループバックされ、分数分周器７
によって周波数が分周される。ここでシンセサイザの高
速化を求めるために、分周器の分数比を変化させ分周比
が分数で取れるようにする。この事により、リファレン
ス周波数を小さする事なくまた選択するチャネルの数は
多いままである。しかしながら、分数分周器を使う事に
より位相差を生じスプリアスが発生する。それを抑える
ために移動平均回路を用いる。
【００１６】移動平均回路８は、例えば分数分周器７を
変化させる分周比が３種類（Ｎ、Ｎ＋１、Ｎ＋２）の場
合、分周比がＮの時の出力をφ（ｎ−２）、分周比がＮ
＋１の時の出力をφ（ｎ−１）、分周比がＮ＋２の時の
出力をφ（ｎ）とするとその出力を加算器１２によって
加算されて後、その平均を取るために加算器１２の出力
値は除算器１３によって３で除算される。これにより、
分数分周器７から出力されるＶＣＯ５の制御信号にのる
スプリアスが無くなり、スプリアスを抑えた状態でシン
セサイザの高速化が実現される。
変化させる分周比が３種類（Ｎ、Ｎ＋１、Ｎ＋２）の場
合、分周比がＮの時の出力をφ（ｎ−２）、分周比がＮ
＋１の時の出力をφ（ｎ−１）、分周比がＮ＋２の時の
出力をφ（ｎ）とするとその出力を加算器１２によって
加算されて後、その平均を取るために加算器１２の出力
値は除算器１３によって３で除算される。これにより、
分数分周器７から出力されるＶＣＯ５の制御信号にのる
スプリアスが無くなり、スプリアスを抑えた状態でシン
セサイザの高速化が実現される。
【００１７】（実施の形態２）図２は、本発明の実施の
形態２におけるＰＬＬシンセサイザ回路のブロック図で
ある。回路の構成は実施の形態１の分数分周器７に使用
される分周比を２種類（Ｎ、Ｎ＋１）に限定する。従っ
てその回路の動作は本発明の実施の形態１と同様であ
る。分周比を２種類に限定する事により、シンセサイザ
の高速化が実現される上に分周比が２種類で済むので低
コスト化、小型化が実現される。
形態２におけるＰＬＬシンセサイザ回路のブロック図で
ある。回路の構成は実施の形態１の分数分周器７に使用
される分周比を２種類（Ｎ、Ｎ＋１）に限定する。従っ
てその回路の動作は本発明の実施の形態１と同様であ
る。分周比を２種類に限定する事により、シンセサイザ
の高速化が実現される上に分周比が２種類で済むので低
コスト化、小型化が実現される。
【００１８】（実施の形態３）図３は、本発明の実施の
形態３におけるＰＬＬシンセサイザ回路のブロック図で
ある。回路の構成は実施の形態１に使用されるメモリを
２つに限定する。従って、分数分周器７の分周比が２種
類（Ｎ、Ｎ＋１）に限定され、周波数の選択に若干の制
限が加わるものの、分周比及びメモリの数が少なくて済
むので、シンセサイザ回路の小型化、低コスト化が実現
できる。またその回路の動作は実施の形態１と同様であ
る。
形態３におけるＰＬＬシンセサイザ回路のブロック図で
ある。回路の構成は実施の形態１に使用されるメモリを
２つに限定する。従って、分数分周器７の分周比が２種
類（Ｎ、Ｎ＋１）に限定され、周波数の選択に若干の制
限が加わるものの、分周比及びメモリの数が少なくて済
むので、シンセサイザ回路の小型化、低コスト化が実現
できる。またその回路の動作は実施の形態１と同様であ
る。
【００１９】（実施の形態４）図４は、本発明の実施の
形態４におけるＰＬＬシンセサイザ回路のブロック図で
ある。回路の構成は実施の形態１と同様である。以下そ
の動作を説明する。
形態４におけるＰＬＬシンセサイザ回路のブロック図で
ある。回路の構成は実施の形態１と同様である。以下そ
の動作を説明する。
【００２０】ＰＨＳの様に４スロットの送受信が可能な
システムの場合、すべてのスロットが使用される場合、
その動作は実施の形態１の場合と同様であるが、空きス
ロットがある場合、例えば一つのスロットしか使用され
ていない場合、シンセサイザの高速化の必要がないの
で、分数分周器７の分数比を一種類しか選択しない制御
を行う。従って複数の分周比を使う事により起こるスプ
リアスの発生が起こらない。この制御により、より低コ
スト、小型，省電力のシンセサイザを実現できる。
システムの場合、すべてのスロットが使用される場合、
その動作は実施の形態１の場合と同様であるが、空きス
ロットがある場合、例えば一つのスロットしか使用され
ていない場合、シンセサイザの高速化の必要がないの
で、分数分周器７の分数比を一種類しか選択しない制御
を行う。従って複数の分周比を使う事により起こるスプ
リアスの発生が起こらない。この制御により、より低コ
スト、小型，省電力のシンセサイザを実現できる。
【００２１】
【発明の効果】以上のように本発明は、分数分周器を用
いたＰＬＬシンセサイザで、回路にメモリ、加算器及び
除算器を使用する事によりシンセサイザの高速化及びス
プリアスの発生を抑えることができる。
いたＰＬＬシンセサイザで、回路にメモリ、加算器及び
除算器を使用する事によりシンセサイザの高速化及びス
プリアスの発生を抑えることができる。
【図１】本発明の実施の形態１におけるＰＬＬシンセサ
イザ回路のブロック図
イザ回路のブロック図
【図２】本発明の実施の形態２におけるＰＬＬシンセサ
イザ回路のブロック図
イザ回路のブロック図
【図３】本発明の実施の形態３におけるＰＬＬシンセサ
イザ回路のブロック図
イザ回路のブロック図
【図４】本発明の実施の形態４におけるＰＬＬシンセサ
イザ回路のブロック図
イザ回路のブロック図
【図５】従来のＰＬＬシンセサイザのブロック図
１ 位相比較器 ５ ＶＣＯ ７ 分数分周器 ８ 移動平均回路 ９ メモリ １２ 加算器 １３ 除算器
Claims (4)
- 【請求項１】無線機の分数分周器を用いたＰＬＬシンセ
サイザ回路であって、前記ＰＬＬシンセサイザの出力を
記憶するメモリと、前記メモリを加算する加算器と、前
記加算器で加算された値を平均する除算器を備え、シン
セサイザの高速化が図る上にＰＬＬ出力のジッタを取り
除きスプリアスの発生を抑えることを特徴とするＰＬＬ
シンセサイザ回路。 - 【請求項２】前記分数分周器は２種類の分周比に限定
し、前記メモリ、加算器、除算器の回路規模を小さくし
たことを特徴とする請求項１記載のＰＬＬシンセサイザ
回路。 - 【請求項３】前記メモリの数を２つに限定し、前記加算
器、除算器の回路規模を小さくしたことを特徴とする請
求項１記載のＰＬＬシンセサイザ回路。 - 【請求項４】他スロットに空きがあるなど高速にロック
アップタイムが必要無い場合に、前記分数分周器を一つ
だけ使用しスプリアスの発生を抑えることを特徴とする
請求項１記載のＰＬＬシンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11144484A JP2000332605A (ja) | 1999-05-25 | 1999-05-25 | Ｐｌｌシンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11144484A JP2000332605A (ja) | 1999-05-25 | 1999-05-25 | Ｐｌｌシンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332605A true JP2000332605A (ja) | 2000-11-30 |
Family
ID=15363401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11144484A Pending JP2000332605A (ja) | 1999-05-25 | 1999-05-25 | Ｐｌｌシンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332605A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468734B1 (ko) * | 2002-06-11 | 2005-01-29 | 삼성전자주식회사 | 노이즈를 감소시키기 위한 주파수 합성 회로 |
| KR100819390B1 (ko) | 2006-09-21 | 2008-04-04 | 지씨티 세미컨덕터 인코포레이티드 | 2개의 위상 동기 루프를 사용한 주파수 합성기 |
-
1999
- 1999-05-25 JP JP11144484A patent/JP2000332605A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468734B1 (ko) * | 2002-06-11 | 2005-01-29 | 삼성전자주식회사 | 노이즈를 감소시키기 위한 주파수 합성 회로 |
| KR100819390B1 (ko) | 2006-09-21 | 2008-04-04 | 지씨티 세미컨덕터 인코포레이티드 | 2개의 위상 동기 루프를 사용한 주파수 합성기 |
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