JP2001044154A - Manufacture of semiconductor wafer - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明はウェーハの製造方
法、詳しくは半導体ウェーハの表面の研磨後、プラズマ
エッチングを施すことにより、平坦度の高いウェーハを
得る半導体ウェーハの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a wafer, and more particularly, to a method for manufacturing a semiconductor wafer in which a surface of a semiconductor wafer is polished and then subjected to plasma etching to obtain a wafer with high flatness.
【０００２】[0002]
【従来の技術】従来のシリコンウェーハの製造方法の一
例を、図６の従来手段に係る半導体ウェーハの製造方法
を示すフローチャートを参照して説明する。まず、スラ
イス工程（Ｓ６０１）では、ＣＺ法により引き上げられ
たシリコン単結晶インゴットからシリコンウェーハをス
ライスする。次の面取り工程（Ｓ６０２）では、このシ
リコンウェーハの外周部に面取り加工を施す。続くラッ
ピング工程（Ｓ６０３）においては、ラップ盤によりシ
リコンウェーハの表裏両面にラップ加工を施す。次のエ
ッチング工程（Ｓ６０４）では、ラップドウェーハを所
定のエッチング液（混酸、または、アルカリ）に浸漬
し、そのラップ加工での歪み、面取り工程での歪みなど
を除去する。この場合、通常、片面で２０μｍ、両面で
４０μｍ程度のエッチングとなる。2. Description of the Related Art An example of a conventional method for manufacturing a silicon wafer will be described with reference to a flowchart of FIG. First, in a slicing step (S601), a silicon wafer is sliced from a silicon single crystal ingot pulled up by the CZ method. In the next chamfering step (S602), the outer peripheral portion of the silicon wafer is chamfered. In the subsequent lapping step (S603), lapping is performed on both front and back surfaces of the silicon wafer using a lapping machine. In the next etching step (S604), the wrapped wafer is immersed in a predetermined etching solution (mixed acid or alkali) to remove distortion in the lapping process, distortion in the chamfering step, and the like. In this case, the etching is usually about 20 μm on one side and about 40 μm on both sides.
【０００３】それから、シリコンウェーハの表面を鏡面
研磨する（Ｓ６０５）。この工程は、研磨装置の研磨ヘ
ッドの下面に固定されたシリコンウェーハの表面を、回
転中の研磨定盤上に展張された研磨布に押し付けること
で行われる。研磨終了後、研磨ヘッドからシリコンウェ
ーハを取り外し、最終の仕上げ洗浄工程（Ｓ６０６）に
供される。Then, the surface of the silicon wafer is mirror-polished (S605). This step is performed by pressing the surface of the silicon wafer fixed to the lower surface of the polishing head of the polishing apparatus against a polishing cloth spread on a rotating polishing platen. After the polishing is completed, the silicon wafer is removed from the polishing head, and is subjected to a final finish cleaning step (S606).
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、このよ
うな従来法によるシリコンウェーハの鏡面研磨によれ
ば、以下の欠点があった。すなわち、（１）図４の研磨
後の半導体ウェーハのＧＢＩＲを示すグラフから明らか
なように、従来のウェーハ製造方法では、仕上げ洗浄工
程へ送られるシリコンウェーハのＧＢＩＲ（ＴＴＶ）は
１μｍ前後であった。そのため、高いウェーハ平坦度が
要求される、集積度が２５６Ｍｂｉｔ、メモリセル面積
が１μｍ2以下の超ＬＳＩ（ＭＯＳＤＲＡＭ）用のシリ
コンウェーハには、対応することができないという問題
点があった。なお、このようなデバイスにおける最小パ
ターン幅は０．１８μｍ程度である。この値は、レジス
ト膜からのパターン転写自体が光学露光法の限界に近い
値である。 （２）また、シリコンウェーハの鏡面研磨時の研磨レー
トは、通常０．５〜１．５μｍ／分と小さい。その結
果、ウェーハの研磨時間が長くなり、シリコンウェーハ
の生産効率が低下するという問題点があった。However, mirror polishing of a silicon wafer according to such a conventional method has the following disadvantages. That is, (1) As is clear from the graph showing the GBIR of the polished semiconductor wafer in FIG. 4, in the conventional wafer manufacturing method, the GBIR (TTV) of the silicon wafer sent to the finish cleaning step was about 1 μm. . Therefore, there is a problem that it cannot be applied to a silicon wafer for a super LSI (MOS DRAM) having a high degree of integration of 256 Mbit and a memory cell area of 1 μm 2 or less, which requires high wafer flatness. The minimum pattern width in such a device is about 0.18 μm. This value is close to the limit of the optical exposure method in transferring the pattern itself from the resist film. (2) The polishing rate at the time of mirror polishing of the silicon wafer is usually as small as 0.5 to 1.5 μm / min. As a result, there has been a problem that the polishing time of the wafer is lengthened and the production efficiency of the silicon wafer is reduced.
【０００５】そこで、発明者は、鋭意研究の結果、半導
体ウェーハを研磨し、その研磨面にプラズマエッチング
を施せば、ＧＢＩＲが０．３μｍ以下の平坦度の高いウ
ェーハが得られることを知見した。しかも、研磨工程の
一部をプラズマエッチングに置き換えることで、半導体
ウェーハの研磨負荷が低減され、研磨時間が短縮され、
その結果、ウェーハの生産性が高まることも知見し、こ
の発明を完成させた。[0005] Therefore, the inventor of the present invention has assiduously studied and found that a semiconductor wafer having a high flatness with a GBIR of 0.3 µm or less can be obtained by polishing a semiconductor wafer and subjecting the polished surface to plasma etching. Moreover, by replacing a part of the polishing process with plasma etching, the polishing load on the semiconductor wafer is reduced, the polishing time is shortened,
As a result, they also found that the productivity of the wafer was increased, and completed the present invention.
【０００６】[0006]
【発明の目的】この発明は、高いウェーハ平坦度が得ら
れる半導体ウェーハの製造方法を提供することを、その
目的としている。また、この発明は、ウェーハ面の研磨
負荷が軽減され、研磨時間も短縮されて、ウェーハの生
産性を高めることができる半導体ウェーハの製造方法を
提供することを、その目的としている。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor wafer capable of obtaining high wafer flatness. Another object of the present invention is to provide a method of manufacturing a semiconductor wafer capable of reducing the polishing load on the wafer surface and shortening the polishing time, thereby improving the productivity of the wafer.
【０００７】[0007]
【課題を解決するための手段】請求項１に記載の発明
は、半導体ウェーハをラッピングするラッピング工程
と、このラップドウェーハをエッチングする工程と、エ
ッチング後、この半導体ウェーハの表面を研磨する研磨
工程と、研磨後、この半導体ウェーハの研磨面をプラズ
マエッチングする工程とを備えた半導体ウェーハの製造
方法である。半導体ウェーハの種類は限定されない。例
えばシリコンウェーハ、ガリウム砒素ウェーハなどが挙
げられる。半導体ウェーハの研磨後の平坦度は、例えば
ＧＢＩＲで１μｍ程度である（図４のグラフ参照）。こ
の研磨工程で使用される研磨装置としては、例えば１枚
ずつ鏡面研磨する枚葉式の研磨装置でも、複数枚の半導
体ウェーハを一括して鏡面研磨するバッチ式の研磨装置
でもよい。研磨工程では、半導体ウェーハの表面のみな
らず、その裏面をも含む表裏両面を研磨する場合も含む
ものとする。また、半導体ウェーハの研磨取代は限定さ
れない。ただし、通常は片面当たり５〜２０μｍ、好ま
しくは１０〜１５μｍである。５μｍ未満では研磨前ウ
ェーハの面質の改善、すなわち完全鏡面化ができない。
また、２０μｍを超えると各時間の増加に伴う生産性の
低下という不都合が生じる。According to a first aspect of the present invention, there is provided a lapping step of lapping a semiconductor wafer, a step of etching the wrapped wafer, and a polishing step of polishing the surface of the semiconductor wafer after etching. And a step of plasma-etching the polished surface of the semiconductor wafer after polishing. The type of the semiconductor wafer is not limited. For example, a silicon wafer, a gallium arsenide wafer, or the like can be given. The flatness of the semiconductor wafer after polishing is, for example, about 1 μm in GBIR (see the graph of FIG. 4). The polishing apparatus used in this polishing step may be, for example, a single-wafer polishing apparatus that performs mirror polishing one by one, or a batch polishing apparatus that performs mirror polishing of a plurality of semiconductor wafers at once. The polishing step includes polishing both the front and back surfaces including the back surface as well as the front surface of the semiconductor wafer. Also, the polishing allowance for the semiconductor wafer is not limited. However, it is usually 5 to 20 μm, preferably 10 to 15 μm per side. If it is less than 5 μm, the surface quality of the wafer before polishing cannot be improved, that is, perfect mirror-finished surface cannot be obtained.
On the other hand, if it exceeds 20 μm, there is a disadvantage that the productivity decreases with the increase of each time.
【０００８】上記プラスマエッチングとは、反応性ガス
プラズマを利用したドライエッチングの一種であり、一
般的には、高周波放電プラズマ中に発生した化学的に活
性度の高い励起状態にある原子または分子（ラジカル）
を反応種として用いる化学反応をいう。プラズマエッチ
ングのエッチング量（取代）は限定されない。ただし、
通常は０．３〜５μｍである。また、プラズマエッチン
グのエッチングレートは、通常２００ｍｍウェーハで
０．５〜１．０μｍ／分である。このプラズマエッチン
グ後の半導体ウェーハ面のＧＢＩＲは、図５のプラズマ
エッチング後の半導体ウェーハ面のＧＢＩＲを示すグラ
フから明らかなように、０．３μｍ前後という高い平坦
度を示している。[0008] The above plasma etching is a kind of dry etching using reactive gas plasma, and generally, atoms or molecules (chemically active atoms or molecules (excited) generated in high frequency discharge plasma which are in a highly active state). radical)
Refers to a chemical reaction using as a reactive species. The etching amount (stock allowance) of the plasma etching is not limited. However,
Usually, it is 0.3 to 5 μm. The etching rate of the plasma etching is usually 0.5 to 1.0 μm / min for a 200 mm wafer. The GBIR of the semiconductor wafer surface after the plasma etching shows a high flatness of about 0.3 μm, as is clear from the graph showing the GBIR of the semiconductor wafer surface after the plasma etching in FIG.
【０００９】エッチングガスは、一般的に、プラズマエ
ッチングされる対象材料によって決定される。このガス
の選択では、まず対象材料と化学反応し、蒸気圧の高い
反応生成物を形成できるものを選択する。半導体ウェー
ハのエッチングには、一般的にハロゲンを含むガスが用
いられる。例えば、シリコンウェーハのエッチングでは
ＳＦ６，ＳｉＦ４、ＳｉＣｌ４、ＳｉＢｒ４などが挙げ
られる。いずれも、蒸気圧が高く、エッチング用のガス
としてはフッ素、塩素、臭素、ヨウ素といったハロゲン
元素を含有する安定的なガス分子となる。プラズマエッ
チングにおけるエッチングガスの動作圧力領域は、通
常、０．１〜数Torrと、希薄な気相状態のプラズマが用
いられる。なお、この低圧ガスプラズマの制御には、ガ
ス圧力と放電パラメータを定量的に設定する必要があ
る。高周波電力は、容量的または誘導的に印加される。
半導体ウェーハは電気的に浮遊状態におかれるので、プ
ラズマ中のイオンは、プラズマ電位と浮遊電位との差に
よって加速され、半導体ウェーハに入射される。なお、
プラズマ電位と浮遊電位との差は、数十Ｖくらいと小さ
い。主なエッチング種は前述したラジカルであり、加工
形状は等方的である。[0009] The etching gas is generally determined by the target material to be plasma etched. In selecting this gas, first, a gas capable of chemically reacting with the target material and forming a reaction product having a high vapor pressure is selected. For etching a semiconductor wafer, a gas containing halogen is generally used. For example, in etching a silicon wafer, SF 6 , SiF 4 , SiCl 4 , SiBr 4 and the like can be used. All have a high vapor pressure and are stable gas molecules containing halogen elements such as fluorine, chlorine, bromine and iodine as etching gases. The operating pressure range of the etching gas in the plasma etching is generally from 0.1 to several Torr, and a plasma in a dilute gas phase is used. In order to control the low-pressure gas plasma, it is necessary to quantitatively set a gas pressure and a discharge parameter. High frequency power is applied capacitively or inductively.
Since the semiconductor wafer is in an electrically floating state, ions in the plasma are accelerated by the difference between the plasma potential and the floating potential and are incident on the semiconductor wafer. In addition,
The difference between the plasma potential and the floating potential is as small as several tens of volts. The main etching species are the radicals described above, and the processed shape is isotropic.
【００１０】半導体ウェーハの表面を均一にプラズマエ
ッチングするのに適した方法として、ＰＡＣＥ（Plasma
Assisted Chemical Etching）法が知られている。これ
は、Heughes Danbary Optical Systems社が開発したプ
ラズマアシスト化学エッチング法の一種であり、エッチ
ング前のウェーハ形状情報を部分的なエッチング代にフ
ィードバックすることで、プラズマエッチング後の半導
体ウェーハの厚さ精度や平坦度精度を高める方法であ
る。すなわち、このＰＡＣＥ法によるプラズマエッチン
グに際しては、通常、これに付随した前工程として、例
えば反射分光法を採用した面粗さ測定装置などを用い
て、プラズマエッチングされるウェーハ面の面粗さの測
定が行われる。このＰＡＣＥ法では、得られた測定デー
タに基づいて、エッチングガスに供給される高周波の大
きさを制御したり、半導体ウェーハを面方向に移動させ
る際の速度を変化させたりしてエッチングが行われる。As a method suitable for uniformly plasma-etching the surface of a semiconductor wafer, PACE (Plasma
Assisted Chemical Etching) is known. This is a type of plasma-assisted chemical etching method developed by Heughes Danbary Optical Systems.By feeding back the wafer shape information before etching to the partial etching margin, the accuracy of the thickness of the semiconductor wafer after plasma etching can be improved. This is a method of improving flatness accuracy. That is, when performing the plasma etching by the PACE method, the surface roughness of the wafer surface to be plasma-etched is usually measured using a surface roughness measuring device employing reflection spectroscopy, for example, as a related precedent step. Is performed. In the PACE method, etching is performed by controlling the magnitude of the high frequency supplied to the etching gas or changing the speed of moving the semiconductor wafer in the plane direction based on the obtained measurement data. .
【００１１】プラズマエッチング工程に用いられるプラ
ズマエッチング装置は限定されない。例えばＰＡＣＥ方
式のプラズマエッチング装置などが挙げられる。これ
は、エッチング反応炉内にエッチングガスを流しなが
ら、この反応炉内に配置されたプラズマ発生電極と、半
導体ウェーハの真空チャックを兼用するチャック兼用電
極との間に、高周波電源から高周波電圧を連続的に印加
してプラズマ発生電極内でプラズマを発生させ、このプ
ラズマ発生電極を、あらかじめ得られたウェーハ形状情
報に基づき移動させることで、プラズマにより励起され
たラジカル種を、供給管からウェーハ所定位置へと順次
供給してエッチングする装置である。また、これ以外の
プラズマエッチング装置として、例えば円筒形の石英容
器の外周に電極を配設させ、エッチング室内のプラズマ
により生成された中性活性種によって、この室内の半導
体ウェーハがエッチングされる円筒型プラズマエッチン
グ装置なども挙げられる。[0011] The plasma etching apparatus used in the plasma etching step is not limited. For example, a PACE-type plasma etching apparatus can be used. In this method, a high-frequency voltage is continuously supplied from a high-frequency power supply between a plasma generating electrode disposed in the reaction furnace and a chuck / electrode also serving as a vacuum chuck for a semiconductor wafer while flowing an etching gas into the etching reaction furnace. A plasma is generated in the plasma generation electrode by applying the plasma, and the plasma generation electrode is moved based on the wafer shape information obtained in advance, so that the radical species excited by the plasma can be transferred from the supply pipe to a predetermined position of the wafer. This is an apparatus for sequentially supplying and etching. Further, as another plasma etching apparatus, for example, an electrode is arranged on the outer periphery of a cylindrical quartz container, and a semiconductor wafer in this chamber is etched by neutral active species generated by plasma in the etching chamber. A plasma etching apparatus and the like are also included.
【００１２】請求項２に記載の発明は、半導体ウェーハ
をラッピングするラッピング工程と、このラップドウェ
ーハをエッチングする工程と、エッチング後、この半導
体ウェーハの表面を粗研磨する粗研磨工程と、粗研磨
後、この半導体ウェーハの粗研磨面をプラズマエッチン
グする工程と、プラズマエッチング後、この半導体ウェ
ーハのプラズマエッチング面を仕上げ研磨する仕上げ研
磨工程とを備えた半導体ウェーハ製造方法である。粗研
磨工程における半導体ウェーハの表面の研磨取代は片面
当たり５〜２０μｍ、好ましくは１０〜１５μｍであ
る。５μｍ未満では研磨前のウェーハの面質の改善すな
わち完全鏡面化ができない。また、２０μｍを超える
と、加工時間の増加に伴う生産性の低下という不都合が
生じる。仕上げ研磨とは、プラズマエッチングにより粗
くなった半導体ウェーハの表面を鏡面仕上げするための
研磨である。この際の研磨取代は０．１〜０．５μｍ、
好ましくは０．１〜０．２μｍである。０．１μｍ未満
では面質の改善が完全ではなく、０．５μｍを超えると
加工時間が増加し生産性が低下するという不都合が生じ
る。According to a second aspect of the present invention, there is provided a lapping step of lapping a semiconductor wafer, a step of etching the wrapped wafer, a rough polishing step of roughly polishing the surface of the semiconductor wafer after the etching, and a rough polishing step. Thereafter, a semiconductor wafer manufacturing method includes a step of plasma-etching the rough polished surface of the semiconductor wafer and a finish polishing step of finish-polishing the plasma-etched surface of the semiconductor wafer after the plasma etching. The polishing allowance of the surface of the semiconductor wafer in the rough polishing step is 5 to 20 μm per side, preferably 10 to 15 μm. If it is less than 5 μm, it is impossible to improve the surface quality of the wafer before polishing, that is, to make it completely mirror-finished. On the other hand, when the thickness exceeds 20 μm, there is a disadvantage that productivity is reduced with an increase in processing time. Final polishing is polishing for mirror-finishing the surface of a semiconductor wafer roughened by plasma etching. The polishing allowance at this time is 0.1 to 0.5 μm,
Preferably it is 0.1 to 0.2 μm. If the thickness is less than 0.1 μm, the surface quality is not completely improved.
【００１３】[0013]
【作用】この発明によれば、エッチング後の半導体ウェ
ーハの表面を研磨し、その研磨面にプラズマエッチング
を施す。研磨後のウェーハ平坦度はＧＢＩＲで、通常、
最小でも１μｍ前後である（図４のグラフ参照）。これ
に対して、プラズマエッチング後のウェーハ平坦度は、
ＧＢＩＲで０．３μｍ以下となる（図５のグラフ参
照）。その結果、平坦度の高い半導体ウェーハを得るこ
とができる。According to the present invention, the surface of the semiconductor wafer after the etching is polished, and the polished surface is subjected to plasma etching. The wafer flatness after polishing is GBIR,
The minimum is around 1 μm (see the graph of FIG. 4). On the other hand, the wafer flatness after plasma etching is
It is 0.3 μm or less in GBIR (see graph in FIG. 5). As a result, a semiconductor wafer with high flatness can be obtained.
【００１４】[0014]
【発明の実施の形態】以下、この発明の実施例を図面を
参照して説明する。図１は、この発明の一実施例に係る
半導体ウェーハの製造方法を示すフローチャートであ
る。図２は、この発明の一実施例に係る半導体ウェーハ
の製造方法に用いられるプラズマエッチング装置の説明
図である。図３の（ａ）は、プラズマエッチング開始直
前の半導体ウェーハの説明図である。図３の（ｂ）は、
プラズマエッチング後の半導体ウェーハの説明図であ
る。図１に示すように、この一実施例にあっては、大
略、スライス，面取り，ラッピング，エッチング，洗
浄，研磨，プラズマエッチング，仕上げ研磨，洗浄，検
査の各工程を経て、シリコンウェーハが作製される。以
下、各工程を詳細に説明する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a flowchart showing a method for manufacturing a semiconductor wafer according to one embodiment of the present invention. FIG. 2 is an explanatory diagram of a plasma etching apparatus used in the method of manufacturing a semiconductor wafer according to one embodiment of the present invention. FIG. 3A is an explanatory diagram of a semiconductor wafer immediately before the start of plasma etching. (B) of FIG.
It is explanatory drawing of the semiconductor wafer after a plasma etching. As shown in FIG. 1, in this embodiment, a silicon wafer is generally manufactured through the steps of slicing, chamfering, lapping, etching, cleaning, polishing, plasma etching, finish polishing, cleaning, and inspection. You. Hereinafter, each step will be described in detail.
【００１５】ＣＺ法により引き上げられたシリコンイン
ゴットは、スライス工程（Ｓ１０１）で、厚さ８６０μ
ｍ程度の例えば８インチのシリコンウェーハＷ（図２参
照）にスライスされる。次に、スライス後のシリコンウ
ェーハＷは、面取り工程（Ｓ１０２）で、その周縁部が
面取り用の砥石により所定の形状に面取りされる。これ
により、シリコンウェーハＷの周縁部は、所定の丸みを
帯びた形状（例えばＭＯＳ型の面取り形状）に成形され
る。そして、この面取りされたシリコンウェーハＷは、
ラッピング工程（Ｓ１０３）においてラッピングされ
る。この工程は、シリコンウェーハＷを互いに平行な一
対のラップ定盤間に配置し、その後、このラップ定盤間
に、アルミナ砥粒と分散剤と水の混合物であるラップ液
を流し込む。それから、加圧下で回転・摺り合わせを行
うことにより、このウェーハの表裏両面を機械的にラッ
ピングする。この際、シリコンウェーハＷのラップ量
は、ウェーハの表裏両面を合わせて４０〜８０μｍ程度
である。The silicon ingot pulled up by the CZ method has a thickness of 860 μm in the slicing step (S101).
For example, the silicon wafer W is sliced into an 8-inch silicon wafer W (see FIG. 2). Next, in the chamfering step (S102), the periphery of the sliced silicon wafer W is chamfered into a predetermined shape by a chamfering grindstone. Thereby, the peripheral portion of the silicon wafer W is formed into a predetermined rounded shape (for example, a MOS type chamfered shape). And this chamfered silicon wafer W
Lapping is performed in the lapping step (S103). In this step, the silicon wafer W is arranged between a pair of parallel lapping plates, and then a lapping liquid, which is a mixture of alumina abrasive grains, a dispersant, and water, is poured between the lapping plates. Then, by rotating and sliding under pressure, both the front and back surfaces of the wafer are mechanically wrapped. At this time, the lap amount of the silicon wafer W is about 40 to 80 μm including the front and back surfaces of the wafer.
【００１６】次いで、このラッピング後のウェーハをエ
ッチングする（Ｓ１０４）。具体的には、フッ酸と硝酸
とを混合した混酸液（常温〜５０℃）中にシリコンウェ
ーハＷを浸漬する。その後、シリコンウェーハＷの裏面
を、研磨装置の上部を構成する研磨ヘッド１０の下面に
着脱可能に取り付けられたキャリアプレートにワックス
により貼着する。そして、このシリコンウェーハＷの表
面を、研磨装置の下部を構成する、回転中の研磨定盤上
に展張された研磨布に押し付けて粗研磨する（Ｓ１０
５）。この際、研磨取代は１５μｍである。この粗研磨
においては所定のスラリーを供給して行うものとする。
研磨後のシリコンウェーハＷのＧＢＩＲは、１μｍ前後
である（図４のグラフ参照）。Next, the wrapped wafer is etched (S104). Specifically, the silicon wafer W is immersed in a mixed acid solution (normal temperature to 50 ° C.) in which hydrofluoric acid and nitric acid are mixed. Thereafter, the back surface of the silicon wafer W is attached by wax to a carrier plate detachably attached to the lower surface of the polishing head 10 constituting the upper part of the polishing apparatus. Then, the surface of the silicon wafer W is rough-polished by pressing it against a polishing cloth spread on a rotating polishing platen constituting a lower portion of the polishing apparatus (S10).
5). At this time, the polishing allowance is 15 μm. This rough polishing is performed by supplying a predetermined slurry.
The GBIR of the polished silicon wafer W is around 1 μm (see the graph of FIG. 4).
【００１７】続いて、キャリアプレートからシリコンウ
ェーハＷを剥ぎ取り、シリコンウェーハＷの表面をＰＡ
ＣＥ方式のプラズマエッチング装置１０によりプラズマ
アシスト化学エッチングする（Ｓ１０７）。すなわち、
図２に示すように、プラズマエッチング装置１０による
シリコンウェーハＷのプラズマエッチングは、高周波電
源１１を用いて、ＳＦ６のエッチングガスを１００〜１
０００ｃｃ／分でエッチング反応炉内に流しながら、こ
の反応炉内に配置された断面が下向きコの字形のプラズ
マ発生電極１２（電極サイズ７〜５０ｍｍ）と、シリコ
ンウェーハＷの静電チャックを兼用するチャック兼用電
極１３との間に、周波数１３．５６ＭＨｚ、電力４００
〜７００ワットの高周波電圧を連続的に印加する。これ
により、ブラズマ発生電極１２の内部空間で、エッチン
グガスＳＦ６が励起されてプラズマ１４が発生する。す
なわち、このエッチングガスＳＦ６がプラズマ発生電極
１２下に達したとき、プラズマのエネルギを受けて化学
的に活性化する。Subsequently, the silicon wafer W is peeled off from the carrier plate, and the surface of the silicon wafer W is
Plasma-assisted chemical etching is performed by the CE-type plasma etching apparatus 10 (S107). That is,
As shown in FIG. 2, the plasma etching of the silicon wafer W by the plasma etching apparatus 10, using a high frequency power source 11, an etching gas SF 6 100 to 1
While flowing into the etching reaction furnace at 000 cc / min, the plasma generation electrode 12 (electrode size: 7 to 50 mm) having a U-shaped cross section disposed in the reaction furnace also serves as an electrostatic chuck for the silicon wafer W. 13.56 MHz frequency, power 400
A high frequency voltage of ~ 700 watts is applied continuously. As a result, the etching gas SF 6 is excited in the internal space of the plasma generating electrode 12 to generate the plasma 14. That is, when the etching gas SF 6 reaches below the plasma generating electrode 12, it is chemically activated by receiving the energy of the plasma.
【００１８】その後、このプラズマ発生電極１２を、シ
リコンウェーハＷの表面に沿って、シリコンウェーハＷ
の表層のうねり部ａの厚さに合わせて移動速度を変更し
ながら動かすことで、プラズマ１４により励起されたラ
ジカル種１５が、供給管１６からこのウェーハＷの所定
位置へと順次供給される。これにより、プラズマ領域下
のシリコンが、２０〜５０μｍ／分のエッチングレー
ト、エッチング量１〜５μｍで、うねり部ａの厚さに合
わせてエッチングされる（図３（ａ）参照）。これによ
り、このシリコンウェーハＷの表面上から、うねり部ａ
がきれいに除去される（図３（ｂ）参照）。なお、うね
り部ａの厚さの測定は、あらかじめプラズマエッチング
前に反射分光法により測定される。すなわち、このシリ
コンウェーハＷの表面全域のうねり部ａの厚さ分布は、
例えば５１２×５１２画素を有する二次元のＣＣＤアレ
イなどにより比較的簡単に測定することができる。Thereafter, the plasma generating electrode 12 is moved along the surface of the silicon wafer W
The radical species 15 excited by the plasma 14 are sequentially supplied from the supply pipe 16 to a predetermined position of the wafer W by changing the moving speed according to the thickness of the waviness part a of the surface layer. As a result, the silicon under the plasma region is etched at an etching rate of 20 to 50 μm / min and an etching amount of 1 to 5 μm according to the thickness of the undulating portion a (see FIG. 3A). As a result, the undulation a
Is clearly removed (see FIG. 3B). The thickness of the undulating portion a is measured by reflection spectroscopy before plasma etching. That is, the thickness distribution of the undulating portion a over the entire surface of the silicon wafer W is as follows:
For example, it can be measured relatively easily by a two-dimensional CCD array having 512 × 512 pixels.
【００１９】このように、エッチング後のシリコンウェ
ーハＷの研磨面にプラズマエッチングを施すようにした
ので、プラズマエッチング後のシリコンウェーハＷの平
坦度は、ＧＢＩＲで０．３μｍ以下となり（図５のグラ
フ参照）、研磨後のシリコンウェーハＷのＧＢＩＲの１
μｍに比べて、その平坦度の度合いが高まる。その結
果、平坦度の高いシリコンウェーハＷを得ることができ
る。また、このように粗研磨工程Ｓ１０５を行ったの
ち、プラズマエッチング工程Ｓ１０６を施して、研磨工
程の一部をプラズマエッチングにより置き換えるように
したので、研磨装置を用いたシリコンウェーハＷの研磨
負荷を低減させることができる。すなわち、このプラズ
マエッチングは、研磨に比べて表面を薄くけずり取って
いくレートが大きい。そのため研磨時間の短縮化が図
れ、ウェーハの生産性を高めることができる。As described above, plasma etching is performed on the polished surface of the silicon wafer W after etching, so that the flatness of the silicon wafer W after plasma etching is 0.3 μm or less in GBIR (see the graph of FIG. 5). ), The GBIR of the polished silicon wafer W is 1
The degree of flatness is higher than that of μm. As a result, a silicon wafer W having high flatness can be obtained. In addition, after performing the rough polishing step S105 in this manner, the plasma etching step S106 is performed, and a part of the polishing step is replaced by the plasma etching. Therefore, the polishing load of the silicon wafer W using the polishing apparatus is reduced. Can be done. That is, in this plasma etching, the rate at which the surface is thinly scraped is larger than that in polishing. Therefore, the polishing time can be shortened, and the productivity of the wafer can be increased.
【００２０】ところで、このようなプラズマエッチング
を行えば、シリコンウェーハＷの表面の鏡面状態はいく
らか悪化する。そこで、その後、このシリコンウェーハ
Ｗのプラズマエッチング面を仕上げ研磨する（Ｓ１０
７）。この研磨取代は０．５μｍ以下である。これによ
りウェーハ表面は通常の研磨ウェーハの水準に回復す
る。それから、この仕上げ研磨されたシリコンウェーハ
Ｗを洗浄する洗浄工程（Ｓ１０８）を行う。具体的には
ＲＣＡ系の洗浄とする。そして、得られた製品ウェーハ
についての各種検査が行われたのち（Ｓ１０９）、デバ
イスメーカなどに出荷される。By the way, if such plasma etching is performed, the mirror state of the surface of the silicon wafer W is somewhat deteriorated. Therefore, after that, the plasma-etched surface of the silicon wafer W is finish-polished (S10).
7). This polishing allowance is 0.5 μm or less. This restores the wafer surface to the level of a regular polished wafer. Then, a cleaning step (S108) of cleaning the finish-polished silicon wafer W is performed. Specifically, RCA cleaning is performed. After various inspections are performed on the obtained product wafer (S109), it is shipped to a device maker or the like.
【００２１】[0021]
【発明の効果】この発明によれば、半導体ウェーハを研
磨し、その研磨面にプラズマエッチングを施すようにし
たので、平坦度の高い半導体ウェーハを得ることができ
る。これにより、集積度が２５６ＭＢを超すような超Ｌ
ＳＩ用の半導体ウェーハにも対応することができる。According to the present invention, since a semiconductor wafer is polished and its polished surface is subjected to plasma etching, a semiconductor wafer having high flatness can be obtained. As a result, a super-L such that the integration degree exceeds 256 MB
It can be applied to a semiconductor wafer for SI.
【００２２】また、請求項２の発明によれば、粗研磨後
にプラズマエッチングを施して、研磨工程の一部をプラ
ズマエッチングで置き換えるようにしたので、半導体ウ
ェーハの研磨負荷が低減され、これにより研磨時間が短
縮されて、ウェーハの生産性を高めることができる。According to the second aspect of the present invention, the plasma etching is performed after the rough polishing, and a part of the polishing process is replaced by the plasma etching. Therefore, the polishing load on the semiconductor wafer is reduced, and thereby the polishing is performed. The time is shortened, and the productivity of the wafer can be increased.
【図１】この発明の一実施例に係る半導体ウェーハの製
造方法を示すフローチャートである。FIG. 1 is a flowchart showing a method for manufacturing a semiconductor wafer according to one embodiment of the present invention.
【図２】この発明の一実施例に係る半導体ウェーハの製
造方法に用いられるプラズマエッチング装置の説明図で
ある。FIG. 2 is an explanatory view of a plasma etching apparatus used for a method of manufacturing a semiconductor wafer according to one embodiment of the present invention.
【図３】（ａ）は、プラズマエッチング開始直前の半導
体ウェーハの説明図である。（ｂ）は、プラズマエッチ
ング後の半導体ウェーハの説明図である。FIG. 3A is an explanatory diagram of a semiconductor wafer immediately before the start of plasma etching. (B) is an explanatory view of the semiconductor wafer after plasma etching.
【図４】研磨後の半導体ウェーハのＧＢＩＲを示すグラ
フである。FIG. 4 is a graph showing GBIR of a semiconductor wafer after polishing.
【図５】プラズマエッチング後の半導体ウェーハのＧＢ
ＩＲを示すグラフである。FIG. 5: GB of a semiconductor wafer after plasma etching
It is a graph which shows IR.
【図６】従来手段に係る半導体ウェーハの製造方法を示
すフローチャートである。FIG. 6 is a flowchart showing a method for manufacturing a semiconductor wafer according to a conventional means.
１０ プラズマエッチング装置、 Ｗ シリコンウェーハ（半導体ウェーハ）。 10 Plasma etching equipment, W Silicon wafer (semiconductor wafer).
Claims (2)
ング工程と、 このラップドウェーハをエッチングする工程と、 エッチング後、この半導体ウェーハの表面を研磨する研
磨工程と、 研磨後、この半導体ウェーハの研磨面をプラズマエッチ
ングする工程とを備えた半導体ウェーハの製造方法。A lapping step of lapping a semiconductor wafer; a step of etching the wrapped wafer; a polishing step of polishing the surface of the semiconductor wafer after etching; and a polishing step of polishing the polished surface of the semiconductor wafer after polishing. A method of manufacturing a semiconductor wafer, comprising: a step of etching.
ング工程と、 このラップドウェーハをエッチングする工程と、 エッチング後、この半導体ウェーハの表面を粗研磨する
粗研磨工程と、 粗研磨後、この半導体ウェーハの粗研磨面をプラズマエ
ッチングする工程と、 プラズマエッチング後、この半導体ウェーハのプラズマ
エッチング面を仕上げ研磨する仕上げ研磨工程とを備え
た半導体ウェーハ製造方法。2. A lapping step of lapping a semiconductor wafer; a step of etching the wrapped wafer; a rough polishing step of roughly polishing the surface of the semiconductor wafer after the etching; and a rough polishing step of the semiconductor wafer after the rough polishing. A method for manufacturing a semiconductor wafer, comprising: a step of plasma-etching a polished surface; and a finish polishing step of finish-polishing the plasma-etched surface of the semiconductor wafer after the plasma etching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22144799A JP2001044154A (en) | 1999-08-04 | 1999-08-04 | Manufacture of semiconductor wafer |
Applications Claiming Priority (1)
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|---|---|
| JP2001044154A true JP2001044154A (en) | 2001-02-16 |
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|---|---|
| JP (1) | JP2001044154A (en) |
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| JP7028353B1 (en) | 2021-04-21 | 2022-03-02 | 信越半導体株式会社 | Manufacturing method of silicon wafer |
-
1999
- 1999-08-04 JP JP22144799A patent/JP2001044154A/en active Pending
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