JP2001357686A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 昇圧電位を受けて高速に出力電位を変化させ
ることができるアンプ回路を提供する。 【解決手段】 電圧発生部３は、チャージポンプ回路４
２が発生する昇圧電位ＶＰＰを受けて基準電位ＶＩＮと
等しい出力電位Ｖｏｕｔを出力する電圧アンプ回路５０
を含んでいる。出力電位Ｖｏｕｔはディストリビュータ
４６を介してフラッシュメモリの書換えや消去のための
電圧として分配される。チャージポンプ回路４２が発生
する昇圧電位ＶＰＰを変動させるよりも高速に出力電位
Ｖｏｕｔを変化させることができる。
ることができるアンプ回路を提供する。 【解決手段】 電圧発生部３は、チャージポンプ回路４
２が発生する昇圧電位ＶＰＰを受けて基準電位ＶＩＮと
等しい出力電位Ｖｏｕｔを出力する電圧アンプ回路５０
を含んでいる。出力電位Ｖｏｕｔはディストリビュータ
４６を介してフラッシュメモリの書換えや消去のための
電圧として分配される。チャージポンプ回路４２が発生
する昇圧電位ＶＰＰを変動させるよりも高速に出力電位
Ｖｏｕｔを変化させることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、特に、外部電源電位より高い電位から
接地電位に至るまでの、複数レベルの電位を電源電位と
して出力するアンプ回路を含む不揮発性半導体記憶装置
に関する。
記憶装置に関し、特に、外部電源電位より高い電位から
接地電位に至るまでの、複数レベルの電位を電源電位と
して出力するアンプ回路を含む不揮発性半導体記憶装置
に関する。
【０００２】
【従来の技術】近年、携帯型情報機器の普及に伴い、デ
ータの記憶用に不揮発性半導体記憶装置が用いられる。
不揮発性半導体記憶装置の１つに、フラッシュメモリが
ある。
ータの記憶用に不揮発性半導体記憶装置が用いられる。
不揮発性半導体記憶装置の１つに、フラッシュメモリが
ある。
【０００３】フラッシュメモリのメモリセルでは、電子
を保持するフローティングゲートに電子を注入したり、
もしくはフローティングゲートから電子を引抜いたりす
ることで“０”、“１”の情報を記憶する。このような
電子の注入や引抜きを行なう場合、メモリセルに複数の
レベルの高電圧を印加する必要がある。
を保持するフローティングゲートに電子を注入したり、
もしくはフローティングゲートから電子を引抜いたりす
ることで“０”、“１”の情報を記憶する。このような
電子の注入や引抜きを行なう場合、メモリセルに複数の
レベルの高電圧を印加する必要がある。
【０００４】以下、異なる複数の電位をメモリセルに与
える場合について、ＮＯＲ型のメモリを例として説明す
る。
える場合について、ＮＯＲ型のメモリを例として説明す
る。
【０００５】図３４は、メモリセルに書込動作を行なう
説明をするための概念図である。図３４を参照して、ワ
ード線ＷＬ０は８Ｖ程度に設定され、ワード線ＷＬ１〜
ＷＬ３は０Ｖに設定される。サブビット線ＳＢＬ１は４
Ｖ程度に設定され、サブビット線ＳＢＬ０は、０Ｖに設
定される。また、書込を行なうメモリブロックが形成さ
れているウェルは０Ｖに設定され、ソース線ＳＬは０Ｖ
に設定される。
説明をするための概念図である。図３４を参照して、ワ
ード線ＷＬ０は８Ｖ程度に設定され、ワード線ＷＬ１〜
ＷＬ３は０Ｖに設定される。サブビット線ＳＢＬ１は４
Ｖ程度に設定され、サブビット線ＳＢＬ０は、０Ｖに設
定される。また、書込を行なうメモリブロックが形成さ
れているウェルは０Ｖに設定され、ソース線ＳＬは０Ｖ
に設定される。
【０００６】このような設定にすることにより、ワード
線ＷＬ０およびサブビット線ＳＢＬ１に接続されるメモ
リトランジスタが選択される。選択されたメモリトラン
ジスタのフローティングゲートには電子が注入され、デ
ータ“０”を保持することになる。
線ＷＬ０およびサブビット線ＳＢＬ１に接続されるメモ
リトランジスタが選択される。選択されたメモリトラン
ジスタのフローティングゲートには電子が注入され、デ
ータ“０”を保持することになる。
【０００７】図３５は、図３４の選択セルへの書込動作
を説明するための概略的な断面図である。
を説明するための概略的な断面図である。
【０００８】図３５を参照して、ワード線ＷＬには正の
高電圧である８Ｖ程度が印加され、かつ、サブビット線
ＳＢＬには正電圧である４Ｖ程度が印加される。この状
態で、Ｐウェルおよびソース線ＳＬの電位を０Ｖに設定
することにより、フローティングゲートＦにはＰウェル
やソースＳから電子が注入される。電子が注入されるこ
とにより、選択されたメモリトランジスタのしきい値電
圧Ｖｔｈが約６Ｖ以上にまで変化する。この動作が書込
動作である。
高電圧である８Ｖ程度が印加され、かつ、サブビット線
ＳＢＬには正電圧である４Ｖ程度が印加される。この状
態で、Ｐウェルおよびソース線ＳＬの電位を０Ｖに設定
することにより、フローティングゲートＦにはＰウェル
やソースＳから電子が注入される。電子が注入されるこ
とにより、選択されたメモリトランジスタのしきい値電
圧Ｖｔｈが約６Ｖ以上にまで変化する。この動作が書込
動作である。
【０００９】なお、便宜上ソース線ＳＬに接続されてい
る不純物領域をソースＳと称しており、ソースＳとチャ
ネル領域を挟んで対向している不純物領域をドレインＤ
と称している。
る不純物領域をソースＳと称しており、ソースＳとチャ
ネル領域を挟んで対向している不純物領域をドレインＤ
と称している。
【００１０】図３６は、メモリセルの消去動作を説明す
るための概略的な回路図である。図３６を参照して、消
去動作が行なわれる場合には、消去の対象となるブロッ
クのワード線ＷＬ０〜ＷＬ３は一括して−１０Ｖ程度に
設定される。一方、消去対象となるメモリブロックが形
成されるウェルの電位は８Ｖ程度に設定され、ソース線
ＳＬも８Ｖ程度に設定される。また、消去対象となるメ
モリブロックに接続されているサブビット線ＳＢＬは選
択ゲートを非導通状態に設定することによりオープン状
態に設定される。
るための概略的な回路図である。図３６を参照して、消
去動作が行なわれる場合には、消去の対象となるブロッ
クのワード線ＷＬ０〜ＷＬ３は一括して−１０Ｖ程度に
設定される。一方、消去対象となるメモリブロックが形
成されるウェルの電位は８Ｖ程度に設定され、ソース線
ＳＬも８Ｖ程度に設定される。また、消去対象となるメ
モリブロックに接続されているサブビット線ＳＢＬは選
択ゲートを非導通状態に設定することによりオープン状
態に設定される。
【００１１】このような設定では、同一ウェル内にある
メモリトランジスタには一括して高電界が印加される。
そして、消去対象となっているメモリブロック内のメモ
リトランジスタのフローティングゲートから電子が引抜
かれ、メモリトランジスタのしきい値電圧Ｖｔｈを一括
して高い状態から１Ｖ〜３Ｖ程度まで引下げる消去動作
が行なわれる。
メモリトランジスタには一括して高電界が印加される。
そして、消去対象となっているメモリブロック内のメモ
リトランジスタのフローティングゲートから電子が引抜
かれ、メモリトランジスタのしきい値電圧Ｖｔｈを一括
して高い状態から１Ｖ〜３Ｖ程度まで引下げる消去動作
が行なわれる。
【００１２】図３７は、消去動作における各メモリトラ
ンジスタに設定される電位を説明するための概略的な断
面図である。
ンジスタに設定される電位を説明するための概略的な断
面図である。
【００１３】図３７を参照して、メモリトランジスタの
ゲートＧはワード線ＷＬを介して−１０Ｖ程度に設定さ
れる。ソースＳはソース線ＳＬを介して８Ｖ程度に設定
される。ドレインＤはサブビット線ＳＢＬがメインビッ
ト線ＭＢＬと分離されていることによりオープン状態と
なっている。また、Ｐウェルは８Ｖ程度に設定される。
ゲートＧはワード線ＷＬを介して−１０Ｖ程度に設定さ
れる。ソースＳはソース線ＳＬを介して８Ｖ程度に設定
される。ドレインＤはサブビット線ＳＢＬがメインビッ
ト線ＭＢＬと分離されていることによりオープン状態と
なっている。また、Ｐウェルは８Ｖ程度に設定される。
【００１４】このような電位に設定することにより、フ
ローティングゲートＦからは電子がＰウェルおよびソー
スＳに引抜かれ、メモリトランジスタのしきい値電圧Ｖ
ｔｈは６Ｖ以上であったものが消去状態すなわちしきい
値電圧Ｖｔｈが１〜３Ｖである状態となる。
ローティングゲートＦからは電子がＰウェルおよびソー
スＳに引抜かれ、メモリトランジスタのしきい値電圧Ｖ
ｔｈは６Ｖ以上であったものが消去状態すなわちしきい
値電圧Ｖｔｈが１〜３Ｖである状態となる。
【００１５】
【発明が解決しようとする課題】一般的に、メモリセル
に与える高電圧は、半導体記憶装置内部に搭載したチャ
ージポンプ回路によって発生する。
に与える高電圧は、半導体記憶装置内部に搭載したチャ
ージポンプ回路によって発生する。
【００１６】図３８は、複数の高電圧を発生する従来の
構成を説明するための図である。図３８を参照して、チ
ャージポンプ回路９５２は、外部から与えられる電源電
位Ｖｃｃおよび接地電位を受けて昇圧された出力電位Ｖ
ｏｕｔを出力する。出力電位Ｖｏｕｔは、電位検出回路
９５４でモニタされている。電位検出回路９５４は、半
導体記憶装置の制御部から与えられた制御信号ＳＥＴで
指定された電位とチャージポンプ回路９５２の出力電位
とを比較して出力電位Ｖｏｕｔが指定された電位より低
い場合にはチャージポンプ回路９５２を駆動する。一
方、出力電位Ｖｏｕｔが指定された電位よりも高くなっ
た場合にはチャージポンプ回路９５２の動作を停止させ
る。
構成を説明するための図である。図３８を参照して、チ
ャージポンプ回路９５２は、外部から与えられる電源電
位Ｖｃｃおよび接地電位を受けて昇圧された出力電位Ｖ
ｏｕｔを出力する。出力電位Ｖｏｕｔは、電位検出回路
９５４でモニタされている。電位検出回路９５４は、半
導体記憶装置の制御部から与えられた制御信号ＳＥＴで
指定された電位とチャージポンプ回路９５２の出力電位
とを比較して出力電位Ｖｏｕｔが指定された電位より低
い場合にはチャージポンプ回路９５２を駆動する。一
方、出力電位Ｖｏｕｔが指定された電位よりも高くなっ
た場合にはチャージポンプ回路９５２の動作を停止させ
る。
【００１７】複数レベルの高電圧が必要な場合に、それ
ぞれの電圧に対応するチャージポンプ回路を搭載するの
は集積化の観点から適当ではない。また、制御部から与
えられる制御信号ＳＥＴを切換えて、電圧検出回路９５
４が検知する電位を切換えて１つのチャージポンプ回路
で複数の高電位を得ようとすると、出力電位Ｖｏｕｔが
安定するまで時間を要してしまう。
ぞれの電圧に対応するチャージポンプ回路を搭載するの
は集積化の観点から適当ではない。また、制御部から与
えられる制御信号ＳＥＴを切換えて、電圧検出回路９５
４が検知する電位を切換えて１つのチャージポンプ回路
で複数の高電位を得ようとすると、出力電位Ｖｏｕｔが
安定するまで時間を要してしまう。
【００１８】本発明は、単一の、あるいは必要な電位レ
ベルの数よりも少ない数のチャージポンプ回路の出力を
電源として受け、複数の出力電位を生成することができ
る電圧アンプ回路を含む半導体記憶装置を提供すること
である。
ベルの数よりも少ない数のチャージポンプ回路の出力を
電源として受け、複数の出力電位を生成することができ
る電圧アンプ回路を含む半導体記憶装置を提供すること
である。
【００１９】
【課題を解決するための手段】請求項１に記載の不揮発
性半導体記憶装置は、行列状に配列され、不揮発的にデ
ータを保持する複数のメモリセルを含むメモリアレイ
と、外部からの指示に応じて複数のメモリセルに対し電
圧印加の制御を行なう制御部と、制御部の出力に応じ
て、出力ノードからデータの消去および書換時に複数の
メモリセルに与える第１の内部電位を出力する電圧発生
部とを備え、電圧発生部は、第１の電源電位を昇圧して
第２の電源電位を出力する昇圧回路と、制御部の指示に
応じて第２の内部電位を発生する基準電位発生部と、第
２の電源電位を受け、第２の内部電位に応じて出力ノー
ドに第１の内部電位を伝達する電圧アンプ回路とを含
み、電圧アンプ回路は、第２の内部電位を受けて第３の
内部電位を出力する基準電位入力部と、第３の内部電位
に応じて出力ノードの電位を駆動する駆動部とを有し、
基準電位入力部は、第２の内部電位がソースに結合さ
れ、ドレインとゲートが第３の内部電位に結合される第
１の電界効果トランジスタと、所定の電源電位が与えら
れる第１の内部ノードと第１の電界効果トランジスタと
の間に設けられ所定の第１のバイアス電流を第１の電界
効果トランジスタに供給する第１の電流源とを有し、駆
動部は、第１の電界効果トランジスタとゲートが互いに
接続され、所定の電源電位が与えられる第２の内部ノー
ドと出力ノードとを結ぶ経路上に設けられる第２の電界
効果トランジスタとを有する。
性半導体記憶装置は、行列状に配列され、不揮発的にデ
ータを保持する複数のメモリセルを含むメモリアレイ
と、外部からの指示に応じて複数のメモリセルに対し電
圧印加の制御を行なう制御部と、制御部の出力に応じ
て、出力ノードからデータの消去および書換時に複数の
メモリセルに与える第１の内部電位を出力する電圧発生
部とを備え、電圧発生部は、第１の電源電位を昇圧して
第２の電源電位を出力する昇圧回路と、制御部の指示に
応じて第２の内部電位を発生する基準電位発生部と、第
２の電源電位を受け、第２の内部電位に応じて出力ノー
ドに第１の内部電位を伝達する電圧アンプ回路とを含
み、電圧アンプ回路は、第２の内部電位を受けて第３の
内部電位を出力する基準電位入力部と、第３の内部電位
に応じて出力ノードの電位を駆動する駆動部とを有し、
基準電位入力部は、第２の内部電位がソースに結合さ
れ、ドレインとゲートが第３の内部電位に結合される第
１の電界効果トランジスタと、所定の電源電位が与えら
れる第１の内部ノードと第１の電界効果トランジスタと
の間に設けられ所定の第１のバイアス電流を第１の電界
効果トランジスタに供給する第１の電流源とを有し、駆
動部は、第１の電界効果トランジスタとゲートが互いに
接続され、所定の電源電位が与えられる第２の内部ノー
ドと出力ノードとを結ぶ経路上に設けられる第２の電界
効果トランジスタとを有する。
【００２０】請求項２に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、第１、第２の内部ノードは、第２の電源電位に
結合され、基準電位入力部は、第２の内部電位がソース
に結合され、ドレインとゲートが第４の内部電位に結合
される第３の電界効果トランジスタと、接地ノードと第
３の電界効果トランジスタのドレインとの間に設けら
れ、所定の第２のバイアス電流を供給する第２の電流源
とをさらに有し、駆動部は、第３の電界効果トランジス
タとゲートが互いに接続され、接地ノードと出力ノード
とを結ぶ経路上に設けられる第４の電界効果トランジス
タとをさらに有する。
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、第１、第２の内部ノードは、第２の電源電位に
結合され、基準電位入力部は、第２の内部電位がソース
に結合され、ドレインとゲートが第４の内部電位に結合
される第３の電界効果トランジスタと、接地ノードと第
３の電界効果トランジスタのドレインとの間に設けら
れ、所定の第２のバイアス電流を供給する第２の電流源
とをさらに有し、駆動部は、第３の電界効果トランジス
タとゲートが互いに接続され、接地ノードと出力ノード
とを結ぶ経路上に設けられる第４の電界効果トランジス
タとをさらに有する。
【００２１】請求項３に記載の不揮発性半導体記憶装置
は、請求項２に記載の不揮発性半導体記憶装置の構成に
おいて、第１、第２の電界効果トランジスタは、Ｎチャ
ネルＭＯＳトランジスタであり、第３、第４の電界効果
トランジスタは、ＰチャネルＭＯＳトランジスタであ
る。
は、請求項２に記載の不揮発性半導体記憶装置の構成に
おいて、第１、第２の電界効果トランジスタは、Ｎチャ
ネルＭＯＳトランジスタであり、第３、第４の電界効果
トランジスタは、ＰチャネルＭＯＳトランジスタであ
る。
【００２２】請求項４に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、第１、第２の内部ノードは、第２の電源電位に
結合され、基準電位入力部は、第１の電界効果トランジ
スタのソースから接地ノードに向けて第１のバイアス電
流を流す第２の電流源をさらに有し、駆動部は、出力ノ
ードから接地ノードに向けて第２のバイアス電流を流す
第３の電流源をさらに有する。
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、第１、第２の内部ノードは、第２の電源電位に
結合され、基準電位入力部は、第１の電界効果トランジ
スタのソースから接地ノードに向けて第１のバイアス電
流を流す第２の電流源をさらに有し、駆動部は、出力ノ
ードから接地ノードに向けて第２のバイアス電流を流す
第３の電流源をさらに有する。
【００２３】請求項５に記載の不揮発性半導体記憶装置
は、請求項４に記載の不揮発性半導体記憶装置の構成に
おいて、第１、第２の電界効果トランジスタは、Ｎチャ
ネルＭＯＳトランジスタである。
は、請求項４に記載の不揮発性半導体記憶装置の構成に
おいて、第１、第２の電界効果トランジスタは、Ｎチャ
ネルＭＯＳトランジスタである。
【００２４】請求項６に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、第１、第２の内部ノードは、接地ノードと接続
され、基準電位入力部は、第２の電源電位が与えられる
ノードから第１の電界効果トランジスタのソースに向け
て向けて第１のバイアス電流を流す第２の電流源をさら
に有し、駆動部は、第２の電源電位が与えられるノード
から出力ノードに向けて第２のバイアス電流を流す第３
の電流源をさらに有する。
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、第１、第２の内部ノードは、接地ノードと接続
され、基準電位入力部は、第２の電源電位が与えられる
ノードから第１の電界効果トランジスタのソースに向け
て向けて第１のバイアス電流を流す第２の電流源をさら
に有し、駆動部は、第２の電源電位が与えられるノード
から出力ノードに向けて第２のバイアス電流を流す第３
の電流源をさらに有する。
【００２５】請求項７に記載の不揮発性半導体記憶装置
は、請求項６に記載の不揮発性半導体記憶装置の構成に
おいて、第１、第２の電界効果トランジスタは、Ｐチャ
ネルＭＯＳトランジスタである。
は、請求項６に記載の不揮発性半導体記憶装置の構成に
おいて、第１、第２の電界効果トランジスタは、Ｐチャ
ネルＭＯＳトランジスタである。
【００２６】請求項８に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、駆動部は、第２の内部ノードと出力ノードとを
結ぶ経路上に第２の電界効果トランジスタと直列に設け
られ、第２の電界効果トランジスタに流れる電流が所定
値を超えた場合に制限する電流制限回路をさらに有す
る。
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、駆動部は、第２の内部ノードと出力ノードとを
結ぶ経路上に第２の電界効果トランジスタと直列に設け
られ、第２の電界効果トランジスタに流れる電流が所定
値を超えた場合に制限する電流制限回路をさらに有す
る。
【００２７】請求項９に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、駆動部は、第２の内部ノードと出力ノードとを
結ぶ経路上に第２の電界効果トランジスタと直列に設け
られるダイオード接続された第５の電界効果トランジス
タをさらに有する。
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、駆動部は、第２の内部ノードと出力ノードとを
結ぶ経路上に第２の電界効果トランジスタと直列に設け
られるダイオード接続された第５の電界効果トランジス
タをさらに有する。
【００２８】請求項１０に記載の不揮発性半導体記憶装
置は、請求項１に記載の不揮発性半導体記憶装置の構成
に加えて、駆動部は、第２の内部ノードと出力ノードと
を結ぶ経路上に第２の電界効果トランジスタと直列に設
けられ、ゲートに第１の電源電位があたえられる第６の
電界効果トランジスタをさらに有する。
置は、請求項１に記載の不揮発性半導体記憶装置の構成
に加えて、駆動部は、第２の内部ノードと出力ノードと
を結ぶ経路上に第２の電界効果トランジスタと直列に設
けられ、ゲートに第１の電源電位があたえられる第６の
電界効果トランジスタをさらに有する。
【００２９】請求項１１に記載の不揮発性半導体記憶装
置は、請求項１に記載の不揮発性半導体記憶装置の構成
に加えて、基準電位発生部は、第２の電源電位と接地電
位との間を分圧し、複数の分圧ノードに出力する分圧回
路と、分圧回路の出力を受け、制御部の出力に応じて複
数の分圧ノードの電位の一つを選択して出力する選択回
路とを有し、選択回路は、複数段の縦続接続される選択
段を有し、各複数段の選択段は、順次対応の出力ノード
数が低減される。
置は、請求項１に記載の不揮発性半導体記憶装置の構成
に加えて、基準電位発生部は、第２の電源電位と接地電
位との間を分圧し、複数の分圧ノードに出力する分圧回
路と、分圧回路の出力を受け、制御部の出力に応じて複
数の分圧ノードの電位の一つを選択して出力する選択回
路とを有し、選択回路は、複数段の縦続接続される選択
段を有し、各複数段の選択段は、順次対応の出力ノード
数が低減される。
【００３０】請求項１２に記載の不揮発性半導体記憶装
置は、請求項１１に記載の不揮発性半導体記憶装置の構
成に加えて、制御部の出力は、第２の内部電位を段階的
に増加させるために第２の内部電位に対応した複数ビッ
トの電位指示情報を含み、各選択段は、複数の２入力セ
レクタを含み、選択回路は、電位指示情報をハミング距
離が１となるコードに対応させて選択動作を行なう。
置は、請求項１１に記載の不揮発性半導体記憶装置の構
成に加えて、制御部の出力は、第２の内部電位を段階的
に増加させるために第２の内部電位に対応した複数ビッ
トの電位指示情報を含み、各選択段は、複数の２入力セ
レクタを含み、選択回路は、電位指示情報をハミング距
離が１となるコードに対応させて選択動作を行なう。
【００３１】請求項１３に記載の不揮発性半導体記憶装
置は、請求項１１に記載の不揮発性半導体記憶装置の構
成に加えて、制御部は、昇圧回路に対して、動作モード
に応じて第２の電源電位を変化させる指示を行ない、か
つ、基準電位発生部に対して第２の電源電位の変化を知
らせる電位変化情報を与え、分圧回路は、第２の電源電
位を受けるノードと接地ノードとの間に直列に接続され
る抵抗群を含み、抵抗群の複数の接続ノードは、複数の
分圧ノードであり、基準電位発生部は、電位変化情報に
応じて、複数の分圧ノードを選択的に接続することによ
り分圧電位を調節する分圧可変回路をさらに含む。
置は、請求項１１に記載の不揮発性半導体記憶装置の構
成に加えて、制御部は、昇圧回路に対して、動作モード
に応じて第２の電源電位を変化させる指示を行ない、か
つ、基準電位発生部に対して第２の電源電位の変化を知
らせる電位変化情報を与え、分圧回路は、第２の電源電
位を受けるノードと接地ノードとの間に直列に接続され
る抵抗群を含み、抵抗群の複数の接続ノードは、複数の
分圧ノードであり、基準電位発生部は、電位変化情報に
応じて、複数の分圧ノードを選択的に接続することによ
り分圧電位を調節する分圧可変回路をさらに含む。
【００３２】請求項１４に記載の不揮発性半導体記憶装
置は、請求項１３に記載の不揮発性半導体記憶装置の構
成に加えて、電位変化情報は、複数の信号ビットを含
み、分圧可変回路は、複数の信号ビットにそれぞれ対応
して導通し、各々が複数の分圧ノードのうちの対応する
２つを接続する複数のスイッチ回路を含み、複数のスイ
ッチ回路は、対応する信号ビットの下位ビット側から順
に第２の電源電位に近い側の分圧ノードに割当てられ
る。
置は、請求項１３に記載の不揮発性半導体記憶装置の構
成に加えて、電位変化情報は、複数の信号ビットを含
み、分圧可変回路は、複数の信号ビットにそれぞれ対応
して導通し、各々が複数の分圧ノードのうちの対応する
２つを接続する複数のスイッチ回路を含み、複数のスイ
ッチ回路は、対応する信号ビットの下位ビット側から順
に第２の電源電位に近い側の分圧ノードに割当てられ
る。
【００３３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００３４】［実施の形態１］図１は、本発明の不揮発
性半導体記憶装置１の概略構成を示すブロック図であ
る。
性半導体記憶装置１の概略構成を示すブロック図であ
る。
【００３５】図１を参照して、不揮発性半導体記憶装置
１は、内部にＲＯＭを用い、このＲＯＭに保持している
プログラムコードに基づき書込および消去の制御を行な
う書込＆消去制御部２と、書込＆消去制御部２から切換
制御信号ＳＷＣＮＴ、ポンプイネーブル信号ＰＵＭＰ
Ｅ、電位制御信号Ｓ０，Ｓ１，Ｓ２を受けてこれらに応
じて出力電位を発生して出力する電圧発生部３と、外部
からアドレス信号ＡＤＲを受けるアドレスバッファ１６
と、アドレスバッファ１６から内部アドレス信号を受け
電圧発生部３から電位の供給を受けセレクトゲート線Ｓ
ＧＬ、ワード線ＷＬ０，ＷＬ１，ソース線ＳＬおよびウ
ェルの各電位を決定するＸデコーダ１８と、データ入出
力信号ＤＩＯを授受するための入出力バッファ２２と、
アドレスバッファ１６からアドレス信号を受けデコード
するＹデコーダ２０と、Ｙデコーダ２０の出力に応じて
データ入出力信号に対応しメインビット線ＭＢＬに高電
圧を印加するＹ系制御回路２４とを含む。
１は、内部にＲＯＭを用い、このＲＯＭに保持している
プログラムコードに基づき書込および消去の制御を行な
う書込＆消去制御部２と、書込＆消去制御部２から切換
制御信号ＳＷＣＮＴ、ポンプイネーブル信号ＰＵＭＰ
Ｅ、電位制御信号Ｓ０，Ｓ１，Ｓ２を受けてこれらに応
じて出力電位を発生して出力する電圧発生部３と、外部
からアドレス信号ＡＤＲを受けるアドレスバッファ１６
と、アドレスバッファ１６から内部アドレス信号を受け
電圧発生部３から電位の供給を受けセレクトゲート線Ｓ
ＧＬ、ワード線ＷＬ０，ＷＬ１，ソース線ＳＬおよびウ
ェルの各電位を決定するＸデコーダ１８と、データ入出
力信号ＤＩＯを授受するための入出力バッファ２２と、
アドレスバッファ１６からアドレス信号を受けデコード
するＹデコーダ２０と、Ｙデコーダ２０の出力に応じて
データ入出力信号に対応しメインビット線ＭＢＬに高電
圧を印加するＹ系制御回路２４とを含む。
【００３６】Ｘデコーダは、図示しないが、ワード線を
選択するためのＷＬデコーダと、セレクトゲートを選択
するためのＳＧデコーダと、選択されたメモリブロック
に対応するウェル領域を選択するＷＥＬＬデコーダと、
ソース線を選択するためのＳＬデコーダとを含む。
選択するためのＷＬデコーダと、セレクトゲートを選択
するためのＳＧデコーダと、選択されたメモリブロック
に対応するウェル領域を選択するＷＥＬＬデコーダと、
ソース線を選択するためのＳＬデコーダとを含む。
【００３７】Ｙ系制御回路２４は、読出時にカラム選択
を行ないセンスアンプで読出作業を行なうＹＧ＆センス
アンプとラッチ回路と、ラッチしているデータに基づき
書込時のメインビット線ＭＢＬに高電位を印加するかど
うかを決定するページバッファとを含む。
を行ないセンスアンプで読出作業を行なうＹＧ＆センス
アンプとラッチ回路と、ラッチしているデータに基づき
書込時のメインビット線ＭＢＬに高電位を印加するかど
うかを決定するページバッファとを含む。
【００３８】不揮発性半導体記憶装置１は、さらに、メ
モリアレイ２６を含む。メモリアレイ２６は、それぞれ
が分離されたウェルの内部に形成されるメモリブロック
ＢＬＯＣＫ０〜ＢＬＯＣＫｎを含む。
モリアレイ２６を含む。メモリアレイ２６は、それぞれ
が分離されたウェルの内部に形成されるメモリブロック
ＢＬＯＣＫ０〜ＢＬＯＣＫｎを含む。
【００３９】メモリブロックＢＬＯＣＫ０は、メモリセ
ル３０，３２と、セレクトゲート２８とを含む。メモリ
ブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選
択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０，Ｗ
Ｌ１およびソース線ＳＬに対応するメモリセルが選択さ
れ、メインビット線ＭＢＬからデータに対応する信号を
受けてデータ保持が行なわれる。図１では、選択された
セレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１およ
びソース線ＳＬに対応するセレクトゲート２８、メモリ
セル３０，３２が代表的に図示されている。
ル３０，３２と、セレクトゲート２８とを含む。メモリ
ブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選
択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０，Ｗ
Ｌ１およびソース線ＳＬに対応するメモリセルが選択さ
れ、メインビット線ＭＢＬからデータに対応する信号を
受けてデータ保持が行なわれる。図１では、選択された
セレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１およ
びソース線ＳＬに対応するセレクトゲート２８、メモリ
セル３０，３２が代表的に図示されている。
【００４０】図２は、図１における電圧発生部３の構成
を示したブロック図である。図２を参照して、電圧発生
部３は、書込＆消去制御部２によりポンプイネーブル信
号ＰＵＭＰＥを受け内部から与えられる電源電位Ｖｃｃ
から昇圧電位ＶＰＰを出力するチャージポンプ回路４２
と、昇圧電位ＶＰＰを受け書込＆消去制御部２から与え
られる制御信号Ｓ０，Ｓ１，Ｓ２に応じて基準電位ＶＩ
Ｎを出力する基準電位発生回路４８と、基準電位ＶＩＮ
を受けて基準電位ＶＩＮに等しい駆動用の出力電位Ｖｏ
ｕｔを出力する電圧アンプ回路５０と、出力電位Ｖｏｕ
ｔを書込＆消去制御部２から与えられる切換制御信号Ｓ
ＷＣＮＴに応じてＸデコーダ１８やＹ系制御回路２４な
どに分配するためのディストリビュータ４６とを含む。
基準電位発生回路４８および電圧アンプ回路５０は、制
御信号Ｓ０，Ｓ１，Ｓ２に応じて昇圧電位ＶＰＰからフ
ラッシュメモリのワード線やウェルに与える高電位Ｖｏ
ｕｔを書込および消去のモードに応じて出力する。
を示したブロック図である。図２を参照して、電圧発生
部３は、書込＆消去制御部２によりポンプイネーブル信
号ＰＵＭＰＥを受け内部から与えられる電源電位Ｖｃｃ
から昇圧電位ＶＰＰを出力するチャージポンプ回路４２
と、昇圧電位ＶＰＰを受け書込＆消去制御部２から与え
られる制御信号Ｓ０，Ｓ１，Ｓ２に応じて基準電位ＶＩ
Ｎを出力する基準電位発生回路４８と、基準電位ＶＩＮ
を受けて基準電位ＶＩＮに等しい駆動用の出力電位Ｖｏ
ｕｔを出力する電圧アンプ回路５０と、出力電位Ｖｏｕ
ｔを書込＆消去制御部２から与えられる切換制御信号Ｓ
ＷＣＮＴに応じてＸデコーダ１８やＹ系制御回路２４な
どに分配するためのディストリビュータ４６とを含む。
基準電位発生回路４８および電圧アンプ回路５０は、制
御信号Ｓ０，Ｓ１，Ｓ２に応じて昇圧電位ＶＰＰからフ
ラッシュメモリのワード線やウェルに与える高電位Ｖｏ
ｕｔを書込および消去のモードに応じて出力する。
【００４１】図３は、図２における基準電位発生回路４
８の構成を示す回路図である。図３を参照して、基準電
位発生回路４８は、昇圧電位ＶＰＰが与えられるノード
ＮＤ８と接地ノードとの間に直列に接続される抵抗Ｒ８
〜Ｒ１からなる分圧回路と、制御信号Ｓ０を受けセレク
タを切換えるための制御信号ＣＯＮＡ０，／ＣＯＮＡ０
を出力するセレクタ制御回路５２と、制御信号ＣＯＮＡ
０，／ＣＯＮＡ０に応じて出力を切換えるセレクタ５８
〜６４とを含む。昇圧電位ＶＰＰが１０Ｖのときには、
抵抗Ｒ１と抵抗Ｒ２との接続ノードＮＤ１の電位は１．
２５Ｖとなる。抵抗Ｒ２と抵抗Ｒ３との接続ノードＮＤ
２の電位は２．５Ｖとなる。抵抗Ｒ３と抵抗Ｒ４との接
続ノードであるノードＮＤ３の電位は３．７５Ｖとな
る。抵抗Ｒ４と抵抗Ｒ５の接続ノードＮＤ４の電位は
５．０Ｖとなる。抵抗Ｒ５と抵抗Ｒ６との接続ノードＮ
Ｄ５の電位は６．２５Ｖとなる。抵抗Ｒ６と抵抗Ｒ７と
の接続ノードＮＤ６の電位は７．５Ｖとなる。抵抗Ｒ７
と抵抗Ｒ８との接続ノードＮＤ７の電位は８．７５Ｖと
なる。
８の構成を示す回路図である。図３を参照して、基準電
位発生回路４８は、昇圧電位ＶＰＰが与えられるノード
ＮＤ８と接地ノードとの間に直列に接続される抵抗Ｒ８
〜Ｒ１からなる分圧回路と、制御信号Ｓ０を受けセレク
タを切換えるための制御信号ＣＯＮＡ０，／ＣＯＮＡ０
を出力するセレクタ制御回路５２と、制御信号ＣＯＮＡ
０，／ＣＯＮＡ０に応じて出力を切換えるセレクタ５８
〜６４とを含む。昇圧電位ＶＰＰが１０Ｖのときには、
抵抗Ｒ１と抵抗Ｒ２との接続ノードＮＤ１の電位は１．
２５Ｖとなる。抵抗Ｒ２と抵抗Ｒ３との接続ノードＮＤ
２の電位は２．５Ｖとなる。抵抗Ｒ３と抵抗Ｒ４との接
続ノードであるノードＮＤ３の電位は３．７５Ｖとな
る。抵抗Ｒ４と抵抗Ｒ５の接続ノードＮＤ４の電位は
５．０Ｖとなる。抵抗Ｒ５と抵抗Ｒ６との接続ノードＮ
Ｄ５の電位は６．２５Ｖとなる。抵抗Ｒ６と抵抗Ｒ７と
の接続ノードＮＤ６の電位は７．５Ｖとなる。抵抗Ｒ７
と抵抗Ｒ８との接続ノードＮＤ７の電位は８．７５Ｖと
なる。
【００４２】セレクタ５８は、ノードＮＤ７，ＮＤ８の
電位のいずれかを制御信号ＣＯＮＡ０，／ＣＯＮＡ０に
応じてノードＮＤ１４に出力する。セレクタ６０は、ノ
ードＮＤ５，ＮＤ６の電位のいずれかをノードＮＤ１３
に出力する。セレクタ６２は、ノードＮＤ３，ＮＤ４の
いずれかの電位をノードＮＤ１２に出力する。セレクタ
６４は、ノードＮＤ１，ＮＤ２の電位のいずれかをノー
ドＮＤ１１に出力する。
電位のいずれかを制御信号ＣＯＮＡ０，／ＣＯＮＡ０に
応じてノードＮＤ１４に出力する。セレクタ６０は、ノ
ードＮＤ５，ＮＤ６の電位のいずれかをノードＮＤ１３
に出力する。セレクタ６２は、ノードＮＤ３，ＮＤ４の
いずれかの電位をノードＮＤ１２に出力する。セレクタ
６４は、ノードＮＤ１，ＮＤ２の電位のいずれかをノー
ドＮＤ１１に出力する。
【００４３】基準電位発生回路４８は、さらに、制御信
号Ｓ１を受けてセレクタを切換える制御信号ＣＯＮＡ
１，／ＣＯＮＡ１を出力するセレクタ制御回路５４と、
制御信号ＣＯＮＡ１，／ＣＯＮＡ１に応じてノードＮＤ
１３，ＮＤ１４の電位のいずれかをノードＮＤ２２に出
力するセレクタ６６と、制御信号ＣＯＮＡ１，／ＣＯＮ
Ａ１に応じてノードＮＤ１１，ＮＤ１２の電位のいずれ
かをノードＮＤ２１に出力するセレクタ６８とを含む。
号Ｓ１を受けてセレクタを切換える制御信号ＣＯＮＡ
１，／ＣＯＮＡ１を出力するセレクタ制御回路５４と、
制御信号ＣＯＮＡ１，／ＣＯＮＡ１に応じてノードＮＤ
１３，ＮＤ１４の電位のいずれかをノードＮＤ２２に出
力するセレクタ６６と、制御信号ＣＯＮＡ１，／ＣＯＮ
Ａ１に応じてノードＮＤ１１，ＮＤ１２の電位のいずれ
かをノードＮＤ２１に出力するセレクタ６８とを含む。
【００４４】基準電位発生回路４８は、さらに、制御信
号Ｓ２を受けてセレクタを切換える制御信号ＣＯＮＡ
２，／ＣＯＮＡ２を出力するセレクタ制御回路５６と、
制御信号ＣＯＮＡ２，／ＣＯＮＡ２に応じてノードＮＤ
２１，ＮＤ２２のいずれかの電位を基準電位ＶＩＮとし
て出力するセレクタ７０とを含む。
号Ｓ２を受けてセレクタを切換える制御信号ＣＯＮＡ
２，／ＣＯＮＡ２を出力するセレクタ制御回路５６と、
制御信号ＣＯＮＡ２，／ＣＯＮＡ２に応じてノードＮＤ
２１，ＮＤ２２のいずれかの電位を基準電位ＶＩＮとし
て出力するセレクタ７０とを含む。
【００４５】たとえば、昇圧電位ＶＰＰが１０Ｖで、抵
抗Ｒ１〜Ｒ８をすべて５０ＫΩとしたときには、ノード
ＮＤ１〜ＮＤ７の電位は、等しい抵抗値によって分圧さ
れる。抵抗Ｒ１〜Ｒ８に流れる電流は２５μＡとなる。
図３で示した基準電位発生回路４８は、抵抗Ｒ１〜Ｒ８
の８個の接続ノードの電圧から１つをセレクタで選択し
て基準電位ＶＩＮを得る回路である。
抗Ｒ１〜Ｒ８をすべて５０ＫΩとしたときには、ノード
ＮＤ１〜ＮＤ７の電位は、等しい抵抗値によって分圧さ
れる。抵抗Ｒ１〜Ｒ８に流れる電流は２５μＡとなる。
図３で示した基準電位発生回路４８は、抵抗Ｒ１〜Ｒ８
の８個の接続ノードの電圧から１つをセレクタで選択し
て基準電位ＶＩＮを得る回路である。
【００４６】抵抗Ｒ１〜Ｒ８からなる分圧回路が出力す
る８つの分圧出力は、セレクタ５８〜６４によって４つ
の電位に絞られ、さらにセレクタ５８〜６４に縦続接続
されるセレクタ６６，６８によって２つの電位に絞ら
れ、最終的にセレクタ６６，６８に縦続接続されるセレ
クタ７０によって１つの電位に絞られる。このように、
階層的に順次分圧電位の数を減らして選択することで、
セレクタ制御回路の構成を簡単にできる。
る８つの分圧出力は、セレクタ５８〜６４によって４つ
の電位に絞られ、さらにセレクタ５８〜６４に縦続接続
されるセレクタ６６，６８によって２つの電位に絞ら
れ、最終的にセレクタ６６，６８に縦続接続されるセレ
クタ７０によって１つの電位に絞られる。このように、
階層的に順次分圧電位の数を減らして選択することで、
セレクタ制御回路の構成を簡単にできる。
【００４７】図４は、図３において用いられるセレクタ
制御回路およびセレクタの回路例である。
制御回路およびセレクタの回路例である。
【００４８】図４を参照して、セレクタ制御回路７２
は、制御信号Ｓｉを受けて制御信号ＣＯＮＡ，／ＣＯＮ
Ａを出力する。セレクタ７４は、制御信号ＣＯＮＡ，／
ＣＯＮＡに応じて入力信号ＩＮＡ，ＩＮＢのいずれか一
方を出力信号ＯＵＴとして出力する。
は、制御信号Ｓｉを受けて制御信号ＣＯＮＡ，／ＣＯＮ
Ａを出力する。セレクタ７４は、制御信号ＣＯＮＡ，／
ＣＯＮＡに応じて入力信号ＩＮＡ，ＩＮＢのいずれか一
方を出力信号ＯＵＴとして出力する。
【００４９】セレクタ制御回路７２は、制御信号Ｓｉを
ゲートに受け接地ノードにソースが接続されるＮチャネ
ルＭＯＳトランジスタ７８と、制御信号Ｓｉを受けて反
転するインバータ７６と、インバータ７６の出力をゲー
トに受け接地ノードにソースが接続されるＮチャネルＭ
ＯＳトランジスタ８０と、昇圧電位ＶＰＰにソースが結
合されドレインにＮチャネルＭＯＳトランジスタ７８の
ドレインが接続されゲートにＮチャネルＭＯＳトランジ
スタ８０のドレインが接続されるＰチャネルＭＯＳトラ
ンジスタ８２と、ソースが昇圧電位ＶＰＰに結合され、
ドレインがＮチャネルＭＯＳトランジスタ８０のドレイ
ンと接続されゲートがＮチャネルＭＯＳトランジスタ７
８のドレインと接続されるＰチャネルＭＯＳトランジス
タ８４とを含む。ＮチャネルＭＯＳトランジスタ７８の
ドレインからは制御信号ＣＯＮＡが出力され、Ｎチャネ
ルＭＯＳトランジスタ８０のドレインからは制御信号／
ＣＯＮＡが出力される。
ゲートに受け接地ノードにソースが接続されるＮチャネ
ルＭＯＳトランジスタ７８と、制御信号Ｓｉを受けて反
転するインバータ７６と、インバータ７６の出力をゲー
トに受け接地ノードにソースが接続されるＮチャネルＭ
ＯＳトランジスタ８０と、昇圧電位ＶＰＰにソースが結
合されドレインにＮチャネルＭＯＳトランジスタ７８の
ドレインが接続されゲートにＮチャネルＭＯＳトランジ
スタ８０のドレインが接続されるＰチャネルＭＯＳトラ
ンジスタ８２と、ソースが昇圧電位ＶＰＰに結合され、
ドレインがＮチャネルＭＯＳトランジスタ８０のドレイ
ンと接続されゲートがＮチャネルＭＯＳトランジスタ７
８のドレインと接続されるＰチャネルＭＯＳトランジス
タ８４とを含む。ＮチャネルＭＯＳトランジスタ７８の
ドレインからは制御信号ＣＯＮＡが出力され、Ｎチャネ
ルＭＯＳトランジスタ８０のドレインからは制御信号／
ＣＯＮＡが出力される。
【００５０】セレクタ７４は、／ＣＯＮＡがＨレベルの
ときに導通して入力信号ＩＮＡを出力信号ＯＵＴとして
伝達する、並列に接続されたＰチャネルＭＯＳトランジ
スタ８６およびＮチャネルＭＯＳトランジスタ８８を含
む。ＰチャネルＭＯＳトランジスタ８６のゲートには制
御信号／ＣＯＮＡが接続され、ＮチャネルＭＯＳトラン
ジスタ８８のゲートには制御信号ＣＯＮＡが接続され
る。
ときに導通して入力信号ＩＮＡを出力信号ＯＵＴとして
伝達する、並列に接続されたＰチャネルＭＯＳトランジ
スタ８６およびＮチャネルＭＯＳトランジスタ８８を含
む。ＰチャネルＭＯＳトランジスタ８６のゲートには制
御信号／ＣＯＮＡが接続され、ＮチャネルＭＯＳトラン
ジスタ８８のゲートには制御信号ＣＯＮＡが接続され
る。
【００５１】セレクタ７４は、さらに、制御信号／ＣＯ
ＮＡがＬレベルのときに導通して入力信号ＩＮＢを出力
信号ＯＵＴとして伝達する並列に接続されたＰチャネル
ＭＯＳトランジスタ９０およびＮチャネルＭＯＳトラン
ジスタ９２を含む。ＰチャネルＭＯＳトランジスタ９０
のゲートには制御信号ＣＯＮＡが接続され、Ｎチャネル
ＭＯＳトランジスタ９２のゲートには制御信号／ＣＯＮ
Ａが接続される。
ＮＡがＬレベルのときに導通して入力信号ＩＮＢを出力
信号ＯＵＴとして伝達する並列に接続されたＰチャネル
ＭＯＳトランジスタ９０およびＮチャネルＭＯＳトラン
ジスタ９２を含む。ＰチャネルＭＯＳトランジスタ９０
のゲートには制御信号ＣＯＮＡが接続され、Ｎチャネル
ＭＯＳトランジスタ９２のゲートには制御信号／ＣＯＮ
Ａが接続される。
【００５２】並列接続されるＰチャネルＭＯＳトランジ
スタ８６およびＮチャネルＭＯＳトランジスタ８８は一
般にはアナログスイッチと呼ばれ、２つのノード間を導
通させたり遮断したりする機能を有する。ＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタを対
にして用いることで、しきい値電圧分の低下を伴うこと
なく接地電位から電源電位までの電位を伝達することが
できる。また、並列接続されるＰチャネルＭＯＳトラン
ジスタ９０およびＮチャネルＭＯＳトランジスタ９２も
アナログスイッチを構成している。
スタ８６およびＮチャネルＭＯＳトランジスタ８８は一
般にはアナログスイッチと呼ばれ、２つのノード間を導
通させたり遮断したりする機能を有する。ＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタを対
にして用いることで、しきい値電圧分の低下を伴うこと
なく接地電位から電源電位までの電位を伝達することが
できる。また、並列接続されるＰチャネルＭＯＳトラン
ジスタ９０およびＮチャネルＭＯＳトランジスタ９２も
アナログスイッチを構成している。
【００５３】セレクタ制御回路７２の入力信号ＳｉがＨ
レベル（Ｖｃｃ）のときには、制御信号ＣＯＮＡは０Ｖ
となり、制御信号／ＣＯＮＡの電位は昇圧電位ＶＰＰと
なる。このときには、信号ＩＮＡが出力信号ＯＵＴとし
て出力される。一方、制御信号ＳｉがＬレベルのとき入
力信号ＩＮＢが出力信号ＯＵＴとして出力される。
レベル（Ｖｃｃ）のときには、制御信号ＣＯＮＡは０Ｖ
となり、制御信号／ＣＯＮＡの電位は昇圧電位ＶＰＰと
なる。このときには、信号ＩＮＡが出力信号ＯＵＴとし
て出力される。一方、制御信号ＳｉがＬレベルのとき入
力信号ＩＮＢが出力信号ＯＵＴとして出力される。
【００５４】図４で示した２入力１出力のセレクタを３
段階に接続する構成で、図３に示した基準電位発生回路
４８は８個のノードの電位から１個の基準電位ＶＩＮを
選択する。
段階に接続する構成で、図３に示した基準電位発生回路
４８は８個のノードの電位から１個の基準電位ＶＩＮを
選択する。
【００５５】図５は、基準電位発生回路４８に入力され
る制御信号と出力する基準電位との関係を示した図であ
る。
る制御信号と出力する基準電位との関係を示した図であ
る。
【００５６】図５を参照して、制御信号（Ｓ２，Ｓ１，
Ｓ０）が（Ｈ，Ｈ，Ｈ）、（Ｈ，Ｈ，Ｌ）、（Ｈ，Ｌ，
Ｈ）、（Ｈ，Ｌ，Ｌ）、（Ｌ，Ｈ，Ｈ）、（Ｌ，Ｈ，
Ｌ）、（Ｌ，Ｌ，Ｈ）および（Ｌ，Ｌ，Ｌ）の場合に、
それぞれ基準電位ＶＩＮは、１０．００Ｖ、８．７５
Ｖ、７．５０Ｖ、６．２５Ｖ、５．００Ｖ、３．７５
Ｖ、２．５０Ｖおよび１．２５Ｖとなる。
Ｓ０）が（Ｈ，Ｈ，Ｈ）、（Ｈ，Ｈ，Ｌ）、（Ｈ，Ｌ，
Ｈ）、（Ｈ，Ｌ，Ｌ）、（Ｌ，Ｈ，Ｈ）、（Ｌ，Ｈ，
Ｌ）、（Ｌ，Ｌ，Ｈ）および（Ｌ，Ｌ，Ｌ）の場合に、
それぞれ基準電位ＶＩＮは、１０．００Ｖ、８．７５
Ｖ、７．５０Ｖ、６．２５Ｖ、５．００Ｖ、３．７５
Ｖ、２．５０Ｖおよび１．２５Ｖとなる。
【００５７】図５に示した基準電位を出力するために
は、３段階接続にせず、直接８入力１出力のセレクタを
設けて１段階の構成にしても良い。しかし、そのような
構成では、各アナログスイッチにそれぞれ図４で示した
セレクタ制御回路が必要になる。このため、図３で示し
たように３段階接続にすることで、複数のセレクタに対
してセレクタ制御回路の出力を共通に使用することがで
きるので、セレクタ制御回路も素子数を減らすことがで
き、レイアウト面積の縮小化に効果がある。よって、一
段構成より多段構成の方がより良い点があるが、いずれ
の構成にするかは、そのときのレイアウト面積の余裕等
により決まる。
は、３段階接続にせず、直接８入力１出力のセレクタを
設けて１段階の構成にしても良い。しかし、そのような
構成では、各アナログスイッチにそれぞれ図４で示した
セレクタ制御回路が必要になる。このため、図３で示し
たように３段階接続にすることで、複数のセレクタに対
してセレクタ制御回路の出力を共通に使用することがで
きるので、セレクタ制御回路も素子数を減らすことがで
き、レイアウト面積の縮小化に効果がある。よって、一
段構成より多段構成の方がより良い点があるが、いずれ
の構成にするかは、そのときのレイアウト面積の余裕等
により決まる。
【００５８】図６は、図２における電圧アンプ回路５０
の構成を示した回路図である。図６を参照して、電圧ア
ンプ回路５０は、バイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮ
を出力するバイアス電圧発生回路１０２と、基準電位Ｖ
ＩＮを受ける基準電位入力部１０４と、基準電位入力部
１０４の出力を受けて出力電圧Ｖｏｕｔを出力する駆動
部１０６とを含む。
の構成を示した回路図である。図６を参照して、電圧ア
ンプ回路５０は、バイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮ
を出力するバイアス電圧発生回路１０２と、基準電位Ｖ
ＩＮを受ける基準電位入力部１０４と、基準電位入力部
１０４の出力を受けて出力電圧Ｖｏｕｔを出力する駆動
部１０６とを含む。
【００５９】バイアス電圧発生回路１０２は、昇圧電位
ＶＰＰが与えられるノードと接地ノードとの間に直列に
接続される抵抗１０８、１１０と、抵抗１０８、１１０
の接続ノードから出力される参照電位Ｖｒｅｆをゲート
に受けソースが接地電位に結合されるＮチャネルＭＯＳ
トランジスタ１１６と、昇圧電位ＶＰＰにソースが結合
されゲートおよびドレインがＮチャネルＭＯＳトランジ
スタ１１６のドレインに接続されるＰチャネルＭＯＳト
ランジスタ１１２と、ソースが昇圧電位ＶＰＰに結合さ
れゲートがＮチャネルＭＯＳトランジスタ１１６のドレ
インに接続されるＰチャネルＭＯＳトランジスタ１１４
と、ＰチャネルＭＯＳトランジスタ１１４のドレインと
接地ノードとの間に接続されゲートがＰチャネルＭＯＳ
トランジスタ１１４のドレインに接続されるＮチャネル
ＭＯＳトランジスタ１１８とを含む。
ＶＰＰが与えられるノードと接地ノードとの間に直列に
接続される抵抗１０８、１１０と、抵抗１０８、１１０
の接続ノードから出力される参照電位Ｖｒｅｆをゲート
に受けソースが接地電位に結合されるＮチャネルＭＯＳ
トランジスタ１１６と、昇圧電位ＶＰＰにソースが結合
されゲートおよびドレインがＮチャネルＭＯＳトランジ
スタ１１６のドレインに接続されるＰチャネルＭＯＳト
ランジスタ１１２と、ソースが昇圧電位ＶＰＰに結合さ
れゲートがＮチャネルＭＯＳトランジスタ１１６のドレ
インに接続されるＰチャネルＭＯＳトランジスタ１１４
と、ＰチャネルＭＯＳトランジスタ１１４のドレインと
接地ノードとの間に接続されゲートがＰチャネルＭＯＳ
トランジスタ１１４のドレインに接続されるＮチャネル
ＭＯＳトランジスタ１１８とを含む。
【００６０】ＮチャネルＭＯＳトランジスタ１１６のド
レインからはバイアス電圧ＢＩＡＳＰが出力され、Ｎチ
ャネルＭＯＳトランジスタ１１８のドレインからはバイ
アス電圧ＢＩＡＳＮが出力される。
レインからはバイアス電圧ＢＩＡＳＰが出力され、Ｎチ
ャネルＭＯＳトランジスタ１１８のドレインからはバイ
アス電圧ＢＩＡＳＮが出力される。
【００６１】基準電位入力部１０４は、バイアス電圧Ｂ
ＩＡＳＰをゲートに受け昇圧電位ＶＰＰが与えられるノ
ードとノードＮＤ１ａとの間に接続されるＰチャネルＭ
ＯＳトランジスタ１２０と、ノードＮＤ１ａにゲートお
よびドレインが接続されるＮチャネルＭＯＳトランジス
タ１２２と、ノードＮＤ１ｂにゲートおよびドレインが
接続されソースがＮチャネルＭＯＳトランジスタ１２２
のソースに接続されるＰチャネルＭＯＳトランジスタ１
２４と、ノードＮＤ１ｂと接地ノードとの間に接続され
ゲートにバイアス電圧ＢＩＡＳＮを受けるＮチャネルＭ
ＯＳトランジスタ１２６とを含む。ＮチャネルＭＯＳト
ランジスタ１２２のソースおよびＰチャネルＭＯＳトラ
ンジスタ１２４のソースには基準電位ＶＩＮが与えられ
る。
ＩＡＳＰをゲートに受け昇圧電位ＶＰＰが与えられるノ
ードとノードＮＤ１ａとの間に接続されるＰチャネルＭ
ＯＳトランジスタ１２０と、ノードＮＤ１ａにゲートお
よびドレインが接続されるＮチャネルＭＯＳトランジス
タ１２２と、ノードＮＤ１ｂにゲートおよびドレインが
接続されソースがＮチャネルＭＯＳトランジスタ１２２
のソースに接続されるＰチャネルＭＯＳトランジスタ１
２４と、ノードＮＤ１ｂと接地ノードとの間に接続され
ゲートにバイアス電圧ＢＩＡＳＮを受けるＮチャネルＭ
ＯＳトランジスタ１２６とを含む。ＮチャネルＭＯＳト
ランジスタ１２２のソースおよびＰチャネルＭＯＳトラ
ンジスタ１２４のソースには基準電位ＶＩＮが与えられ
る。
【００６２】駆動部１０６は、ノードＮＤ１ａにゲート
が接続され昇圧電位ＶＰＰにドレインが結合されるＮチ
ャネルＭＯＳトランジスタ１２８と、ノードＮＤ１ｂに
ゲートが接続されドレインが接地ノードに接続されるＰ
チャネルＭＯＳトランジスタ１３０とを含む。Ｎチャネ
ルＭＯＳトランジスタ１２８のソースおよびＰチャネル
ＭＯＳトランジスタ１３０のソースは接続されこの接続
ノードからは出力電位Ｖｏｕｔが出力される。また、こ
の接続ノードから負荷回路に対して流れ出す電流をＩｏ
ｕｔとする。
が接続され昇圧電位ＶＰＰにドレインが結合されるＮチ
ャネルＭＯＳトランジスタ１２８と、ノードＮＤ１ｂに
ゲートが接続されドレインが接地ノードに接続されるＰ
チャネルＭＯＳトランジスタ１３０とを含む。Ｎチャネ
ルＭＯＳトランジスタ１２８のソースおよびＰチャネル
ＭＯＳトランジスタ１３０のソースは接続されこの接続
ノードからは出力電位Ｖｏｕｔが出力される。また、こ
の接続ノードから負荷回路に対して流れ出す電流をＩｏ
ｕｔとする。
【００６３】以下、電圧アンプ回路５０の動作を説明す
る。参照電位Ｖｒｅｆは昇圧電位ＶＰＰを抵抗１０８，
１１０によって分圧されて得られる。このようにするこ
とにより、チャージポンプ回路が立上がる際、すなわち
昇圧電位ＶＰＰが十分に高い電圧になっていない場合に
は、参照電位Ｖｒｅｆも低い値となり、ＮチャネルＭＯ
Ｓトランジスタ１１６に流れるバイアス電流Ｉｂｉａｓ
を低減する。このようにすることにより、チャージポン
プの立上がり時における昇圧電位ＶＰＰにおける電流負
荷を低減し、チャージポンプ回路が十分立上がったとき
にバイアス電流Ｉｂｉａｓが適切な値になるように制御
が行なわれる。
る。参照電位Ｖｒｅｆは昇圧電位ＶＰＰを抵抗１０８，
１１０によって分圧されて得られる。このようにするこ
とにより、チャージポンプ回路が立上がる際、すなわち
昇圧電位ＶＰＰが十分に高い電圧になっていない場合に
は、参照電位Ｖｒｅｆも低い値となり、ＮチャネルＭＯ
Ｓトランジスタ１１６に流れるバイアス電流Ｉｂｉａｓ
を低減する。このようにすることにより、チャージポン
プの立上がり時における昇圧電位ＶＰＰにおける電流負
荷を低減し、チャージポンプ回路が十分立上がったとき
にバイアス電流Ｉｂｉａｓが適切な値になるように制御
が行なわれる。
【００６４】ＮチャネルＭＯＳトランジスタ１１６が飽
和領域で動作する場合には、昇圧電位ＶＰＰの値によら
ずバイアス電流Ｉｂｉａｓは一定電流となる。これによ
り、ＰチャネルＭＯＳトランジスタ１１２のゲート電位
であるバイアス電圧ＢＩＡＳＰと昇圧電位ＶＰＰとの電
位差は、昇圧電位ＶＰＰが変化しても一定の値となる。
このバイアス電圧ＢＩＡＳＰをゲートに受けるＰチャネ
ルＭＯＳトランジスタ１１４は、トランジスタサイズが
ＰチャネルＭＯＳトランジスタ１１２と等しくされてい
るので、その飽和電流はバイアス電流Ｉｂｉａｓとな
る。このバイアス電流Ｉｂｉａｓをダイオード接続のＮ
チャネルＭＯＳトランジスタ１１８に流すことにより、
バイアス電圧ＢＩＡＳＮは一定な電圧となる。なお、本
明細書中でトランジスタサイズとは、Ｗ／Ｌ′の値をい
うこととする。Ｗはゲート幅、Ｌ′は実効ゲート長を表
わす。
和領域で動作する場合には、昇圧電位ＶＰＰの値によら
ずバイアス電流Ｉｂｉａｓは一定電流となる。これによ
り、ＰチャネルＭＯＳトランジスタ１１２のゲート電位
であるバイアス電圧ＢＩＡＳＰと昇圧電位ＶＰＰとの電
位差は、昇圧電位ＶＰＰが変化しても一定の値となる。
このバイアス電圧ＢＩＡＳＰをゲートに受けるＰチャネ
ルＭＯＳトランジスタ１１４は、トランジスタサイズが
ＰチャネルＭＯＳトランジスタ１１２と等しくされてい
るので、その飽和電流はバイアス電流Ｉｂｉａｓとな
る。このバイアス電流Ｉｂｉａｓをダイオード接続のＮ
チャネルＭＯＳトランジスタ１１８に流すことにより、
バイアス電圧ＢＩＡＳＮは一定な電圧となる。なお、本
明細書中でトランジスタサイズとは、Ｗ／Ｌ′の値をい
うこととする。Ｗはゲート幅、Ｌ′は実効ゲート長を表
わす。
【００６５】すなわち、バイアス電圧発生回路１０２
は、参照電位Ｖｒｅｆに応じて｜ＶＰＰ−ＢＩＡＳＰ｜
とバイアス電圧ＢＩＡＳＮとを一定値に保つ。
は、参照電位Ｖｒｅｆに応じて｜ＶＰＰ−ＢＩＡＳＰ｜
とバイアス電圧ＢＩＡＳＮとを一定値に保つ。
【００６６】バイアス電圧発生回路１０２では、参照電
位Ｖｒｅｆが高くなるにつれ、｜ＶＰＰ−ＢＩＡＳＰ｜
とＢＩＡＳＮとが大きくなるという特徴を持つ。
位Ｖｒｅｆが高くなるにつれ、｜ＶＰＰ−ＢＩＡＳＰ｜
とＢＩＡＳＮとが大きくなるという特徴を持つ。
【００６７】バイアス電圧発生回路１０２において発生
されたバイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮは基準電位
入力部１０４に与えられる。ＰチャネルＭＯＳトランジ
スタ１２０のトランジスタサイズをＰチャネルＭＯＳト
ランジスタ１１２のトランジスタサイズと等しくする
と、ＰチャネルＭＯＳトランジスタ１２０を流れる飽和
電流はバイアス電流Ｉｂｉａｓに等しくなる。さらに、
ＮチャネルＭＯＳトランジスタ１２６のトランジスタサ
イズをＮチャネルＭＯＳトランジスタ１１８のトランジ
スタサイズと等しくすることで、ＮチャネルＭＯＳトラ
ンジスタ１２６の飽和電流はバイアス電流Ｉｂｉａｓに
等しくなる。ＰチャネルＭＯＳトランジスタ１２０およ
びＮチャネルＭＯＳトランジスタ１２６の飽和電流をと
もにバイアス電流Ｉｂｉａｓに調整することで、基準電
位入力部１０４に流れる電流はバイアス電流Ｉｂｉａｓ
になる。ＰチャネルＭＯＳトランジスタ１２０とＮチャ
ネルＭＯＳトランジスタ１２６の間にダイオード接続さ
れたＮチャネルＭＯＳトランジスタ１２２およびＰチャ
ネルＭＯＳトランジスタ１２４を直列に挿入する。基準
電位入力部１０４に流れる電流はバイアス電流Ｉｂｉａ
ｓであり、一定であるので、ノードＮＤ１ａの電位と基
準電位ＶＩＮとの電位差は一定となり、同様にノードＮ
Ｄ１ｂの電位と基準電位ＶＩＮとの間の電位差も一定と
なる。
されたバイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮは基準電位
入力部１０４に与えられる。ＰチャネルＭＯＳトランジ
スタ１２０のトランジスタサイズをＰチャネルＭＯＳト
ランジスタ１１２のトランジスタサイズと等しくする
と、ＰチャネルＭＯＳトランジスタ１２０を流れる飽和
電流はバイアス電流Ｉｂｉａｓに等しくなる。さらに、
ＮチャネルＭＯＳトランジスタ１２６のトランジスタサ
イズをＮチャネルＭＯＳトランジスタ１１８のトランジ
スタサイズと等しくすることで、ＮチャネルＭＯＳトラ
ンジスタ１２６の飽和電流はバイアス電流Ｉｂｉａｓに
等しくなる。ＰチャネルＭＯＳトランジスタ１２０およ
びＮチャネルＭＯＳトランジスタ１２６の飽和電流をと
もにバイアス電流Ｉｂｉａｓに調整することで、基準電
位入力部１０４に流れる電流はバイアス電流Ｉｂｉａｓ
になる。ＰチャネルＭＯＳトランジスタ１２０とＮチャ
ネルＭＯＳトランジスタ１２６の間にダイオード接続さ
れたＮチャネルＭＯＳトランジスタ１２２およびＰチャ
ネルＭＯＳトランジスタ１２４を直列に挿入する。基準
電位入力部１０４に流れる電流はバイアス電流Ｉｂｉａ
ｓであり、一定であるので、ノードＮＤ１ａの電位と基
準電位ＶＩＮとの電位差は一定となり、同様にノードＮ
Ｄ１ｂの電位と基準電位ＶＩＮとの間の電位差も一定と
なる。
【００６８】基準電位入力部のノードＮＤ１ａをゲート
に受けるＮチャネルＭＯＳトランジスタ１２８のトラン
ジスタサイズはＮチャネルＭＯＳトランジスタ１２２の
トランジスタサイズと同じであり、また、ノードＮＤ１
ｂがゲートに接続されるＰチャネルＭＯＳトランジスタ
１３０のトランジスタサイズはＰチャネルＭＯＳトラン
ジスタ１２４のトランジスタサイズと等しい。
に受けるＮチャネルＭＯＳトランジスタ１２８のトラン
ジスタサイズはＮチャネルＭＯＳトランジスタ１２２の
トランジスタサイズと同じであり、また、ノードＮＤ１
ｂがゲートに接続されるＰチャネルＭＯＳトランジスタ
１３０のトランジスタサイズはＰチャネルＭＯＳトラン
ジスタ１２４のトランジスタサイズと等しい。
【００６９】次に、ＮチャネルＭＯＳトランジスタ１２
２，１２８に関して出力電位の説明を行なう。
２，１２８に関して出力電位の説明を行なう。
【００７０】図７は、ＮチャネルＭＯＳトランジスタ１
２８に流れる電流Ｉｏｕｔおよび出力電位ＶＯＵＴの関
係を示した図である。
２８に流れる電流Ｉｏｕｔおよび出力電位ＶＯＵＴの関
係を示した図である。
【００７１】図６、図７を参照して、たとえば、バイア
ス電流Ｉｂｉａｓを５μＡとし、ＮチャネルＭＯＳトラ
ンジスタ１２２のしきい値電圧を０．８Ｖとし、ｋを２
０μＡ／Ｖ2とすれば、 ＩDS＝ｋ（ＶGS−Ｖｔｈ）2 … （１） に代入すると、 ５［μＡ］＝２０［μＡ／Ｖ2］×（ＶGS−０．８［Ｖ］）2 … （２） を満たすＶGSを求めると１．３Ｖとなる。ここで、ｋは
１／２μＣoxＷ／Ｌ′を示す。μは、キャリアの移動
度、Ｃoxは、ゲート酸化膜容量、Ｗはゲート幅、Ｌ′は
実効ゲート長を表わす。基準電位ＶＩＮを５Ｖとしたと
きノードＮＤ１ａの電位は６．３Ｖとなり、出力電流Ｉ
ｏｕｔと出力電位ＶＯＵＴとの関係が図７に示したよう
になる。図７によれば、出力電位ＶＯＵＴが基準電位Ｖ
ＩＮと等しい場合には、出力電流Ｉｏｕｔは５μＡとな
る。
ス電流Ｉｂｉａｓを５μＡとし、ＮチャネルＭＯＳトラ
ンジスタ１２２のしきい値電圧を０．８Ｖとし、ｋを２
０μＡ／Ｖ2とすれば、 ＩDS＝ｋ（ＶGS−Ｖｔｈ）2 … （１） に代入すると、 ５［μＡ］＝２０［μＡ／Ｖ2］×（ＶGS−０．８［Ｖ］）2 … （２） を満たすＶGSを求めると１．３Ｖとなる。ここで、ｋは
１／２μＣoxＷ／Ｌ′を示す。μは、キャリアの移動
度、Ｃoxは、ゲート酸化膜容量、Ｗはゲート幅、Ｌ′は
実効ゲート長を表わす。基準電位ＶＩＮを５Ｖとしたと
きノードＮＤ１ａの電位は６．３Ｖとなり、出力電流Ｉ
ｏｕｔと出力電位ＶＯＵＴとの関係が図７に示したよう
になる。図７によれば、出力電位ＶＯＵＴが基準電位Ｖ
ＩＮと等しい場合には、出力電流Ｉｏｕｔは５μＡとな
る。
【００７２】次に出力電位ＶＯＵＴが基準電位ＶＩＮよ
り低い場合には、ＮチャネルＭＯＳトランジスタ１２８
にはさらに多くの電流が流れる。一方、出力電位ＶＯＵ
Ｔが基準電位ＶＩＮより高い場合には、電流が少なくな
り、ＮチャネルＭＯＳトランジスタ１２８には駆動力が
ない。つまり、出力ノードにＮチャネルＭＯＳトランジ
スタ１２８のみが接続されている構成では、出力ノード
が基準電位ＶＩＮよりも下回った場合に対してしか出力
ノードを駆動することができない。
り低い場合には、ＮチャネルＭＯＳトランジスタ１２８
にはさらに多くの電流が流れる。一方、出力電位ＶＯＵ
Ｔが基準電位ＶＩＮより高い場合には、電流が少なくな
り、ＮチャネルＭＯＳトランジスタ１２８には駆動力が
ない。つまり、出力ノードにＮチャネルＭＯＳトランジ
スタ１２８のみが接続されている構成では、出力ノード
が基準電位ＶＩＮよりも下回った場合に対してしか出力
ノードを駆動することができない。
【００７３】したがって、図６に示した構成では、Ｎチ
ャネルＭＯＳトランジスタ１２２，１２８を補うために
ＰチャネルＭＯＳトランジスタ１２４、１３０によって
対称的な構成の回路を付加し、出力が基準電位ＶＩＮに
対して大きくなった場合に出力ノードを駆動できるよう
にしている。
ャネルＭＯＳトランジスタ１２２，１２８を補うために
ＰチャネルＭＯＳトランジスタ１２４、１３０によって
対称的な構成の回路を付加し、出力が基準電位ＶＩＮに
対して大きくなった場合に出力ノードを駆動できるよう
にしている。
【００７４】このような構成にすることにより、基準電
位ＶＩＮに対して出力電位ＶＯＵＴが大きい場合にはＰ
チャネルＭＯＳトランジスタ１３０によって出力電位を
下げる方向に駆動し、一方基準電位ＶＩＮに対して出力
電位ＶＯＵＴが小さい場合にはＮチャネルＭＯＳトラン
ジスタ１２８によって出力電位ＶＯＵＴを高くする。こ
のようにＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタを合せて動作範囲を広げることができ
る。このように、２組のアンプを対称に接続した構成を
プッシュプル構成という。
位ＶＩＮに対して出力電位ＶＯＵＴが大きい場合にはＰ
チャネルＭＯＳトランジスタ１３０によって出力電位を
下げる方向に駆動し、一方基準電位ＶＩＮに対して出力
電位ＶＯＵＴが小さい場合にはＮチャネルＭＯＳトラン
ジスタ１２８によって出力電位ＶＯＵＴを高くする。こ
のようにＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタを合せて動作範囲を広げることができ
る。このように、２組のアンプを対称に接続した構成を
プッシュプル構成という。
【００７５】図８は、プッシュプル構成のアンプ回路の
特性を示した図である。図６、図８を参照して、グラフ
Ｇ１は、ＮチャネルＭＯＳトランジスタ１２８に流れる
電流と出力電位ＶＯＵＴの関係を示したグラフである。
一方、グラフＧ２はＰチャネルＭＯＳトランジスタ１３
０に流れる電流と出力電位ＶＯＵＴの関係を示したグラ
フである。出力ノードから流れ出る出力電流Ｉｏｕｔは
ＮチャネルＭＯＳトランジスタ１２８に流れる電流とＰ
チャネルＭＯＳトランジスタに流れる電流の差で表わさ
れる。なお、図８では、基準電位ＶＩＮが５Ｖであると
きの電流値を示したグラフであり、基準電位ＶＩＮに等
しい電位に出力電位ＶＯＵＴがなっている場合には、Ｎ
チャネルＭＯＳトランジスタ１２８に流れる電流とＰチ
ャネルＭＯＳトランジスタ１３０に流れる電流とが相殺
し出力電位ＶＯＵＴが５Ｖのときには、出力電流Ｉｏｕ
ｔは０μＡとなる。
特性を示した図である。図６、図８を参照して、グラフ
Ｇ１は、ＮチャネルＭＯＳトランジスタ１２８に流れる
電流と出力電位ＶＯＵＴの関係を示したグラフである。
一方、グラフＧ２はＰチャネルＭＯＳトランジスタ１３
０に流れる電流と出力電位ＶＯＵＴの関係を示したグラ
フである。出力ノードから流れ出る出力電流Ｉｏｕｔは
ＮチャネルＭＯＳトランジスタ１２８に流れる電流とＰ
チャネルＭＯＳトランジスタに流れる電流の差で表わさ
れる。なお、図８では、基準電位ＶＩＮが５Ｖであると
きの電流値を示したグラフであり、基準電位ＶＩＮに等
しい電位に出力電位ＶＯＵＴがなっている場合には、Ｎ
チャネルＭＯＳトランジスタ１２８に流れる電流とＰチ
ャネルＭＯＳトランジスタ１３０に流れる電流とが相殺
し出力電位ＶＯＵＴが５Ｖのときには、出力電流Ｉｏｕ
ｔは０μＡとなる。
【００７６】このときに、昇圧電位ＶＰＰが与えられる
ノードから接地ノードに向けて流れる電流、すなわち駆
動部１０６の直流電流は５μＡとなる。
ノードから接地ノードに向けて流れる電流、すなわち駆
動部１０６の直流電流は５μＡとなる。
【００７７】なお、図８では、ＰチャネルＭＯＳトラン
ジスタ１２４，１３０のしきい値電圧を−０．８Ｖと
し、ｋを２０μＡ／Ｖ2としている。
ジスタ１２４，１３０のしきい値電圧を−０．８Ｖと
し、ｋを２０μＡ／Ｖ2としている。
【００７８】以上説明したように、実施の形態１に示し
た高電圧発生回路では、チャージポンプ回路で発生され
た昇圧電位ＶＰＰを制御信号に応じて与えられる基準電
位ＶＩＮに等しくなるように出力電位を駆動する構成と
しているため、出力電位を高速に切換えることができ
る。また、プッシュプル構成を採用しており、出力電位
が負荷によって変動した場合に電位が低くなる場合、高
くなる場合いずれの場合でも素早く基準電位に出力電位
を合せることができる。
た高電圧発生回路では、チャージポンプ回路で発生され
た昇圧電位ＶＰＰを制御信号に応じて与えられる基準電
位ＶＩＮに等しくなるように出力電位を駆動する構成と
しているため、出力電位を高速に切換えることができ
る。また、プッシュプル構成を採用しており、出力電位
が負荷によって変動した場合に電位が低くなる場合、高
くなる場合いずれの場合でも素早く基準電位に出力電位
を合せることができる。
【００７９】［実施の形態１の変形例］図９は、実施の
形態１の変形例で用いられる電圧アンプ回路５０ａの構
成を示す回路図である。
形態１の変形例で用いられる電圧アンプ回路５０ａの構
成を示す回路図である。
【００８０】図９を参照して、電圧アンプ回路５０ａ
は、図６に示した電圧アンプ回路５０の構成において、
駆動部１０６に代えて駆動部１０６ａを含む。他の部分
の構成は図６に示した電圧アンプ回路５０と同様であり
説明は繰返さない。
は、図６に示した電圧アンプ回路５０の構成において、
駆動部１０６に代えて駆動部１０６ａを含む。他の部分
の構成は図６に示した電圧アンプ回路５０と同様であり
説明は繰返さない。
【００８１】駆動部１０６ａは、図６に示した駆動部１
０６の構成において、ＮチャネルＭＯＳトランジスタ１
２８のドレインと昇圧電位ＶＰＰが与えられるノードと
の間に接続され、ゲートに昇圧電位ＶＰＰが与えられる
ＮチャネルＭＯＳトランジスタ１２９をさらに含み、Ｐ
チャネルＭＯＳトランジスタ１３０のドレインと接地ノ
ードとの間に接続されゲートが接地ノードに接続される
ＰチャネルＭＯＳトランジスタ１３１をさらに含んでい
る。
０６の構成において、ＮチャネルＭＯＳトランジスタ１
２８のドレインと昇圧電位ＶＰＰが与えられるノードと
の間に接続され、ゲートに昇圧電位ＶＰＰが与えられる
ＮチャネルＭＯＳトランジスタ１２９をさらに含み、Ｐ
チャネルＭＯＳトランジスタ１３０のドレインと接地ノ
ードとの間に接続されゲートが接地ノードに接続される
ＰチャネルＭＯＳトランジスタ１３１をさらに含んでい
る。
【００８２】昇圧電位ＶＰＰを受けて動作する回路で
は、トランジスタのソース−ドレイン間に高電圧が印加
されると、ドレイン近傍の電界が高くなり、チャネル中
のキャリアが高電界で加速され大きなエネルギを得る。
これらのキャリアはとてもエネルギが高いためにホット
キャリアと呼ばれている。このホットキャリアが酸化膜
中にトラップされたりすることでしきい値の変動などが
起こり、トランジスタの特性が劣化してしまう現象が起
こる。
は、トランジスタのソース−ドレイン間に高電圧が印加
されると、ドレイン近傍の電界が高くなり、チャネル中
のキャリアが高電界で加速され大きなエネルギを得る。
これらのキャリアはとてもエネルギが高いためにホット
キャリアと呼ばれている。このホットキャリアが酸化膜
中にトラップされたりすることでしきい値の変動などが
起こり、トランジスタの特性が劣化してしまう現象が起
こる。
【００８３】駆動部１０６ａにおいては、出力電位ＶＯ
ＵＴが低い電位になっているときにＮチャネルＭＯＳト
ランジスタ１２８にかかる高電圧を緩和するために緩和
手段として、導通状態であるＮチャネルＭＯＳトランジ
スタ１２９を設けている。
ＵＴが低い電位になっているときにＮチャネルＭＯＳト
ランジスタ１２８にかかる高電圧を緩和するために緩和
手段として、導通状態であるＮチャネルＭＯＳトランジ
スタ１２９を設けている。
【００８４】同様に、出力電位ＶＯＵＴが高い状態にあ
るときに、ＰチャネルＭＯＳトランジスタ１３０に印加
される高電圧を緩和する緩和手段として導通状態にある
ＰチャネルＭＯＳトランジスタ１３１を設けている。
るときに、ＰチャネルＭＯＳトランジスタ１３０に印加
される高電圧を緩和する緩和手段として導通状態にある
ＰチャネルＭＯＳトランジスタ１３１を設けている。
【００８５】図１０は、図９に示した回路の動作を説明
するための図である。図９、図１０を参照して、基準電
位ＶＩＮが５Ｖで、出力電位ＶＯＵＴが４Ｖのときに
は、ＮチャネルＭＯＳトランジスタ１２８のゲート−ソ
ース間電圧は先に説明したように、ＮチャネルＭＯＳト
ランジスタ１２２のゲートソース間電圧が１．３Ｖであ
り、したがって、ノードＮＤ１ａの電位が６．３Ｖであ
るから、ＮチャネルＭＯＳトランジスタ１２８に与えら
れるゲートソース間電位は６．３−４＝２．３Ｖであ
る。したがって、ＮチャネルＭＯＳトランジスタ１２８
に流れる電流は、 Ｉｄｓ＝２０［μＡ／Ｖ2］×（２．３［Ｖ］−０．８
［Ｖ］）2＝４５［μＡ］ となる。
するための図である。図９、図１０を参照して、基準電
位ＶＩＮが５Ｖで、出力電位ＶＯＵＴが４Ｖのときに
は、ＮチャネルＭＯＳトランジスタ１２８のゲート−ソ
ース間電圧は先に説明したように、ＮチャネルＭＯＳト
ランジスタ１２２のゲートソース間電圧が１．３Ｖであ
り、したがって、ノードＮＤ１ａの電位が６．３Ｖであ
るから、ＮチャネルＭＯＳトランジスタ１２８に与えら
れるゲートソース間電位は６．３−４＝２．３Ｖであ
る。したがって、ＮチャネルＭＯＳトランジスタ１２８
に流れる電流は、 Ｉｄｓ＝２０［μＡ／Ｖ2］×（２．３［Ｖ］−０．８
［Ｖ］）2＝４５［μＡ］ となる。
【００８６】この電流は、ＮチャネルＭＯＳトランジス
タ１２９にも流れる。ＮチャネルＭＯＳトランジスタ１
２８、１２９はトランジスタサイズが等しいので、Ｎチ
ャネルＭＯＳトランジスタ１２９のゲートソース間電圧
も２．３Ｖとなり、ノードＮＤ１ｄの電位は７．７Ｖと
なる。
タ１２９にも流れる。ＮチャネルＭＯＳトランジスタ１
２８、１２９はトランジスタサイズが等しいので、Ｎチ
ャネルＭＯＳトランジスタ１２９のゲートソース間電圧
も２．３Ｖとなり、ノードＮＤ１ｄの電位は７．７Ｖと
なる。
【００８７】グラフで説明すると、グラフＧ３は、図８
で説明したＮチャネルＭＯＳトランジスタ１２８、Ｐチ
ャネルＭＯＳトランジスタ１３０によって定められる出
力電流Ｉｏｕｔを示すグラフである。グラフＧ４は、Ｎ
チャネルＭＯＳトランジスタ１２９に流れる電流とノー
ドＮＤ１ｄの電圧との関係を示したグラフである。同様
に、グラフＧ５は、ノードＮＤ１ｅの電位とＰチャネル
ＭＯＳトランジスタ１３１に流れる電流との間の関係を
示したグラフである。
で説明したＮチャネルＭＯＳトランジスタ１２８、Ｐチ
ャネルＭＯＳトランジスタ１３０によって定められる出
力電流Ｉｏｕｔを示すグラフである。グラフＧ４は、Ｎ
チャネルＭＯＳトランジスタ１２９に流れる電流とノー
ドＮＤ１ｄの電圧との関係を示したグラフである。同様
に、グラフＧ５は、ノードＮＤ１ｅの電位とＰチャネル
ＭＯＳトランジスタ１３１に流れる電流との間の関係を
示したグラフである。
【００８８】図１０で、出力電位ＶＯＵＴが４Ｖである
ときには、Ｇ３のグラフとの交点により電流Ｉｄｓが４
５μＡとなることがわかり、ＮチャネルＭＯＳトランジ
スタ１２９にも等しい電流が流れるため、図に示すよう
にＮチャネルＭＯＳトランジスタ１２８のドレイン−ソ
ース間電圧ＶDS（１２８）は３．７Ｖであることがわか
り、ＮチャネルＭＯＳトランジスタ１２９のドレイン−
ソース間電圧ＶDS（１２９）が２．３Ｖであることがわ
かる。
ときには、Ｇ３のグラフとの交点により電流Ｉｄｓが４
５μＡとなることがわかり、ＮチャネルＭＯＳトランジ
スタ１２９にも等しい電流が流れるため、図に示すよう
にＮチャネルＭＯＳトランジスタ１２８のドレイン−ソ
ース間電圧ＶDS（１２８）は３．７Ｖであることがわか
り、ＮチャネルＭＯＳトランジスタ１２９のドレイン−
ソース間電圧ＶDS（１２９）が２．３Ｖであることがわ
かる。
【００８９】図６に示した回路構成では出力電位ＶＯＵ
Ｔ＝４ＶのときはＮチャネルＭＯＳトランジスタ１２８
のドレイン−ソース間電圧は６Ｖであったのが、図９に
示したように電圧緩和手段を挿入することにより３．７
Ｖにまで低減できたことになる。
Ｔ＝４ＶのときはＮチャネルＭＯＳトランジスタ１２８
のドレイン−ソース間電圧は６Ｖであったのが、図９に
示したように電圧緩和手段を挿入することにより３．７
Ｖにまで低減できたことになる。
【００９０】同様に、出力電位ＶＯＵＴが５Ｖよりも大
きくなる場合には、グラフＧ３とＧ５の関係を同様に計
算することによりＰチャネルＭＯＳトランジスタ１３
０，１３１にかかる電圧を求めることができる。Ｐチャ
ネルＭＯＳトランジスタ１３１を設けることにより、同
様にＮチャネルＭＯＳトランジスタ１３０のドレイン−
ソース間電圧を低減させることができる。
きくなる場合には、グラフＧ３とＧ５の関係を同様に計
算することによりＰチャネルＭＯＳトランジスタ１３
０，１３１にかかる電圧を求めることができる。Ｐチャ
ネルＭＯＳトランジスタ１３１を設けることにより、同
様にＮチャネルＭＯＳトランジスタ１３０のドレイン−
ソース間電圧を低減させることができる。
【００９１】以上説明したように、実施の形態１の変形
例１では、昇圧電位を取扱う増幅回路において、出力段
のトランジスタのホットキャリアによる劣化を防止する
ことができる。
例１では、昇圧電位を取扱う増幅回路において、出力段
のトランジスタのホットキャリアによる劣化を防止する
ことができる。
【００９２】［実施の形態２］実施の形態２では、実施
の形態１で示した高電圧アンプの動作範囲を改善した電
圧アンプ回路について説明する。
の形態１で示した高電圧アンプの動作範囲を改善した電
圧アンプ回路について説明する。
【００９３】図１１は、図６に示した電圧アンプ回路に
基準電位ＶＩＮとして１０Ｖが与えられた場合の出力電
位ＶＯＵＴと出力電流Ｉｏｕｔとの関係を示した図であ
る。
基準電位ＶＩＮとして１０Ｖが与えられた場合の出力電
位ＶＯＵＴと出力電流Ｉｏｕｔとの関係を示した図であ
る。
【００９４】図１２は、図１１のグラフＧ６のＢ部分を
拡大して示した図である。図６、図１２を参照して、基
準電位ＶＩＮとして１０Ｖが与えられた場合には、Ｐチ
ャネルＭＯＳトランジスタ１２０に流れる電流およびＮ
チャネルＭＯＳトランジスタ１２２に流れる電流は０と
なる。そして、ノードＮＤ１ａの電位は昇圧電位ＶＰＰ
と等しくなり１０Ｖとなる。
拡大して示した図である。図６、図１２を参照して、基
準電位ＶＩＮとして１０Ｖが与えられた場合には、Ｐチ
ャネルＭＯＳトランジスタ１２０に流れる電流およびＮ
チャネルＭＯＳトランジスタ１２２に流れる電流は０と
なる。そして、ノードＮＤ１ａの電位は昇圧電位ＶＰＰ
と等しくなり１０Ｖとなる。
【００９５】一方、ＮチャネルＭＯＳトランジスタ１２
６には、依然としてＩｂｉａｓと等しい５μＡの電流が
流れていて、この電流はＰチャネルＭＯＳトランジスタ
１２４にも流れている。したがって、ノードＮＤ１ｂの
電位は、基準電位ＶＩＮから１．３Ｖだけ下がった８．
７Ｖとなる。図１２のグラフＧ７でわかるように、出力
電位ＶＯＵＴが９．２Ｖより下回ると、ＮチャネルＭＯ
Ｓトランジスタ１２８が導通状態となり、出力電位ＶＯ
ＵＴを上昇させるように電流が流れる。一方、出力電位
ＶＯＵＴが９．５Ｖ以上になると、ＰチャネルＭＯＳト
ランジスタ１３０が導通状態となり、出力電位ＶＯＵＴ
を下降させるように電流が流れる。
６には、依然としてＩｂｉａｓと等しい５μＡの電流が
流れていて、この電流はＰチャネルＭＯＳトランジスタ
１２４にも流れている。したがって、ノードＮＤ１ｂの
電位は、基準電位ＶＩＮから１．３Ｖだけ下がった８．
７Ｖとなる。図１２のグラフＧ７でわかるように、出力
電位ＶＯＵＴが９．２Ｖより下回ると、ＮチャネルＭＯ
Ｓトランジスタ１２８が導通状態となり、出力電位ＶＯ
ＵＴを上昇させるように電流が流れる。一方、出力電位
ＶＯＵＴが９．５Ｖ以上になると、ＰチャネルＭＯＳト
ランジスタ１３０が導通状態となり、出力電位ＶＯＵＴ
を下降させるように電流が流れる。
【００９６】したがって、図６に示した回路では、基準
電位ＶＩＮが１０Ｖになっているのにもかかわらず、出
力電位ＶＯＵＴが９．２〜９．４Ｖの範囲内にある場合
には、出力ノードは駆動されない。すなわち基準電位Ｖ
ＩＮが１０Ｖのときには出力電位は９．２〜９．４Ｖの
間に落ち着いてしまう。つまり高電圧を十分に増幅して
出力することができない。
電位ＶＩＮが１０Ｖになっているのにもかかわらず、出
力電位ＶＯＵＴが９．２〜９．４Ｖの範囲内にある場合
には、出力ノードは駆動されない。すなわち基準電位Ｖ
ＩＮが１０Ｖのときには出力電位は９．２〜９．４Ｖの
間に落ち着いてしまう。つまり高電圧を十分に増幅して
出力することができない。
【００９７】同様に、基準電位ＶＩＮとして０Ｖが入力
された場合には、出力電位ＶＯＵＴとしては０Ｖよりも
やや高い電位が出力されることになる。
された場合には、出力電位ＶＯＵＴとしては０Ｖよりも
やや高い電位が出力されることになる。
【００９８】すなわち、図６で示した電圧アンプ回路５
０の構成では、ＰチャネルＭＯＳトランジスタ１２４お
よびＮチャネルＭＯＳトランジスタ１２４について計算
すると、基準電位ＶＩＮは１．８Ｖ以上でなくてはＮチ
ャネルＭＯＳトランジスタ１３０が駆動できないことが
分かる。すなわち、仮に昇圧電位ＶＰＰが１０Ｖのとき
には、基準電位ＶＩＮに対する動作範囲の制限は１．８
Ｖ＜ＶＩＮ＜８．２Ｖとなる。
０の構成では、ＰチャネルＭＯＳトランジスタ１２４お
よびＮチャネルＭＯＳトランジスタ１２４について計算
すると、基準電位ＶＩＮは１．８Ｖ以上でなくてはＮチ
ャネルＭＯＳトランジスタ１３０が駆動できないことが
分かる。すなわち、仮に昇圧電位ＶＰＰが１０Ｖのとき
には、基準電位ＶＩＮに対する動作範囲の制限は１．８
Ｖ＜ＶＩＮ＜８．２Ｖとなる。
【００９９】図１３は、実施の形態２で用いられる電圧
アンプ回路２００の構成を示した回路図である。
アンプ回路２００の構成を示した回路図である。
【０１００】図１３を参照して、電圧アンプ回路２００
は、バイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮを出力するバ
イアス電圧発生回路２０２と、基準電位ＶＩＮを受ける
基準電位入力部２０４と、基準電位入力部２０４の出力
を受けて出力電位ＶＯＵＴを出力する駆動部２０６とを
含む。
は、バイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮを出力するバ
イアス電圧発生回路２０２と、基準電位ＶＩＮを受ける
基準電位入力部２０４と、基準電位入力部２０４の出力
を受けて出力電位ＶＯＵＴを出力する駆動部２０６とを
含む。
【０１０１】バイアス電圧発生回路２０２は、図６で示
したバイアス電圧発生回路１０２と同様な構成を有して
おり説明は繰返さない。
したバイアス電圧発生回路１０２と同様な構成を有して
おり説明は繰返さない。
【０１０２】基準電位入力部２０４は、昇圧電位ＶＰＰ
が与えられるノードとノードＮＤ２ａとの間に接続され
ゲートにバイアス電圧ＢＩＡＳＰを受けるＰチャネルＭ
ＯＳトランジスタ２０８と、ノードＮＤ２ａにドレイン
およびゲートが接続されソースに基準電位ＶＩＮが与え
られるＮチャネルＭＯＳトランジスタ２１０と、ドレイ
ンに基準電位ＶＩＮが与えられ、ソースが接地ノードに
接続されゲートがノードＮＤ２ｃに接続されるＮチャネ
ルＭＯＳトランジスタ２１２とを含む。ノードＮＤ２ｃ
にはバイアス電圧ＢＩＡＳＮが与えられている。
が与えられるノードとノードＮＤ２ａとの間に接続され
ゲートにバイアス電圧ＢＩＡＳＰを受けるＰチャネルＭ
ＯＳトランジスタ２０８と、ノードＮＤ２ａにドレイン
およびゲートが接続されソースに基準電位ＶＩＮが与え
られるＮチャネルＭＯＳトランジスタ２１０と、ドレイ
ンに基準電位ＶＩＮが与えられ、ソースが接地ノードに
接続されゲートがノードＮＤ２ｃに接続されるＮチャネ
ルＭＯＳトランジスタ２１２とを含む。ノードＮＤ２ｃ
にはバイアス電圧ＢＩＡＳＮが与えられている。
【０１０３】駆動部２０６は、ドレインが昇圧電位ＶＰ
Ｐに結合されゲートがノードＮＤ２ａに接続されるＮチ
ャネルＭＯＳトランジスタ２１４と、ＮチャネルＭＯＳ
トランジスタ２１４のソースと接地ノードとの間に接続
されゲートがノードＮＤ２ｃに接続されるＮチャネルＭ
ＯＳトランジスタ２１６とを含む。ＮチャネルＭＯＳト
ランジスタ２１６のドレインからは出力電位Ｖｏｕｔが
出力される。
Ｐに結合されゲートがノードＮＤ２ａに接続されるＮチ
ャネルＭＯＳトランジスタ２１４と、ＮチャネルＭＯＳ
トランジスタ２１４のソースと接地ノードとの間に接続
されゲートがノードＮＤ２ｃに接続されるＮチャネルＭ
ＯＳトランジスタ２１６とを含む。ＮチャネルＭＯＳト
ランジスタ２１６のドレインからは出力電位Ｖｏｕｔが
出力される。
【０１０４】次に、図１３に示した電圧アンプ回路２０
０の動作を説明する。基準電位入力部２０４が含んでい
るＰチャネルＭＯＳトランジスタ２０８，ＮチャネルＭ
ＯＳトランジスタ２１０，ＮチャネルＭＯＳトランジス
タ２１２は、それぞれ図６におけるＰチャネルＭＯＳト
ランジスタ１２０，ＮチャネルＭＯＳトランジスタ１２
２，ＮチャネルＭＯＳトランジスタ１２６に対応した働
きをする。基準電位入力部２０４に流す電流Ｉｂｉａｓ
を５μＡとし、ＮチャネルＭＯＳトランジスタ２１０の
しきい値電圧を０．８Ｖとし、ｋを２０μＡ／Ｖ2と
し、基準電位ＶＩＮを５Ｖとすると、ノードＮＤ２ａの
電位は６．３Ｖとなる。
０の動作を説明する。基準電位入力部２０４が含んでい
るＰチャネルＭＯＳトランジスタ２０８，ＮチャネルＭ
ＯＳトランジスタ２１０，ＮチャネルＭＯＳトランジス
タ２１２は、それぞれ図６におけるＰチャネルＭＯＳト
ランジスタ１２０，ＮチャネルＭＯＳトランジスタ１２
２，ＮチャネルＭＯＳトランジスタ１２６に対応した働
きをする。基準電位入力部２０４に流す電流Ｉｂｉａｓ
を５μＡとし、ＮチャネルＭＯＳトランジスタ２１０の
しきい値電圧を０．８Ｖとし、ｋを２０μＡ／Ｖ2と
し、基準電位ＶＩＮを５Ｖとすると、ノードＮＤ２ａの
電位は６．３Ｖとなる。
【０１０５】次に、ＮチャネルＭＯＳトランジスタ２１
４のトランジスタサイズをＮチャネルＭＯＳトランジス
タ２１０のトランジスタサイズのα倍とする。仮に、α
を１０とすると、ＮチャネルＭＯＳトランジスタ２１４
のｋは２００μＡ／Ｖ2となる。
４のトランジスタサイズをＮチャネルＭＯＳトランジス
タ２１０のトランジスタサイズのα倍とする。仮に、α
を１０とすると、ＮチャネルＭＯＳトランジスタ２１４
のｋは２００μＡ／Ｖ2となる。
【０１０６】図１４は、図１３のＮチャネルＭＯＳトラ
ンジスタ２１４に流れる電流を説明するための図であ
る。
ンジスタ２１４に流れる電流を説明するための図であ
る。
【０１０７】図１３、図１４を参照して、基準電位ＶＩ
Ｎとして５Ｖが与えられている場合を考える。グラフＧ
１０には、ＮチャネルＭＯＳトランジスタ２１４に流れ
る電流と出力電位ＶＯＵＴとの関係が示される。出力電
位ＶＯＵＴが基準電位ＶＩＮに等しいときには、Ｎチャ
ネルＭＯＳトランジスタ２１４に流れる電流はバイアス
電流Ｉｂｉａｓのα倍（１０倍）の５０μＡとなる。
Ｎとして５Ｖが与えられている場合を考える。グラフＧ
１０には、ＮチャネルＭＯＳトランジスタ２１４に流れ
る電流と出力電位ＶＯＵＴとの関係が示される。出力電
位ＶＯＵＴが基準電位ＶＩＮに等しいときには、Ｎチャ
ネルＭＯＳトランジスタ２１４に流れる電流はバイアス
電流Ｉｂｉａｓのα倍（１０倍）の５０μＡとなる。
【０１０８】一方、ＮチャネルＭＯＳトランジスタ２１
６のトランジスタサイズもＮチャネルＭＯＳトランジス
タ２１２のトランジスタサイズのα倍とすると、Ｎチャ
ネルＭＯＳトランジスタ２１６の飽和電流もバイアス電
流Ｉｂｉａｓのα倍（１０倍）の５０μＡとなる。グラ
フＧ１１に出力電位ＶＯＵＴとＮチャネルＭＯＳトラン
ジスタ２１６に流れる電流との関係が示される。そし
て、ＮチャネルＭＯＳトランジスタ２１４に流れる電流
とＮチャネルＭＯＳトランジスタ２１６に流れる電流と
の差分が出力電流Ｉｏｕｔとなる。出力電流Ｉｏｕｔが
グラフＧ１３に示される。
６のトランジスタサイズもＮチャネルＭＯＳトランジス
タ２１２のトランジスタサイズのα倍とすると、Ｎチャ
ネルＭＯＳトランジスタ２１６の飽和電流もバイアス電
流Ｉｂｉａｓのα倍（１０倍）の５０μＡとなる。グラ
フＧ１１に出力電位ＶＯＵＴとＮチャネルＭＯＳトラン
ジスタ２１６に流れる電流との関係が示される。そし
て、ＮチャネルＭＯＳトランジスタ２１４に流れる電流
とＮチャネルＭＯＳトランジスタ２１６に流れる電流と
の差分が出力電流Ｉｏｕｔとなる。出力電流Ｉｏｕｔが
グラフＧ１３に示される。
【０１０９】図１３に示した構成では、基準電位ＶＩＮ
が下がった場合にも、ＮチャネルＭＯＳトランジスタ２
１２に流れるバイアス電流が減少しないので、動作範囲
の下限が０Ｖにまで広がる。
が下がった場合にも、ＮチャネルＭＯＳトランジスタ２
１２に流れるバイアス電流が減少しないので、動作範囲
の下限が０Ｖにまで広がる。
【０１１０】たとえば、基準電位ＶＩＮが０Ｖのとき、
ＮチャネルＭＯＳトランジスタ２１２のソース−ドレイ
ン間電圧も０Ｖとなる。したがって、ＮチャネルＭＯＳ
トランジスタ２１２に流れる電流はなくなってしまう。
しかし、ＰチャネルＭＯＳトランジスタ２０８には、実
施の形態１で説明しているように、５μＡが流れる。こ
の電流は、基準電位ＶＩＮが伝達されてくるノードに流
れ込むことになる。個の場合、ＮチャネルＭＯＳトラン
ジスタ２１０には依然として５μＡが流れるので、基準
電位ＶＩＮが０Ｖになっても、ノードＮＤ２ａは、基準
電位ＶＩＮに対して１．３Ｖ高い電圧に保持される。
ＮチャネルＭＯＳトランジスタ２１２のソース−ドレイ
ン間電圧も０Ｖとなる。したがって、ＮチャネルＭＯＳ
トランジスタ２１２に流れる電流はなくなってしまう。
しかし、ＰチャネルＭＯＳトランジスタ２０８には、実
施の形態１で説明しているように、５μＡが流れる。こ
の電流は、基準電位ＶＩＮが伝達されてくるノードに流
れ込むことになる。個の場合、ＮチャネルＭＯＳトラン
ジスタ２１０には依然として５μＡが流れるので、基準
電位ＶＩＮが０Ｖになっても、ノードＮＤ２ａは、基準
電位ＶＩＮに対して１．３Ｖ高い電圧に保持される。
【０１１１】したがって、図１３の回路は、仮に、昇圧
電位ＶＰＰが１０Ｖとすると、基準電位ＶＩＮに対する
動作範囲の制限が０Ｖ＜ＶＩＮ＜８．２Ｖとなる。つま
り、図６に示した回路と比べて動作範囲が広がるという
利点がある。
電位ＶＰＰが１０Ｖとすると、基準電位ＶＩＮに対する
動作範囲の制限が０Ｖ＜ＶＩＮ＜８．２Ｖとなる。つま
り、図６に示した回路と比べて動作範囲が広がるという
利点がある。
【０１１２】［実施の形態２の変形例１］図１５は、実
施の形態２の変形例１において用いられる電圧アンプ回
路２００ａの構成を示した回路図である。
施の形態２の変形例１において用いられる電圧アンプ回
路２００ａの構成を示した回路図である。
【０１１３】図１５を参照して、電圧アンプ回路２００
ａは、図１３で示した電圧アンプ回路２００の構成にお
いて駆動部２０６に代えて駆動部２０６ａを含む。他の
構成は電圧アンプ回路２００と同様であり説明は繰返さ
ない。
ａは、図１３で示した電圧アンプ回路２００の構成にお
いて駆動部２０６に代えて駆動部２０６ａを含む。他の
構成は電圧アンプ回路２００と同様であり説明は繰返さ
ない。
【０１１４】駆動部２０６ａは、図１３における駆動部
２０６の構成において、ＮチャネルＭＯＳトランジスタ
２１４のドレインと昇圧電位ＶＰＰが与えられるノード
との間にＮチャネルＭＯＳトランジスタ２１８が挿入さ
れる。ＮチャネルＭＯＳトランジスタ２１８のゲートは
昇圧電位ＶＰＰに結合される。
２０６の構成において、ＮチャネルＭＯＳトランジスタ
２１４のドレインと昇圧電位ＶＰＰが与えられるノード
との間にＮチャネルＭＯＳトランジスタ２１８が挿入さ
れる。ＮチャネルＭＯＳトランジスタ２１８のゲートは
昇圧電位ＶＰＰに結合される。
【０１１５】ＮチャネルＭＯＳトランジスタ２１４に直
列にＮチャネルＭＯＳトランジスタ２１８を接続するこ
とにより、ＮチャネルＭＯＳトランジスタ２１４のドレ
イン−ソース間に印加される高電圧が緩和され、ホット
キャリアによるトランジスタの劣化が軽減される。
列にＮチャネルＭＯＳトランジスタ２１８を接続するこ
とにより、ＮチャネルＭＯＳトランジスタ２１４のドレ
イン−ソース間に印加される高電圧が緩和され、ホット
キャリアによるトランジスタの劣化が軽減される。
【０１１６】［実施の形態２の変形例２］実施の形態２
で説明した電圧アンプ回路２００では、基準電位ＶＩＮ
が５Ｖで、ノードＮＤ２ａの電位が６．３Ｖのとき出力
電位ＶＯＵＴとして４Ｖを出力する場合には、Ｎチャネ
ルＭＯＳトランジスタ２１４のゲートソース間電圧ＶＧ
Ｓは２．３Ｖとなる。このときＮチャネルＭＯＳトラン
ジスタ２１４に流れる電流は、 ＩDS＝２００μＡ／Ｖ2×（２．３Ｖ−０．８Ｖ）2＝４
５０μＡ となる。
で説明した電圧アンプ回路２００では、基準電位ＶＩＮ
が５Ｖで、ノードＮＤ２ａの電位が６．３Ｖのとき出力
電位ＶＯＵＴとして４Ｖを出力する場合には、Ｎチャネ
ルＭＯＳトランジスタ２１４のゲートソース間電圧ＶＧ
Ｓは２．３Ｖとなる。このときＮチャネルＭＯＳトラン
ジスタ２１４に流れる電流は、 ＩDS＝２００μＡ／Ｖ2×（２．３Ｖ−０．８Ｖ）2＝４
５０μＡ となる。
【０１１７】この電流のうち５０μＡはＮチャネルＭＯ
Ｓトランジスタ２１６に流れ、４００μＡは出力電流Ｉ
ｏｕｔとなる。ＮチャネルＭＯＳトランジスタ２１４に
流れる電流４５０μＡは、昇圧電位ＶＰＰを発生するチ
ャージポンプ回路によって供給される。しかし、チャー
ジポンプ回路のような電流供給能力の高くない供給源の
場合には、昇圧電位ＶＰＰの電位が低下してしまうとい
う問題が生ずる。
Ｓトランジスタ２１６に流れ、４００μＡは出力電流Ｉ
ｏｕｔとなる。ＮチャネルＭＯＳトランジスタ２１４に
流れる電流４５０μＡは、昇圧電位ＶＰＰを発生するチ
ャージポンプ回路によって供給される。しかし、チャー
ジポンプ回路のような電流供給能力の高くない供給源の
場合には、昇圧電位ＶＰＰの電位が低下してしまうとい
う問題が生ずる。
【０１１８】図１６は、実施の形態２の変形例２である
電圧アンプ回路２００ｂの構成を示す回路図である。
電圧アンプ回路２００ｂの構成を示す回路図である。
【０１１９】電圧アンプ回路２００ｂは、図１３に示し
た電圧アンプ回路２００の構成において、駆動部２０６
に代えて駆動部２０６ｂを含む。他の点は、電圧アンプ
回路２００の構成と同様であり説明は繰返さない。
た電圧アンプ回路２００の構成において、駆動部２０６
に代えて駆動部２０６ｂを含む。他の点は、電圧アンプ
回路２００の構成と同様であり説明は繰返さない。
【０１２０】駆動部２０６ｂは、図１３で説明した駆動
部２０６の構成において、昇圧電位ＶＰＰが与えられる
ノードとＮチャネルＭＯＳトランジスタ２１４のドレイ
ンとの間にＰチャネルＭＯＳトランジスタ２２０が挿入
される。ＰチャネルＭＯＳトランジスタ２２０のゲート
は、バイアス電圧ＢＩＡＳＰを受ける。
部２０６の構成において、昇圧電位ＶＰＰが与えられる
ノードとＮチャネルＭＯＳトランジスタ２１４のドレイ
ンとの間にＰチャネルＭＯＳトランジスタ２２０が挿入
される。ＰチャネルＭＯＳトランジスタ２２０のゲート
は、バイアス電圧ＢＩＡＳＰを受ける。
【０１２１】ＰチャネルＭＯＳトランジスタ２２０のト
ランジスタサイズは、ＰチャネルＭＯＳトランジスタ２
０８のトランジスタサイズのβ倍（たとえば２０倍）と
する。
ランジスタサイズは、ＰチャネルＭＯＳトランジスタ２
０８のトランジスタサイズのβ倍（たとえば２０倍）と
する。
【０１２２】先に説明したように、バイアス電流Ｉｂｉ
ａｓは５μＡであるから、ＰチャネルＭＯＳトランジス
タ２２０の飽和電流は１００μＡとなる。これにより、
ＰチャネルＭＯＳトランジスタ２２０を介して昇圧電位
ＶＰＰが与えられるノードから流出する電流は最大で１
００μＡに制限される。
ａｓは５μＡであるから、ＰチャネルＭＯＳトランジス
タ２２０の飽和電流は１００μＡとなる。これにより、
ＰチャネルＭＯＳトランジスタ２２０を介して昇圧電位
ＶＰＰが与えられるノードから流出する電流は最大で１
００μＡに制限される。
【０１２３】図１７は、図１６に示した電圧アンプ回路
２００ｂの特性を説明するための図である。
２００ｂの特性を説明するための図である。
【０１２４】図１７を参照して、グラフＧ１４は、基準
電位ＶＩＮが５Ｖのときに図１３におけるＮチャネルＭ
ＯＳトランジスタ２１４に流れる電流と出力電位ＶＯＵ
Ｔとの関係を示したグラフである。ただし、流れる電流
が１００μＡを超えると、ＰチャネルＭＯＳトランジス
タ２２０の制限がかかるため、流れる電流の最大値は１
００μＡに制限されることになるグラフＧ１５は、図１
６に示した回路のＮチャネルＭＯＳトランジスタ２１６
に流れる電流と出力電位ＶＯＵＴとの間の関係を示した
グラフである。
電位ＶＩＮが５Ｖのときに図１３におけるＮチャネルＭ
ＯＳトランジスタ２１４に流れる電流と出力電位ＶＯＵ
Ｔとの関係を示したグラフである。ただし、流れる電流
が１００μＡを超えると、ＰチャネルＭＯＳトランジス
タ２２０の制限がかかるため、流れる電流の最大値は１
００μＡに制限されることになるグラフＧ１５は、図１
６に示した回路のＮチャネルＭＯＳトランジスタ２１６
に流れる電流と出力電位ＶＯＵＴとの間の関係を示した
グラフである。
【０１２５】グラフＧ１６は、ＮチャネルＭＯＳトラン
ジスタ２１４に流れる電流とＮチャネルＭＯＳトランジ
スタ２１６に流れる電流との差によって求められた基準
電位ＶＩＮが５Ｖのときの出力電位ＶＯＵＴと出力電流
Ｉｏｕｔとの間の関係を示したグラフである。
ジスタ２１４に流れる電流とＮチャネルＭＯＳトランジ
スタ２１６に流れる電流との差によって求められた基準
電位ＶＩＮが５Ｖのときの出力電位ＶＯＵＴと出力電流
Ｉｏｕｔとの間の関係を示したグラフである。
【０１２６】グラフＧ１６によれば、出力電位ＶＯＵＴ
が５Ｖよりも下がった場合においても、出力電流Ｉｏｕ
ｔは５０μＡ以下に保たれる。したがって、昇圧電位Ｖ
ＰＰを発生する回路の能力に応じてＰチャネルＭＯＳト
ランジスタ２２０のサイズによって定まる係数βを設定
することにより、昇圧電位ＶＰＰの低下を防止すること
ができる。
が５Ｖよりも下がった場合においても、出力電流Ｉｏｕ
ｔは５０μＡ以下に保たれる。したがって、昇圧電位Ｖ
ＰＰを発生する回路の能力に応じてＰチャネルＭＯＳト
ランジスタ２２０のサイズによって定まる係数βを設定
することにより、昇圧電位ＶＰＰの低下を防止すること
ができる。
【０１２７】［実施の形態２の変形例３］図１８は、実
施の形態２の変形例３において用いられる電圧アンプ回
路２００ｃの構成を示した回路図である。
施の形態２の変形例３において用いられる電圧アンプ回
路２００ｃの構成を示した回路図である。
【０１２８】図１８を参照して、電圧アンプ回路２００
ｃは、図１６に示した電圧アンプ回路２００ｂの構成に
おいて、基準電位入力部２０４に代えて基準電位入力部
２０４ｃを含み、駆動部２０６ｂに代えて駆動部２０６
ｃを含む点が電圧アンプ回路２００ｂと異なる。基準電
位入力部２０４ｃは、図１６における基準電位入力部２
０４ｃの構成において、ＮチャネルＭＯＳトランジスタ
２１０とＰチャネルＭＯＳトランジスタ２０８の間にＰ
チャネルＭＯＳトランジスタ２２２が挿入されている。
ＰチャネルＭＯＳトランジスタ２２２のゲートは電源電
位に結合されている。
ｃは、図１６に示した電圧アンプ回路２００ｂの構成に
おいて、基準電位入力部２０４に代えて基準電位入力部
２０４ｃを含み、駆動部２０６ｂに代えて駆動部２０６
ｃを含む点が電圧アンプ回路２００ｂと異なる。基準電
位入力部２０４ｃは、図１６における基準電位入力部２
０４ｃの構成において、ＮチャネルＭＯＳトランジスタ
２１０とＰチャネルＭＯＳトランジスタ２０８の間にＰ
チャネルＭＯＳトランジスタ２２２が挿入されている。
ＰチャネルＭＯＳトランジスタ２２２のゲートは電源電
位に結合されている。
【０１２９】駆動部２０６ｃは、図１６における駆動部
２０６ｂの構成において、ＰチャネルＭＯＳトランジス
タ２２０とＮチャネルＭＯＳトランジスタ２１４との間
にＰチャネルＭＯＳトランジスタ２２４が挿入される。
ＰチャネルＭＯＳトランジスタ２２４のゲートは電源電
位に結合される。
２０６ｂの構成において、ＰチャネルＭＯＳトランジス
タ２２０とＮチャネルＭＯＳトランジスタ２１４との間
にＰチャネルＭＯＳトランジスタ２２４が挿入される。
ＰチャネルＭＯＳトランジスタ２２４のゲートは電源電
位に結合される。
【０１３０】他の構成は、図１６における電圧アンプ回
路２００ｂと同様であり説明は繰返さない。
路２００ｂと同様であり説明は繰返さない。
【０１３１】ここで、たとえばＰチャネルＭＯＳトラン
ジスタ２２２のトランジスタサイズをＰチャネルＭＯＳ
トランジスタ２０８のトランジスタサイズと等しくし、
ＰチャネルＭＯＳトランジスタ２２４のトランジスタサ
イズをＰチャネルＭＯＳトランジスタ２２０のトランジ
スタサイズと等しくする。
ジスタ２２２のトランジスタサイズをＰチャネルＭＯＳ
トランジスタ２０８のトランジスタサイズと等しくし、
ＰチャネルＭＯＳトランジスタ２２４のトランジスタサ
イズをＰチャネルＭＯＳトランジスタ２２０のトランジ
スタサイズと等しくする。
【０１３２】図１６で説明したように、ＰチャネルＭＯ
Ｓトランジスタ２２０には最大でも１００μＡしか電流
は流れない。したがって、ＰチャネルＭＯＳトランジス
タ２２４にも最大で１００μＡしか電流は流れないこと
になる。
Ｓトランジスタ２２０には最大でも１００μＡしか電流
は流れない。したがって、ＰチャネルＭＯＳトランジス
タ２２４にも最大で１００μＡしか電流は流れないこと
になる。
【０１３３】ＰチャネルＭＯＳトランジスタ２２０によ
って電流が制限される場合には、ＮチャネルＭＯＳトラ
ンジスタ２１４のソースドレイン間には電圧はあまりか
かっておらず、ＰチャネルＭＯＳトランジスタ２２０の
ソース−ドレイン間に高電圧がかかることになる。
って電流が制限される場合には、ＮチャネルＭＯＳトラ
ンジスタ２１４のソースドレイン間には電圧はあまりか
かっておらず、ＰチャネルＭＯＳトランジスタ２２０の
ソース−ドレイン間に高電圧がかかることになる。
【０１３４】この対策として、駆動部２０６ｃにはＰチ
ャネルＭＯＳトランジスタ２２４を付加している。Ｐチ
ャネルＭＯＳトランジスタ２２０、２２４のトランジス
タサイズがそれぞれ等しいので、等しい電流が流れる場
合にはそれぞれのゲートソース間の電位差は等しくな
る。ＰチャネルＭＯＳトランジスタ２２４のゲートは電
源電位Ｖｃｃに結合されているので、ノードＮＤ２ｄの
電位は、 Ｖ（ＮＤ２ｄ）＝Ｖｃｃ＋｜ＶＰＰ−ＢＩＡＳＰ｜ となり、かつ、この電位より下がることはない。つま
り、ＰチャネルＭＯＳトランジスタ２２０のソース−ド
レイン間の電圧ＶDSは、 ＶDS＝ＶＰＰ−（Ｖｃｃ＋｜ＶＰＰ−ＢＩＡＳＰ｜） 以下に抑制でき、ＰチャネルＭＯＳトランジスタ２２０
のソースドレイン間の電圧緩和が図れる。
ャネルＭＯＳトランジスタ２２４を付加している。Ｐチ
ャネルＭＯＳトランジスタ２２０、２２４のトランジス
タサイズがそれぞれ等しいので、等しい電流が流れる場
合にはそれぞれのゲートソース間の電位差は等しくな
る。ＰチャネルＭＯＳトランジスタ２２４のゲートは電
源電位Ｖｃｃに結合されているので、ノードＮＤ２ｄの
電位は、 Ｖ（ＮＤ２ｄ）＝Ｖｃｃ＋｜ＶＰＰ−ＢＩＡＳＰ｜ となり、かつ、この電位より下がることはない。つま
り、ＰチャネルＭＯＳトランジスタ２２０のソース−ド
レイン間の電圧ＶDSは、 ＶDS＝ＶＰＰ−（Ｖｃｃ＋｜ＶＰＰ−ＢＩＡＳＰ｜） 以下に抑制でき、ＰチャネルＭＯＳトランジスタ２２０
のソースドレイン間の電圧緩和が図れる。
【０１３５】［実施の形態３］図１９は、実施の形態３
で用いられる電圧アンプ回路３００の構成を示した回路
図である。
で用いられる電圧アンプ回路３００の構成を示した回路
図である。
【０１３６】図１９を参照して、電圧アンプ回路３００
は、バイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮを出力するバ
イアス電圧発生回路３０２と、基準電位ＶＩＮを受ける
基準電位入力部３０４と、基準電位入力部３０４の出力
を受け応じて出力電位ＶＯＵＴを出力する駆動部３０６
を含む。
は、バイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮを出力するバ
イアス電圧発生回路３０２と、基準電位ＶＩＮを受ける
基準電位入力部３０４と、基準電位入力部３０４の出力
を受け応じて出力電位ＶＯＵＴを出力する駆動部３０６
を含む。
【０１３７】バイアス電圧回路３０２は、図６に示した
バイアス電圧発生回路１０２と同様な構成を有しており
説明は繰返さない。
バイアス電圧発生回路１０２と同様な構成を有しており
説明は繰返さない。
【０１３８】基準電位入力部３０４は、昇圧電位ＶＰＰ
にソースが結合されゲートにバイアス電圧ＶＩＡＳＰを
受けるＰチャネルＭＯＳトランジスタ３０８と、Ｐチャ
ネルＭＯＳトランジスタ３０８のドレインにソースが接
続されゲートが自分自身のドレインに接続されているＰ
チャネルＭＯＳトランジスタ３１０と、ＰチャネルＭＯ
Ｓトランジスタ３１０のドレインと接地ノードとの間に
接続されゲートにバイアス電圧ＢＩＡＳＮを受けるＮチ
ャネルＭＯＳトランジスタ３１２とを含む。
にソースが結合されゲートにバイアス電圧ＶＩＡＳＰを
受けるＰチャネルＭＯＳトランジスタ３０８と、Ｐチャ
ネルＭＯＳトランジスタ３０８のドレインにソースが接
続されゲートが自分自身のドレインに接続されているＰ
チャネルＭＯＳトランジスタ３１０と、ＰチャネルＭＯ
Ｓトランジスタ３１０のドレインと接地ノードとの間に
接続されゲートにバイアス電圧ＢＩＡＳＮを受けるＮチ
ャネルＭＯＳトランジスタ３１２とを含む。
【０１３９】駆動部３０６は、ソースが昇圧電位ＶＰＰ
に結合されゲートがバイアス電圧ＢＩＡＳＰに結合され
るＰチャネルＭＯＳトランジスタ３１４と、Ｐチャネル
ＭＯＳトランジスタ３１４のドレインと接地ノードとの
間に接続されゲートがＰチャネルＭＯＳトランジスタ３
１０のドレインと接続されるＰチャネルＭＯＳトランジ
スタ３１６を含む。
に結合されゲートがバイアス電圧ＢＩＡＳＰに結合され
るＰチャネルＭＯＳトランジスタ３１４と、Ｐチャネル
ＭＯＳトランジスタ３１４のドレインと接地ノードとの
間に接続されゲートがＰチャネルＭＯＳトランジスタ３
１０のドレインと接続されるＰチャネルＭＯＳトランジ
スタ３１６を含む。
【０１４０】電圧アンプ回路３００は、図１３に示した
電圧アンプ回路２００と対称的な構成を有しており、実
施の形態１で説明した電圧アンプ回路５０の特性を改善
したものである。実施の形態２の電圧アンプ回路２００
は基準電位ＶＩＮが低い電圧の場合の特性が改善された
が、電圧アンプ回路３００は、基準電位ＶＩＮが高い場
合、すなわち基準電位ＶＩＮが昇圧電位ＶＰＰに近くな
った場合の特性が改善される。
電圧アンプ回路２００と対称的な構成を有しており、実
施の形態１で説明した電圧アンプ回路５０の特性を改善
したものである。実施の形態２の電圧アンプ回路２００
は基準電位ＶＩＮが低い電圧の場合の特性が改善された
が、電圧アンプ回路３００は、基準電位ＶＩＮが高い場
合、すなわち基準電位ＶＩＮが昇圧電位ＶＰＰに近くな
った場合の特性が改善される。
【０１４１】［実施の形態３の変形例１］図２０は、実
施の形態３の変形例１の電圧アンプ回路３００ａの構成
を示した回路図である。
施の形態３の変形例１の電圧アンプ回路３００ａの構成
を示した回路図である。
【０１４２】図２０を参照して、電圧アンプ回路３００
ａは、図１９に示した電圧アンプ回路３００の構成にお
いて駆動部３０６に代えて駆動部３０６ａを含む。
ａは、図１９に示した電圧アンプ回路３００の構成にお
いて駆動部３０６に代えて駆動部３０６ａを含む。
【０１４３】駆動部３０６ａは図１９に示した駆動部３
０６の構成においてＰチャネルＭＯＳトランジスタ３１
６のドレインと接地ノードとの間にＰチャネルＭＯＳト
ランジスタ３１８が挿入される。ＰチャネルＭＯＳトラ
ンジスタ３１８のゲートは接地ノードに接続される。
０６の構成においてＰチャネルＭＯＳトランジスタ３１
６のドレインと接地ノードとの間にＰチャネルＭＯＳト
ランジスタ３１８が挿入される。ＰチャネルＭＯＳトラ
ンジスタ３１８のゲートは接地ノードに接続される。
【０１４４】このような構成とすることにより、図９、
図１５に示した場合と同様にＰチャネルＭＯＳトランジ
スタ３１６のソース−ドレイン間にかかる高電圧が緩和
され、ホットキャリアによるトランジスタの劣化を防ぐ
ことができる。
図１５に示した場合と同様にＰチャネルＭＯＳトランジ
スタ３１６のソース−ドレイン間にかかる高電圧が緩和
され、ホットキャリアによるトランジスタの劣化を防ぐ
ことができる。
【０１４５】［実施の形態３の変形例２］図２１は、実
施の形態３の変形例２において用いられる電圧アンプ回
路３００ｂの構成を示した回路図である。
施の形態３の変形例２において用いられる電圧アンプ回
路３００ｂの構成を示した回路図である。
【０１４６】図２１を参照して、電圧アンプ回路３００
ｂは、図１９に示した電圧アンプ回路３００の構成にお
いて、駆動部３０６に代えて駆動部３０６ｂを含む点が
電圧アンプ回路３００と異なる。他の構成は電圧アンプ
回路３００と同様であり説明は繰返さない。
ｂは、図１９に示した電圧アンプ回路３００の構成にお
いて、駆動部３０６に代えて駆動部３０６ｂを含む点が
電圧アンプ回路３００と異なる。他の構成は電圧アンプ
回路３００と同様であり説明は繰返さない。
【０１４７】駆動部３０６ｂは、図１９に示した駆動部
３０６の構成において、ＰチャネルＭＯＳトランジスタ
３１６のドレインと接地ノードとの間にＮチャネルＭＯ
Ｓトランジスタ３２０が挿入される。ＮチャネルＭＯＳ
トランジスタ３２０のゲートは、バイアス電圧ＢＩＡＳ
Ｎを受ける。
３０６の構成において、ＰチャネルＭＯＳトランジスタ
３１６のドレインと接地ノードとの間にＮチャネルＭＯ
Ｓトランジスタ３２０が挿入される。ＮチャネルＭＯＳ
トランジスタ３２０のゲートは、バイアス電圧ＢＩＡＳ
Ｎを受ける。
【０１４８】電圧アンプ回路３００ｂは、図１６に示し
た電圧アンプ回路２００ｂと対称的な構成になってい
る。図１６の場合で説明したように、図２１において
は、ＮチャネルＭＯＳトランジスタ３２０によってＰチ
ャネルＭＯＳトランジスタ３１６に流れる最大電流が制
限される。したがって、電源回路の供給能力が小さい場
合に電源電位の変動を抑えることができる。
た電圧アンプ回路２００ｂと対称的な構成になってい
る。図１６の場合で説明したように、図２１において
は、ＮチャネルＭＯＳトランジスタ３２０によってＰチ
ャネルＭＯＳトランジスタ３１６に流れる最大電流が制
限される。したがって、電源回路の供給能力が小さい場
合に電源電位の変動を抑えることができる。
【０１４９】［実施の形態３の変形例３］図２２は、実
施の形態３の変形例３において用いられる電圧アンプ回
路３００ｃの構成を示した回路図である。
施の形態３の変形例３において用いられる電圧アンプ回
路３００ｃの構成を示した回路図である。
【０１５０】図２２を参照して、電圧アンプ回路３００
ｃは、図２１に示した電圧アンプ回路３００ｂの構成に
おいて、基準電位入力部３０４に代えて基準電位入力部
３０４ｃを含み、駆動部３０６ｂに代えて駆動部３０６
ｃを含む点が電圧アンプ回路３００ｂと異なる。
ｃは、図２１に示した電圧アンプ回路３００ｂの構成に
おいて、基準電位入力部３０４に代えて基準電位入力部
３０４ｃを含み、駆動部３０６ｂに代えて駆動部３０６
ｃを含む点が電圧アンプ回路３００ｂと異なる。
【０１５１】基準電位入力部３０４ｃは、図２１に示し
た基準電位入力部３０４の構成において、ＰチャネルＭ
ＯＳトランジスタ３１０とＮチャネルＭＯＳトランジス
タ３１２の間にＮチャネルＭＯＳトランジスタ３２２が
挿入される。ＮチャネルＭＯＳトランジスタ３２２のゲ
ートは電源電位Ｖｃｃに結合される。
た基準電位入力部３０４の構成において、ＰチャネルＭ
ＯＳトランジスタ３１０とＮチャネルＭＯＳトランジス
タ３１２の間にＮチャネルＭＯＳトランジスタ３２２が
挿入される。ＮチャネルＭＯＳトランジスタ３２２のゲ
ートは電源電位Ｖｃｃに結合される。
【０１５２】駆動部３０６ｃは、図２１に示した駆動部
３０６ｂの構成において、ＰチャネルＭＯＳトランジス
タ３１６とＮチャネルＭＯＳトランジスタ３２０の間に
ＮチャネルＭＯＳトランジスタ３２４が挿入される。Ｎ
チャネルＭＯＳトランジスタ３２４のゲートは電源電位
Ｖｃｃに結合される。このような構成とすることによ
り、図１８に示した電圧アンプ回路２００ｃの場合と同
様に、電流制限用トランジスタに高電圧がかかるような
状況において、高電圧を緩和することができる。
３０６ｂの構成において、ＰチャネルＭＯＳトランジス
タ３１６とＮチャネルＭＯＳトランジスタ３２０の間に
ＮチャネルＭＯＳトランジスタ３２４が挿入される。Ｎ
チャネルＭＯＳトランジスタ３２４のゲートは電源電位
Ｖｃｃに結合される。このような構成とすることによ
り、図１８に示した電圧アンプ回路２００ｃの場合と同
様に、電流制限用トランジスタに高電圧がかかるような
状況において、高電圧を緩和することができる。
【０１５３】したがって、ホットキャリアによるトラン
ジスタの劣化を防ぐことができる。 ［実施の形態４］実施の形態１における電圧アンプ回路
は、動作電流を抑制できるが、動作範囲が、たとえば
１．８Ｖ＜ＶＩＮ＜８．２Ｖに制限されるという欠点が
ある。
ジスタの劣化を防ぐことができる。 ［実施の形態４］実施の形態１における電圧アンプ回路
は、動作電流を抑制できるが、動作範囲が、たとえば
１．８Ｖ＜ＶＩＮ＜８．２Ｖに制限されるという欠点が
ある。
【０１５４】一方、実施の形態２の電圧アンプ回路は、
動作範囲をたとえば０Ｖ＜ＶＩＮ＜８．２Ｖと拡張でき
るが、その動作電流は多くなるという欠点がある。ま
た、実施の形態３の電圧アンプ回路は、動作範囲を、た
とえば１．８Ｖ＜ＶＩＮ＜１０Ｖと拡張できるが、その
動作電流は多くなるという欠点がある。
動作範囲をたとえば０Ｖ＜ＶＩＮ＜８．２Ｖと拡張でき
るが、その動作電流は多くなるという欠点がある。ま
た、実施の形態３の電圧アンプ回路は、動作範囲を、た
とえば１．８Ｖ＜ＶＩＮ＜１０Ｖと拡張できるが、その
動作電流は多くなるという欠点がある。
【０１５５】そこで、３種類の電圧アンプ回路の出力を
共通に接続し、与えられる基準電位ＶＩＮに応じて動作
させるアンプを切換えて使用する構成にすると、動作範
囲をたとえば０Ｖ＜ＶＩＮ＜１０Ｖに拡張できるととも
に、動作電流も最小限に抑制することができる。
共通に接続し、与えられる基準電位ＶＩＮに応じて動作
させるアンプを切換えて使用する構成にすると、動作範
囲をたとえば０Ｖ＜ＶＩＮ＜１０Ｖに拡張できるととも
に、動作電流も最小限に抑制することができる。
【０１５６】図２３は、実施の形態４において用いられ
る電圧アンプ回路４００の構成を示すブロック図であ
る。
る電圧アンプ回路４００の構成を示すブロック図であ
る。
【０１５７】図２３を参照して、電圧アンプ回路４００
は、書込＆消去制御部２から制御信号Ｓ０，Ｓ１，Ｓ２
を受ける制御信号発生部４０２と、制御信号ＨＥに応じ
て活性化し基準電位ＶＩＮと等しい電位にノードＮＯＵ
Ｔを駆動する高電圧アンプ回路４０４と、制御信号ＭＥ
に応じて活性化し基準電位ＶＩＮと等しい電位にノード
ＮＯＵＴを駆動する中電圧アンプ回路４０６と、制御信
号ＬＥに応じて活性化し基準電位ＶＩＮと等しい電位に
ノードＮＯＵＴを駆動する低電圧アンプ回路４０８とを
含む。電圧アンプ回路４００は、ノードＮＯＵＴから出
力電位ＶＯＵＴを出力する。
は、書込＆消去制御部２から制御信号Ｓ０，Ｓ１，Ｓ２
を受ける制御信号発生部４０２と、制御信号ＨＥに応じ
て活性化し基準電位ＶＩＮと等しい電位にノードＮＯＵ
Ｔを駆動する高電圧アンプ回路４０４と、制御信号ＭＥ
に応じて活性化し基準電位ＶＩＮと等しい電位にノード
ＮＯＵＴを駆動する中電圧アンプ回路４０６と、制御信
号ＬＥに応じて活性化し基準電位ＶＩＮと等しい電位に
ノードＮＯＵＴを駆動する低電圧アンプ回路４０８とを
含む。電圧アンプ回路４００は、ノードＮＯＵＴから出
力電位ＶＯＵＴを出力する。
【０１５８】図２４は、図２３における制御信号発生部
４０２の構成を示した回路図である。
４０２の構成を示した回路図である。
【０１５９】図２４を参照して、制御信号発生部４０２
は、制御信号Ｓ１を受けて反転し信号／Ｓ１を出力する
インバータ４１４と、制御信号Ｓ２を受けて反転し信号
／Ｓ２を出力するインバータ４１２と、信号／Ｓ１，／
Ｓ２を受けて制御信号ＬＥを出力するＡＮＤ回路４２２
と、制御信号Ｓ０，Ｓ２を受けるＡＮＤ回路４１８と、
制御信号Ｓ１，Ｓ２を受けるＡＮＤ回路４１６と、ＡＮ
Ｄ回路４１６，４１８の出力を受けて制御信号ＨＥを出
力するＯＲ回路４２０とを含む。
は、制御信号Ｓ１を受けて反転し信号／Ｓ１を出力する
インバータ４１４と、制御信号Ｓ２を受けて反転し信号
／Ｓ２を出力するインバータ４１２と、信号／Ｓ１，／
Ｓ２を受けて制御信号ＬＥを出力するＡＮＤ回路４２２
と、制御信号Ｓ０，Ｓ２を受けるＡＮＤ回路４１８と、
制御信号Ｓ１，Ｓ２を受けるＡＮＤ回路４１６と、ＡＮ
Ｄ回路４１６，４１８の出力を受けて制御信号ＨＥを出
力するＯＲ回路４２０とを含む。
【０１６０】図２５は、図２３における高電圧アンプ回
路４０４の構成を示す回路図である。
路４０４の構成を示す回路図である。
【０１６１】図２５を参照して、高電圧アンプ回路４０
４は、バイアス電圧ＨＢＩＡＳＰ，ＨＢＩＡＳＮを出力
するバイアス電圧発生回路５０２と、バイアス電圧を制
御信号ＨＥに応じて伝達するスイッチ回路５０３と、ス
イッチ回路５０３の出力に応じて活性化し、基準電位Ｖ
ＩＮに応じた出力を伝達する基準電位入力部５０４と、
基準電位入力部５０４の出力を受けてノードＮＯＵＴを
駆動する駆動部５０６とを含む。
４は、バイアス電圧ＨＢＩＡＳＰ，ＨＢＩＡＳＮを出力
するバイアス電圧発生回路５０２と、バイアス電圧を制
御信号ＨＥに応じて伝達するスイッチ回路５０３と、ス
イッチ回路５０３の出力に応じて活性化し、基準電位Ｖ
ＩＮに応じた出力を伝達する基準電位入力部５０４と、
基準電位入力部５０４の出力を受けてノードＮＯＵＴを
駆動する駆動部５０６とを含む。
【０１６２】スイッチ回路５０３は、制御信号ＨＥを受
けてイネーブル信号ＨＡＭＰＥ，／ＨＡＭＰＥを出力す
る制御回路５３２を含む。入力信号ＨＥがＨレベルのと
きに、イネーブル信号ＨＡＭＰＥは昇圧電位ＶＰＰとな
る。一方、イネーブル信号／ＨＡＭＰＥは０Ｖとなる。
けてイネーブル信号ＨＡＭＰＥ，／ＨＡＭＰＥを出力す
る制御回路５３２を含む。入力信号ＨＥがＨレベルのと
きに、イネーブル信号ＨＡＭＰＥは昇圧電位ＶＰＰとな
る。一方、イネーブル信号／ＨＡＭＰＥは０Ｖとなる。
【０１６３】制御信号ＨＥがＬレベルのときには、イネ
ーブル信号ＨＡＭＰＥが０Ｖとなり、イネーブル信号／
ＨＡＭＰＥは昇圧電位ＶＰＰとなる。
ーブル信号ＨＡＭＰＥが０Ｖとなり、イネーブル信号／
ＨＡＭＰＥは昇圧電位ＶＰＰとなる。
【０１６４】この制御回路５３２は、図４に示したセレ
クタ制御回路７２と同様な構成を有しており、説明は繰
返さない。
クタ制御回路７２と同様な構成を有しており、説明は繰
返さない。
【０１６５】スイッチ回路５０３は、さらに、ノードＮ
４１とノードＮ４２の間に接続されゲートにイネーブル
信号ＨＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ
５３４と、ＮチャネルＭＯＳトランジスタ５３４と並列
に接続されゲートにイネーブル信号／ＨＡＭＰＥを受け
るＰチャネルＭＯＳトランジスタ５３６とを含む。ノー
ドＮ４１にはバイアス電圧ＨＢＩＡＳＰが与えられてお
り、制御信号ＨＥがＨレベルのときにトランジスタ５３
４，５３６は導通してバイアス電圧ＨＢＩＡＳＰをノー
ドＮ４２に伝達する。
４１とノードＮ４２の間に接続されゲートにイネーブル
信号ＨＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ
５３４と、ＮチャネルＭＯＳトランジスタ５３４と並列
に接続されゲートにイネーブル信号／ＨＡＭＰＥを受け
るＰチャネルＭＯＳトランジスタ５３６とを含む。ノー
ドＮ４１にはバイアス電圧ＨＢＩＡＳＰが与えられてお
り、制御信号ＨＥがＨレベルのときにトランジスタ５３
４，５３６は導通してバイアス電圧ＨＢＩＡＳＰをノー
ドＮ４２に伝達する。
【０１６６】スイッチ回路５０３は、さらに、イネーブ
ル信号ＨＡＭＰＥをゲートに受け昇圧電位ＶＰＰにソー
スが結合されドレインがノードＮ４２に接続されるＰチ
ャネルＭＯＳトランジスタ５３８を含む。ＰチャネルＭ
ＯＳトランジスタ５３８は制御信号ＨＥがＬレベルのと
きに導通してノードＮ４２を昇圧電位ＶＰＰに結合す
る。
ル信号ＨＡＭＰＥをゲートに受け昇圧電位ＶＰＰにソー
スが結合されドレインがノードＮ４２に接続されるＰチ
ャネルＭＯＳトランジスタ５３８を含む。ＰチャネルＭ
ＯＳトランジスタ５３８は制御信号ＨＥがＬレベルのと
きに導通してノードＮ４２を昇圧電位ＶＰＰに結合す
る。
【０１６７】スイッチ回路５０３は、さらに、ノードＮ
４３とＮ４４との間に接続されゲートにイネーブル信号
ＨＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ５４
４と、ＮチャネルＭＯＳトランジスタ５４４と並列に接
続されゲートにイネーブル信号／ＨＡＭＰＥを受けるＰ
チャネルＭＯＳトランジスタ５４６とを含む。制御信号
ＨＥがＨレベルのときに導通してトランジスタ５４４，
５４６はバイアス電圧ＨＢＩＡＳＮをノードＮ４４に伝
達する。
４３とＮ４４との間に接続されゲートにイネーブル信号
ＨＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ５４
４と、ＮチャネルＭＯＳトランジスタ５４４と並列に接
続されゲートにイネーブル信号／ＨＡＭＰＥを受けるＰ
チャネルＭＯＳトランジスタ５４６とを含む。制御信号
ＨＥがＨレベルのときに導通してトランジスタ５４４，
５４６はバイアス電圧ＨＢＩＡＳＮをノードＮ４４に伝
達する。
【０１６８】スイッチ回路５０３は、さらに、ゲートに
イネーブル信号／ＨＡＭＰＥを受けノードＮ４４と接地
ノードとの間に接続されるＮチャネルＭＯＳトランジス
タ５４８を含む。ＮチャネルＭＯＳトランジスタ５４８
は、制御信号ＨＥがＬレベルのときに導通しノードＮ４
４を接地電位に結合する。
イネーブル信号／ＨＡＭＰＥを受けノードＮ４４と接地
ノードとの間に接続されるＮチャネルＭＯＳトランジス
タ５４８を含む。ＮチャネルＭＯＳトランジスタ５４８
は、制御信号ＨＥがＬレベルのときに導通しノードＮ４
４を接地電位に結合する。
【０１６９】基準電位入力部５０４は、昇圧電位ＶＰＰ
が与えられるノードとノードＮ４５との間に直列に接続
されるＰチャネルＭＯＳトランジスタ５０８，５２２
と、ノードＮ４５とノードＮ４６の間に接続されるＰチ
ャネルＭＯＳトランジスタ５１０と、ノードＮ４６と接
地ノードとの間に接続されるＮチャネルＭＯＳトランジ
スタ５１２とを含む。
が与えられるノードとノードＮ４５との間に直列に接続
されるＰチャネルＭＯＳトランジスタ５０８，５２２
と、ノードＮ４５とノードＮ４６の間に接続されるＰチ
ャネルＭＯＳトランジスタ５１０と、ノードＮ４６と接
地ノードとの間に接続されるＮチャネルＭＯＳトランジ
スタ５１２とを含む。
【０１７０】ＰチャネルＭＯＳトランジスタ５０８のゲ
ートはノードＮ４２に接続される。ＮチャネルＭＯＳト
ランジスタ５２２のゲートは電源電位Ｖｃｃに結合され
る。ＰチャネルＭＯＳトランジスタ５１０のゲートはノ
ードＮ４６に接続される。ＮチャネルＭＯＳトランジス
タ５１２のゲートはノードＮ４４に接続される。ノード
Ｎ４５には基準電位ＶＩＮが与えられる。
ートはノードＮ４２に接続される。ＮチャネルＭＯＳト
ランジスタ５２２のゲートは電源電位Ｖｃｃに結合され
る。ＰチャネルＭＯＳトランジスタ５１０のゲートはノ
ードＮ４６に接続される。ＮチャネルＭＯＳトランジス
タ５１２のゲートはノードＮ４４に接続される。ノード
Ｎ４５には基準電位ＶＩＮが与えられる。
【０１７１】駆動部５０６は、昇圧電位ＶＰＰが与えら
れるノードとノードＮＯＵＴとの間に直列に接続される
ＰチャネルＭＯＳトランジスタ５２０，５２４と、ノー
ドＮＯＵＴと接地ノードとの間に直列に接続されるＰチ
ャネルＭＯＳトランジスタ５１４，５１６とを含む。Ｐ
チャネルＭＯＳトランジスタ５２０のゲートにはノード
Ｎ４２が接続される。ＰチャネルＭＯＳトランジスタ５
２４のゲートは電源電位Ｖｃｃに結合される。Ｐチャネ
ルＭＯＳトランジスタ５１４のゲートはノードＮ４６に
接続される。ＰチャネルＭＯＳトランジスタ５１６のゲ
ートはイネーブル信号／ＨＡＭＰＥを受ける。
れるノードとノードＮＯＵＴとの間に直列に接続される
ＰチャネルＭＯＳトランジスタ５２０，５２４と、ノー
ドＮＯＵＴと接地ノードとの間に直列に接続されるＰチ
ャネルＭＯＳトランジスタ５１４，５１６とを含む。Ｐ
チャネルＭＯＳトランジスタ５２０のゲートにはノード
Ｎ４２が接続される。ＰチャネルＭＯＳトランジスタ５
２４のゲートは電源電位Ｖｃｃに結合される。Ｐチャネ
ルＭＯＳトランジスタ５１４のゲートはノードＮ４６に
接続される。ＰチャネルＭＯＳトランジスタ５１６のゲ
ートはイネーブル信号／ＨＡＭＰＥを受ける。
【０１７２】基準電位入力部５０４と駆動部５０６は、
制御信号ＨＥがＨレベルのときに、バイアス電圧ＨＢＩ
ＡＳＰ，ＨＢＩＡＳＮを受け応じて図１９で説明した電
圧アンプ回路３００と同様な働きをして基準電位ＶＩＮ
を出力電位ＶＯＵＴとして駆動力を増幅してノードＮＯ
ＵＴに出力する。
制御信号ＨＥがＨレベルのときに、バイアス電圧ＨＢＩ
ＡＳＰ，ＨＢＩＡＳＮを受け応じて図１９で説明した電
圧アンプ回路３００と同様な働きをして基準電位ＶＩＮ
を出力電位ＶＯＵＴとして駆動力を増幅してノードＮＯ
ＵＴに出力する。
【０１７３】ＰチャネルＭＯＳトランジスタ５１６のゲ
ート電位は制御信号ＨＥがＨレベルのときにはＬレベル
となる。これにより、図２０に示したＰチャネルＭＯＳ
トランジスタ３１８と同様な働きをするようになり、高
電圧が緩和される。
ート電位は制御信号ＨＥがＨレベルのときにはＬレベル
となる。これにより、図２０に示したＰチャネルＭＯＳ
トランジスタ３１８と同様な働きをするようになり、高
電圧が緩和される。
【０１７４】一方、制御信号ＨＥがＬレベルとなると、
ノードＮ４２は昇圧電位ＶＰＰに結合され、ノードＮ４
４は接地電位に結合されるので、基準電位入力部５０４
にはバイアス電流が流れなくなり、また、駆動部５０６
においてもＰチャネルＭＯＳトランジスタ５２０が非導
通状態となりかつゲートにイネーブル信号／ＨＡＭＰＥ
として昇圧電位ＶＰＰが与えられるＰチャネルＭＯＳト
ランジスタ５１６も非導通状態となるため、ノードＮＯ
ＵＴはハイインピーダンス状態となる。
ノードＮ４２は昇圧電位ＶＰＰに結合され、ノードＮ４
４は接地電位に結合されるので、基準電位入力部５０４
にはバイアス電流が流れなくなり、また、駆動部５０６
においてもＰチャネルＭＯＳトランジスタ５２０が非導
通状態となりかつゲートにイネーブル信号／ＨＡＭＰＥ
として昇圧電位ＶＰＰが与えられるＰチャネルＭＯＳト
ランジスタ５１６も非導通状態となるため、ノードＮＯ
ＵＴはハイインピーダンス状態となる。
【０１７５】図２６は、図２３に示した中電圧アンプ回
路４０６の構成を示した回路図である。
路４０６の構成を示した回路図である。
【０１７６】図２６を参照して、中電圧アンプ回路４０
６は、バイアス電圧ＭＢＩＡＳＰ，ＭＢＩＡＳＮを出力
するバイアス電圧発生回路６０２と、基準電位ＶＩＮを
受ける基準電位入力部６０４と、出力ノードＮＯＵＴを
駆動して出力電位ＶＯＵＴを出力する駆動部６０６と、
制御信号ＭＥに応じて基準電位入力部６０４と駆動部６
０６とを接続するスイッチ回路６０５とを含む。
６は、バイアス電圧ＭＢＩＡＳＰ，ＭＢＩＡＳＮを出力
するバイアス電圧発生回路６０２と、基準電位ＶＩＮを
受ける基準電位入力部６０４と、出力ノードＮＯＵＴを
駆動して出力電位ＶＯＵＴを出力する駆動部６０６と、
制御信号ＭＥに応じて基準電位入力部６０４と駆動部６
０６とを接続するスイッチ回路６０５とを含む。
【０１７７】基準電位入力部６０４は、昇圧電位ＶＰＰ
が与えられるノードとノードＮ５１との間に直列に接続
されるＰチャネルＭＯＳトランジスタ６２０，６２１
と、ノードＮ５１にゲートおよびドレインが接続されソ
ースがノードＮ５５に接続されるＮチャネルＭＯＳトラ
ンジスタ６２２と、ソースがノードＮ５５に接続されド
レインおよびゲートがノードＮ５３に接続されるＰチャ
ネルＭＯＳトランジスタ６２４と、ノードＮ５３と接地
ノードとの間に接続されゲートにバイアス電圧ＭＢＩＡ
ＳＮを受けるＮチャネルＭＯＳトランジスタ６２６とを
含む。ＰチャネルＭＯＳトランジスタ６２０のゲートは
バイアス電圧ＭＢＩＡＳＰを受ける。ＰチャネルＭＯＳ
トランジスタ６２１のゲートは電源電位Ｖｃｃに結合さ
れる。
が与えられるノードとノードＮ５１との間に直列に接続
されるＰチャネルＭＯＳトランジスタ６２０，６２１
と、ノードＮ５１にゲートおよびドレインが接続されソ
ースがノードＮ５５に接続されるＮチャネルＭＯＳトラ
ンジスタ６２２と、ソースがノードＮ５５に接続されド
レインおよびゲートがノードＮ５３に接続されるＰチャ
ネルＭＯＳトランジスタ６２４と、ノードＮ５３と接地
ノードとの間に接続されゲートにバイアス電圧ＭＢＩＡ
ＳＮを受けるＮチャネルＭＯＳトランジスタ６２６とを
含む。ＰチャネルＭＯＳトランジスタ６２０のゲートは
バイアス電圧ＭＢＩＡＳＰを受ける。ＰチャネルＭＯＳ
トランジスタ６２１のゲートは電源電位Ｖｃｃに結合さ
れる。
【０１７８】スイッチ回路６０５は、制御信号ＭＥを受
けてイネーブル信号ＭＡＭＰＥ，／ＭＡＭＰＥを出力す
る制御回路６３２を含む。入力信号ＭＥがＨレベルのと
きに、イネーブル信号ＭＡＭＰＥは昇圧電位ＶＰＰとな
る。一方、イネーブル信号／ＭＡＭＰＥは０Ｖとなる。
けてイネーブル信号ＭＡＭＰＥ，／ＭＡＭＰＥを出力す
る制御回路６３２を含む。入力信号ＭＥがＨレベルのと
きに、イネーブル信号ＭＡＭＰＥは昇圧電位ＶＰＰとな
る。一方、イネーブル信号／ＭＡＭＰＥは０Ｖとなる。
【０１７９】制御信号ＭＥがＬレベルのときには、イネ
ーブル信号ＭＡＭＰＥが０Ｖとなり、イネーブル信号／
ＭＡＭＰＥは昇圧電位ＶＰＰとなる。
ーブル信号ＭＡＭＰＥが０Ｖとなり、イネーブル信号／
ＭＡＭＰＥは昇圧電位ＶＰＰとなる。
【０１８０】この制御回路６３２は、図４に示したセレ
クタ制御回路７２と同様な構成を有しており、説明は繰
返さない。
クタ制御回路７２と同様な構成を有しており、説明は繰
返さない。
【０１８１】スイッチ回路６０５は、さらに、ノードＮ
５１とノードＮ５２の間に接続されゲートにイネーブル
信号ＭＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ
６３４と、ＮチャネルＭＯＳトランジスタ６３４と並列
に接続されゲートにイネーブル信号／ＭＡＭＰＥを受け
るＰチャネルＭＯＳトランジスタ６３６とを含む。ノー
ドＮ５１にはＮチャネルＭＯＳトランジスタ６２２のド
レインが接続されており、制御信号ＭＥがＨレベルのと
きにトランジスタ６３４，６３６は導通してＮチャネル
ＭＯＳトランジスタ６２２のドレインの電位をノードＮ
５２に伝達する。
５１とノードＮ５２の間に接続されゲートにイネーブル
信号ＭＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ
６３４と、ＮチャネルＭＯＳトランジスタ６３４と並列
に接続されゲートにイネーブル信号／ＭＡＭＰＥを受け
るＰチャネルＭＯＳトランジスタ６３６とを含む。ノー
ドＮ５１にはＮチャネルＭＯＳトランジスタ６２２のド
レインが接続されており、制御信号ＭＥがＨレベルのと
きにトランジスタ６３４，６３６は導通してＮチャネル
ＭＯＳトランジスタ６２２のドレインの電位をノードＮ
５２に伝達する。
【０１８２】スイッチ回路６０５は、さらに、イネーブ
ル信号ＭＡＭＰＥをゲートに受け昇圧電位ＶＰＰにソー
スが結合されドレインがノードＮ５４に接続されるＰチ
ャネルＭＯＳトランジスタ６３８を含む。ＰチャネルＭ
ＯＳトランジスタ６３８は制御信号ＭＥがＬレベルのと
きに導通してノードＮ５４を昇圧電位ＶＰＰに結合す
る。
ル信号ＭＡＭＰＥをゲートに受け昇圧電位ＶＰＰにソー
スが結合されドレインがノードＮ５４に接続されるＰチ
ャネルＭＯＳトランジスタ６３８を含む。ＰチャネルＭ
ＯＳトランジスタ６３８は制御信号ＭＥがＬレベルのと
きに導通してノードＮ５４を昇圧電位ＶＰＰに結合す
る。
【０１８３】スイッチ回路６０５は、さらに、ノードＮ
５３とＮ５４との間に接続されゲートにイネーブル信号
ＭＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ６４
４と、ＮチャネルＭＯＳトランジスタ６４４と並列に接
続されゲートにイネーブル信号／ＭＡＭＰＥを受けるＰ
チャネルＭＯＳトランジスタ６４６とを含む。制御信号
ＭＥがＨレベルのときに導通してトランジスタ６４４，
６４６はＰチャネルＭＯＳトランジスタ６２４のドレイ
ンの電位をノードＮ５４に伝達する。
５３とＮ５４との間に接続されゲートにイネーブル信号
ＭＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ６４
４と、ＮチャネルＭＯＳトランジスタ６４４と並列に接
続されゲートにイネーブル信号／ＭＡＭＰＥを受けるＰ
チャネルＭＯＳトランジスタ６４６とを含む。制御信号
ＭＥがＨレベルのときに導通してトランジスタ６４４，
６４６はＰチャネルＭＯＳトランジスタ６２４のドレイ
ンの電位をノードＮ５４に伝達する。
【０１８４】スイッチ回路６０５は、さらに、ゲートに
イネーブル信号／ＭＡＭＰＥを受けノードＮ５２と接地
ノードとの間に接続されるＮチャネルＭＯＳトランジス
タ６４８を含む。ＮチャネルＭＯＳトランジスタ６４８
は、制御信号ＭＥがＬレベルのときに導通しノードＮ５
２を接地電位に結合する。
イネーブル信号／ＭＡＭＰＥを受けノードＮ５２と接地
ノードとの間に接続されるＮチャネルＭＯＳトランジス
タ６４８を含む。ＮチャネルＭＯＳトランジスタ６４８
は、制御信号ＭＥがＬレベルのときに導通しノードＮ５
２を接地電位に結合する。
【０１８５】駆動部６０６は、昇圧電位ＶＰＰが与えら
れるノードと出力ノードＮＯＵＴとの間に接続されゲー
トがノードＮ５２に接続されるＮチャネルＭＯＳトラン
ジスタ６２８と、出力ノードＮＯＵＴと接地ノードとの
間に直列に接続されるＰチャネルＭＯＳトランジスタ６
３０，６３１とを含む。ＰチャネルＭＯＳトランジスタ
６３０のゲートはノードＮ５４に接続される。Ｐチャネ
ルＭＯＳトランジスタ６３１のゲートは接地ノードに接
続される。
れるノードと出力ノードＮＯＵＴとの間に接続されゲー
トがノードＮ５２に接続されるＮチャネルＭＯＳトラン
ジスタ６２８と、出力ノードＮＯＵＴと接地ノードとの
間に直列に接続されるＰチャネルＭＯＳトランジスタ６
３０，６３１とを含む。ＰチャネルＭＯＳトランジスタ
６３０のゲートはノードＮ５４に接続される。Ｐチャネ
ルＭＯＳトランジスタ６３１のゲートは接地ノードに接
続される。
【０１８６】制御回路６３２は、制御信号ＭＥがＨレベ
ルのときにイネーブル信号ＭＡＭＰＥを昇圧電位ＶＰＰ
とし、イネーブル信号／ＭＡＭＰＥを０Ｖとする。一
方、制御信号ＭＥがＬレベルのときには、制御回路６３
２は、イネーブル信号ＭＡＭＰＥとして０Ｖを出力し、
イネーブル信号／ＭＡＭＰＥとして昇圧電位ＶＰＰを出
力する。
ルのときにイネーブル信号ＭＡＭＰＥを昇圧電位ＶＰＰ
とし、イネーブル信号／ＭＡＭＰＥを０Ｖとする。一
方、制御信号ＭＥがＬレベルのときには、制御回路６３
２は、イネーブル信号ＭＡＭＰＥとして０Ｖを出力し、
イネーブル信号／ＭＡＭＰＥとして昇圧電位ＶＰＰを出
力する。
【０１８７】制御信号ＭＥがＨレベルのときには、トラ
ンジスタ６３４，６３６によって構成されるアナログス
イッチによりノードＮ５１とノードＮ５２が接続され、
トランジスタ６４４，６４６によって構成されるアナロ
グスイッチによってノードＮ５３とノードＮ５４が接続
される。応じて駆動部６０６は、図６で説明した駆動部
１０６と同様な回路動作を行ない基準電位ＶＩＮを駆動
力を増幅してノードＮＯＵＴに出力する。一方、制御信
号ＭＥがＬレベルのときには、トランジスタ６３８によ
ってトランジスタ６３０のゲート電位が昇圧電位ＶＰＰ
に結合され、トランジスタ６３８によってトランジスタ
６２８のゲート電位が接地電位に結合される。したがっ
て出力ノードＮＯＵＴはハイインピーダンス状態とな
る。
ンジスタ６３４，６３６によって構成されるアナログス
イッチによりノードＮ５１とノードＮ５２が接続され、
トランジスタ６４４，６４６によって構成されるアナロ
グスイッチによってノードＮ５３とノードＮ５４が接続
される。応じて駆動部６０６は、図６で説明した駆動部
１０６と同様な回路動作を行ない基準電位ＶＩＮを駆動
力を増幅してノードＮＯＵＴに出力する。一方、制御信
号ＭＥがＬレベルのときには、トランジスタ６３８によ
ってトランジスタ６３０のゲート電位が昇圧電位ＶＰＰ
に結合され、トランジスタ６３８によってトランジスタ
６２８のゲート電位が接地電位に結合される。したがっ
て出力ノードＮＯＵＴはハイインピーダンス状態とな
る。
【０１８８】図２７は、図２３における低電圧アンプ回
路４０８の構成を示した回路図である。
路４０８の構成を示した回路図である。
【０１８９】図２７を参照して、低電圧アンプ回路４０
８は、バイアス電圧ＬＢＩＡＳＰ，ＬＢＩＡＳＮを出力
するバイアス電圧発生回路７０２と、制御信号ＬＥに応
じてバイアス電圧ＬＢＩＡＳＰ，ＬＢＩＡＳＮを伝達す
るスイッチ回路７０３と、基準電位ＶＩＮを受ける基準
電位入力部７０４と、基準電位入力部７０４の出力に応
じてノードＮＯＵＴを駆動する駆動部７０６とを含む。
８は、バイアス電圧ＬＢＩＡＳＰ，ＬＢＩＡＳＮを出力
するバイアス電圧発生回路７０２と、制御信号ＬＥに応
じてバイアス電圧ＬＢＩＡＳＰ，ＬＢＩＡＳＮを伝達す
るスイッチ回路７０３と、基準電位ＶＩＮを受ける基準
電位入力部７０４と、基準電位入力部７０４の出力に応
じてノードＮＯＵＴを駆動する駆動部７０６とを含む。
【０１９０】スイッチ回路７０３は、制御信号ＬＥを受
けてイネーブル信号ＬＡＭＰＥ，／ＬＡＭＰＥを出力す
る制御回路７３２を含む。入力信号ＬＥがＨレベルのと
きに、イネーブル信号ＬＡＭＰＥは昇圧電位ＶＰＰとな
る。一方、イネーブル信号／ＬＡＭＰＥは０Ｖとなる。
けてイネーブル信号ＬＡＭＰＥ，／ＬＡＭＰＥを出力す
る制御回路７３２を含む。入力信号ＬＥがＨレベルのと
きに、イネーブル信号ＬＡＭＰＥは昇圧電位ＶＰＰとな
る。一方、イネーブル信号／ＬＡＭＰＥは０Ｖとなる。
【０１９１】制御信号ＬＥがＬレベルのときには、イネ
ーブル信号ＬＡＭＰＥが０Ｖとなり、イネーブル信号／
ＬＡＭＰＥは昇圧電位ＶＰＰとなる。
ーブル信号ＬＡＭＰＥが０Ｖとなり、イネーブル信号／
ＬＡＭＰＥは昇圧電位ＶＰＰとなる。
【０１９２】この制御回路７３２は、図４に示したセレ
クタ制御回路７２と同様な構成を有しており、説明は繰
返さない。
クタ制御回路７２と同様な構成を有しており、説明は繰
返さない。
【０１９３】スイッチ回路７０３は、さらに、ノードＮ
６１とノードＮ６２の間に接続されゲートにイネーブル
信号ＬＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ
７３４と、ＮチャネルＭＯＳトランジスタ７３４と並列
に接続されゲートにイネーブル信号／ＬＡＭＰＥを受け
るＰチャネルＭＯＳトランジスタ７３６とを含む。ノー
ドＮ６１にはバイアス電圧ＬＢＩＡＳＰが与えられてお
り、制御信号ＬＥがＨレベルのときにトランジスタ７３
４，７３６は導通してバイアス電圧ＬＢＩＡＳＰをノー
ドＮ６２に伝達する。
６１とノードＮ６２の間に接続されゲートにイネーブル
信号ＬＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ
７３４と、ＮチャネルＭＯＳトランジスタ７３４と並列
に接続されゲートにイネーブル信号／ＬＡＭＰＥを受け
るＰチャネルＭＯＳトランジスタ７３６とを含む。ノー
ドＮ６１にはバイアス電圧ＬＢＩＡＳＰが与えられてお
り、制御信号ＬＥがＨレベルのときにトランジスタ７３
４，７３６は導通してバイアス電圧ＬＢＩＡＳＰをノー
ドＮ６２に伝達する。
【０１９４】スイッチ回路７０３は、さらに、イネーブ
ル信号ＬＡＭＰＥをゲートに受け昇圧電位ＶＰＰにソー
スが結合されドレインがノードＮ６２に接続されるＰチ
ャネルＭＯＳトランジスタ７３８を含む。ＰチャネルＭ
ＯＳトランジスタ７３８は制御信号ＬＥがＬレベルのと
きに導通してノードＮ６２を昇圧電位ＶＰＰに結合す
る。
ル信号ＬＡＭＰＥをゲートに受け昇圧電位ＶＰＰにソー
スが結合されドレインがノードＮ６２に接続されるＰチ
ャネルＭＯＳトランジスタ７３８を含む。ＰチャネルＭ
ＯＳトランジスタ７３８は制御信号ＬＥがＬレベルのと
きに導通してノードＮ６２を昇圧電位ＶＰＰに結合す
る。
【０１９５】スイッチ回路７０３は、さらに、ノードＮ
６３とＮ６４との間に接続されゲートにイネーブル信号
ＬＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ７４
４と、ＮチャネルＭＯＳトランジスタ７４４と並列に接
続されゲートにイネーブル信号／ＬＡＭＰＥを受けるＰ
チャネルＭＯＳトランジスタ７４６とを含む。制御信号
ＬＥがＨレベルのときに導通してトランジスタ７４４，
７４６はバイアス電圧ＬＢＩＡＳＮをノードＮ６４に伝
達する。
６３とＮ６４との間に接続されゲートにイネーブル信号
ＬＡＭＰＥを受けるＮチャネルＭＯＳトランジスタ７４
４と、ＮチャネルＭＯＳトランジスタ７４４と並列に接
続されゲートにイネーブル信号／ＬＡＭＰＥを受けるＰ
チャネルＭＯＳトランジスタ７４６とを含む。制御信号
ＬＥがＨレベルのときに導通してトランジスタ７４４，
７４６はバイアス電圧ＬＢＩＡＳＮをノードＮ６４に伝
達する。
【０１９６】スイッチ回路７０３は、さらに、ゲートに
イネーブル信号／ＬＡＭＰＥを受けノードＮ６４と接地
ノードとの間に接続されるＮチャネルＭＯＳトランジス
タ７４８を含む。ＮチャネルＭＯＳトランジスタ７４８
は、制御信号ＬＥがＬレベルのときに導通しノードＮ６
４を接地電位に結合する。
イネーブル信号／ＬＡＭＰＥを受けノードＮ６４と接地
ノードとの間に接続されるＮチャネルＭＯＳトランジス
タ７４８を含む。ＮチャネルＭＯＳトランジスタ７４８
は、制御信号ＬＥがＬレベルのときに導通しノードＮ６
４を接地電位に結合する。
【０１９７】基準電位入力部７０４は、昇圧電位ＶＰＰ
が与えられるノードとノードＮ６６との間に直列に接続
されるＰチャネルＭＯＳトランジスタ７０８，７２２
と、ノードＮ６６にゲートおよびドレインが接続されノ
ードＮ６５にソースが接続されるＮチャネルＭＯＳトラ
ンジスタ７１０と、ノードＮ６５と接地ノードとの間に
接続されゲートがノードＮ６４に接続されるＮチャネル
ＭＯＳトランジスタ７１２とを含む。ＰチャネルＭＯＳ
トランジスタ７０８のゲートはノードＮ６２に接続され
る。ＰチャネルＭＯＳトランジスタ７２２のゲートは電
源電位Ｖｃｃに結合される。また、ノードＮ６５には基
準電位ＶＩＮが与えられる。
が与えられるノードとノードＮ６６との間に直列に接続
されるＰチャネルＭＯＳトランジスタ７０８，７２２
と、ノードＮ６６にゲートおよびドレインが接続されノ
ードＮ６５にソースが接続されるＮチャネルＭＯＳトラ
ンジスタ７１０と、ノードＮ６５と接地ノードとの間に
接続されゲートがノードＮ６４に接続されるＮチャネル
ＭＯＳトランジスタ７１２とを含む。ＰチャネルＭＯＳ
トランジスタ７０８のゲートはノードＮ６２に接続され
る。ＰチャネルＭＯＳトランジスタ７２２のゲートは電
源電位Ｖｃｃに結合される。また、ノードＮ６５には基
準電位ＶＩＮが与えられる。
【０１９８】駆動部７０６は、昇圧電位ＶＰＰが与えら
れるノードとノードＮＯＵＴとの間に直列に接続される
ＰチャネルＭＯＳトランジスタ７２０，７２４およびＮ
チャネルＭＯＳトランジスタ７１４と、ノードＮＯＵＴ
と接地ノードとの間に接続されゲートがノードＮ６４に
接続されるＮチャネルＭＯＳトランジスタ７１６とを含
む。ＰチャネルＭＯＳトランジスタ７２０のゲートはノ
ードＮ６２に接続される。ＰチャネルＭＯＳトランジス
タ７２４のゲートは電源電位Ｖｃｃに結合される。Ｎチ
ャネルＭＯＳトランジスタ７１４のゲートはノードＮ６
６に接続される。
れるノードとノードＮＯＵＴとの間に直列に接続される
ＰチャネルＭＯＳトランジスタ７２０，７２４およびＮ
チャネルＭＯＳトランジスタ７１４と、ノードＮＯＵＴ
と接地ノードとの間に接続されゲートがノードＮ６４に
接続されるＮチャネルＭＯＳトランジスタ７１６とを含
む。ＰチャネルＭＯＳトランジスタ７２０のゲートはノ
ードＮ６２に接続される。ＰチャネルＭＯＳトランジス
タ７２４のゲートは電源電位Ｖｃｃに結合される。Ｎチ
ャネルＭＯＳトランジスタ７１４のゲートはノードＮ６
６に接続される。
【０１９９】制御回路７３２は、制御信号ＬＥがＨレベ
ルのときにイネーブル信号ＬＭＰＥとして昇圧電位ＶＰ
Ｐを出力し、イネーブル信号／ＬＡＭＰＥとして０Ｖを
出力する。一方、制御信号ＬＥがＬレベルのときに制御
回路７３２は、イネーブル信号ＬＡＭＰＥとして０Ｖを
出力し、イネーブル信号／ＬＡＭＰＥとして昇圧電位Ｖ
ＰＰを出力する。
ルのときにイネーブル信号ＬＭＰＥとして昇圧電位ＶＰ
Ｐを出力し、イネーブル信号／ＬＡＭＰＥとして０Ｖを
出力する。一方、制御信号ＬＥがＬレベルのときに制御
回路７３２は、イネーブル信号ＬＡＭＰＥとして０Ｖを
出力し、イネーブル信号／ＬＡＭＰＥとして昇圧電位Ｖ
ＰＰを出力する。
【０２００】トランジスタ７３４，７３６で構成される
アナログスイッチは制御信号ＬＥがＨレベルのときに導
通してバイアス電圧ＬＢＩＡＳＰをノードＮ６２に伝達
する。また、トランジスタ７４４，７４６で構成される
アナログスイッチは制御信号ＬＥがＨレベルのときにバ
イアス電圧ＬＢＩＡＳＮをノードＮ６４に伝達する。こ
れにより基準電位入力部７０４および駆動部７０６は図
１３で説明した回路動作と同様な働きをして基準電位Ｖ
ＩＮの駆動力を増幅して出力電位ＶＯＵＴとして出力す
る。
アナログスイッチは制御信号ＬＥがＨレベルのときに導
通してバイアス電圧ＬＢＩＡＳＰをノードＮ６２に伝達
する。また、トランジスタ７４４，７４６で構成される
アナログスイッチは制御信号ＬＥがＨレベルのときにバ
イアス電圧ＬＢＩＡＳＮをノードＮ６４に伝達する。こ
れにより基準電位入力部７０４および駆動部７０６は図
１３で説明した回路動作と同様な働きをして基準電位Ｖ
ＩＮの駆動力を増幅して出力電位ＶＯＵＴとして出力す
る。
【０２０１】一方、制御信号ＬＥがＬレベルのときに
は、ＰチャネルＭＯＳトランジスタ７３８によってノー
ドＮ６２は昇圧電位ＶＰＰに結合され、ＮチャネルＭＯ
Ｓトランジスタ７４８によってノードＮ６４は接地電位
に結合される。これにより駆動部７０６のトランジスタ
７２０，７１６は非導通状態となるため、ノードＮＯＵ
Ｔはハイインピーダンス状態となる。
は、ＰチャネルＭＯＳトランジスタ７３８によってノー
ドＮ６２は昇圧電位ＶＰＰに結合され、ＮチャネルＭＯ
Ｓトランジスタ７４８によってノードＮ６４は接地電位
に結合される。これにより駆動部７０６のトランジスタ
７２０，７１６は非導通状態となるため、ノードＮＯＵ
Ｔはハイインピーダンス状態となる。
【０２０２】再び図２３を参照して制御信号の切換につ
いて説明する。まず、電圧アンプ回路４００が動作状態
にあるときには、制御信号ＭＥはＨレベルに活性化され
る。一方電圧アンプ回路４００が動作しないモードにお
いては制御信号ＭＥはＬレベルに設定され消費電力の低
減が図られる。次に、基準電位ＶＩＮが２．５Ｖ以下の
ときには制御信号ＬＥをＨレベルに設定し、基準電位Ｖ
ＩＮが３．７５Ｖ以上のときには制御信号ＬＥをＬレベ
ルになるように設定する。これで、中電圧アンプ回路４
０６の動作範囲外で低電圧アンプ回路４０８を動作さ
せ、中電圧アンプ回路の動作範囲になると低電圧アンプ
回路４０８を非活性にして動作電流の低減を図る。
いて説明する。まず、電圧アンプ回路４００が動作状態
にあるときには、制御信号ＭＥはＨレベルに活性化され
る。一方電圧アンプ回路４００が動作しないモードにお
いては制御信号ＭＥはＬレベルに設定され消費電力の低
減が図られる。次に、基準電位ＶＩＮが２．５Ｖ以下の
ときには制御信号ＬＥをＨレベルに設定し、基準電位Ｖ
ＩＮが３．７５Ｖ以上のときには制御信号ＬＥをＬレベ
ルになるように設定する。これで、中電圧アンプ回路４
０６の動作範囲外で低電圧アンプ回路４０８を動作さ
せ、中電圧アンプ回路の動作範囲になると低電圧アンプ
回路４０８を非活性にして動作電流の低減を図る。
【０２０３】基準電位ＶＩＮが７．５Ｖ以上のときは制
御信号ＨＥをＨレベルに設定し、基準電位ＶＩＮが６．
２５Ｖ以下のときには制御信号ＨＥをＬレベルになるよ
うに設定する。このようにして、中電圧アンプ回路の動
作範囲外で高電圧アンプ回路４０４を動作させ、中電圧
アンプ回路４０６の動作範囲になると高電圧アンプ回路
４０４を非活性にして動作電流の低減を図る。
御信号ＨＥをＨレベルに設定し、基準電位ＶＩＮが６．
２５Ｖ以下のときには制御信号ＨＥをＬレベルになるよ
うに設定する。このようにして、中電圧アンプ回路の動
作範囲外で高電圧アンプ回路４０４を動作させ、中電圧
アンプ回路４０６の動作範囲になると高電圧アンプ回路
４０４を非活性にして動作電流の低減を図る。
【０２０４】このように電圧アンプ回路を入力電位に応
じて切換えると、動作範囲を広げることができるととも
に動作電流の低減が実現できる。
じて切換えると、動作範囲を広げることができるととも
に動作電流の低減が実現できる。
【０２０５】なお、図２５、図２６、図２７では、それ
ぞれ別個のバイアス電圧発生回路５０２，６０２，７０
２を設けているがこれらは１つのバイアス電圧発生回路
を共通に使用してもかまわない。
ぞれ別個のバイアス電圧発生回路５０２，６０２，７０
２を設けているがこれらは１つのバイアス電圧発生回路
を共通に使用してもかまわない。
【０２０６】[実施の形態５]フラッシュメモリにおい
て、複数のメモリセルにある一定量のしきい値変化を与
えるために必要な印加電圧値は、製造ばらつきなどによ
って異なる場合がある。ある電圧を所定時間メモリセル
に印加した後にメモリセルに書込まれたデータを読出し
て検証する動作、すなわちベリファイの結果、まだその
メモリセルが所望のしきい値電圧に変更されていないと
判定されると、メモリセルにはさらに追加して電圧が加
えられる。さらに電圧を加えなければならないメモリセ
ルは、しきい値電圧が変化しにくい性質を持っており、
さらに大きな電圧を印加するほうがデータの書換えに要
する時間が短縮できる。したがって、さまざまなメモリ
セルの書換特性に合わせて電圧を段階的に増加させる必
要が出てくる。
て、複数のメモリセルにある一定量のしきい値変化を与
えるために必要な印加電圧値は、製造ばらつきなどによ
って異なる場合がある。ある電圧を所定時間メモリセル
に印加した後にメモリセルに書込まれたデータを読出し
て検証する動作、すなわちベリファイの結果、まだその
メモリセルが所望のしきい値電圧に変更されていないと
判定されると、メモリセルにはさらに追加して電圧が加
えられる。さらに電圧を加えなければならないメモリセ
ルは、しきい値電圧が変化しにくい性質を持っており、
さらに大きな電圧を印加するほうがデータの書換えに要
する時間が短縮できる。したがって、さまざまなメモリ
セルの書換特性に合わせて電圧を段階的に増加させる必
要が出てくる。
【０２０７】メモリセルに与える電圧を段階的に増加さ
せるには、図３に示した基準電位発生回路に与える制御
信号Ｓ０，Ｓ１，Ｓ２の値を順次カウントアップしてい
けばよい。
せるには、図３に示した基準電位発生回路に与える制御
信号Ｓ０，Ｓ１，Ｓ２の値を順次カウントアップしてい
けばよい。
【０２０８】図２８は、図３に示した基準電位発生回路
４８の動作を説明するために、セレクタを模式的に表わ
した図である。
４８の動作を説明するために、セレクタを模式的に表わ
した図である。
【０２０９】図２８を参照して、制御信号Ｓ０，Ｓ１，
Ｓ２としては（Ｈ，Ｈ，Ｈ）が与えられており、セレク
タ５８〜７０はすべて“Ｈ”側が選択されている。
Ｓ２としては（Ｈ，Ｈ，Ｈ）が与えられており、セレク
タ５８〜７０はすべて“Ｈ”側が選択されている。
【０２１０】図２９は、制御信号Ｓ２，Ｓ１，Ｓ０を順
にカウントアップさせた場合の各ノードの変化を説明す
るための図である。
にカウントアップさせた場合の各ノードの変化を説明す
るための図である。
【０２１１】図２８、図２９を参照して、制御信号（Ｓ
２，Ｓ１，Ｓ０）を（Ｌ，Ｌ，Ｌ）から（Ｈ，Ｈ，Ｈ）
まで順番に増加させると、それに応じて基準電位ＶＩＮ
が１．２５Ｖから１０．００Ｖまで１．２５Ｖの刻みで
増加する。
２，Ｓ１，Ｓ０）を（Ｌ，Ｌ，Ｌ）から（Ｈ，Ｈ，Ｈ）
まで順番に増加させると、それに応じて基準電位ＶＩＮ
が１．２５Ｖから１０．００Ｖまで１．２５Ｖの刻みで
増加する。
【０２１２】図２９において、制御信号（Ｓ２，Ｓ１，
Ｓ０）を（Ｌ，Ｈ，Ｈ）から（Ｈ，Ｌ，Ｌ）に切換える
場合を考える。このとき基準電位ＶＩＮは５．００Ｖか
ら６．２５Ｖに変化する。同時にノードＮＤ２２の電位
は、１０．００Ｖから６．２５Ｖに切換わる。しかし、
ノードＮＤ２２が有する寄生容量成分の働きで、基準電
位ＶＩＮにはノイズが生ずる。そして、目標の６．２５
Ｖよりも基準電位ＶＩＮは高い電圧になってしまうとい
う問題が生ずる場合がある。
Ｓ０）を（Ｌ，Ｈ，Ｈ）から（Ｈ，Ｌ，Ｌ）に切換える
場合を考える。このとき基準電位ＶＩＮは５．００Ｖか
ら６．２５Ｖに変化する。同時にノードＮＤ２２の電位
は、１０．００Ｖから６．２５Ｖに切換わる。しかし、
ノードＮＤ２２が有する寄生容量成分の働きで、基準電
位ＶＩＮにはノイズが生ずる。そして、目標の６．２５
Ｖよりも基準電位ＶＩＮは高い電圧になってしまうとい
う問題が生ずる場合がある。
【０２１３】図３０は、実施の形態５で用いる基準電位
発生回路８４８の構成を概略的に示す図である。
発生回路８４８の構成を概略的に示す図である。
【０２１４】図３０を参照して、基準電位発生回路８４
８は、図２８に示した基準電位発生回路４８の構成にお
いて、セレクタ５８〜７０に代えてセレクタ８５８〜０
を含む。セレクタ８５８は、制御信号Ｓ０がＬレベルの
ときにはノードＮＤ８とノードＮＤ１４とを接続する。
一方、セレクタ８５８は、制御信号Ｓ０がＨレベルのと
きにはノードＮＤ７とノードＮＤ１４とを接続する。セ
レクタ８６０は、制御信号Ｓ０がＨレベルのときにノー
ドＮＤ６とノードＮＤ１３とを接続し、制御信号Ｓ０が
ＬレベルのときにノードＮＤ５とノードＮＤ１３とを接
続する。セレクタ８６２は、制御信号Ｓ０がＬレベルの
ときにノードＮＤ４とノードＮＤ１２とを接続し、制御
信号Ｓ０がＨレベルのときにノードＮＤ３とノードＮＤ
１２とを接続する。セレクタ８６４は、制御信号Ｓ０が
ＨレベルのときにノードＮＤ２とノードＮＤ１１とを接
続し、制御信号Ｓ０がＬレベルのときにはノードＮＤ１
とノードＮＤ１１とを接続する。
８は、図２８に示した基準電位発生回路４８の構成にお
いて、セレクタ５８〜７０に代えてセレクタ８５８〜０
を含む。セレクタ８５８は、制御信号Ｓ０がＬレベルの
ときにはノードＮＤ８とノードＮＤ１４とを接続する。
一方、セレクタ８５８は、制御信号Ｓ０がＨレベルのと
きにはノードＮＤ７とノードＮＤ１４とを接続する。セ
レクタ８６０は、制御信号Ｓ０がＨレベルのときにノー
ドＮＤ６とノードＮＤ１３とを接続し、制御信号Ｓ０が
ＬレベルのときにノードＮＤ５とノードＮＤ１３とを接
続する。セレクタ８６２は、制御信号Ｓ０がＬレベルの
ときにノードＮＤ４とノードＮＤ１２とを接続し、制御
信号Ｓ０がＨレベルのときにノードＮＤ３とノードＮＤ
１２とを接続する。セレクタ８６４は、制御信号Ｓ０が
ＨレベルのときにノードＮＤ２とノードＮＤ１１とを接
続し、制御信号Ｓ０がＬレベルのときにはノードＮＤ１
とノードＮＤ１１とを接続する。
【０２１５】セレクタ８６６は、制御信号Ｓ１がＬレベ
ルのときにノードＮＤ１４とノードＮＤ２２とを接続
し、制御信号Ｓ１がＨレベルのときにノードＮＤ１３と
ノードＮＤ２２とを接続する。セレクタ８６８は、制御
信号Ｓ１がＨレベルのときにノードＮＤ１２とノードＮ
Ｄ２１とを接続し、制御信号Ｓ１がＬレベルのときにノ
ードＮＤ１１とノードＮＤ２１とを接続する。セレクタ
８７０は、制御信号Ｓ２がＨレベルのときにノードＮＤ
２２の電位を基準電位ＶＩＮとして出力し、制御信号Ｓ
２がＬレベルのときにノードＮＤ２１の電位を基準電位
ＶＩＮとして出力する。
ルのときにノードＮＤ１４とノードＮＤ２２とを接続
し、制御信号Ｓ１がＨレベルのときにノードＮＤ１３と
ノードＮＤ２２とを接続する。セレクタ８６８は、制御
信号Ｓ１がＨレベルのときにノードＮＤ１２とノードＮ
Ｄ２１とを接続し、制御信号Ｓ１がＬレベルのときにノ
ードＮＤ１１とノードＮＤ２１とを接続する。セレクタ
８７０は、制御信号Ｓ２がＨレベルのときにノードＮＤ
２２の電位を基準電位ＶＩＮとして出力し、制御信号Ｓ
２がＬレベルのときにノードＮＤ２１の電位を基準電位
ＶＩＮとして出力する。
【０２１６】図３１は、図３０に示した基準電位発生回
路８４８の各ノードの電位と制御信号Ｓ０〜Ｓ２との関
係を示した図である。
路８４８の各ノードの電位と制御信号Ｓ０〜Ｓ２との関
係を示した図である。
【０２１７】図３０、３１を参照して、基準電位発生回
路８４８は、各セレクタの選択コードとしてグレイコー
ドを使用している。グレイコードとは、隣り合うコード
間のハミング距離が常に１となる特徴を持つコードであ
る。グレイコードを採用すると、ノードＮＤ２１、ノー
ドＮＤ２２のそれぞれの電位は制御信号Ｓ２，Ｓ１，Ｓ
０が隣り合うコードに変化した場合にそれぞれ変化量が
最大でも１．２５Ｖしか変化していないことがわかる。
したがって、制御信号（Ｓ２，Ｓ１，Ｓ０）が（Ｌ，
Ｈ，Ｌ）から（Ｈ，Ｈ，Ｌ）に変化する場合にノードＮ
Ｄ２１，ＮＤ２２の電位変化が小さく抑えられているの
で、寄生容量成分の働きで基準電位ＶＩＮが変化してし
まうノイズを防ぐことができる。
路８４８は、各セレクタの選択コードとしてグレイコー
ドを使用している。グレイコードとは、隣り合うコード
間のハミング距離が常に１となる特徴を持つコードであ
る。グレイコードを採用すると、ノードＮＤ２１、ノー
ドＮＤ２２のそれぞれの電位は制御信号Ｓ２，Ｓ１，Ｓ
０が隣り合うコードに変化した場合にそれぞれ変化量が
最大でも１．２５Ｖしか変化していないことがわかる。
したがって、制御信号（Ｓ２，Ｓ１，Ｓ０）が（Ｌ，
Ｈ，Ｌ）から（Ｈ，Ｈ，Ｌ）に変化する場合にノードＮ
Ｄ２１，ＮＤ２２の電位変化が小さく抑えられているの
で、寄生容量成分の働きで基準電位ＶＩＮが変化してし
まうノイズを防ぐことができる。
【０２１８】［実施の形態６］実施の形態１〜実施の形
態４では、一定の昇圧電位ＶＰＰ（たとえば１０Ｖ）の
場合について説明してきた。しかし、チャージポンプ回
路が発生する昇圧電位ＶＰＰ自体をたとえば書込、消
去、読出等の動作モードによって変化させる場合があ
る。このような場合には、たとえば図３０に示した基準
電位発生回路８４８では、昇圧電位ＶＰＰを分圧して得
ている各ノードＮＤ１〜ＮＤ８の電位も昇圧電位ＶＰＰ
に比例して変化してしまう。したがって、基準電位ＶＩ
Ｎが変化してしまうため、正確な電圧が出力電位ＶＯＵ
Ｔとして得られないという問題が生ずる。
態４では、一定の昇圧電位ＶＰＰ（たとえば１０Ｖ）の
場合について説明してきた。しかし、チャージポンプ回
路が発生する昇圧電位ＶＰＰ自体をたとえば書込、消
去、読出等の動作モードによって変化させる場合があ
る。このような場合には、たとえば図３０に示した基準
電位発生回路８４８では、昇圧電位ＶＰＰを分圧して得
ている各ノードＮＤ１〜ＮＤ８の電位も昇圧電位ＶＰＰ
に比例して変化してしまう。したがって、基準電位ＶＩ
Ｎが変化してしまうため、正確な電圧が出力電位ＶＯＵ
Ｔとして得られないという問題が生ずる。
【０２１９】図３２は、実施の形態６の基準電位発生回
路９００の構成を示す回路図である。
路９００の構成を示す回路図である。
【０２２０】図３２を参照して、基準電位発生回路９０
０は、切換信号Ｌ０，Ｌ１，Ｌ２をそれぞれ受ける切換
回路９０２，９０４，９０６と、切換回路９０２，９０
４，９０６の出力をそれぞれゲートに受けるＰチャネル
ＭＯＳトランジスタ９０８，９１０，９１２とを含む。
ＰチャネルＭＯＳトランジスタ９０８はノードＮＤ６６
とノードＮＤ６５との間に接続される。ＰチャネルＭＯ
Ｓトランジスタ９１０は、ノードＮＤ６５とノードＮＤ
１３との間に接続される。ＰチャネルＭＯＳトランジス
タ９１２は、ノードＮＤ６３とノードＮＤ５９との間に
接続される。
０は、切換信号Ｌ０，Ｌ１，Ｌ２をそれぞれ受ける切換
回路９０２，９０４，９０６と、切換回路９０２，９０
４，９０６の出力をそれぞれゲートに受けるＰチャネル
ＭＯＳトランジスタ９０８，９１０，９１２とを含む。
ＰチャネルＭＯＳトランジスタ９０８はノードＮＤ６６
とノードＮＤ６５との間に接続される。ＰチャネルＭＯ
Ｓトランジスタ９１０は、ノードＮＤ６５とノードＮＤ
１３との間に接続される。ＰチャネルＭＯＳトランジス
タ９１２は、ノードＮＤ６３とノードＮＤ５９との間に
接続される。
【０２２１】基準電位発生回路９００は、さらに、昇圧
電位ＶＰＰが与えられるノードＮＤ６６と接地ノードと
の間に直列に接続される抵抗Ｒ２６〜Ｒ１１を含む。抵
抗Ｒ１１〜Ｒ２６は、それぞれ２５ＫΩの抵抗値を有す
る。
電位ＶＰＰが与えられるノードＮＤ６６と接地ノードと
の間に直列に接続される抵抗Ｒ２６〜Ｒ１１を含む。抵
抗Ｒ１１〜Ｒ２６は、それぞれ２５ＫΩの抵抗値を有す
る。
【０２２２】抵抗Ｒ１１は接地ノードとノードＮＤ５１
との間に接続される。抵抗Ｒ１２は、ノードＮＤ５１と
ノードＮＤ５２との間に接続される。抵抗Ｒ１３は、ノ
ードＮＤ５２とノードＮＤ５３との間に接続される。抵
抗Ｒ１４は、ノードＮＤ５３とノードＮＤ５４との間に
接続される。抵抗Ｒ１５は、ノードＮＤ５４とノードＮ
Ｄ５５との間に接続される。抵抗Ｒ１６は、ノードＮＤ
５５とノードＮＤ５６との間に接続される。抵抗Ｒ１７
は、ノードＮＤ５６とノードＮＤ５７との間に接続され
る。抵抗Ｒ１８は、ノードＮＤ５７とノードＮＤ５８と
の間に接続される。
との間に接続される。抵抗Ｒ１２は、ノードＮＤ５１と
ノードＮＤ５２との間に接続される。抵抗Ｒ１３は、ノ
ードＮＤ５２とノードＮＤ５３との間に接続される。抵
抗Ｒ１４は、ノードＮＤ５３とノードＮＤ５４との間に
接続される。抵抗Ｒ１５は、ノードＮＤ５４とノードＮ
Ｄ５５との間に接続される。抵抗Ｒ１６は、ノードＮＤ
５５とノードＮＤ５６との間に接続される。抵抗Ｒ１７
は、ノードＮＤ５６とノードＮＤ５７との間に接続され
る。抵抗Ｒ１８は、ノードＮＤ５７とノードＮＤ５８と
の間に接続される。
【０２２３】抵抗Ｒ１９は、ノードＮＤ５８とノードＮ
Ｄ５９との間に接続される。抵抗Ｒ２０は、ノードＮＤ
５９とノードＮＤ６０との間に接続される。抵抗Ｒ２１
は、ノードＮＤ６０とノードＮＤ６１との間に接続され
る。抵抗Ｒ２２は、ノードＮＤ６１とノードＮＤ６２と
の間に接続される。抵抗Ｒ２３は、ノードＮＤ６２とノ
ードＮＤ６３との間に接続される。抵抗Ｒ２４は、ノー
ドＮＤ６３とノードＮＤ６４との間に接続される。抵抗
Ｒ２５は、ノードＮＤ６４とノードＮＤ６５との間に接
続される。抵抗Ｒ２６は、ノードＮＤ６５とノードＮＤ
６６との間に接続される。
Ｄ５９との間に接続される。抵抗Ｒ２０は、ノードＮＤ
５９とノードＮＤ６０との間に接続される。抵抗Ｒ２１
は、ノードＮＤ６０とノードＮＤ６１との間に接続され
る。抵抗Ｒ２２は、ノードＮＤ６１とノードＮＤ６２と
の間に接続される。抵抗Ｒ２３は、ノードＮＤ６２とノ
ードＮＤ６３との間に接続される。抵抗Ｒ２４は、ノー
ドＮＤ６３とノードＮＤ６４との間に接続される。抵抗
Ｒ２５は、ノードＮＤ６４とノードＮＤ６５との間に接
続される。抵抗Ｒ２６は、ノードＮＤ６５とノードＮＤ
６６との間に接続される。
【０２２４】たとえば昇圧電位ＶＰＰが１０Ｖのときに
は、ノードＮＤ５１，ＮＤ５２，ＮＤ５３，ＮＤ５４，
ＮＤ５５，ＮＤ５６，ＮＤ５７，ＮＤ５８から出力され
る電位は、それぞれ０．６２５Ｖ，１．２５Ｖ，１．８
７５Ｖ，２．５Ｖ，３．１２５Ｖ，３．７５Ｖ，４．３
７５Ｖ，５Ｖとなる。
は、ノードＮＤ５１，ＮＤ５２，ＮＤ５３，ＮＤ５４，
ＮＤ５５，ＮＤ５６，ＮＤ５７，ＮＤ５８から出力され
る電位は、それぞれ０．６２５Ｖ，１．２５Ｖ，１．８
７５Ｖ，２．５Ｖ，３．１２５Ｖ，３．７５Ｖ，４．３
７５Ｖ，５Ｖとなる。
【０２２５】また、ノードＮＤ５９，ＮＤ６０，ＮＤ６
１，ＮＤ６２，ＮＤ６３，ＮＤ６４，ＮＤ６５，ＮＤ６
６から出力される電位は、それぞれ５．６２５Ｖ，６．
２５Ｖ，６．８７５Ｖ，７．５Ｖ，８．１２５Ｖ，８．
７５Ｖ，９．３７５Ｖ，１０Ｖとなる。
１，ＮＤ６２，ＮＤ６３，ＮＤ６４，ＮＤ６５，ＮＤ６
６から出力される電位は、それぞれ５．６２５Ｖ，６．
２５Ｖ，６．８７５Ｖ，７．５Ｖ，８．１２５Ｖ，８．
７５Ｖ，９．３７５Ｖ，１０Ｖとなる。
【０２２６】基準電位発生回路９００は、さらに、制御
信号Ｓ０がＬレベルのときにノードＮＤ６６を選択しＨ
レベルのときにノードＮＤ６５を選択するセレクタ９２
２と、制御信号Ｓ０がＨレベルのときにノードＮＤ６４
を選択しＬレベルのときにノードＮＤ６３を選択するセ
レクタ９２４と、制御信号Ｓ０がＬレベルのときにノー
ドＮＤ６２と選択しＨレベルのときにノードＮＤ６１を
選択するセレクタ９２６と、制御信号Ｓ０がＨレベルの
ときにノードＮＤ６０を選択しＬレベルのときにノード
ＮＤ５９を選択するセレクタ９２８とを含む。
信号Ｓ０がＬレベルのときにノードＮＤ６６を選択しＨ
レベルのときにノードＮＤ６５を選択するセレクタ９２
２と、制御信号Ｓ０がＨレベルのときにノードＮＤ６４
を選択しＬレベルのときにノードＮＤ６３を選択するセ
レクタ９２４と、制御信号Ｓ０がＬレベルのときにノー
ドＮＤ６２と選択しＨレベルのときにノードＮＤ６１を
選択するセレクタ９２６と、制御信号Ｓ０がＨレベルの
ときにノードＮＤ６０を選択しＬレベルのときにノード
ＮＤ５９を選択するセレクタ９２８とを含む。
【０２２７】基準電位発生回路９００は、さらに、制御
信号Ｓ０がＬレベルのときにノードＮＤ５８を選択しＨ
レベルのときにノードＮＤ５７を選択するセレクタ９３
０と、制御信号Ｓ０がＨレベルのときにノードＮＤ５６
を選択しＬレベルのときにノードＮＤ５５を選択するセ
レクタ９３２と、制御信号Ｓ０がＬレベルのときにノー
ドＮＤ５４を選択しＨレベルのときにノードＮＤ５３を
選択するセレクタ９３４と、制御信号Ｓ０がＨレベルの
ときにノードＮＤ５２を選択しＬレベルのときにノード
ＮＤ５１を選択するセレクタ９３６とを含む。
信号Ｓ０がＬレベルのときにノードＮＤ５８を選択しＨ
レベルのときにノードＮＤ５７を選択するセレクタ９３
０と、制御信号Ｓ０がＨレベルのときにノードＮＤ５６
を選択しＬレベルのときにノードＮＤ５５を選択するセ
レクタ９３２と、制御信号Ｓ０がＬレベルのときにノー
ドＮＤ５４を選択しＨレベルのときにノードＮＤ５３を
選択するセレクタ９３４と、制御信号Ｓ０がＨレベルの
ときにノードＮＤ５２を選択しＬレベルのときにノード
ＮＤ５１を選択するセレクタ９３６とを含む。
【０２２８】基準電位発生回路９００は、さらに、制御
信号Ｓ１がＬレベルのときにセレクタ９２２の出力を選
択しＨレベルのときにセレクタ９２４の出力を選択する
セレクタ９３８と、制御信号Ｓ１がＨレベルのときにセ
レクタ９２４を選択しＬレベルのときにセレクタ９２８
の出力を選択するセレクタ９４０と、制御信号Ｓ１がＬ
レベルのときにセレクタ９３０の出力を選択しＨレベル
のときにセレクタ９３２の出力を選択するセレクタ９４
２と、制御信号Ｓ１がＨレベルのときにセレクタ９３４
の出力を選択しＬレベルのときにセレクタ９３６の出力
を選択するセレクタ９４４とを含む。
信号Ｓ１がＬレベルのときにセレクタ９２２の出力を選
択しＨレベルのときにセレクタ９２４の出力を選択する
セレクタ９３８と、制御信号Ｓ１がＨレベルのときにセ
レクタ９２４を選択しＬレベルのときにセレクタ９２８
の出力を選択するセレクタ９４０と、制御信号Ｓ１がＬ
レベルのときにセレクタ９３０の出力を選択しＨレベル
のときにセレクタ９３２の出力を選択するセレクタ９４
２と、制御信号Ｓ１がＨレベルのときにセレクタ９３４
の出力を選択しＬレベルのときにセレクタ９３６の出力
を選択するセレクタ９４４とを含む。
【０２２９】基準電位発生回路９００は、さらに、制御
信号Ｓ２がＬレベルのときにセレクタ９３８の出力を選
択しＨレベルのときにセレクタ９４０の出力を選択する
セレクタ９４６と、制御信号Ｓ２がＨレベルのときにセ
レクタ９４２の出力を選択しＬレベルのときにセレクタ
９４４の出力を選択するセレクタ９４８と、制御信号Ｓ
３がＨレベルのときにセレクタ９４６の出力を選択しＬ
レベルのときにセレクタ９４８の出力を選択しそのノー
ドの電位を基準電位ＶＩＮとして出力するセレクタ９５
０とを含む。
信号Ｓ２がＬレベルのときにセレクタ９３８の出力を選
択しＨレベルのときにセレクタ９４０の出力を選択する
セレクタ９４６と、制御信号Ｓ２がＨレベルのときにセ
レクタ９４２の出力を選択しＬレベルのときにセレクタ
９４４の出力を選択するセレクタ９４８と、制御信号Ｓ
３がＨレベルのときにセレクタ９４６の出力を選択しＬ
レベルのときにセレクタ９４８の出力を選択しそのノー
ドの電位を基準電位ＶＩＮとして出力するセレクタ９５
０とを含む。
【０２３０】切換回路９０２は、たとえば、図４に示し
たセレクタ制御回路７２と同様な回路を用いることがで
きる。つまり、図４の制御信号Ｓｉとして切換信号Ｌ０
を入力し制御信号／ＣＯＮＡをＰチャネルＭＯＳトラン
ジスタ９０８のゲートに与える出力とすることで切換回
路９０２として用いることができる。
たセレクタ制御回路７２と同様な回路を用いることがで
きる。つまり、図４の制御信号Ｓｉとして切換信号Ｌ０
を入力し制御信号／ＣＯＮＡをＰチャネルＭＯＳトラン
ジスタ９０８のゲートに与える出力とすることで切換回
路９０２として用いることができる。
【０２３１】切換回路９０４，９０６も同様な構成を有
しているため説明は繰返さない。図３２に示した構成と
すれば、切換信号（Ｌ２，Ｌ１，Ｌ０）の組合せに応じ
てノードＮＤ６６とノードＮＤ５９との間の抵抗値を０
Ωから１７５ＫΩまで２５ＫΩ刻みで変更できる。この
ように、昇圧電位ＶＰＰが変化した場合でも、ノードＮ
Ｄ５９とノードＮＤ６６との間の抵抗値を変化させるこ
とにより、分圧によって得られていた各ノードの電位を
そのまま保持することができる。
しているため説明は繰返さない。図３２に示した構成と
すれば、切換信号（Ｌ２，Ｌ１，Ｌ０）の組合せに応じ
てノードＮＤ６６とノードＮＤ５９との間の抵抗値を０
Ωから１７５ＫΩまで２５ＫΩ刻みで変更できる。この
ように、昇圧電位ＶＰＰが変化した場合でも、ノードＮ
Ｄ５９とノードＮＤ６６との間の抵抗値を変化させるこ
とにより、分圧によって得られていた各ノードの電位を
そのまま保持することができる。
【０２３２】図３３は、図３２に示した基準電位発生回
路の動作を説明するための図である。
路の動作を説明するための図である。
【０２３３】図３２、図３３を参照して、たとえば、昇
圧電位ＶＰＰとして８．１２５Ｖが与えられる場合を考
える。この場合には、切換信号（Ｌ２，Ｌ１，Ｌ０）を
（Ｈ，Ｌ，Ｌ）と設定すると、ＰチャネルＭＯＳトラン
ジスタ９０８，９１０が導通状態となり、ＰチャネルＭ
ＯＳトランジスタ９１２は非導通状態となり、Ｐチャネ
ルＭＯＳトランジスタ９１２は非導通状態となる。この
ときに、ノードＮＤ６６，ＮＤ６５，ＮＤ６３の電位は
昇圧電位ＶＰＰと同電位の８．１２５Ｖとなる。する
と、ノードＮＤ５１〜ＮＤ６３の電位はそれぞれ想定ど
おりの分圧電位となる。
圧電位ＶＰＰとして８．１２５Ｖが与えられる場合を考
える。この場合には、切換信号（Ｌ２，Ｌ１，Ｌ０）を
（Ｈ，Ｌ，Ｌ）と設定すると、ＰチャネルＭＯＳトラン
ジスタ９０８，９１０が導通状態となり、ＰチャネルＭ
ＯＳトランジスタ９１２は非導通状態となり、Ｐチャネ
ルＭＯＳトランジスタ９１２は非導通状態となる。この
ときに、ノードＮＤ６６，ＮＤ６５，ＮＤ６３の電位は
昇圧電位ＶＰＰと同電位の８．１２５Ｖとなる。する
と、ノードＮＤ５１〜ＮＤ６３の電位はそれぞれ想定ど
おりの分圧電位となる。
【０２３４】このように、たとえば、書込モードや消去
モード等のモードによって変化する昇圧電位ＶＰＰのレ
ベルに応じて抵抗値を変更することにより、分圧ノード
の電位を想定値に保つことができる。
モード等のモードによって変化する昇圧電位ＶＰＰのレ
ベルに応じて抵抗値を変更することにより、分圧ノード
の電位を想定値に保つことができる。
【０２３５】図３３では、昇圧電位ＶＰＰと想定電位を
出力できる分圧ノードとの間の上限の関係を太線で示し
ている。つまり、昇圧電位ＶＰＰが１０Ｖのときには、
ノードＮＤ５１〜ＮＤ６６が想定どおりの電圧となり、
昇圧電位ＶＰＰが７．５Ｖならば、ノードＮＤ５１〜Ｎ
Ｄ５９までが想定どおりの電圧となる。
出力できる分圧ノードとの間の上限の関係を太線で示し
ている。つまり、昇圧電位ＶＰＰが１０Ｖのときには、
ノードＮＤ５１〜ＮＤ６６が想定どおりの電圧となり、
昇圧電位ＶＰＰが７．５Ｖならば、ノードＮＤ５１〜Ｎ
Ｄ５９までが想定どおりの電圧となる。
【０２３６】したがって、昇圧電位が変化を変化させる
場合においても、分圧電位を一定に保つことができ、出
力電位を昇圧電位の変化前と同様な制御信号Ｓ０〜Ｓ３
によって等しい出力電位を得ることができる。
場合においても、分圧電位を一定に保つことができ、出
力電位を昇圧電位の変化前と同様な制御信号Ｓ０〜Ｓ３
によって等しい出力電位を得ることができる。
【０２３７】図３２に示したように切換信号（Ｌ２，Ｌ
１，Ｌ０）の最小ビットである切換信号Ｌ０に応じて抵
抗間を短絡させるＰチャネルＭＯＳトランジスタ９０８
を昇圧電位ＶＰＰ側に配置し、昇圧電位ＶＰＰ側から順
に切換信号のビット順に短絡させる抵抗間の数を増やし
ておくことで、想定電圧を発生できるノードの上限を高
く設定できるという効果がある。
１，Ｌ０）の最小ビットである切換信号Ｌ０に応じて抵
抗間を短絡させるＰチャネルＭＯＳトランジスタ９０８
を昇圧電位ＶＰＰ側に配置し、昇圧電位ＶＰＰ側から順
に切換信号のビット順に短絡させる抵抗間の数を増やし
ておくことで、想定電圧を発生できるノードの上限を高
く設定できるという効果がある。
【０２３８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２３９】
【発明の効果】請求項１に記載の不揮発性半導体記憶装
置は、メモリセルに与える電源電位を高速に切換えるこ
とができる。
置は、メモリセルに与える電源電位を高速に切換えるこ
とができる。
【０２４０】請求項２、３に記載の不揮発性半導体記憶
装置は、請求項１に記載の不揮発性半導体記憶装置の奏
する効果に加えて、プッシュプル構成を採用しており、
出力電位が負荷によって変動した場合に電位が低くなる
場合、高くなる場合いずれの場合でも素早く基準電位に
出力電位を合せることができる。
装置は、請求項１に記載の不揮発性半導体記憶装置の奏
する効果に加えて、プッシュプル構成を採用しており、
出力電位が負荷によって変動した場合に電位が低くなる
場合、高くなる場合いずれの場合でも素早く基準電位に
出力電位を合せることができる。
【０２４１】請求項４〜７に記載の不揮発性半導体記憶
装置は、請求項１に記載の不揮発性半導体記憶装置の奏
する効果に加えて、出力する電位の範囲を広げることが
できる。
装置は、請求項１に記載の不揮発性半導体記憶装置の奏
する効果に加えて、出力する電位の範囲を広げることが
できる。
【０２４２】請求項８に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の奏する
効果に加えて、電流制限により昇圧回路が発生する昇圧
電位の降下を防ぐことができる。
は、請求項１に記載の不揮発性半導体記憶装置の奏する
効果に加えて、電流制限により昇圧回路が発生する昇圧
電位の降下を防ぐことができる。
【０２４３】請求項９、１０に記載の不揮発性半導体記
憶装置は、請求項１に記載の不揮発性半導体記憶装置の
奏する効果に加えて、ホットキャリアなどによるトラン
ジスタの劣化を防ぐことができる。
憶装置は、請求項１に記載の不揮発性半導体記憶装置の
奏する効果に加えて、ホットキャリアなどによるトラン
ジスタの劣化を防ぐことができる。
【０２４４】請求項１１に記載の不揮発性半導体記憶装
置は、請求項１に記載の不揮発性半導体記憶装置の奏す
る効果に加えて、階層的に順次分圧電位の数を減らして
選択することで、セレクタ制御回路の構成を簡単にで
き、セレクタ制御回路の素子数を減らすことができ、レ
イアウト面積の縮小化に効果がある。
置は、請求項１に記載の不揮発性半導体記憶装置の奏す
る効果に加えて、階層的に順次分圧電位の数を減らして
選択することで、セレクタ制御回路の構成を簡単にで
き、セレクタ制御回路の素子数を減らすことができ、レ
イアウト面積の縮小化に効果がある。
【０２４５】請求項１２に記載の不揮発性半導体記憶装
置は、請求項１１に記載の不揮発性半導体記憶装置の奏
する効果に加えて、出力電位を段階的に切換える場合に
おいて、切換時に発生するノイズを低減することができ
る。
置は、請求項１１に記載の不揮発性半導体記憶装置の奏
する効果に加えて、出力電位を段階的に切換える場合に
おいて、切換時に発生するノイズを低減することができ
る。
【０２４６】請求項１３、１４に記載の不揮発性半導体
記憶装置は、請求項１１に記載の不揮発性半導体記憶装
置の奏する効果に加えて、昇圧電位が変化を変化させる
場合においても、分圧電位を一定に保つことができ、出
力電位を同様な制御で出力することができる。
記憶装置は、請求項１１に記載の不揮発性半導体記憶装
置の奏する効果に加えて、昇圧電位が変化を変化させる
場合においても、分圧電位を一定に保つことができ、出
力電位を同様な制御で出力することができる。
【図１】 本発明の不揮発性半導体記憶装置１の概略構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１における電圧発生部３の構成を示したブ
ロック図である。
ロック図である。
【図３】 図２における基準電位発生回路４８の構成を
示す回路図である。
示す回路図である。
【図４】 図３において用いられるセレクタ制御回路お
よびセレクタの回路例である。
よびセレクタの回路例である。
【図５】 基準電位発生回路４８に入力される制御信号
と出力する基準電位との関係を示した図である。
と出力する基準電位との関係を示した図である。
【図６】 図２における電圧アンプ回路５０の構成を示
した回路図である。
した回路図である。
【図７】 ＮチャネルＭＯＳトランジスタ１２８に流れ
る電流Ｉｏｕｔおよび出力電位ＶＯＵＴの関係を示した
図である。
る電流Ｉｏｕｔおよび出力電位ＶＯＵＴの関係を示した
図である。
【図８】 プッシュプル構成のアンプ回路の特性を示し
た図である。
た図である。
【図９】 実施の形態１の変形例で用いられる電圧アン
プ回路５０ａの構成を示す回路図である。
プ回路５０ａの構成を示す回路図である。
【図１０】 図９に示した回路の動作を説明するための
図である。
図である。
【図１１】 図６に示した電圧アンプ回路に基準電位Ｖ
ＩＮとして１０Ｖが与えられた場合の出力電位ＶＯＵＴ
と出力電流Ｉｏｕｔとの関係を示した図である。
ＩＮとして１０Ｖが与えられた場合の出力電位ＶＯＵＴ
と出力電流Ｉｏｕｔとの関係を示した図である。
【図１２】 図１１のグラフＧ６のＢ部分を拡大して示
した図である。
した図である。
【図１３】 実施の形態２で用いられる電圧アンプ回路
２００の構成を示した回路図である。
２００の構成を示した回路図である。
【図１４】 図１３のＮチャネルＭＯＳトランジスタ２
１４に流れる電流を説明するための図である。
１４に流れる電流を説明するための図である。
【図１５】 実施の形態２の変形例１において用いられ
る電圧アンプ回路２００ａの構成を示した回路図であ
る。
る電圧アンプ回路２００ａの構成を示した回路図であ
る。
【図１６】 実施の形態２の変形例２である電圧アンプ
回路２００ｂの構成を示す回路図である。
回路２００ｂの構成を示す回路図である。
【図１７】 図１６に示した電圧アンプ回路２００ｂの
特性を説明するための図である。
特性を説明するための図である。
【図１８】 実施の形態２の変形例３において用いられ
る電圧アンプ回路２００ｃの構成を示した回路図であ
る。
る電圧アンプ回路２００ｃの構成を示した回路図であ
る。
【図１９】 実施の形態３で用いられる電圧アンプ回路
３００の構成を示した回路図である。
３００の構成を示した回路図である。
【図２０】 実施の形態３の変形例１の電圧アンプ回路
３００ａの構成を示した回路図である。
３００ａの構成を示した回路図である。
【図２１】 実施の形態３の変形例２において用いられ
る電圧アンプ回路３００ｂの構成を示した回路図であ
る。
る電圧アンプ回路３００ｂの構成を示した回路図であ
る。
【図２２】 実施の形態３の変形例３において用いられ
る電圧アンプ回路３００ｃの構成を示した回路図であ
る。
る電圧アンプ回路３００ｃの構成を示した回路図であ
る。
【図２３】 実施の形態４において用いられる電圧アン
プ回路４００の構成を示すブロック図である。
プ回路４００の構成を示すブロック図である。
【図２４】 図２３における制御信号発生部４０２の構
成を示した回路図である。
成を示した回路図である。
【図２５】 図２３における高電圧アンプ回路４０４の
構成を示す回路図である。
構成を示す回路図である。
【図２６】 図２３に示した中電圧アンプ回路４０６の
構成を示した回路図である。
構成を示した回路図である。
【図２７】 図２３における低電圧アンプ回路４０８の
構成を示した回路図である。
構成を示した回路図である。
【図２８】 図３に示した基準電位発生回路４８の動作
を説明するために、セレクタを模式的に表わした図であ
る。
を説明するために、セレクタを模式的に表わした図であ
る。
【図２９】 制御信号Ｓ２，Ｓ１，Ｓ０を順にカウント
アップさせた場合の各ノードの変化を説明するための図
である。
アップさせた場合の各ノードの変化を説明するための図
である。
【図３０】 実施の形態５で用いる基準電位発生回路８
４８の構成を概略的に示す図である。
４８の構成を概略的に示す図である。
【図３１】 図３０に示した基準電位発生回路８４８の
各ノードの電位と制御信号Ｓ０〜Ｓ２との関係を示した
図である。
各ノードの電位と制御信号Ｓ０〜Ｓ２との関係を示した
図である。
【図３２】 実施の形態６の基準電位発生回路９００の
構成を示す回路図である。
構成を示す回路図である。
【図３３】 図３２に示した基準電位発生回路の動作を
説明するための図である。
説明するための図である。
【図３４】 メモリセルに書込動作を行なう説明をする
ための概念図である。
ための概念図である。
【図３５】 図３４の選択セルへの書込動作を説明する
ための概略的な断面図である。
ための概略的な断面図である。
【図３６】 メモリセルの消去動作を説明するための概
略的な回路図である。
略的な回路図である。
【図３７】 消去動作における各メモリトランジスタに
設定される電位を説明するための概略的な断面図であ
る。
設定される電位を説明するための概略的な断面図であ
る。
【図３８】 複数の高電圧を発生する従来の構成を説明
するための図である。
するための図である。
１ 不揮発性半導体記憶装置、２ 書込＆消去制御部、
３ 電圧発生部、２６メモリアレイ、２８ セレクトゲ
ート、３０，３２ メモリセル、４２ チャージポンプ
回路、４６ ディストリビュータ、４８，８４８，９０
０ 基準電位発生回路、５０，５０ａ 電圧アンプ回
路、５２〜５６，７２ セレクタ制御回路、５８〜７
０，７４，８５８〜８７０，９２２〜９５０ セレク
タ、１０２，２０２，３０２，５０２，６０２，７０２
バイアス電圧発生回路、１０４，２０４，２０４ｃ，
３０４，３０４ｃ，５０４，６０４，７０４ 基準電位
入力部、１０６，１０６ａ，２０６，２０６ａ〜２０６
ｃ，３０６，３０６ａ〜３０６ｃ，５０６，６０６，７
０６ 駆動部、２００，２００ａ，２００ｂ，２００
ｃ，３００，３００ａ〜３００ｃ，４００ 電圧アンプ
回路、４０２ 制御信号発生部、４０４ 高電圧アンプ
回路、４０６ 中電圧アンプ回路、４０８ 低電圧アン
プ回路、５０３，６０５，７０３ スイッチ回路、５３
２，６３２，７３２制御回路、１０８，１１０，Ｒ１〜
Ｒ２６ 抵抗、９０２，９０４，９０６切換回路、ＢＬ
ＯＣＫ０ メモリブロック、ＳＢＬ，ＳＢＬ０，ＳＢＬ
１ サブビット線、ＳＬ ソース線、ＷＬ，ＷＬ０，Ｗ
Ｌ１ ワード線。
３ 電圧発生部、２６メモリアレイ、２８ セレクトゲ
ート、３０，３２ メモリセル、４２ チャージポンプ
回路、４６ ディストリビュータ、４８，８４８，９０
０ 基準電位発生回路、５０，５０ａ 電圧アンプ回
路、５２〜５６，７２ セレクタ制御回路、５８〜７
０，７４，８５８〜８７０，９２２〜９５０ セレク
タ、１０２，２０２，３０２，５０２，６０２，７０２
バイアス電圧発生回路、１０４，２０４，２０４ｃ，
３０４，３０４ｃ，５０４，６０４，７０４ 基準電位
入力部、１０６，１０６ａ，２０６，２０６ａ〜２０６
ｃ，３０６，３０６ａ〜３０６ｃ，５０６，６０６，７
０６ 駆動部、２００，２００ａ，２００ｂ，２００
ｃ，３００，３００ａ〜３００ｃ，４００ 電圧アンプ
回路、４０２ 制御信号発生部、４０４ 高電圧アンプ
回路、４０６ 中電圧アンプ回路、４０８ 低電圧アン
プ回路、５０３，６０５，７０３ スイッチ回路、５３
２，６３２，７３２制御回路、１０８，１１０，Ｒ１〜
Ｒ２６ 抵抗、９０２，９０４，９０６切換回路、ＢＬ
ＯＣＫ０ メモリブロック、ＳＢＬ，ＳＢＬ０，ＳＢＬ
１ サブビット線、ＳＬ ソース線、ＷＬ，ＷＬ０，Ｗ
Ｌ１ ワード線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河井 伸治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD09 AD10 AD12 AE08 5H420 NA03 NB02 NB16 NB25 NB37 NC06
Claims (14)
- 【請求項１】 行列状に配列され、不揮発的にデータを
保持する複数のメモリセルを含むメモリアレイと、 外部からの指示に応じて前記複数のメモリセルに対し電
圧印加の制御を行なう制御部と、 前記制御部の出力に応じて、出力ノードから前記データ
の消去および書換時に前記複数のメモリセルに与える第
１の内部電位を出力する電圧発生部とを備え、 前記電圧発生部は、 第１の電源電位を昇圧して第２の電源電位を出力する昇
圧回路と、 前記制御部の指示に応じて第２の内部電位を発生する基
準電位発生部と、 前記第２の電源電位を受け、前記第２の内部電位に応じ
て前記出力ノードに前記第１の内部電位を伝達する電圧
アンプ回路とを含み、 前記電圧アンプ回路は、 前記第２の内部電位を受けて第３の内部電位を出力する
基準電位入力部と、 前記第３の内部電位に応じて前記出力ノードの電位を駆
動する駆動部とを有し、 前記基準電位入力部は、 前記第２の内部電位がソースに結合され、ドレインとゲ
ートが前記第３の内部電位に結合される第１の電界効果
トランジスタと、 所定の電源電位が与えられる第１の内部ノードと前記第
１の電界効果トランジスタとの間に設けられ所定の第１
のバイアス電流を前記第１の電界効果トランジスタに供
給する第１の電流源とを有し、 前記駆動部は、 前記第１の電界効果トランジスタとゲートが互いに接続
され、前記所定の電源電位が与えられる第２の内部ノー
ドと前記出力ノードとを結ぶ経路上に設けられる第２の
電界効果トランジスタとを有する、不揮発性半導体記憶
装置。 - 【請求項２】 前記第１、第２の内部ノードは、前記第
２の電源電位に結合され、 前記基準電位入力部は、 前記第２の内部電位がソースに結合され、ドレインとゲ
ートが第４の内部電位に結合される第３の電界効果トラ
ンジスタと、 接地ノードと前記第３の電界効果トランジスタのドレイ
ンとの間に設けられ、所定の第２のバイアス電流を供給
する第２の電流源とをさらに有し、 前記駆動部は、 前記第３の電界効果トランジスタとゲートが互いに接続
され、前記接地ノードと前記出力ノードとを結ぶ経路上
に設けられる第４の電界効果トランジスタとをさらに有
する、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１、第２の電界効果トランジスタ
は、ＮチャネルＭＯＳトランジスタであり、 前記第３、第４の電界効果トランジスタは、Ｐチャネル
ＭＯＳトランジスタである、請求項２に記載の不揮発性
半導体記憶装置。 - 【請求項４】 前記第１、第２の内部ノードは、前記第
２の電源電位に結合され、 前記基準電位入力部は、 前記第１の電界効果トランジスタのソースから接地ノー
ドに向けて前記第１のバイアス電流を流す第２の電流源
をさらに有し、 前記駆動部は、 前記出力ノードから前記接地ノードに向けて第２のバイ
アス電流を流す第３の電流源をさらに有する、請求項１
に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記第１、第２の電界効果トランジスタ
は、ＮチャネルＭＯＳトランジスタである、請求項４に
記載の不揮発性半導体記憶装置。 - 【請求項６】 前記第１、第２の内部ノードは、接地ノ
ードと接続され、 前記基準電位入力部は、 前記第２の電源電位が与えられるノードから前記第１の
電界効果トランジスタのソースに向けて向けて前記第１
のバイアス電流を流す第２の電流源をさらに有し、 前記駆動部は、 前記第２の電源電位が与えられるノードから前記出力ノ
ードに向けて第２のバイアス電流を流す第３の電流源を
さらに有する、請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項７】 前記第１、第２の電界効果トランジスタ
は、ＰチャネルＭＯＳトランジスタである、請求項６に
記載の不揮発性半導体記憶装置。 - 【請求項８】 前記駆動部は、 前記第２の内部ノードと前記出力ノードとを結ぶ経路上
に前記第２の電界効果トランジスタと直列に設けられ、
前記第２の電界効果トランジスタに流れる電流が所定値
を超えた場合に制限する電流制限回路をさらに有する、
請求項１に記載の不揮発性半導体記憶装置。 - 【請求項９】 前記駆動部は、 前記第２の内部ノードと前記出力ノードとを結ぶ経路上
に前記第２の電界効果トランジスタと直列に設けられる
ダイオード接続された第５の電界効果トランジスタをさ
らに有する、請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項１０】 前記駆動部は、 前記第２の内部ノードと前記出力ノードとを結ぶ経路上
に前記第２の電界効果トランジスタと直列に設けられ、
ゲートに前記第１の電源電位があたえられる第６の電界
効果トランジスタをさらに有する、請求項１に記載の不
揮発性半導体記憶装置。 - 【請求項１１】 前記基準電位発生部は、 前記第２の電源電位と接地電位との間を分圧し、複数の
分圧ノードに出力する分圧回路と、 前記分圧回路の出力を受け、前記制御部の出力に応じて
前記複数の分圧ノードの電位の一つを選択して出力する
選択回路とを有し、 前記選択回路は、 複数段の縦続接続される選択段を有し、各前記複数段の
選択段は、順次対応の出力ノード数が低減される、請求
項１に記載の不揮発性半導体記憶装置。 - 【請求項１２】 前記制御部の出力は、 前記第２の内部電位を段階的に増加させるために前記第
２の内部電位に対応した複数ビットの電位指示情報を含
み、 各前記選択段は、複数の２入力セレクタを含み、 前記選択回路は、前記電位指示情報をハミング距離が１
となるコードに対応させて選択動作を行なう、請求項１
１に記載の不揮発性半導体記憶装置。 - 【請求項１３】 前記制御部は、前記昇圧回路に対し
て、動作モードに応じて前記第２の電源電位を変化させ
る指示を行ない、かつ、前記基準電位発生部に対して前
記第２の電源電位の変化を知らせる電位変化情報を与
え、 前記分圧回路は、 前記第２の電源電位を受けるノードと接地ノードとの間
に直列に接続される抵抗群を含み、 前記抵抗群の複数の接続ノードは、前記複数の分圧ノー
ドであり、 前記基準電位発生部は、 前記電位変化情報に応じて、前記複数の分圧ノードを選
択的に接続することにより前記分圧電位を調節する分圧
可変回路をさらに含む、請求項１１に記載の不揮発性半
導体記憶装置。 - 【請求項１４】 前記電位変化情報は、 複数の信号ビットを含み、 前記分圧可変回路は、 前記複数の信号ビットにそれぞれ対応して導通し、各々
が前記複数の分圧ノードのうちの対応する２つを接続す
る複数のスイッチ回路を含み、 前記複数のスイッチ回路は、対応する前記信号ビットの
下位ビット側から順に前記第２の電源電位に近い側の分
圧ノードに割当てられる、請求項１３に記載の不揮発性
半導体記憶装置。
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