[go: up one dir, main page]

JP2001308175A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2001308175A
JP2001308175A JP2000120337A JP2000120337A JP2001308175A JP 2001308175 A JP2001308175 A JP 2001308175A JP 2000120337 A JP2000120337 A JP 2000120337A JP 2000120337 A JP2000120337 A JP 2000120337A JP 2001308175 A JP2001308175 A JP 2001308175A
Authority
JP
Japan
Prior art keywords
film
dielectric constant
low dielectric
etching
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000120337A
Other languages
English (en)
Inventor
Hidetaka Nanbu
英高 南部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2000120337A priority Critical patent/JP2001308175A/ja
Priority to US09/836,286 priority patent/US20010034137A1/en
Priority to TW090109694A priority patent/TW486755B/zh
Priority to KR1020010021384A priority patent/KR20010098774A/ko
Publication of JP2001308175A publication Critical patent/JP2001308175A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】有機低誘電率膜に形成するビアホールの断面が
ボーイング形状になったり、有機低誘電率膜のエッチン
グマスクとして用いるシリコン含有絶縁膜が肩落ちする
ことがなく、有機低誘電率膜を精度よくエッチングする
ことができる半導体装置及びその製造方法の提供。 【解決手段】有機低誘電率膜（図１の２）とＮＨ3系ガ
スに耐性のあるシリコン含有絶縁膜（図１の３）とで構
成される層間絶縁膜上に所定の開口径を有するレジスト
パターン（図１の４）を形成し、レジストパターンをマ
スクとしてシリコン含有絶縁膜をドライエッチングした
後、シリコン含有絶縁膜をエッチングマスクとしてＮＨ
3又はＮＨ3を含むガスを用いたドライエッチングにより
有機低誘電率膜のエッチングを行い、アスペクト比が大
きく略垂直な断面形状の開口部（図１の５）を精度よく
形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、有機低誘電率膜をエッチング
して形成したビアホール及び溝を含む半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置の高集積化及びチップ
サイズの縮小化に伴い、配線の微細化及び多層配線化が
進められている。ＬＳＩ等の多層配線構造の半導体装置
では、多層配線中の配線が近接してくると配線パターン
間の寄生容量による配線遅延の問題が発生する。そこ
で、配線遅延を改善するために配線抵抗及び配線容量の
低減が重要な課題となってきている。
【０００３】配線容量の低減を図る方法として、層間絶
縁膜を構成する絶縁膜として、従来から使われているＳ
ｉＯ２系の絶縁膜の代わりに炭化水素系有機材料やフル
オロカーボン系有機材料などの誘電率の低い材料を用い
る方法が検討されている。これらの材料の誘電率は一般
的に２．０〜２．５程度であり、従来のＳｉＯ2系の絶
縁膜と比較すると４０％程度誘電率を低くすることがで
きる。また、配線抵抗を低減する方法として、従来用い
られていたアルミニウム配線の代わりに抵抗の低い銅配
線が用いられるようになってきている。
【０００４】このような材料を用いて多層配線構造を形
成する場合、銅のエッチングが困難であることから多層
配線プロセスが採用される（特開平９−５５４２９号公
報、特開平１１−２７４１２１号公報、特開２０００ー
７７４０９号公報等）。ここで、多層配線プロセスの概
略について図２及び図３を参照して説明すると、まず、
シリコン基板１上に誘電率の低い有機系の低誘電率膜６
ａとシリコン酸化膜等のシリコン含有絶縁膜７ａとを形
成し、フォトリソグラフィ及びドライエッチング技術を
用いてこれらの絶縁膜６ａ、７ａを貫通する配線溝９を
形成する。その後、配線溝９の内面を覆うように窒化タ
ンタル（ＴａＮ）等のバリアメタル１０ａを形成し、続
いて、配線溝９を埋めるようにＣｕ等の配線金属１０ｂ
を堆積する。次に、化学機械的研磨（ＣＭＰ:Chemical
Mechanical Polishing）法を用いて、配線溝９内部のみ
にバリアメタル１０ａ及び配線金属１０ｂが残るように
研磨を行い、絶縁膜６ａ、７ａ中の配線溝９にＣｕが埋
め込まれた第１配線１０を形成する（図２（ａ）乃至
（ｄ）参照）。
【０００５】続いて、同様に第１配線１０の上層に有機
低誘電率膜６ｂとシリコン含有絶縁膜７ｂとを形成し、
フォトリソグラフィ及びドライエッチング技術を用いて
これらの絶縁膜６ｂ、７ｂを貫通するビアホール１１を
形成する。その後、ビアホール１１にバリアメタル１２
ａ、接続金属１２ｂを堆積した後、ＣＭＰ法を用いて、
ビアホール１１内部にバリアメタル１２ａ及び配線金属
１２ｂが埋め込まれた接続プラグ１２を形成する（図３
（ｅ）乃至（ｈ）参照）。
【０００６】
【発明が解決しようとする課題】上述した手法により多
層配線構造を形成する場合、配線溝９やビアホール１１
のエッチング形状がマスク設計寸法より大きくなると配
線同士が近接してしまい、特に、近年の０．１８μｍ以
下の設計ルールの半導体装置では、わずかな位置ずれが
あっても上下層の配線の接続に不良が生じてしまう。従
って、層間絶縁膜のエッチングは精度良く行う必要があ
るが、一般的に有機低誘電率膜は、酸素ガスを用いたＲ
ＩＥ（Reactive Ion Etching）によってエッチングされ
ており、酸素ガスを用いたエッチングでは下記の理由に
よりアスペクト比の大きい配線溝９やビアホール１１を
形成することは難しいという問題がある。
【０００７】この問題について図面を参照して説明す
る。図４は従来の有機低誘電率膜のエッチング方法を模
式的に示す工程断面図である。まず、シリコン基板１上
又は所定の絶縁膜や配線層上に有機低誘電率膜２を塗布
し、続いてシリコン酸化膜１３をＣＶＤ（Chemical Vap
or Deposition）法等により形成する。その後、シリコ
ン酸化膜１３上に公知のリソグラフィー技術を用いて所
定の開口部５を有するレジストパターン４を形成する
（図４（ａ）乃至（ｃ）参照）。
【０００８】次に、レジストパターン４をエッチングマ
スクとして、ＣＦ4等のフッ素系ガスを用いてシリコン
酸化膜１３のエッチングを行った後（図４（ｄ）参
照）、今度はシリコン酸化膜１３をエッチングマスクと
して、酸素ガスを用いたドライエッチングにより有機低
誘電率膜２のエッチングを行う。この場合、ドライエッ
チングの異方性を十分に確保するためには、酸素ガスの
圧力を下げ、自己バイアス電圧（Ｖｄｃ）を高くする必
要があるが、このような条件下では通常、エッチングに
寄与するラジカル種の濃度が低下するために十分なエッ
チング速度が得られない。しかし一方、エッチング速度
向上のためにラジカル濃度を高くすると異方性形状が得
られず、図４（ｅ）に示すように、ビアホールの内壁が
弓なりに広がったボーイング形状となってしまう。ビア
ホールがボーイング形状となると、その後に金属膜を埋
める際に、バリアメタルが形成されない部分が生じた
り、ビアホール内に空洞が生じ、接続の信頼性が低下し
てしまう。
【０００９】また、酸素ガスを用いると、酸素プラズマ
によるエッチングによって有機低誘電率膜２の表面にＣ
−Ｏ結合が形成されて表面層の誘電率が上昇してしま
い、低誘電率膜を用いる効果が低下するという問題も発
生する。
【００１０】このように、酸素ガスを用いたドライエッ
チングでは、ビアホールをマスク設計寸法通りに垂直に
エッチングすることが困難であり、オーバーエッチング
マージンが小さいことから近年の微細化が要求される半
導体装置の製造に適用することが難しい。そこで、エッ
チングガスとして酸素ガスの代わりにＮ2／Ｈ2ガスを用
いる方法が提案されている。この方法について図５を参
照して説明する。
【００１１】まず、シリコン基板１上又は所定の絶縁膜
や配線層上に有機低誘電率膜２を塗布し、その上に、シ
リコン酸化膜１３を形成する（図５（ａ）、（ｂ）参
照）。次に、シリコン酸化膜１３の上に公知のリソグラ
フィー技術を用いて所定の開口部５を有するレジストパ
ターン４を形成し、このレジストパターン４をマスクと
してＣＦ4等のフッ素系ガスを用いてシリコン酸化膜１
３のエッチングを行う（図５（ｄ）参照）。続いて、図
５（ｅ）に示すように、エッチングされたシリコン酸化
膜１３をエッチングマスクとして、Ｎ2／Ｈ2ガスを用い
て有機低誘電率膜２のエッチングを行う。
【００１２】ここで、Ｎ2／Ｈ2ガスを用いて有機低誘電
率膜２のエッチングを行った場合、有機低誘電率膜２の
エッチング孔側壁にＣ−Ｎ結合を含む反応生成物が形成
されるために、ビアホール側壁の過剰なエッチングを防
止することができるため、エッチング断面はボーイング
形状となりにくく、従ってオーバーエッチングのマージ
ンを大きくすることができる。
【００１３】しかしながら、Ｎ2／Ｈ2ガスはエッチング
レートが小さくエッチング時間が長くなってしまうため
に、生産性が悪化してしまうと共に、Ｎ2／Ｈ2ガスでは
エッチング時間が長いため、ハードマスクとして用いる
シリコン酸化膜１３をスパッタする時間が長くなるの
で、シリコン酸化膜１３の開口断面が後退して開口径が
広がる肩落ちという問題が発生してしまう。
【００１４】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、有機低誘電率膜に形成
するビアホールの断面がボーイング形状になったり、有
機低誘電率膜のエッチングマスクとして用いるシリコン
含有絶縁膜が肩落ちすることがなく、有機低誘電率膜を
精度よくエッチングすることができる半導体装置及びそ
の製造方法を提供することにある。
【００１５】
【問題を解決するための手段】上記目的を達成するた
め、本発明は、有機低誘電率膜からなる層間絶縁膜のエ
ッチングをＮＨ3又はＮＨ3を含むガスを用いて行うもの
である。
【００１６】また、本発明は、有機低誘電率膜とその上
層に形成するシリコン含有絶縁膜とで構成される層間絶
縁膜上にレジストパターンを形成し、該レジストパター
ンをマスクとして前記シリコン含有絶縁膜をエッチング
した後、前記シリコン含有絶縁膜をマスクとして前記有
機低誘電率膜のエッチングを行う絶縁膜のエッチング方
法であって、前記有機低誘電率膜のエッチングをＮＨ3
又はＮＨ3を含むガスを用いて行い、前記有機低誘電率
膜のエッチングに際して前記レジストパターンを同時に
除去するものである。
【００１７】また、本発明は、半導体基板の上層に有機
低誘電率膜を所定の膜厚で形成する工程と、前記有機低
誘電率膜上にシリコン含有絶縁膜を堆積する工程と、前
記シリコン含有絶縁膜上に所定の開口を有するレジスト
パターンを形成する工程と、前記レジストパターンをマ
スクとしてフッ素系のガスを用いたドライエッチングに
より前記シリコン含有絶縁膜をエッチングする工程と、
前記シリコン含有絶縁膜をマスクとして前記有機低誘電
率膜をエッチングして所定の形状の貫通孔を形成する工
程と、前記貫通孔内部にバリアメタルと金属膜とを埋設
する工程と、を少なくとも有する多層配線構造の半導体
装置の製造方法において、前記有機低誘電率膜のエッチ
ングを、ＮＨ3又はＮＨ3を含むガスを用いて行い、前記
有機低誘電率膜のエッチングに際して前記レジストパタ
ーンを同時に除去するものである。
【００１８】本発明の半導体装置は、基板上層に所定の
膜厚の有機低誘電率膜とＮＨ3系ガスに耐性のあるシリ
コン含有絶縁膜とで構成される層間絶縁膜を有し、該層
間絶縁層に所定の形状の貫通を備え、前記貫通孔内部に
バリアメタルと金属膜とが埋設された配線層を少なくと
も有する多層配線構造の半導体装置であって、前記有機
低誘電率膜に設けられた貫通孔が、ＮＨ3又はＮＨ3を含
むガスを用いたドライエッチングにより形成された所定
の値以上のアスペクト比を有するものである。
【００１９】本発明においては、前記ＮＨ3を含むガス
が、ＮＨ3にＮ2、Ｈ2、Ｏ2の少なくともいずれかを混合
したガスであり、前記シリコン含有絶縁膜がＳｉＯ2、
ＳｉＮ、ＳｉＣ、ＳｉＯＦ、有機ＳＯＧ、無機多孔質膜
又は無機低誘電率膜のいずれかを含み、前記有機低誘電
率膜が、シリコン非含有の有機膜、炭化水素系の有機低
誘電率膜、芳香族系の有機低誘電率膜又はフッ素含有樹
脂膜のいずれかを含むことが好ましい。
【００２０】このように、本発明は、層間絶縁層を有機
低誘電率膜とＮＨ3系ガスに耐性のあるシリコン含有絶
縁膜の２層構造とし、レジストパターンをマスクとして
シリコン含有絶縁膜をエッチングした後、シリコン含有
絶縁膜をマスクとしてＮＨ3又はＮＨ3を含むガスを用い
て有機低誘電率膜をエッチングすることによって、シリ
コン含有絶縁膜の肩落ちを防止してレジストパターン開
口径通りの貫通孔を略垂直な断面形状で形成することが
でき、また、Ｎ2／Ｈ2ガスに比べてエッチングレートを
大きくすることができるため、エッチング時間の短縮を
図ることができる。
【００２１】
【発明の実施の形態】本発明に係る有機低誘電率膜のエ
ッチング方法は、その好ましい一実施の形態において、
有機低誘電率膜（図１の２）とＮＨ3系ガスに耐性のあ
るシリコン含有絶縁膜（図１の３）とで構成される層間
絶縁膜上に所定の開口径を有するレジストパターン（図
１の４）を形成し、レジストパターンをマスクとしてシ
リコン含有絶縁膜をドライエッチングした後、シリコン
含有絶縁膜をエッチングマスクとしてＮＨ3又はＮＨ3を
含むガスを用いたドライエッチングにより有機低誘電率
膜のエッチングを行い、アスペクト比が大きく略垂直な
断面形状の開口部（図１の５）、配線溝（図２の９）、
ビアホール（図３の１１）等を精度よく形成する。
【００２２】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
【００２３】［実施例１］まず、本発明の第１の実施例
に係る有機低誘電率膜のエッチング方法について、図１
を参照して説明する。図１は、第１の実施例に係る有機
低誘電率膜のエッチング方法を模式的に示す工程断面図
である。
【００２４】図１に示すように、本実施例のエッチング
方法は、有機低誘電率膜を精度よく略垂直にエッチング
するための方法を提供するものである。図面に即して説
明すると、まず、図１（ａ）に示すように、シリコン基
板１やその上に形成した絶縁膜や配線層の上に、例え
ば、炭化水素系の有機絶縁材料、芳香族系の有機絶縁材
料やフッ素含有樹脂等の有機低誘電率膜２をスピンコー
ティングにより０．２〜０．４μｍ程度の膜厚で塗布
し、その上にハードマスクとなる一般的な無機膜、無機
低誘電率膜、無機多孔質膜、有機ＳＯＧ（Spin On Glas
s）膜等のシリコン含有絶縁膜３をＣＶＤ法等により
０．１〜０．２μｍ程度の膜厚で堆積する（図１（ｂ）
参照）。
【００２５】ここで、炭化水素系の有機低誘電率膜２と
しては、旭化成社製のＡＬＣＡＰ（商品名）、シュウマ
ッハ社製のＶＥＬＯＸ（商品名）、ダウケミカル社製の
ＳｉＬＫ（商品名）等があり、芳香族系の有機低誘電率
膜２としては、ダウケミカル社製のＳｉＬＫ（商品
名）、アライドシグナル社製のＦＬＡＲＥ（商品名）等
を用いることができる。また、無機膜としては、ＳｉＯ
2、ＳｉＮ、ＳｉＣ、ＳｉＯＦ等、無機低誘電率膜とし
ては、ＨＳＱ（Hydrogen Silisesquioxane）等、無機多
孔質膜としては、nanoglass（商品名）等、有機ＳＯＧ
膜としてはＨＯＳＰ（商品名）等のＭＳＱ等を用いるこ
とができる。なお、ハードマスクとして用いるシリコン
含有絶縁膜３を有機低誘電率膜２のエッチング後も層間
絶縁膜として残す場合には、誘電率の低い部材を用いる
ことが好ましい。
【００２６】次に、シリコン含有絶縁膜３上に公知のリ
ソグラフィー技術を用いて所定の開口を有するレジスト
パターン４を形成し（図１（ｃ）参照）、このレジスト
パターン４をマスクとして、例えば、Ｃ4Ｆ8／Ａｒ／Ｏ
2等のフッ素系のガスを用いたドライエッチングにより
シリコン含有絶縁膜３のエッチングを行う（図１（ｄ）
参照）。続いて、図１（ｅ）に示すように、パターン形
成されたシリコン含有絶縁膜３をエッチングマスクとし
て、例えば、ＮＨ3ガスやＮＨ3に他のガスを混合したガ
スを用いたドライエッチングにより有機低誘電率膜２の
エッチングを行う。この際、シリコン含有絶縁膜３上に
形成したレジストパターン４は、有機低誘電率膜２のエ
ッチングと同時に除去されるため、レジストパターン４
を事前に除去する必要はない。
【００２７】なお、シリコン含有絶縁膜３のエッチング
に用いるフッ素系のガスとしては、Ｃ4Ｆ8／Ａｒ／Ｏ2
の他に、ＣＦ4、ＣＦ4／Ａｒ、Ｃ4Ｆ8／Ａｒ等を用いる
ことができ、有機低誘電率膜２のエッチング用いるガス
としては、ＮＨ3単体の他、ＮＨ3／Ｎ2、ＮＨ3／Ｈ2、
ＮＨ3／Ｎ2／Ｈ2、ＮＨ3／Ｏ2等の混合ガスを用いるこ
とができる。
【００２８】ここで、ＮＨ3を含有するガスを用いるこ
とにより、母ガスから解離生成するＮＨを増大させるこ
とができ、エッチングレートを大きくすることができ
る。従ってエッチング時間が短縮され、ハードマスクと
なるシリコン含有絶縁膜３をスパッタする時間を短くす
ることができるため、シリコン含有絶縁膜３の肩落ちを
防止することができる。また、ＮＨ3は解離しやすく電
子密度が増大するため、シリコン基板１に対する自己バ
イアス電圧を減少させることができ、ハードマスクのス
パッタリング効率を更に低下させることができる。
【００２９】また、ＮＨ3ガスにＮ2、Ｈ2、Ｏ2ガスのい
ずれか又はその組み合わせを混合することによって、エ
ッチングレートを増大させたり、オーバーエッチングの
マージンを拡大させたりすることができるが、その組み
合わせ、混合比等はエッチングの被対象物との関係で最
適な条件が決定される。
【００３０】このように、層間絶縁層を有機低誘電率膜
２とシリコン含有絶縁膜３、好ましくは無機低誘電率膜
の２層構造とし、レジストパターン４を用いてシリコン
含有絶縁膜３をエッチングした後、シリコン含有絶縁膜
３をマスクとしてＮＨ3を含むガスを用いて有機低誘電
率膜２をエッチングすることによって、シリコン含有絶
縁膜３の肩落ちを防止してレジストパターン４の開口径
通りの開口部５を形成することができ、また、Ｎ2／Ｈ2
ガスに比べてエッチングレートを大きくすることができ
るため、エッチング時間の短縮を図ることができる。
【００３１】また、シリコン含有絶縁膜３のスパッタリ
ング効率を低くすることができるため、シリコン含有絶
縁膜３を薄くすることができ、層間絶縁膜全体の誘電率
を低くすることができると共に、エッチング断面形状を
略垂直にすることができるため、アスペクト比の大きい
開口部５を形成することができる。例えば、シリコン含
有絶縁膜３の膜厚を０．３μｍ以下、好ましくは０．１
〜０．２μｍ程度、有機低誘電率膜２の膜厚を０．１μ
ｍ以上、好ましくは０．２〜０．４μｍ程度、レジスト
パターン４の開口径を０．２μｍ程度とすると、アスペ
クト比が１．５以上の開口部５を形成することができ
る。
【００３２】なお、本実施例では、シリコン基板１上に
形成した有機低誘電率膜２とシリコン含有絶縁膜３をエ
ッチングする場合について記載したが、本発明は上記実
施例に限定されるものではなく、有機低誘電率膜２を用
いて配線間の寄生容量の低減を図ることができる任意の
場所に適用することができ、また、有機低誘電率膜２と
してシリコンを含有しない他の有機膜等を用いることも
できる。
【００３３】［実施例２］次に、本発明の第２の実施例
に係る半導体装置及びその製造方法について、図２及び
図３を参照して説明する。図２及び図３は、第２の実施
例に係る半導体装置の製造工程を模式的に示す工程断面
図であり、作図の都合上分図したものである。なお、本
実施例は、前記した第１の実施例の有機低誘電率膜のエ
ッチング方法を多層配線構造の半導体装置に適用したも
のである。
【００３４】図面を参照して、本実施例の半導体装置の
製造方法について説明すると、まず、前記した第１の実
施例と同様に、シリコン基板１上又はその上に形成した
シリコン酸化膜、シリコン窒化膜等の絶縁膜や所定の配
線層上に、例えば、炭化水素系の有機絶縁材料、芳香族
系の有機絶縁材料やフッ素含有樹脂等の有機低誘電率膜
６ａをスピンコーティングやＣＶＤ法により０．２〜
０．４μｍ程度の膜厚で形成し、続いて、ＨＳＱ等の無
機低誘電率膜、ＳｉＮ等の無機膜、無機多孔質膜又は有
機ＳＯＧ等のシリコン含有絶縁膜７ａをＣＶＤ法あるい
はスピンコート等を用いて０．１〜０．２μｍ程度の膜
厚で堆積する（図２（ａ）参照）。その後、公知のフォ
トリソグラフィ法を用いてシリコン含有絶縁膜７ａ上に
所定の開口を有するレジストパターン８ａを形成する。
【００３５】続いて、図２（ｂ）に示すように、レジス
トパターン８ａをマスクとしてシリコン含有絶縁膜７ａ
をドライエッチングする。シリコン含有絶縁膜７ａとし
てＳｉＮを用いる場合、エッチング条件としては、例え
ば、エッチングガスとしてＣＦ4／Ａｒ／Ｏ2等を用い、
流量ＣＦ4／Ａｒ／Ｏ2＝３０／１５０／１５ｓｃｃｍ、
圧力１５ｍＴｏｒｒ（２．０ｐａ）、バイアス４００Ｗ
の条件で行う。
【００３６】続いて、図２（ｃ）に示すように、シリコ
ン含有絶縁膜７ａをマスクとして有機低誘電率膜６ａを
ドライエッチングする。有機低誘電率膜６ａとしてＳｉ
ＬＫを用いる場合、エッチング条件としては、例えば、
エッチングガスとしてＮＨ3又はＮＨ3にＮ2、Ｈ2、Ｏ2
を混合したガスを用いてエッチングを行う。
【００３７】ここで、ＮＨ3を含有するガスを用いるこ
とにより、前記した第１の実施例と同様に、エッチング
に寄与するＮＨを増大させることができ、また、シリコ
ン基板１に対する自己バイアス電圧を減少させることが
できるため、ハードマスクとなるシリコン含有絶縁膜７
ａをスパッタする時間が短くなり、シリコン含有絶縁膜
７ａの肩落ちを防止することができる。
【００３８】次に、図２（ｄ）に示すように、配線溝９
の内面を覆うようにＴａ、又はＴａＮ等のバリアメタル
１０ａとＣｕ等の配線金属１０ｂとを、例えばスパッタ
法等を用いて堆積した後、電解メッキ法により配線金属
１０ｂを形成する。その後、水素ガス雰囲気中でアニー
ル処理を行い、配線金属１０ｂの埋め込み性を改善す
る。次に、ＣＭＰ法を用いて、配線溝９内部のみにバリ
アメタル１０ａ及び配線金属１０ｂが残るように研磨を
行い、図２（ｄ）に示す第１配線１０を形成する。
【００３９】なお、本実施例の配線溝９の幅及び間隔
は、それぞれ０．２μｍ、０．２μｍ程度と微細である
が、本実施例のエッチング方法によればマスク寸法通り
にエッチングすることができるため、配線がショートし
たり位置ずれが生じることはない。また、配線溝９の側
壁は略垂直にエッチングされており、酸素ガスでエッチ
ングした従来例のようにボーイング形状となることはな
いため、配線溝９に空洞が生じると言う問題を回避する
ことができる。
【００４０】次に、第１配線１０上に所定の配線プラグ
１２を形成するが、その手順は図２（ａ）乃至（ｄ）と
同様であり、形成する膜の種類、膜厚、エッチング条件
等が異なる。まず、第１配線１０及びシリコン含有絶縁
膜７ａ上に、炭化水素系、芳香族系やフッ素含有樹脂等
の有機低誘電率膜６ｂをスピンコーティング又はＣＶＤ
法により０．２〜０．４μｍ程度の膜厚で形成し、続い
て、無機低誘電率膜、ＳｉＯ2等の無機膜、無機多孔質
膜、有機ＳＯＧ膜等のシリコン含有絶縁膜７ｂをＣＶＤ
法又はスピンコーティングにより０．１〜０．２μｍ程
度の膜厚で堆積する。その後、公知のフォトリソグラフ
ィ法を用いて接続プラグ孔１２を形成する部分に開口を
有するレジストパターン８ｂを形成する。
【００４１】続いて、レジストパターン８ｂをマスクと
してシリコン含有絶縁膜７ｂをフッ素系ガスを用いてド
ライエッチングし、続いて、シリコン含有絶縁膜７ｂを
マスクとして有機低誘電率膜６ｂをＮＨ3又はＮＨ3にＮ
2、Ｈ2、Ｏ2を混合したガスを用いてドライエッチング
する（図３（ｆ）、（ｇ）参照）。エッチング条件とし
ては、シリコン含有絶縁膜７ｂとしてＳｉＯ2を用いる
場合は、例えば、エッチングガスとしてＣＦ4／Ａｒ／
Ｏ2等を用い、流量ＣＦ4／Ａｒ／Ｏ2＝３０／１５０／
１５ｓｃｃｍ、圧力１５ｍＴｏｒｒ（２．０ｐａ）、バ
イアス４００Ｗの条件で行い、有機低誘電率膜６ｂとし
てＳｉＬＫを用いる場合は、例えば、ＮＨ 3ガスを用
い、流量６００ｓｃｃｍ、圧力３００ｍＴｏｒｒ（４０
ｐａ）、バイアス１２００Ｗの条件で行うことが好まし
い。
【００４２】ここで、有機低誘電率膜６ｂの膜厚は図示
していない他の領域の凹凸を平坦化するために有機低誘
電率膜６ａに比べて厚くなり、それに伴いビアホール１
１のアスペクト比も大きくなるが、本実施例の方法では
有機低誘電率膜６ａの膜厚が厚い場合であっても、ＮＨ
3又はＮＨ3を含有するガスを用いることにより、略垂直
にビアホール１１を形成することができるため、設計の
余裕度を大きくすることができる。
【００４３】その後、図３（ｈ）に示すように、ビアホ
ール１１の内面を覆うようにバリアメタル１２ａとＣｕ
等の接続金属１２ｂとを、例えばスパッタ法等を用いて
堆積した後、ＣＭＰ法を用いて、ビアホール１１内部の
みにバリアメタル１２ａ及び接続金属１２ｂが残るよう
に研磨を行い、所定の第１配線１０と接続される接続プ
ラグ１２が形成され、同様の方法で配線層を積層するこ
とで多層配線構造の半導体装置が製造される。
【００４４】このように、多層配線構造の半導体装置の
製造にあたって、前記した第１の実施例と同様に、低誘
電率絶縁層を有機低誘電率膜６ａ、６ｂとシリコン含有
絶縁膜７ａ、７ｂの２層構造とし、レジストパターン８
ａ、８ｂをマスクとしてフッ素系ガスを用いてシリコン
含有絶縁膜７ａ、７ｂをエッチングした後、シリコン含
有絶縁膜７ａ、７ｂをマスクとしてＮＨ3又はＮＨ3を含
むガスを用いて有機低誘電率膜６ａ、６ｂをエッチング
することによって、シリコン含有絶縁膜７ａ、７ｂのス
パッタによる肩落ちを防止してレジストパターン８ａ、
８ｂの開口径通りの配線溝９及びビアホール１１を形成
することができ、また、Ｎ2／Ｈ2ガスに比べてエッチン
グレートを大きくすることができるため、エッチング時
間の短縮を図ることができる。
【００４５】なお、有機低誘電率膜２のエッチングガス
として、ＮＨ3単体のほかに、ＮＨ3／Ｎ2、ＮＨ3／
Ｈ2、ＮＨ3／Ｏ2やこれらを組み合わせたガスを用いる
ことができ、また、シリコン含有絶縁膜として、ＳｉＯ
2、ＳｉＮ、ＳｉＣ、ＳｉＯＦ等の無機膜、ＨＳＱ等の
無機低誘電率膜、ＭＳＱ等の有機ＳＯＧ膜を、有機低誘
電率膜としてＳｉを含有しない他の有機膜等を用いるこ
ともできるのは前記した第１の実施例と同様である。
【００４６】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、下記記載の効果を奏す
る。
【００４７】本発明の第１の効果は、炭化水素系、芳香
族系やフッ素含有樹脂等の有機低誘電率膜をマスク設計
寸法通りに精度よくエッチングすることができるという
ことである。その理由は、有機低誘電率膜上にシリコン
含有絶縁膜を形成し、レジストパターンをマスクとして
シリコン含有絶縁膜をエッチングした後、シリコン含有
絶縁膜をマスクとしてＮＨ3又はＮＨ3を含むガスを用い
て有機低誘電率膜をエッチングすることによって、シリ
コン含有絶縁膜のスパッタによる肩落ちを防止し、断面
が略垂直となるようにエッチングすることができるから
である。
【００４８】また、本発明の第２の効果は、Ｎ2／Ｈ2ガ
スに比べてエッチング時間を短縮させることができ、ス
ループットを向上させることができるということであ
る。その理由は、ＮＨ3又はＮＨ3を含有するガスを用い
ることにより、母ガスから解離生成するＮＨを増大させ
ることができ、エッチングレートを大きくすることがで
きるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る有機低誘電率膜の
エッチング方法を模式的に示す断面図である。
【図２】本発明の第２の実施例に係る多層配線構造の半
導体装置の製造方法を模式的に示す工程断面図である。
【図３】本発明の第２の実施例に係る多層配線構造の半
導体装置の製造方法を模式的に示す工程断面図である。
【図４】従来の有機低誘電率膜のエッチング方法を模式
的に示す断面図である。
【図５】従来の有機低誘電率膜のエッチング方法を模式
的に示す断面図である。
【符号の説明】
１ シリコン基板等 ２ 有機低誘電率膜 ３ シリコン含有絶縁膜 ４ レジストパターン ５ 開口部 ６ａ、６ｂ 有機低誘電率膜 ７ａ、７ｂ シリコン含有絶縁膜 ８ａ、８ｂ レジストパターン ９ 配線溝 １０ 第１配線 １０ａ バリアメタル １０ｂ 配線金属 １１ ビアホール １２ 接続プラグ １２ａ バリアメタル １２ｂ 接続金属 １３ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB17 BB32 CC01 DD08 DD16 DD17 DD19 DD20 DD37 DD52 DD64 DD75 FF16 FF22 5F004 AA05 DA00 DA01 DA23 DA24 DA25 DA26 DB00 DB03 DB23 EB01 EB03 5F033 HH11 HH21 HH32 JJ01 KK11 KK21 KK32 PP15 PP27 QQ11 QQ15 QQ37 QQ48 RR04 RR06 RR11 RR24 RR25 SS11 SS21 TT03 TT04 WW01 WW02 WW09

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】有機低誘電率膜からなる層間絶縁膜のエッ
    チングをＮＨ3又はＮＨ3を含むガスを用いて行うことを
    特徴とする絶縁膜のエッチング方法。
  2. 【請求項２】有機低誘電率膜とその上層に形成するシリ
    コン含有絶縁膜とで構成される層間絶縁膜上にレジスト
    パターンを形成し、該レジストパターンをマスクとして
    前記シリコン含有絶縁膜をエッチングした後、前記シリ
    コン含有絶縁膜をマスクとして前記有機低誘電率膜のエ
    ッチングを行う絶縁膜のエッチング方法であって、 前記有機低誘電率膜のエッチングをＮＨ3又はＮＨ3を含
    むガスを用いて行い、前記有機低誘電率膜のエッチング
    に際して前記レジストパターンを同時に除去することを
    特徴とする絶縁膜のエッチング方法。
  3. 【請求項３】前記シリコン含有絶縁膜が、ＳｉＯ2、Ｓ
    ｉＮ、ＳｉＣ、ＳｉＯＦ、有機ＳＯＧ、無機多孔質膜又
    は無機低誘電率膜のいずれかを含む請求項２記載の絶縁
    膜のエッチング方法。
  4. 【請求項４】前記ＮＨ3を含むガスが、ＮＨ3にＮ2、
    Ｈ2、Ｏ2の少なくともいずれかを混合したガスであるこ
    とを特徴とする請求項１乃至３のいずれか一に記載の絶
    縁膜のエッチング方法。
  5. 【請求項５】前記有機低誘電率膜が、シリコン非含有の
    有機膜、炭化水素系の有機低誘電率膜、芳香族系の有機
    低誘電率膜又はフッ素含有樹脂膜のいずれかを含むこと
    を特徴とする請求項１乃至４のいずれか一に記載の絶縁
    膜のエッチング方法。
  6. 【請求項６】半導体基板の上層に有機低誘電率膜を所定
    の膜厚で形成する工程と、前記有機低誘電率膜上にシリ
    コン含有絶縁膜を堆積する工程と、前記シリコン含有絶
    縁膜上に所定の開口を有するレジストパターンを形成す
    る工程と、前記レジストパターンをマスクとしてフッ素
    系のガスを用いたドライエッチングにより前記シリコン
    含有絶縁膜をエッチングする工程と、前記シリコン含有
    絶縁膜をマスクとして前記有機低誘電率膜をエッチング
    して所定の形状の貫通孔を形成する工程と、前記貫通孔
    内部にバリアメタルと金属膜とを埋設する工程と、を少
    なくとも有する多層配線構造の半導体装置の製造方法に
    おいて、 前記有機低誘電率膜のエッチングを、ＮＨ3又はＮＨ3を
    含むガスを用いて行い、前記有機低誘電率膜のエッチン
    グに際して前記レジストパターンを同時に除去すること
    を特徴とする半導体装置の製造方法。
  7. 【請求項７】前記ＮＨ３を含むガスが、ＮＨ3にＮ2、Ｈ
    2、Ｏ2の少なくともいずれかを混合したガスであること
    を特徴とする請求項６記載の半導体装置の製造方法。
  8. 【請求項８】前記有機低誘電率膜が、シリコン非含有の
    有機膜、炭化水素系の有機低誘電率膜、芳香族系の有機
    低誘電率膜又はフッ素含有樹脂膜のいずれかを含み、 前記シリコン含有絶縁膜が、ＳｉＯ2、ＳｉＮ、Ｓｉ
    Ｃ、ＳｉＯＦ、有機ＳＯＧ、無機多孔質膜又は無機低誘
    電率膜のいずれかを含む請求項６又は７に記載の半導体
    装置の製造方法。
  9. 【請求項９】基板上層に所定の膜厚の有機低誘電率膜と
    ＮＨ3系ガスに耐性のあるシリコン含有絶縁膜とで構成
    される層間絶縁膜を有し、該層間絶縁層に所定の形状の
    貫通を備え、前記貫通孔内部にバリアメタルと金属膜と
    が埋設された配線層を少なくとも有する多層配線構造の
    半導体装置であって、 前記有機低誘電率膜に設けられた貫通孔が、ＮＨ3又は
    ＮＨ3を含むガスを用いたドライエッチングにより形成
    された所定の値以上のアスペクト比を有する貫通孔であ
    ることを特徴とする半導体装置。
  10. 【請求項１０】前記ＮＨ3を含むガスが、ＮＨ3にＮ2、
    Ｈ2、Ｏ2の少なくともいずれかを混合したガスであるこ
    とを特徴とする請求項９記載の半導体装置。
  11. 【請求項１１】前記有機低誘電率膜が、シリコン非含有
    の有機膜、炭化水素系の有機低誘電率膜、芳香族系の有
    機低誘電率膜又はフッ素含有樹脂膜のいずれかを含み、 前記シリコン含有絶縁膜が、ＳｉＯ2、ＳｉＮ、Ｓｉ
    Ｃ、ＳｉＯＦ、有機ＳＯＧ、無機多孔質膜又は無機低誘
    電率膜のいずれかを含むことを特徴とする請求項９又は
    １０に記載の半導体装置。
  12. 【請求項１２】前記シリコン含有絶縁膜の膜厚が０．３
    μｍ以下、前記有機低誘電率膜の膜厚が０．１μｍ以上
    であり、前記貫通孔のアスペクト比が１．５以上である
    ことを特徴とする請求項９乃至１１のいずれか一に記載
    の半導体装置。
JP2000120337A 2000-04-21 2000-04-21 半導体装置及びその製造方法 Pending JP2001308175A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000120337A JP2001308175A (ja) 2000-04-21 2000-04-21 半導体装置及びその製造方法
US09/836,286 US20010034137A1 (en) 2000-04-21 2001-04-18 Semiconductor device and manufacturing method of the device
TW090109694A TW486755B (en) 2000-04-21 2001-04-20 Semiconductor device and manufacturing method of the device
KR1020010021384A KR20010098774A (ko) 2000-04-21 2001-04-20 반도체 장치와 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000120337A JP2001308175A (ja) 2000-04-21 2000-04-21 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2001308175A true JP2001308175A (ja) 2001-11-02

Family

ID=18631164

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000120337A Pending JP2001308175A (ja) 2000-04-21 2000-04-21 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US20010034137A1 (ja)
JP (1) JP2001308175A (ja)
KR (1) KR20010098774A (ja)
TW (1) TW486755B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282709A (ja) * 2002-01-09 2003-10-03 Hynix Semiconductor Inc 半導体素子の多層金属配線形成方法
WO2004013905A1 (ja) * 2002-08-05 2004-02-12 Tokyo Electron Limited エッチング方法
JP2005353698A (ja) * 2004-06-08 2005-12-22 Tokyo Electron Ltd エッチング方法
JP2008545253A (ja) * 2005-05-10 2008-12-11 ラム リサーチ コーポレーション 通常の低ｋ誘電性材料および／または多孔質の低ｋ誘電性材料の存在下でのレジスト剥離のための方法
US7790049B2 (en) 2006-08-25 2010-09-07 Canon Kabushiki Kaisha Production process of structure

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003234331A (ja) 2001-12-05 2003-08-22 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置
US6921978B2 (en) * 2003-05-08 2005-07-26 International Business Machines Corporation Method to generate porous organic dielectric
US7282735B2 (en) * 2005-03-31 2007-10-16 Xerox Corporation TFT having a fluorocarbon-containing layer
JP2006303307A (ja) * 2005-04-22 2006-11-02 Toshiba Corp 半導体装置およびその製造方法
JP4827081B2 (ja) * 2005-12-28 2011-11-30 東京エレクトロン株式会社 プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP5120913B2 (ja) * 2006-08-28 2013-01-16 国立大学法人東北大学 半導体装置および多層配線基板
US9401329B2 (en) 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
CN103560078B (zh) * 2013-11-13 2016-04-20 中国科学院微电子研究所 一种精确控制碳化硅高温离子注入掩模陡直性的方法
TWI552353B (zh) * 2014-12-15 2016-10-01 旺宏電子股份有限公司 半導體元件及其製造方法
US9449915B2 (en) 2014-12-24 2016-09-20 Macronix International Co., Ltd. Semiconductor device and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01280316A (ja) * 1988-05-06 1989-11-10 Sony Corp ドライエッチング方法
JPH06232098A (ja) * 1993-02-05 1994-08-19 Sony Corp 酸化防止方法およびドライエッチング方法
JP2000077409A (ja) * 1998-08-31 2000-03-14 Fujitsu Ltd 半導体装置の製造方法
JP2000252359A (ja) * 1999-03-03 2000-09-14 Sony Corp 絶縁膜のエッチング方法および配線層の形成方法
JP2001358218A (ja) * 2000-04-13 2001-12-26 Canon Inc 有機膜のエッチング方法及び素子の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01280316A (ja) * 1988-05-06 1989-11-10 Sony Corp ドライエッチング方法
JPH06232098A (ja) * 1993-02-05 1994-08-19 Sony Corp 酸化防止方法およびドライエッチング方法
JP2000077409A (ja) * 1998-08-31 2000-03-14 Fujitsu Ltd 半導体装置の製造方法
JP2000252359A (ja) * 1999-03-03 2000-09-14 Sony Corp 絶縁膜のエッチング方法および配線層の形成方法
JP2001358218A (ja) * 2000-04-13 2001-12-26 Canon Inc 有機膜のエッチング方法及び素子の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282709A (ja) * 2002-01-09 2003-10-03 Hynix Semiconductor Inc 半導体素子の多層金属配線形成方法
WO2004013905A1 (ja) * 2002-08-05 2004-02-12 Tokyo Electron Limited エッチング方法
CN100347830C (zh) * 2002-08-05 2007-11-07 东京毅力科创株式会社 蚀刻方法
US7517468B2 (en) 2002-08-05 2009-04-14 Tokyo Electron Limited Etching method
KR100928598B1 (ko) 2002-08-05 2009-11-26 도쿄엘렉트론가부시키가이샤 에칭방법
JP2005353698A (ja) * 2004-06-08 2005-12-22 Tokyo Electron Ltd エッチング方法
JP2008545253A (ja) * 2005-05-10 2008-12-11 ラム リサーチ コーポレーション 通常の低ｋ誘電性材料および／または多孔質の低ｋ誘電性材料の存在下でのレジスト剥離のための方法
US7790049B2 (en) 2006-08-25 2010-09-07 Canon Kabushiki Kaisha Production process of structure

Also Published As

Publication number Publication date
KR20010098774A (ko) 2001-11-08
US20010034137A1 (en) 2001-10-25
TW486755B (en) 2002-05-11

Similar Documents

Publication Publication Date Title
US7326650B2 (en) Method of etching dual damascene structure
US6734096B2 (en) Fine-pitch device lithography using a sacrificial hardmask
KR100430472B1 (ko) 듀얼 다마신 공정을 이용한 배선 형성 방법
US9824918B2 (en) Method for electromigration and adhesion using two selective deposition
JP2002043419A (ja) 半導体装置の製造方法及び半導体装置
US20070232048A1 (en) Damascene interconnection having a SiCOH low k layer
JP2000106396A (ja) 半導体装置の製造方法
JP2001308175A (ja) 半導体装置及びその製造方法
US20030054629A1 (en) Semiconductor device and manufacturing method thereof
JP5161503B2 (ja) 半導体装置の製造方法
US20250316496A1 (en) Film deposition for patterning process
US7488687B2 (en) Methods of forming electrical interconnect structures using polymer residues to increase etching selectivity through dielectric layers
JP2001203207A (ja) 半導体集積回路の製造方法、半導体集積回路
JP5047504B2 (ja) ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法
US6413438B1 (en) Method of forming via hole by dry etching
JPH10261624A (ja) エッチング方法及び多層配線構造
US7172965B2 (en) Method for manufacturing semiconductor device
US20030186534A1 (en) Method for manufacturing semiconductor device using dual-damascene techniques
US20040048203A1 (en) Method of manufacturing a semiconductor device for high speed operation and low power consumption
JP2004095902A (ja) 半導体装置の製造方法
US11569127B2 (en) Double patterning approach by direct metal etch
JP4559973B2 (ja) 半導体装置の製造方法
JP2005005697A (ja) 半導体装置の製造方法
US6352919B1 (en) Method of fabricating a borderless via
US7326645B2 (en) Methods for forming copper interconnect of semiconductor devices

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070307

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090331

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110315

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110510

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110531