JP2001320172A - Thin film multilayer circuit board - Google Patents
Thin film multilayer circuit boardInfo
- Publication number
- JP2001320172A JP2001320172A JP2000133126A JP2000133126A JP2001320172A JP 2001320172 A JP2001320172 A JP 2001320172A JP 2000133126 A JP2000133126 A JP 2000133126A JP 2000133126 A JP2000133126 A JP 2000133126A JP 2001320172 A JP2001320172 A JP 2001320172A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductor
- circuit board
- metal
- multilayer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】
【課題】 薄膜多層回路基板に関し、密着性改善層と導
体金属層との間に設けるバリア層と、導体金属層との密
着性を改善する。
【解決手段】 支持基板1を構成する厚膜ベース層2と
厚膜埋込導体3とに接続するように、密着性改善層4と
導体金属層6とを設けるとともに、密着性改善層4と導
体金属層6との間に、密着性改善層4側から高融点金属
から導体金属層6を構成する導体金属へと組成が連続的
或いはステップ状のいずれかで変化する傾斜組成層5を
挿入する。
(57) Abstract: A thin-film multilayer circuit board has improved adhesion between a barrier layer provided between an adhesion improving layer and a conductive metal layer and a conductive metal layer. SOLUTION: An adhesion improving layer 4 and a conductor metal layer 6 are provided so as to be connected to a thick film base layer 2 and a thick film buried conductor 3 constituting a supporting substrate 1, and the adhesion improving layer 4 The gradient composition layer 5 whose composition changes continuously or stepwise from the refractory metal to the conductor metal constituting the conductor metal layer 6 is inserted between the conductor metal layer 6 and the high melting point metal from the adhesion improving layer 4 side. I do.
Description
【0001】[0001]
【発明の属する技術分野】本発明は薄膜多層回路基板に
関するものであり、特に、厚膜支持基板上に設ける配線
層の密着性を改善するためのバリアメタル層の構成に特
徴のある薄膜多層回路基板に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film multilayer circuit board, and more particularly to a thin film multilayer circuit characterized by a barrier metal layer for improving the adhesion of a wiring layer provided on a thick film supporting substrate. It relates to a substrate.
【0002】[0002]
【従来の技術】近年のコンピュータの高速化、半導体装
置の大容量化・高集積化に伴い、その実装方法も大きく
変化しており、高密度実装、微細配線、多層化などが主
流となり、小さなスペーサで多層の配線が形成されるよ
うになっている。2. Description of the Related Art With the recent increase in the speed of computers and the increase in the capacity and integration of semiconductor devices, the mounting methods have also changed greatly. The multilayer wiring is formed by the spacer.
【0003】この様な要請に応えるため、高密度な配線
を提供することが可能な薄膜多層回路基板、所謂MCM
(Multi Chip Module)基板が実用化
され、コンピュータ等の電子機器に適用されているが、
信号の高速伝播のためには低誘電率の樹脂を絶縁材料と
して用いることが必要になる。In order to meet such a demand, a thin film multilayer circuit board capable of providing high-density wiring, a so-called MCM
(Multi Chip Module) substrates have been commercialized and applied to electronic devices such as computers.
For high-speed signal propagation, it is necessary to use a resin having a low dielectric constant as an insulating material.
【0004】例えば、このMCM基板においては、通
常、誘電体としてはスピンコートにより厚膜ベース層上
に非常に薄い誘電体層の形成が可能な感光性樹脂が使用
され、また、信号パターンもスパッタリング法と高感度
レジストを使用したエッチングによって形成しているの
で、通常のプリント配線基板とは比較にならない高密度
パターンが実現可能になっている。For example, in this MCM substrate, a photosensitive resin capable of forming a very thin dielectric layer on a thick film base layer by spin coating is usually used as a dielectric, and a signal pattern is also formed by sputtering. Since it is formed by a method and etching using a high-sensitivity resist, a high-density pattern that is incomparable with an ordinary printed wiring board can be realized.
【0005】これらの薄膜多層回路基板において、電子
部品を実装する場合に必要なI/Oピンを薄膜側に設け
る場合と、厚膜の裏面側に形成する場合がある。薄膜側
に形成する場合には、基板の周囲にI/Oピンを配置す
る場合が多いが、厚膜側にビアが不要になるという利点
がある反面、I/Oピンの専有する実装面積やI/Oピ
ンまで引き回す配線の影響で、高密度実装を行うには不
利な方法となってきた。In these thin film multilayer circuit boards, there are a case where I / O pins necessary for mounting electronic components are provided on the thin film side and a case where they are formed on the back surface side of the thick film. When the I / O pins are formed on the thin film side, I / O pins are often arranged around the substrate. However, there is an advantage that a via is not required on the thick film side. Due to the influence of wiring leading to I / O pins, it has been a disadvantageous method for performing high-density mounting.
【0006】そこで、厚膜の裏面側にI/Oピンを形成
することによって多端子実装が可能となり、電気的にも
配線長を短くすることができるので性能面で非常に有利
となるが、この様なビアを有する厚膜基板は、最もポピ
ュラーなプリント板から、多層セラミック回路基板、ア
レイパッケージングであるPGA、BGA、さらには、
LSIと同程度の大きさであるCSP等、多種多様の基
板が存在する。Therefore, by forming an I / O pin on the back side of the thick film, it is possible to mount multiple terminals and to shorten the wiring length electrically, which is very advantageous in terms of performance. Thick film substrates with such vias include the most popular printed boards, multilayer ceramic circuit boards, array packaging PGA, BGA, and even more.
There are a wide variety of substrates, such as CSPs that are about the same size as LSI.
【0007】例えば、MCM−C/D(Co−fir
e:同時焼成,Deposite:堆積プロセス)と呼
ばれるMCMは、セラミック基板、若しくは、内部に厚
膜回路が形成されたセラミック基板上に薄膜回路をDe
posite(堆積プロセス)、即ち、樹脂層の形成、
ビアホールの加工、スパッタ,蒸着,メッキ等による導
体の成膜及びパターニングからなる一連の工程繰り返す
ドライ及びウエットプロセスで多層に形成したものであ
る。For example, MCM-C / D (Co-fir)
e: co-firing, Deposit: deposition process) is an MCM that deposits a thin film circuit on a ceramic substrate or a ceramic substrate in which a thick film circuit is formed.
a post (deposition process), ie, formation of a resin layer,
It is formed in multiple layers by a dry and wet process in which a series of steps consisting of via hole processing, conductor film formation and patterning by sputtering, vapor deposition, plating and the like are repeated.
【0008】この場合、LSI等の機能部品は、MCM
基板の表面層に形成された部品搭載用パッドに半田によ
って接続されることになり、特に、LSIの場合には、
端子上に半田バンプを形成し、MCM基板上にフェイス
ダウンで搭載するC4接続(Controlled C
ollapsed Chip Connection)
が行われている。In this case, the functional components such as the LSI
It will be connected to the component mounting pad formed on the surface layer of the substrate by soldering, and especially in the case of LSI,
Solder bumps are formed on the terminals and mounted on the MCM board face down.
(ollapsed Chip Connection)
Has been done.
【0009】ここで、図4を参照して、従来のMCM−
C/Dを説明する。 図4(a)参照 図4(a)は、従来のMCM−C/Dの概略的構成図で
あり、MCM−C/Dは、同時焼成で形成される多層回
路基板C部31とその後の真空プロセスによって形成さ
れる薄膜多層回路基板D部32とから構成され、多層回
路基板C部31の一方の面には入出力ピン33が設けら
れ、外部との信号のやり取りと電源の供給を行う。Here, referring to FIG. 4, a conventional MCM-
C / D will be described. FIG. 4A is a schematic configuration diagram of a conventional MCM-C / D. The MCM-C / D includes a multilayer circuit board C portion 31 formed by simultaneous firing and a subsequent portion. It is composed of a thin film multilayer circuit board D section 32 formed by a vacuum process. An input / output pin 33 is provided on one surface of the multilayer circuit board C section 31 to exchange signals with the outside and supply power. .
【0010】一方、薄膜多層回路基板D部32上には、
LSIチップ34がフリップ方式でPb−Sn等からな
る半田バンプ35により実装され、LSIチップ34の
裏面側には冷却フィン36を実装することによってLS
Iで発生した熱を直接冷却する構成となっている。On the other hand, on the thin film multilayer circuit board D section 32,
An LSI chip 34 is mounted in a flip manner by solder bumps 35 made of Pb-Sn or the like.
The heat generated in I is directly cooled.
【0011】図4(b)参照 図4(b)は、図4(a)における点線の円内を拡大し
た概略的断面図であり、多層回路基板C部31において
は、セラミック基板37の内部には表裏貫通するタング
ステン(W)からなるWビア38がセラミック焼成時に
同時形成されてセラミック基板37に埋設された構造と
なっており、埋設されたWビア38の一方の面にはW−
Niメッキ、或いは、Cr−Cu−Ni−Au等からな
る接続用パッド39を設け、半田40によって、例え
ば、コバールからなる入出力ピン33が接続されてい
る。FIG. 4 (b) is a schematic cross-sectional view in which the inside of the dotted line circle in FIG. 4 (a) is enlarged. In the multilayer circuit board C section 31, the inside of the ceramic substrate 37 is shown. Has a structure in which a W via 38 made of tungsten (W) penetrating through the front and back is formed at the same time as ceramic firing and is buried in a ceramic substrate 37. One side of the buried W via 38 has W-
A connection pad 39 made of Ni plating or Cr-Cu-Ni-Au or the like is provided, and an input / output pin 33 made of, for example, Kovar is connected by a solder 40.
【0012】一方、他方の面には、Wビア38に接続す
る接続導体41が形成され、その上に、ポリイミド層4
4及びCu配線層42を堆積プロセスによって順次積層
させた薄膜多層回路基板D部32を設ける。なお、層準
の異なるCu配線層42の間はCuビア43によって接
続されており、図において、中央のCuビア43の接続
構造は、実際には投影的に異なった位置における接続状
態を便宜的に中央部に集中させた状態で図示している。On the other hand, a connection conductor 41 connected to the W via 38 is formed on the other surface, and a polyimide layer 4
4 and a thin film multilayer circuit board D portion 32 in which a Cu wiring layer 42 is sequentially laminated by a deposition process is provided. The Cu wiring layers 42 having different layers are connected by Cu vias 43. In the drawing, the connection structure of the central Cu via 43 actually shows connection states at different positions projected. FIG. 2 shows a state where it is concentrated at the center.
【0013】そして、最上部のCuビア43に接続する
ように部品搭載用のパッド45がメッキ工程等によって
形成されており、このパッド45にLSIチップ34に
設けた半田バンプ35を溶融させて接続することによっ
てLSIチップ34が実装された状態となる。A component mounting pad 45 is formed by a plating process or the like so as to be connected to the uppermost Cu via 43. The solder bump 35 provided on the LSI chip 34 is melted and connected to this pad 45. Then, the LSI chip 34 is mounted.
【0014】この様な薄膜多層回路基板において、薄膜
多層配線層を形成するために、ビアを有する厚膜基板を
用いた場合には、表面の平坦性、平滑性や、厚膜と薄膜
の界面に高い信頼性を有することが大変重要となり、実
際にも、多くの場合、この様な点が問題となる。In such a thin film multilayer circuit board, when a thick film substrate having vias is used to form a thin film multilayer wiring layer, the flatness and smoothness of the surface and the interface between the thick film and the thin film are reduced. Therefore, it is very important to have high reliability, and in many cases, this is a problem in many cases.
【0015】例えば、厚膜基板の表面に接続導体を同時
焼成(Co−fire)で形成するために、導電性ペー
ストを塗布して形成した場合には、膜厚が数10〜10
0μm程度の厚膜導体となるため、この上に、薄膜配線
層を積層させると段差が大きくなりすぎ、薄膜多層配線
に凹凸が生ずるため微細パターンの形成が困難になる。For example, when a conductive paste is applied to form a connection conductor on the surface of a thick film substrate by simultaneous firing (Co-fire), the film thickness is several tens to ten.
Since a thick film conductor having a thickness of about 0 μm is formed, if a thin film wiring layer is laminated thereon, the step becomes too large and unevenness occurs in the thin film multilayer wiring, so that it is difficult to form a fine pattern.
【0016】この様な焼成による接続導体の形成方法の
問題を改善するために、Wビア38に直接Niメッキと
Cuメッキを施す方法も知られているので、図5(a)
参照して説明する。 図5(a)参照 図5(a)は、Wビア38の近傍における拡大図であ
り、Wビア38の露出表面上に電解メッキ法を用いて直
接Niメッキ層46及びCuメッキ層47を設けたもの
であり、これによって、焼成法より接続導体41の厚さ
を薄く形成することができる。In order to improve the problem of the method of forming the connection conductor by firing, a method of directly plating the W via 38 with Ni plating and Cu plating is also known, as shown in FIG.
It will be described with reference to FIG. FIG. 5A is an enlarged view in the vicinity of the W via 38. The Ni plating layer 46 and the Cu plating layer 47 are provided directly on the exposed surface of the W via 38 by using an electrolytic plating method. Accordingly, the thickness of the connection conductor 41 can be formed thinner than the firing method.
【0017】しかし、多層回路基板C部31のように、
同時焼成(Co−fire)の基板では、焼成時の収縮
が非等方的であるため、収縮率の微妙な差によってWビ
アの位置が設計値よりずれてしまい、回路パターンが微
細化するにつれて、その後の薄膜多層配線を設計値を基
にしてフォトエッチング工程で形成することができなく
なってしまうという問題がある。However, as in the multilayer circuit board C section 31,
In a co-fired substrate, shrinkage during baking is anisotropic, and the position of the W via is shifted from a design value due to a slight difference in shrinkage. There is a problem that the subsequent thin film multilayer wiring cannot be formed in a photo etching process based on the design value.
【0018】そこで、厚膜基板には、薄膜接続導体によ
る位置矯正パターンによって、厚膜導体とのコンタクト
を行うことが必要になる。この場合、厚膜側と薄膜の密
着性を確保しなければならないが、Cu等の薄膜多層配
線に必要な低抵抗金属が、必ずしも厚膜ベース層や厚膜
導体と密着するとは限らないため、厚膜側と薄膜配線と
の密着性を改善するための密着性改善層が必要になる。Therefore, it is necessary for the thick film substrate to make contact with the thick film conductor by a position correction pattern using the thin film connection conductor. In this case, the adhesion between the thick film side and the thin film must be ensured, but the low-resistance metal necessary for the thin film multilayer wiring such as Cu does not always adhere to the thick film base layer or the thick film conductor. An adhesion improving layer for improving the adhesion between the thick film side and the thin film wiring is required.
【0019】このため、厚膜側との密着性を担う薄膜導
電層と、薄膜多層配線に必要な薄膜導電層とを併せ持つ
金属多層膜にする必要があり、さらに、これらの多層膜
相互の密着性を確保しつつ相互の反応や拡散を抑制した
層構成にする必要がある。For this reason, it is necessary to form a metal multilayer film having both a thin-film conductive layer for providing adhesion to the thick film side and a thin-film conductive layer necessary for thin-film multilayer wiring. It is necessary to have a layer structure in which mutual reaction and diffusion are suppressed while ensuring the property.
【0020】しかし、いずれにしても、接続導体41と
して厚膜導体を用いた場合には、厚膜導体に起因した凹
凸が問題になるので、接続導体自体を薄膜によって形成
することが行われており、回路の構成にもよるが、直接
セラミック基板37に形成する接続導体41として低抵
抗のCuが用いられている。However, in any case, when a thick-film conductor is used as the connection conductor 41, unevenness caused by the thick-film conductor becomes a problem, so that the connection conductor itself is formed by a thin film. Depending on the configuration of the circuit, low-resistance Cu is used as the connection conductor 41 directly formed on the ceramic substrate 37.
【0021】このセラミック基板37としては、通常、
LSIチップ34を構成するシリコンの熱膨張率とマッ
チングし、放熱性の良好なAlNセラミック基板が用い
られているが、CuはAlNセラミック基板との密着性
に乏しいため、密着性改善層として窒化物に対する密着
性の良好なTi層を設ける必要があるが、Ti層を設け
た場合には、その後の絶縁層形成時の熱処理工程で、T
iとCuが拡散層や化合物層を生成し、さらに、熱処理
雰囲気によっては拡散層中にTi酸化物まで形成してし
まい、熱的には信頼性の低いものとなる。As the ceramic substrate 37, usually,
An AlN ceramic substrate is used which matches the coefficient of thermal expansion of the silicon constituting the LSI chip 34 and has good heat dissipation. However, since Cu has poor adhesion to the AlN ceramic substrate, nitride is used as an adhesion improving layer. It is necessary to provide a Ti layer having good adhesion to the substrate.
i and Cu generate a diffusion layer and a compound layer, and further, depending on the heat treatment atmosphere, even a Ti oxide is formed in the diffusion layer, which is thermally unreliable.
【0022】したがって、TiとCuとの相互拡散を防
止するために、Ti層とCu層との界面に拡散防止層を
設ける必要があり、この様な拡散防止層としては、Ti
とCuとの密着性に優れ、且つ、Ti及びCuと化合物
を形成しない金属が理想となる。Therefore, it is necessary to provide a diffusion preventing layer at the interface between the Ti layer and the Cu layer in order to prevent mutual diffusion between Ti and Cu.
A metal having excellent adhesion between Cu and Cu and not forming a compound with Ti and Cu is ideal.
【0023】この様な拡散防止層としては、WやMo等
の高融点金属が挙げられるので、この様な高融点金属を
バリア層として用いた薄膜接続導体を図5(b)を参照
して説明する。 図5(b)参照 図5(b)は、Wビア38の近傍における拡大図であ
り、スパッタリング法によってTi層48、Wバリア層
49、及び、Cu層50を順次成膜したのち、パターニ
ングすることによって接続導体41を形成したものであ
り、この層構成によって、接続導体41の薄膜化が可能
になるともに、熱的安定性が高まるので相互拡散による
信頼性の低下が改善され、微細パターンを有する薄膜多
層回路基板D部32の形成が可能になる。As such a diffusion preventing layer, a high melting point metal such as W or Mo can be used. Therefore, a thin film connecting conductor using such a high melting point metal as a barrier layer will be described with reference to FIG. explain. FIG. 5B is an enlarged view in the vicinity of the W via 38. The Ti layer 48, the W barrier layer 49, and the Cu layer 50 are sequentially formed by a sputtering method, and then patterned. In this way, the connection conductor 41 is formed. This layer configuration allows the connection conductor 41 to be made thinner, and at the same time, improves thermal stability. It becomes possible to form the thin film multilayer circuit board D portion 32 having the same.
【0024】[0024]
【発明が解決しようとする課題】しかし、バリア層とな
るWやMoはCuと反応しないため、Cu層50とWバ
リア層49との密着を図るのが困難であり、信頼性に問
題がある。However, since W and Mo serving as barrier layers do not react with Cu, it is difficult to achieve close contact between the Cu layer 50 and the W barrier layer 49, and there is a problem in reliability. .
【0025】したがって、本発明は、密着性改善層と導
体金属層との間に設けるバリア層と、導体金属層との密
着性を改善することを目的とする。Accordingly, an object of the present invention is to improve the adhesion between the barrier metal layer provided between the adhesion improving layer and the conductive metal layer and the conductive metal layer.
【0026】[0026]
【課題を解決するための手段】ここで、図1を参照して
本発明における課題を解決するための手段を説明する。
なお、図1は、本発明の原理的構成を示す厚膜埋込導体
の近傍の概略的断面図である。 図1参照 (1)本発明は、薄膜多層回路基板において、支持基板
1を構成する厚膜ベース層2と厚膜埋込導体3とに接続
するように、密着性改善層4と導体金属層6とを設ける
とともに、密着性改善層4と導体金属層6との間に、密
着性改善層4側から高融点金属から導体金属層6を構成
する導体金属へと組成が連続的或いはステップ状のいず
れかで変化する傾斜組成層5を挿入したことを特徴とす
る。Here, means for solving the problems in the present invention will be described with reference to FIG.
FIG. 1 is a schematic cross-sectional view showing the vicinity of a thick-film buried conductor showing a basic configuration of the present invention. See FIG. 1. (1) The present invention relates to a thin-film multilayer circuit board, in which an adhesion improving layer 4 and a conductive metal layer are connected so as to be connected to a thick base layer 2 and a thick embedded conductor 3 constituting a supporting substrate 1. And between the adhesion improving layer 4 and the conductor metal layer 6, the composition is continuously or stepwise changed from the high melting point metal to the conductor metal constituting the conductor metal layer 6 from the adhesion improving layer 4 side. Wherein the graded composition layer 5 that changes in any one of the above is inserted.
【0027】この様に、密着性改善層4側から高融点金
属から導体金属層6を構成する導体金属へと組成が変化
する傾斜組成層5を挿入することによって、導体金属と
の密着性を大幅に改善することができるとともに、密着
性改善層4と導体金属層6との間の相互拡散を防止する
ことができ、それによって、熱的安定性の優れた薄膜接
続導体を形成することができる。なお、この場合の傾斜
組成層5は、組成が連続的に変化するようにしても良い
し、ステップ状に変化するようにしても良く、多元スパ
ッタ装置を用いて形成することができる。As described above, by inserting the gradient composition layer 5 whose composition changes from the high melting point metal to the conductor metal constituting the conductor metal layer 6 from the adhesion improving layer 4 side, the adhesion to the conductor metal is improved. It is possible to greatly improve, and it is possible to prevent mutual diffusion between the adhesion improving layer 4 and the conductive metal layer 6, thereby forming a thin-film connection conductor having excellent thermal stability. it can. In this case, the gradient composition layer 5 may have a composition that changes continuously or may change stepwise, and can be formed using a multi-source sputtering apparatus.
【0028】(2)また、本発明は、上記(1)におい
て、傾斜組成層5が、高融点金属及び導体金属の双方の
マトリックスを構成する組成比であることを特徴とす
る。(2) The present invention is characterized in that, in the above (1), the gradient composition layer 5 has a composition ratio constituting a matrix of both a high melting point metal and a conductor metal.
【0029】この様に、傾斜組成層5の組成比は、高融
点金属及び導体金属の双方のマトリックスを構成する組
成比、即ち、界面を構成しない組成比であることが必要
である。As described above, the composition ratio of the gradient composition layer 5 needs to be a composition ratio constituting both the matrix of the high melting point metal and the conductor metal, that is, a composition ratio not constituting the interface.
【0030】(3)また、本発明は、上記(1)または
(2)において、導体金属がCuまたはCuを主成分と
するCu系導体のいずれかからなるとともに、高融点金
属が、W,Mo,Cr,Ta,Co,Nb,Rh,R
u,Re,Ir,Osのいずれかからなることを特徴と
する。(3) Further, according to the present invention, in the above (1) or (2), the conductive metal is either Cu or a Cu-based conductor containing Cu as a main component, and the refractory metal is W, Mo, Cr, Ta, Co, Nb, Rh, R
u, Re, Ir, and Os.
【0031】この様に、導体金属としては低抵抗なCu
或いはCuを主成分とするCu系導体のいずれかが好適
であり、また、高融点金属としては、Cuと合金を構成
しないW,Mo,Cr,Ta,Co,Nb,Rh,R
u,Re,Ir,Osのいずれかが好適である。なお、
密着性改善層4としては、厚膜ベース層2は一般には窒
化物セラミックスで構成されるので、窒化物に対する密
着性の良好なTiが望ましい。As described above, as the conductor metal, low-resistance Cu is used.
Alternatively, any of Cu-based conductors containing Cu as a main component is preferable, and W, Mo, Cr, Ta, Co, Nb, Rh, and R which do not constitute an alloy with Cu are preferable as the high melting point metal.
Any of u, Re, Ir, and Os is preferable. In addition,
As the adhesion improving layer 4, since the thick film base layer 2 is generally made of nitride ceramics, it is desirable to use Ti having good adhesion to nitride.
【0032】[0032]
【発明の実施の形態】ここで、図2を参照して本発明の
第1の実施の形態の薄膜多層回路基板を説明するが、図
2は、薄膜多層回路基板を構成する多層回路基板C部の
Wビア近傍の概略的断面図であり、図においては、理解
しやすくするために、膜厚方向の尺度を強調して図示し
ている。 図2参照 まず、多層薄膜回路基板C部11の表面をTiターゲッ
ト、Wターゲット、及び、Cuターゲットをセットした
多元同時スパッタ装置を用いてArエッチングを行った
のち、多層薄膜回路基板C部11を構成するAlNセラ
ミック基板12及びAlNセラミック基板12に埋め込
まれたWビア13に接続するように、厚さが、例えば、
100nmのTi密着性改善層14、及び、厚さが、例
えば、100nmのW層15を順次堆積させる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Here, a thin-film multilayer circuit board according to a first embodiment of the present invention will be described with reference to FIG. 2. FIG. 2 shows a multilayer circuit board C constituting the thin-film multilayer circuit board. FIG. 4 is a schematic cross-sectional view of the vicinity of a W via of a portion, in which the scale in the film thickness direction is exaggerated for easy understanding. Referring to FIG. 2, first, the surface of the multilayer thin film circuit board C section 11 is subjected to Ar etching using a multi-source simultaneous sputtering apparatus in which a Ti target, a W target, and a Cu target are set. The thickness is set, for example, to be connected to the constituent AlN ceramic substrate 12 and the W via 13 embedded in the AlN ceramic substrate 12.
A Ti adhesion improving layer 14 having a thickness of 100 nm and a W layer 15 having a thickness of, for example, 100 nm are sequentially deposited.
【0033】引き続いて、WターゲットとCuターゲッ
トとを同時放電させることによって傾斜組成層16を形
成する。この場合、Wターゲットへの投入電力を4k
W、2kW、1kWと順次変化させるのに同期させてC
uターゲットへの投入電力を1kW、2kW、4kWと
順次変化させることによって、厚さが、例えば、100
nmの原子数比でW:Cu≒70:30のWリッチW−
Cu複合層17、厚さが、例えば、100nmの原子数
比でW:Cu≒50:50のW−Cu複合層18、及
び、厚さが、例えば、100nmの原子数比でW:Cu
≒30:70のCuリッチW−Cu複合層19のおおよ
そ3層構造の傾斜組成層16が形成される。Subsequently, the gradient composition layer 16 is formed by simultaneously discharging the W target and the Cu target. In this case, the input power to the W target is 4 k
W, 2 kW, 1 kW
By sequentially changing the input power to the u target to 1 kW, 2 kW, and 4 kW, the thickness becomes, for example, 100 kW.
W-rich W− with atomic ratio W: Cu ≒ 70: 30 nm
The Cu composite layer 17 has a thickness of, for example, W: Cu 比 50:50 at an atomic ratio of 100 nm, and the W—Cu composite layer 18 has a thickness of, for example, 100 nm.
A graded composition layer 16 having an approximately three-layer structure of the Cu-rich W-Cu composite layer 19 of # 30: 70 is formed.
【0034】引き続いて、Cuターゲットを単独で放電
させることによって、厚さが、例えば、500nmのC
u層20を堆積させたのち、所定形状にパターニングす
ることによって、薄膜接続導体が形成される。Subsequently, by discharging the Cu target independently, a C target having a thickness of, for example, 500 nm is discharged.
After the u-layer 20 is deposited, it is patterned into a predetermined shape to form a thin-film connection conductor.
【0035】この場合、後の薄膜多層配線を形成する際
の熱処理工程に対する熱的安定性を確認するために、真
空中における500℃でのアニールとN2 ガス雰囲気中
における500℃でのアニールの二通りのアニール処理
を行ったのち、基板の断面を観察したところ、いずれの
場合もCu薄膜の結晶粒は再結晶化によって結晶粒の成
長が見られたが、高融点金属であるW組織には顕著な変
化は見られず、熱的安定性が確認された。In this case, annealing at 500 ° C. in vacuum and annealing at 500 ° C. in an N 2 gas atmosphere are performed in order to confirm the thermal stability to the heat treatment step in forming the thin film multilayer wiring later. After performing two kinds of annealing treatments, the cross section of the substrate was observed. In each case, the crystal grains of the Cu thin film showed crystal growth due to recrystallization. Showed no significant change, confirming the thermal stability.
【0036】以降は、従来と同様に、ポリイミドからな
る絶縁膜、Cr密着性改善層及びCu層からなる配線層
を交互に積層させて薄膜多層回路基板D部を形成するこ
とによって薄膜多層回路基板の基本構成が完成する。Thereafter, in the same manner as in the prior art, a thin film multilayer circuit board D is formed by alternately laminating an insulating film made of polyimide, a layer for improving adhesion to Cr, and a wiring layer consisting of a Cu layer. Is completed.
【0037】この様に、本発明の第1の実施の形態にお
いてはTi密着性改善層14とCu層20との間に、熱
的安定性を改善するためのWを用いたバリア層を形成す
る際に、組成がWからCuへステップ状に変化する傾斜
組成層16を設けているので、バリア層とCu層20と
の密着性を改善することができ、それによって、信頼性
を向上することができる。なお、W層15を含めて傾斜
組成層として考えても良い。As described above, in the first embodiment of the present invention, a barrier layer using W for improving thermal stability is formed between the Ti adhesion improving layer 14 and the Cu layer 20. In this case, since the gradient composition layer 16 in which the composition changes stepwise from W to Cu is provided, the adhesion between the barrier layer and the Cu layer 20 can be improved, thereby improving the reliability. be able to. Note that the W layer 15 may be considered as a gradient composition layer.
【0038】即ち、WリッチW−Cu複合層17におい
てはWがマトリックス、即ち、ネットワークを形成し、
W−Cu複合層18においてはWとCuの双方が個別に
マトリックスを構成し、また、CuリッチW−Cu複合
層19においてはCuがマトリックスを構成するので、
各層間の明確な界面が形成されず、密着性が高まること
になる。That is, in the W-rich W-Cu composite layer 17, W forms a matrix, ie, a network,
In the W-Cu composite layer 18, both W and Cu individually constitute a matrix, and in the Cu-rich W-Cu composite layer 19, Cu constitutes a matrix.
No clear interface between the layers is formed, and the adhesion is increased.
【0039】次に、図3を参照して、本発明の第2の実
施の形態の薄膜多層回路基板を説明するが、図3は、薄
膜多層回路基板を構成する多層回路基板C部のWビア近
傍の概略的断面図であり、この場合も理解しやすくする
ために、図において膜厚方向の尺度を強調して図示して
いる。 図3参照 まず、多層薄膜回路基板C部11の表面をTiターゲッ
ト、Moターゲット、及び、Cuターゲットをセットし
たDCスパッタ装置を用いてArエッチングを行ったの
ち、多層薄膜回路基板C部11を構成するAlNセラミ
ック基板12及びAlNセラミック基板12に埋め込ま
れたWビア13に接続するように、厚さが、例えば、1
00nmのTi密着性改善層14、及び、厚さが、例え
ば、100nmのMo層21を順次堆積させる。Next, a thin-film multilayer circuit board according to a second embodiment of the present invention will be described with reference to FIG. 3. FIG. FIG. 3 is a schematic cross-sectional view of the vicinity of a via, and also in this case, the scale in the film thickness direction is emphasized in the figure for easy understanding. Referring to FIG. 3, first, the surface of the multilayer thin film circuit board C section 11 is subjected to Ar etching using a DC sputtering apparatus in which a Ti target, a Mo target, and a Cu target are set, and then the multilayer thin film circuit board C section 11 is formed. In order to connect to the AlN ceramic substrate 12 and the W via 13 embedded in the AlN ceramic substrate 12,
A 00 nm Ti adhesion improving layer 14 and a Mo layer 21 having a thickness of, for example, 100 nm are sequentially deposited.
【0040】引き続いて、MoターゲットとCuターゲ
ットとを交互に放電させることによって傾斜組成層22
を形成する。この場合、Moターゲットへの電力の投入
時間、Cuターゲットへの電力の投入時間を相反するよ
うにステップ的に変化させることによって、例えば、9
0nmのMo層231 /10nmのCu層241 、30
nmのMo層232 /10nmのCu層242 、20n
mのMo層233 /10nmのCu層243 、20nm
のMo層234 /10nmのCu層244 、10nmの
Mo層235 /10nmのCu層245 、10nmのM
o層236 /10nmのCu層246 、10nmのMo
層237 /10nmのCu層247 、10nmのMo層
238 /10nmのCu層248 、10nmのMo層2
39 /10nmのCu層249 、10nmのMo層23
10/20nmのCu層2410、10nmのMo層2311
/20nmのCu層2411、10nmのMo層2312/
30nmのCu層2412、及び、10nmのMo層23
12/90nmのCu層2412の26層を形成する。Subsequently, the gradient composition layer 22 is discharged by alternately discharging the Mo target and the Cu target.
To form In this case, for example, the power supply time to the Mo target and the power supply time to the Cu target are changed stepwise so as to be opposite to each other.
Cu layer 24 of Mo layer 23 1/10 nm of 0 nm 1, 30
Cu layer 24 2 nm of Mo layer 23 2/10 nm, 20n
m of Mo layer 23 3/10 nm of Cu layer 24 3, 20 nm
The Mo layer 23 4/10 nm of Cu layer 24 4, 10 nm of Mo layer 23 5/10 nm of Cu layer 24 5, 10 nm of M
o layer 23 6 / 10nm of the Cu layer 24 6, 10nm of Mo
Layers 23 7/10 nm of Cu layer 24 7, 10 nm of Mo layer 23 8/10 nm of Cu layer 24 8, 10 nm of Mo layer 2
3 9/10 nm of Cu layer 24 9, 10 nm of Mo layer 23
10/20 nm Cu layer 24 10, 10 nm of Mo layer 23 11
/ 20 nm Cu layer 24 11 , 10 nm Mo layer 23 12 /
30 nm Cu layer 24 12 and 10 nm Mo layer 23
To form a 26 layer of the Cu layer 24 12 12/90 nm.
【0041】この様に、成膜過程で26層で構成したM
oとCuとの複合層からなる傾斜組成層22は、Mo層
21側ではMoリッチの組成となっており、一方、Cu
層20側ではCuリッチの組成のステップ状の傾斜組成
層22となっている。As described above, the M layer composed of 26 layers during the film formation process was used.
The gradient composition layer 22 composed of a composite layer of o and Cu has a Mo-rich composition on the Mo layer 21 side, while Cu
On the layer 20 side, a step-shaped gradient composition layer 22 having a Cu-rich composition is formed.
【0042】引き続いて、Cuターゲットを単独で放電
させることによって、厚さが、例えば、500nmのC
u層20を堆積させたのち、所定形状にパターニングす
ることによって、薄膜接続導体が形成される。Subsequently, by discharging the Cu target alone, a C target having a thickness of, for example, 500 nm is discharged.
After the u-layer 20 is deposited, it is patterned into a predetermined shape to form a thin-film connection conductor.
【0043】この場合も、後の薄膜多層配線を形成する
際の熱処理工程に対する熱的安定性を確認するために、
真空中における500℃でのアニールとN2 ガス雰囲気
中における500℃でのアニールの二通りのアニール処
理を行ったのち、基板の断面を観察したところ、いずれ
の場合もCu薄膜の結晶粒は再結晶化によって結晶粒の
成長が見られたが、高融点金属であるMo組織には顕著
な変化は見られず、熱的安定性が確認された。Also in this case, in order to confirm the thermal stability to the heat treatment step when forming the thin film multilayer wiring later,
After performing two kinds of annealing treatments: annealing at 500 ° C. in vacuum and annealing at 500 ° C. in an N 2 gas atmosphere, the cross section of the substrate was observed. Although crystal grains were grown by crystallization, no remarkable change was observed in the Mo structure, which is a high melting point metal, and thermal stability was confirmed.
【0044】以降は、上記の第1の実施の形態と同様
に、ポリイミドからなる絶縁膜、Cr密着性改善層及び
Cu層からなる配線層を交互に積層させて薄膜多層回路
基板D部を形成することによって薄膜多層回路基板の基
本構成が完成する。Thereafter, in the same manner as in the first embodiment, an insulating film made of polyimide, a Cr adhesion improving layer, and a wiring layer made of a Cu layer are alternately laminated to form a thin-film multilayer circuit board D portion. By doing so, the basic configuration of the thin film multilayer circuit board is completed.
【0045】この様に、本発明の第2の実施の形態にお
いてはTi密着性改善層14とCu層20との間に、熱
的安定性を改善するためのMoを用いたバリア層を形成
する際に、組成がMoからCuへステップ状に変化する
傾斜組成層21を設けているので、バリア層とCu層2
0との密着性を改善することができ、それによって、信
頼性を向上することができる。なお、Mo層21を含め
て傾斜組成層として考えても良い。As described above, in the second embodiment of the present invention, a barrier layer using Mo for improving thermal stability is formed between the Ti adhesion improving layer 14 and the Cu layer 20. In this case, since the gradient composition layer 21 whose composition changes stepwise from Mo to Cu is provided, the barrier layer and the Cu layer 2 are formed.
The adhesiveness with 0 can be improved, and thereby the reliability can be improved. Note that the gradient composition layer including the Mo layer 21 may be considered.
【0046】即ち、MoリッチMo−Cu複合層側にお
いてはMoがマトリックスを形成し、Mo−Cu均等複
合層においてはMoとCuの双方が個別にマトリックス
を構成し、また、CuリッチMo−Cu複合層側におい
てはCuがマトリックスを構成するので、各層間の明確
な界面が形成されず、密着性が高まることになる。That is, on the Mo-rich Mo-Cu composite layer side, Mo forms a matrix, and on the Mo-Cu uniform composite layer, both Mo and Cu individually constitute a matrix. Since Cu forms a matrix on the composite layer side, a clear interface between the layers is not formed, and the adhesion is enhanced.
【0047】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載した構成及び条件に
限られるものではなく、各種の変更が可能である。例え
ば、本発明の各実施の形態においては、傾斜組成層を含
むバリア層を形成する高融点金属としてW或いはMoを
用いているが、W或いはMoに限られるものではなく、
W及びMoと同様に、Tiとの密着性が良好で、且つ、
Ti及びCuと反応しない高融点金属である、Cr,T
a,Co,Nb,Rh,Ru,Re,Ir,Osのいず
れかを用いても良いものである。The embodiments of the present invention have been described above. However, the present invention is not limited to the configurations and conditions described in the embodiments, and various modifications are possible. For example, in each of the embodiments of the present invention, W or Mo is used as the refractory metal forming the barrier layer including the gradient composition layer, but is not limited to W or Mo.
Like W and Mo, it has good adhesion to Ti, and
Cr, T, which are refractory metals that do not react with Ti and Cu
Any of a, Co, Nb, Rh, Ru, Re, Ir, and Os may be used.
【0048】また、上記の各実施の形態においては、配
線層の主体を構成する導体金属層としてCuを用いてい
るが、純粋なCuに限られるものではなく、Cuを主成
分とするCu系導電体を用いても良いものである。In each of the above embodiments, Cu is used as the conductor metal layer constituting the main part of the wiring layer. However, the present invention is not limited to pure Cu. A conductor may be used.
【0049】また、上記の第1の実施の形態において
は、Wを構成元素とする傾斜組成層を同時スパッタリン
グ法を用いてステップ状に組成が変化する層として形成
しているが、各ターゲットに対する投入電力を連続的に
変化させることによって連続的に組成が変化する傾斜組
成層としても良いものであり、さらには、上記の第2の
実施の形態と同様に、DCスパッタリング法を用いて超
格子的な構造によって傾斜組成層を形成しても良いもの
である。In the first embodiment, the gradient composition layer containing W as a constituent element is formed as a layer whose composition changes stepwise by using the simultaneous sputtering method. A graded composition layer in which the composition continuously changes by continuously changing the input power may be used. Further, similarly to the second embodiment, the superlattice layer may be formed using a DC sputtering method. The gradient composition layer may be formed according to a typical structure.
【0050】また、上記の第2の実施の形態において
は、Moを構成元素とする傾斜組成層をDCスパッタリ
ング法を用いて超格子的な構造によってステップ状に組
成が変化する層として形成しているが、上記の第2の実
施の形態と同様に、同時スパッタリング法を用いてステ
ップ状に組成が変化する層として形成しても良く、さら
には、各ターゲットに対する投入電力を連続的に変化さ
せることによって連続的に組成が変化する傾斜組成層と
しても良いものである。In the second embodiment, the gradient composition layer containing Mo as a constituent element is formed as a layer whose composition changes stepwise by a superlattice structure using DC sputtering. However, similarly to the above-described second embodiment, it may be formed as a layer whose composition changes stepwise by using a simultaneous sputtering method, and furthermore, the input power to each target is continuously changed. Thus, a graded composition layer whose composition continuously changes may be used.
【0051】[0051]
【発明の効果】本発明によれば、多層回路基板C部のW
ビアに接続する薄膜接続導体を形成する際に、相互拡散
を防止するバリア層を傾斜組成層として設けているの
で、導体金属層とバリア層の密着性を大幅に改善するこ
とができ、それによって、熱的安定性に優れ且つ密着性
の優れた薄膜接続導体を構成することができるので、繰
り返し熱処理及び高温保持によって劣化せず信頼性の高
い薄膜多層回路基板D部を有する薄膜多層回路基板を実
現することができ、ひいては、電子部品の高密度実装化
に寄与するところが大きい。According to the present invention, the W of the multilayer circuit board C is reduced.
When forming a thin film connection conductor connected to a via, a barrier layer for preventing interdiffusion is provided as a gradient composition layer, so that the adhesion between the conductor metal layer and the barrier layer can be significantly improved, thereby Since a thin film connection conductor having excellent thermal stability and excellent adhesion can be formed, a thin film multilayer circuit board having a highly reliable thin film multilayer circuit board D which does not deteriorate due to repeated heat treatment and high temperature holding can be used. It can be realized, and it greatly contributes to high-density mounting of electronic components.
【図1】本発明の原理的構成の説明図である。FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
【図2】本発明の第1の実施の形態の薄膜接続導体の説
明図である。FIG. 2 is an explanatory diagram of a thin-film connection conductor according to the first embodiment of the present invention.
【図3】本発明の第2の実施の形態の薄膜接続導体の説
明図である。FIG. 3 is an explanatory diagram of a thin-film connection conductor according to a second embodiment of the present invention.
【図4】従来のMCM−C/Dの概略的構成図である。FIG. 4 is a schematic configuration diagram of a conventional MCM-C / D.
【図5】従来の薄膜多層回路基板における接続導体の説
明図FIG. 5 is an explanatory view of a connection conductor in a conventional thin film multilayer circuit board.
1 支持基板 2 厚膜ベース層 3 厚膜埋込導体 4 密着性改善層 5 傾斜組成層 6 導体金属層 11 多層回路基板C部 12 AlNセラミック基板 13 Wビア 14 Ti密着性改善層 15 W層 16 傾斜組成層 17 WリッチW−Cu複合層 18 W−Cu複合層 19 CuリッチW−Cu複合層 20 Cu層 21 Mo層 22 傾斜組成層 231 〜2313:Mo層 241 〜2413:Cu層 31 多層回路基板C部 32 薄膜多層回路基板D部 33 入出力ピン 34 LSIチップ 35 半田バンプ 36 冷却フィン 37 セラミック基板 38 Wビア 39 接続用パッド 40 半田 41 接続導体 42 Cu配線層 43 Cuビア 44 ポリイミド層 45 パッド 46 Niメッキ層 47 Cuメッキ層 48 Ti層 49 Wバリア層 50 Cu層DESCRIPTION OF SYMBOLS 1 Support substrate 2 Thick film base layer 3 Thick film buried conductor 4 Adhesion improving layer 5 Gradient composition layer 6 Conductive metal layer 11 Multilayer circuit board C part 12 AlN ceramic substrate 13 W via 14 Ti adhesion improving layer 15 W layer 16 Gradient composition layer 17 W-rich W-Cu composite layer 18 W-Cu composite layer 19 Cu-rich W-Cu composite layer 20 Cu layer 21 Mo layer 22 Gradient composition layer 23 1 -23 13 : Mo layer 24 1 -24 13 : Cu Layer 31 Multilayer circuit board C part 32 Thin film multilayer circuit board D part 33 I / O pin 34 LSI chip 35 Solder bump 36 Cooling fin 37 Ceramic substrate 38 W via 39 Connection pad 40 Solder 41 Connection conductor 42 Cu wiring layer 43 Cu via 44 Polyimide layer 45 Pad 46 Ni plating layer 47 Cu plating layer 48 Ti layer 49 W barrier layer 50 Cu layer
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4E351 AA07 BB01 BB23 BB24 BB32 BB38 CC03 DD04 DD14 DD17 DD18 DD19 DD20 GG01 GG11 5E343 AA11 AA39 BB15 BB22 BB24 BB38 BB39 BB40 BB45 BB71 DD25 EE42 GG01 5E346 AA02 AA05 AA12 AA15 AA35 AA41 BB01 BB16 CC10 CC31 CC32 CC35 CC36 DD03 DD15 EE33 GG01 GG28 HH11 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4E351 AA07 BB01 BB23 BB24 BB32 BB38 CC03 DD04 DD14 DD17 DD18 DD19 DD20 GG01 GG11 5E343 AA11 AA39 BB15 BB22 BB24 BB38 BB39 BB40 BB45 BB71 DD25 A05 A05 A05 A41 A01A01 BB16 CC10 CC31 CC32 CC35 CC36 DD03 DD15 EE33 GG01 GG28 HH11
Claims (3)
埋込導体とに接続するように、密着性改善層と導体金属
層とを設けるとともに、前記密着性改善層と前記導体金
属層との間に、前記密着性改善層側から高融点金属から
前記導体金属層を構成する導体金属へと組成が連続的或
いはステップ状のいずれかで変化する傾斜組成層を挿入
したことを特徴とする薄膜多層回路基板。An adhesion improving layer and a conductor metal layer are provided so as to be connected to a thick film base layer and a thick film buried conductor constituting a supporting substrate, and the adhesion improving layer and the conductor metal layer are provided. Between the high-melting-point metal from the adhesion improving layer side to the conductive metal constituting the conductive metal layer, wherein the composition is continuously or stepwise changed gradient composition layer is inserted, characterized in that Thin film multilayer circuit board.
上記導体金属の双方のマトリックスを構成する組成比で
あることを特徴とする請求項1記載の薄膜多層回路基
板。2. The thin-film multilayer circuit board according to claim 1, wherein the graded composition layer has a composition ratio constituting a matrix of both the refractory metal and the conductor metal.
とするCu系導体のいずれかからなるとともに、上記高
融点金属が、W,Mo,Cr,Ta,Co,Nb,R
h,Ru,Re,Ir,Osのいずれかからなることを
特徴とする請求項1または2に記載の薄膜多層回路基
板。3. The conductor metal is made of Cu or a Cu-based conductor containing Cu as a main component, and the refractory metal is made of W, Mo, Cr, Ta, Co, Nb, R
3. The thin-film multilayer circuit board according to claim 1, wherein the thin-film multilayer circuit board is made of any one of h, Ru, Re, Ir, and Os.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133126A JP4463940B2 (en) | 2000-05-02 | 2000-05-02 | Thin film multilayer circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133126A JP4463940B2 (en) | 2000-05-02 | 2000-05-02 | Thin film multilayer circuit board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001320172A true JP2001320172A (en) | 2001-11-16 |
| JP4463940B2 JP4463940B2 (en) | 2010-05-19 |
Family
ID=18641678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000133126A Expired - Fee Related JP4463940B2 (en) | 2000-05-02 | 2000-05-02 | Thin film multilayer circuit board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4463940B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7437030B2 (en) | 2003-11-27 | 2008-10-14 | Ibiden Co., Ltd. | Substrate for mounting IC chip, substrate for motherboard, device for optical communication, manufacturing method of substrate for mounting IC chip, and manufacturing method of substrate for motherboard |
| US8076782B2 (en) | 2002-04-01 | 2011-12-13 | Ibiden Co., Ltd. | Substrate for mounting IC chip |
| WO2012081425A1 (en) * | 2010-12-13 | 2012-06-21 | 株式会社トクヤマ | Ceramic via substrate, metallized ceramic via substrate, and method for manufacturing both |
| CN103228102B (en) * | 2012-01-25 | 2017-04-19 | 株式会社德山 | Metallized via-holed ceramic substrate, and method for manufacture thereof |
-
2000
- 2000-05-02 JP JP2000133126A patent/JP4463940B2/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8076782B2 (en) | 2002-04-01 | 2011-12-13 | Ibiden Co., Ltd. | Substrate for mounting IC chip |
| US8120040B2 (en) | 2002-04-01 | 2012-02-21 | Ibiden Co., Ltd. | Substrate for mounting IC chip, manufacturing method of substrate for mounting IC chip, device for optical communication, and manufacturing method of device for optical communication |
| US7437030B2 (en) | 2003-11-27 | 2008-10-14 | Ibiden Co., Ltd. | Substrate for mounting IC chip, substrate for motherboard, device for optical communication, manufacturing method of substrate for mounting IC chip, and manufacturing method of substrate for motherboard |
| US7526152B2 (en) | 2003-11-27 | 2009-04-28 | Ibiden Co., Ltd. | Substrate for mounting IC chip, substrate for motherboard, device for optical communication, manufacturing method of substrate for mounting IC chip, and manufacturing method of substrate for motherboard |
| WO2012081425A1 (en) * | 2010-12-13 | 2012-06-21 | 株式会社トクヤマ | Ceramic via substrate, metallized ceramic via substrate, and method for manufacturing both |
| JP2012129238A (en) * | 2010-12-13 | 2012-07-05 | Tokuyama Corp | Ceramic via substrate, metallized ceramic via substrate, and method for manufacturing both |
| CN102986024A (en) * | 2010-12-13 | 2013-03-20 | 株式会社德山 | Ceramic via substrate, metallized ceramic via substrate, and method for manufacturing both |
| US9215801B2 (en) | 2010-12-13 | 2015-12-15 | Tokuyama Corporation | Via-holed ceramic substrate, metallized via-holed ceramic substrate, and method for manufacturing the same |
| CN103228102B (en) * | 2012-01-25 | 2017-04-19 | 株式会社德山 | Metallized via-holed ceramic substrate, and method for manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4463940B2 (en) | 2010-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6328201B1 (en) | Multilayer wiring substrate and method for producing the same | |
| US10863618B2 (en) | Composite substrate structure and manufacturing method thereof | |
| JPH0923065A (en) | Thin-film multi-layer wiring board and manufacturing method thereof | |
| JP2003298232A (en) | Multilayer wiring board and method of manufacturing the same | |
| JPH0214796B2 (en) | ||
| JP2006179564A (en) | Semiconductor connection substrate, method of manufacturing the same semiconductor apparatus, semiconductor device, and semiconductor substrate | |
| JP2004311574A (en) | Interposer, manufacturing method thereof, and electronic device | |
| JPH0918138A (en) | Manufacture of interconnection substrate for coupling chips on receiving substarate | |
| JP4463940B2 (en) | Thin film multilayer circuit board | |
| CN111315109B (en) | Composite substrate structure and manufacturing method thereof | |
| JP2755587B2 (en) | Circuit board | |
| JP3723350B2 (en) | Wiring board and manufacturing method thereof | |
| JPH0575255A (en) | Hybrid substrate and circuit module on which the substrate is mounted, and manufacture thereof | |
| JPH0832244A (en) | Multilayer wiring board | |
| JPS63307797A (en) | Multilayer wiring board and its manufacturing method | |
| JPH1154646A (en) | Semiconductor device package and method of manufacturing the same | |
| JPH07297551A (en) | Thin film multilayer wiring board | |
| JP2002280490A (en) | Wiring board, method of manufacturing the same, and semiconductor device using the same | |
| JPH04130757A (en) | Ceramic package for semiconductor element | |
| JPH05109823A (en) | Board for wiring | |
| TW202503925A (en) | Methods for forming conductive structures between two substrates | |
| JPH06104569A (en) | Multilayer wiring board and production thereof | |
| JP2000236039A (en) | Wiring substrate and its manufacture | |
| JPH0763109B2 (en) | Ceramic circuit board manufacturing method | |
| JPH0629355A (en) | Large-scale wiring board and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070308 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100202 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100218 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140226 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |