JP2001511329A - 外部クロック信号に同期する内部クロック信号を発生する方法および装置 - Google Patents

Abstract

(57)【要約】 位相ロックループ(PLL)からなる集積回路のためのクロック発生回路は、遅延した外部クロック信号の位相を内部クロック信号の位相と比較する位相検波器を含む。２つのクロック信号間の位相差分に一致するエラー信号が、差動増幅器に与えられる。ここでエラー信号は位相検波器に結合される時、外部クロック信号の遅延に一致する値だけオフセットされる。オフセットエラー信号は、内部クロック信号を発生する電圧制御発振器の制御入力に与えられる。内部クロック信号の位相は、集積回路内の位相検波器および他の回路に結合されるときに遅延されるよりも前に、外部クロック信号の位相と実質的に同じになるように調整される。電圧制御発振器は、オフセットエラー信号が比較的狭い範囲の内部クロック信号の周波数を制御するだけで済むように複数の別個の周波数帯域内で動作するように構成される。周波数帯域は、外部クロック信号の周波数を識別するデータでユーザによってプログラムされたレジスタからの信号によって選択される。

Description

【発明の詳細な説明】 外部クロック信号に同期する内部クロック信号を発生する方法および装置 技術分野 本発明は、クロック信号を発生するためのクロック回路に関し、より詳細には 、外部クロック信号をクロック回路に結合する際の遅延にも関わらず外部クロッ ク信号に同期する、集積回路のための内部クロック信号を発生するクロック回路 に関する。 発明の背景 本発明の好適な実施形態は、特に、外部から与えられたクロックが集積回路内 に存在する他の信号と共に登録を行うことを目的とする高速集積回路において増 大しつつある問題を解決するように調整されている。外部クロックは、その動作 が互いに同期できるように多数の回路に頻繁に与えられる。その結果、外部クロ ック信号が与えられる信号パスは、他の信号を受け取る信号パスよりもかなり大 きな程度にまで容量的に負荷される。この重い容量負荷の結果、外部クロック信 号は、集積回路内の内部回路に達する前に大幅に遅延され得る。この遅延は深刻 であり、遅延外部クロック信号は他の信号と共に適切に登録できなくなり得る。 上述の問題を、図１に示す集積回路１０によって例示する。集積回路１０は、 簡略且つ明晰を目的として省略される、多くの他の信号に加えて外部クロックCL K信号およびデータ信号Ｄを受け取る、DRAM、SRAM、バスブリッジ等を含む広範 囲に亘るさまざまなデジタル回路のうちの任意の回路であり得る。クロック信号 は信号パス１２を介してさまざまな目的のためにクロック信号を用いる多くの回 路１４ａ、１４ｂ、１４ｎに結合される。やはり回路１４ａ−１４ｎは、集積回 路に従来使用されるさまざまな回路のうちの任意の回路であり得る。外部から与 えられたクロックCLK信号は、集積回路１０の動作全体を同期させるのにしばし ば用いられ、従って、通常、多数の回路ノードにルーティングされる。その結果 、信号パス１２上の容量負荷は比較的高くなる。特に、信号パス１２上の容量負 荷 はしばしば、外部端子Ｄからかなり少ない数の信号ノード、または、この例にお いては、NANDゲート２２である単一のノードへと延びるデータパス２０上の容量 負荷よりもかなり高くなる。その結果、Ｄ端子からNANDゲート２２へと結合され る時にデータ信号の遅延は、NANDゲート２２と他の回路１４ａ−ｎとに結合され る時のクロック信号の遅延と比較して比較的小さくなる。この遅延のために、NA NDゲート２２へのクロック入力は遅延クロックCLK-DELに指定される。 図１に示す例示する回路１０の動作は、図２のタイミング図を更に参照して最 もよく説明される。図２に示すように、データ信号は２５％のデューティサイク ルしか有さないが、外部クロックCLK信号の立ち上がりはＤ端子に与えられたデ ータ信号の立ち上がりと合わせる。クロックCLK信号は別の集積回路（図示せず ）からのデータをクロックするのに使用し得るので、データ信号は、通常、集積 回路１０に与えられる前にクロックCLK信号に同期される。主に信号パス１２の 容量負荷のために、NANDゲート２２に結合された遅延クロックCLK-DEL信号は、 タイミング図の第３の波形として示すように、４分の１クロック周期、または９ ０°遅延されている。その結果、CLK-DEL信号がハイになる時間まで、データ信 号はローになるので、出力ＯＵＴ信号はハイを維持する。従って、外部クロック の遅延のために、外部クロック信号はNANDゲート２２を介したデータのクロッキ ングには有効でない。 クロック速度が増加し続けるに従って、タイミング公差はますます厳しくなる 。多数の事象を互いに正確なタイミングで行うことを要求する現在の集積回路に おける複雑さの増大によって、この問題は悪化する。これらのタイミングの制約 が、多くの従来の集積回路における動作速度の増大を妨げる障壁となる。 発明の要旨 本発明のクロック発生器は、集積回路で使用するように調整されている。集積 回路では、少なくとも複数の内部回路の動作を損なう大幅な遅延を伴って外部ク ロックが複数の内部回路に結合される。集積回路はダイナミックランダムアクセ スメモリまたは他のいくつかのデジタル回路であり得る。クロック発生器は、遅 延外部クロック信号を用いて、遅延されていない外部クロック信号に同期する内 部クロック信号を発生する。クロック発生器は、遅延外部クロック信号および内 部クロック信号を受け取る位相検波器を含む位相ロックループを用いて内部クロ ック信号を発生する。位相検波器は、遅延外部クロック信号と内部クロック信号 との間の位相の差分を判定する。この位相比較は、外部クロック信号の位相と遅 延外部クロック信号の位相との遅延の差分に一致する位相オフセットによって調 整される。次に、調整された位相比較は、内部クロック信号の位相が外部クロッ ク信号の位相と実質的に同じになるように、内部クロック信号の周波数および位 相を制御するために使用される。位相検波器に加えて、位相ロックループは好適 には、周波数制御信号によって判定された周波数で内部クロック信号を発生する 電圧制御発振器（「ＶＣＯ」）、および調整された位相比較(phase comparison) に一致する信号から周波数制御信号を発生するループフィルタを含む。クロック 回路はまた、外部クロック信号の複数の所定の周波数範囲の１つを示すデータを 記憶する記憶装置を含み得る。次に、記憶されたデータは、所定の周波数範囲に それぞれ対応する複数の別個の周波数帯域のうちの１つの周波数帯域でＶＣＯを 動作させるために使用される。その結果、内部クロック信号の周波数および位相 は、記憶装置からのデータに対応する周波数範囲内の周波数の比較的狭い帯域内 での調整された位相比較に応答して制御すればよい。 図面の簡単な説明 図１は、外部クロック信号が、外部クロック信号を用いて回路に結合される間 に大幅に遅延された、従来技術の集積回路のブロック図である。 図２は、図１の集積回路内に存在するさまざまな信号を示すタイミング図であ る。 図３は、内部クロック信号が、内部クロック信号を発生するクロック発生器に 結合されている外部クロックにおける大幅な遅延に関わらず外部クロック信号と 同期をとる、本発明の好適な実施形態のブロック図および模式図である。 図４は、図３の集積回路内に存在するさまざまな信号を示すタイミング図であ る。 発明の詳細な説明 本発明の好適な実施形態を、図３に示す集積回路３０内に例示する。以下に詳 細に説明するように、集積回路は、遅延外部クロック信号から内部クロックを発 生することにより、従来技術の外部クロックの遅延の問題を除去する。重要なこ ととして、内部クロック信号の位相は、内部クロック信号の対応する部分が遅延 外部信号の対応する部分の前に実際に発生するように遅延外部クロック信号から オフセットされる。この位相オフセットは、内部クロックが外部クロックと実質 的に同期するように内部回路に結合された時に外部信号の遅延に一致する。 図３を参照すると、外部クロックCLK-E信号は、例示する回路１４ａ−１４ｎ に与えられる。図１の実施例において、回路１４ａ−１４ｎは、例えば、ダイナ ミックランダムアクセスメモリに普通見られる回路等の、従来のまたは以後に開 発される広範囲のさまざまな回路の中の任意の回路であり得る。実際、この実施 例を目的として、集積回路３０をダイナミックランダムアクセスメモリデバイス とする。外部クロックCLK-E信号はまた、従来の位相検波器３６、従来の高利得 差動増幅器３８、ループフィルタ４０、および従来のＶＣＯ４２を含む位相ロッ クループ３４に与えられる。電圧制御発振器の出力は、位相検波器３６にフィー ドバックされた内部クロックCLK-I信号である。位相検波器３６は、遅延クロッ クCLK-D信号の位相を内部クロックCLK-I信号の位相と比較して、位相の差分に一 致するエラーＥ信号を発生する。エラーＥ信号は、抵抗器５０を介して差動増幅 器３８の合計接合５２に与えられる。また、差動増幅器３８の出力からの負のフ ィードバック信号が抵抗器５６を介して、オフセット電圧Ｖが抵抗器５８を介し て合計接合５２に結合される。差動増幅器３８の非反転の入力は、抵抗器６０を 介してグラウンドに結合される。 当業者に周知のように、差動増幅器３８は、抵抗器５６の抵抗器５０に対する 比によって重み付けされたエラーＥ信号と、抵抗器５６の抵抗器５８に対する比 によって重み付けされたオフセット電圧Ｖとの差分と比例した出力信号Ｏを発生 する。従って、エラーＥ信号が０となるように遅延クロックCLK-D信号が内部ク ロックCLK-I信号と同期された場合、差動増幅器３８の出力はオフセット電圧Ｖ の加重値に等しくなる。しかし、差動増幅器３８の出力電圧が実質的に０であっ た場合、遅延クロックCLK-D信号の位相と内部クロックCLK-I信号の位相との差分 は、オフセット電圧Ｖの加重値に一致する。この特徴の重要性は、以下に明らか になる。 差動増幅器３８の出力は、位相ロックループ３４のループダイナミクスを制御 するループフィルタ４０に与えられる。適切なループフィルタ４０の設計は、当 業者の能力の範囲内に十分含まれ、且つ、動作パラメータの変動に依存する。 ループフィルタ４０の出力は、内部クロックCLK-I信号を発生するＶＣＯ４２ の周波数制御入力に与えられる。内部クロックCLK-I信号の周波数は、ループフ ィルタ４０からの電圧の値によって決定される。ＶＣＯ４２はまた、周波数帯域 選択信号ｆ₀を含む。周波数帯域選択信号ｆ₀については以下に説明するが、ここ では省略する。 動作において、位相ロックループ３４の利得は、内部クロックCLK-I信号の周 波数が遅延クロックCLK-D信号の周波数と等しくなり、内部クロックCLK-I信号の 位相が遅延クロックCLK-D信号の位相から重み付けされたオフセット電圧Ｖに一 致する大きさの分だけオフセットされるのに十分な利得である。言い換えると、 位相ロックループ３４の利得は、ＶＣＯ４２が差動増幅器３８の出力が０ボルト に近づくように調整されるのに十分な利得である。上で説明したように、差動増 幅器３８出力を実質的に０にするために、エラーＥ信号の加重値はオフセット電 圧Ｖの加重値に一致せねばならない。エラーＥ信号がオフセット電圧Ｖに一致す る十分に大きな値を有するようにするために、遅延クロックCLK-D信号と内部ク ロックCLK-I信号との間には大きな位相差を設ける必要がある。動作において、 オフセット電圧Ｖの加重値は、位相検波器３６に与えられた信号における位相差 が、それが外部回路に結合された時の外部クロックCLK-E信号の遅延、つまり、C LK-E信号とCLK-D信号との位相差、に一致するように選択される。 位相ロックループ３４の動作は、更に図４のタイミング図を参照して最もよく 説明される。図４に示すように、外部クロックCLK-E信号は、外部端子から内部 回路１４ａ−１４ｎに結合される時、４分の１クロック周期分、または９０°遅 延される。再び、データ信号は集積回路３０のＤ端子に与えられ、NANDゲート７ ０に結合される。NANDゲート７０は、ＶＣＯ４２からの内部クロックCLK-I信号 によってゲートされる。従って、図４に説明するように、集積回路の外部端子に おいて内部クロックCLK-I信号が外部クロックCLK-E信号と同期をとるように、内 部クロックCLK-I信号は、遅延クロック信号CLK-Dの４分の１クロック周期または ９０°前に発生される。その結果、内部クロックCLK-I信号は、NANDゲート７０ を介してデータＤ信号全体をクロックすることができる。従って、NANDゲート７ ０の出力における信号ＯＵＴは、データ信号Ｄの全部分の間、ローになる。 外部クロックCLK-E信号の周波数が大幅に変動することが予測される場合、Ｖ ＣＯ４２は、異なる周波数帯域で動作するようにスイッチされるように構成され るべきである。異なる周波数帯域または範囲で動作することによって、ループフ ィルタ４０の出力は、内部クロックCLK-I信号の周波数を比較的狭い範囲で調節 すればよく、これにより、「位相ジッタ」を最小化する。位相ジッタは、ループ フィルタ４０からＶＣＯ４２の周波数制御入力に与えられた信号上のノイズから 発生する。基本的に、制御電圧の所定の変化についてのＶＣＯ周波数出力におけ るより大きな変化は、位相ロックループ３４がロックされる場合により大きな位 相ジッタとなる。別個の周波数帯域で動作するＶＣＯ４２および制御電圧を用い てＶＣＯ４２の周波数をこの帯域内でのみ調節することにより、制御電圧の所定 の変化についての周波数の変化は、比較的小さい。これらの特徴を有する電圧制 御発振器４２は従来のものであり、且つ、当業者の能力の範囲内にあるものであ る。ＶＣＯ４２の周波数帯域は、外部クロック信号CLK-Eの周波数を示すデータ を含む速度レジスタ７４からのデータ信号によって選択される。データは、キー ボード等の従来の入力装置７６を介して速度レジスタ７４にロードされ得る。あ るいは、データは、他の手段によって速度レジスタ７４に記録され得る。好適に は、速度レジスタ７４は、外部クロックCLK-E信号のそれぞれ許容可能な周波数 に対応する複数の記憶セル７８ａ−ｆを含む。記憶セル７８Ｃのうちの１つのセ ルのみがビット、つまり、論理「１」を含み、それぞれの周波数を外部クロック CLK-E信号の周波数として指定する。 以上のように、図３の、本発明３０の好適な実施形態は、外部クロックCLK-E 信号の、集積回路３０を介して結合された時の大幅な遅延を補償することができ る。 以上から、本明細書中に説明を目的として本発明の特定の実施形態を説明した が、本発明の精神および範囲から逸れることなくさまざまな修正を行い得ること が理解される。例えば、本発明の好適な実施形態は位相ロックルックを用いたが 、遅延ロックループ、あるいは、内部クロック信号の位相が外部クロック信号と 実質的に同じである遅延外部クロック信号から内部クロック信号を発生する他の 手段を含む他の技術を用い得ることが理解される。同様に、本発明の好適な実施 形態を、同期型または非同期型のダイナミックランダムアクセスメモリの一部分 として例示することを目的として説明したが、他の集積回路装置の一部分として 使用し得ることが理解される。従って、本発明は、添付の請求の範囲によっての み限定される。

【手続補正書】 【提出日】平成１１年８月１７日（１９９９．８．１７） 【補正内容】 請求の範囲 １．外部クロック信号(CLK-E)から内部回路に結合されたクロック信号(CLK-D)を 受け取る複数の内部回路(14a...14n)を有する集積回路(30)であって、該内部回 路(14a...14n)に結合された該クロック信号(CLK-D)が該外部クロック信号(CLK-E ) に対して遅延される集積回路(30)において、該遅延外部クロック信号(CLK-D)か ら、該外部クロック信号(CLK-E)に同期する内部クロック信号(CLK-I)を発生する クロック回路であって、 周波数制御信号によって決定された周波数を有する出力信号を発生する電圧制 御発振器(「ＶＣＯ」)(42)であって、該内部クロック信号(CLK-I)がＶＣＯ出力信 号に由来する電圧制御発振器(42)と、 該遅延外部クロック信号(CLK-D)および該ＶＣＯ出力信号を受け取り、該遅延 外部クロック信号と該ＶＣＯ出力信号との間の位相の差分に一致するエラー信号(E) を発生する位相検波器(36)と、 該エラー信号(E)および位相調整信号を受け取り、該エラー信号(E)および該位 相調整信号を組合せた信号に一致する出力信号を発生する差動増幅器(38)であっ て、該位相調整信号が該外部クロック信号(CLK-E)の位相と該遅延外部クロック 信号(CLK-D)の位相との差分に一致する差動増幅器(38)と、 該差動増幅器(38)からの出力信号を受け取るループフィルタ(40)であって、該 ループフィルタ(40)が該差動増幅器出力信号から該周波数制御信号を発生し、該 内部クロック信号(CLK-I)が該外部クロック信号(CLK-E)に同期するように該ＶＣ Ｏ(42)、該位相検波器(36)、該差動増幅器(38)および該ループフィルタ(40)が位 相ロックループとして接続されるループフィルタ(40)と、 を含むクロック回路。 ２．前記外部クロック信号(CLK-E)の、複数の所定の周波数範囲の１つを示すデ ータを記憶する記憶装置(74)を更に含み、 前記ＶＣＯ(42)が、該所定の周波数範囲の各々にそれぞれ対応する複数の別個 の周波数帯域の各々において動作可能であり、該ＶＣＯ出力信号の周波数が、前 記周波数制御信号に応答して該周波数帯域の各々の範囲内で調節可能であり、該 ＶＣＯ(42)は記憶装置(74)に結合されて、該記憶装置(74)から周波数範囲データ を受け取り、該ＶＣＯ(42)を該記憶装置(74)からの該データに対応する周波数範 囲内で動作する、 請求項１に記載のクロック回路。 ３．前記記憶装置がプログラム可能なレジスタ(74)を含み、前記クロック回路が 前記周波数範囲データを該レジスタ(74)に入力するように調整された入力装置(7 6) を更に含む、請求項１に記載のクロック回路。 ４．前記レジスタ(74)が、それぞれが複数の所定の周波数範囲の１つに対応する 複数の記憶セル(78a-78f)を含み、該レジスタが、所定のデータビットを１つの 記憶セル(78a-78f)内にのみ記憶することによってプログラムされる、請求項３ に記載のクロック回路。 ５．前記集積回路の前記内部回路(14a...14n)がダイナミックランダムアクセス メモリを含む、請求項１に記載のクロック回路。 ６．外部クロック信号(CLK-E)から内部回路に結合されたクロック信号を受け取 る複数の内部回路(14a...14n)を有する集積回路であって、該内部回路に結合さ れた該クロック信号が該外部クロック信号に対して遅延される集積回路において 、該遅延外部クロック信号(CLK-D)から、該外部クロック信号に同期する内部ク ロック信号を発生するクロック回路であって、 該内部クロック信号(CLK-I)を発生するロックループ(36,38,40,42)であって、 該ロックループは該遅延外部クロック信号(CLK-D)および該内部クロック信号(CL K-I) を受け取り、該遅延外部クロック信号と該内部クロック信号との間の位相の 差分(E)に応答して該内部クロック信号の周波数および位相を制御する位相検波 器(36)を含むロックループ(36,38,40,42)と、 該ロックループがロックされた場合に該内部クロック(CLK-I)信号の位相と該 遅延外部クロック(CLK-D)信号の位相との間の所定のオフセットを生成するオフ セット回路(V,56,58)であって、該所定のオフセットは、該内部クロック信号(CL K-I) の位相が該外部クロック信号(CLK-E)の位相と実質的に同じになるように該 外部クロック信号(CLK-E)の位相と該遅延外部クロック信号(CLK-D)の位相との差 分に一致するオフセット回路(V,56,58)と、 を含むクロック回路。 ７．前記ロックループが、位相ロックループ(36,38,40,42)を含む、請求項６に 記載のクロック回路。 ８．前記外部クロック信号(CLK-E)の、複数の所定の周波数範囲の１つを示すデ ータを記憶する記憶装置(74)と、 前記位相ロックループが該所定の周波数範囲にそれぞれ対応する複数の別個の 周波数帯域のうちの１つで動作するように調整された周波数帯域選択回路であっ て、該周波数帯域選択回路は、該記憶装置(74)に結合されて、該周波数範囲デー タを該記憶装置から受け取って、該位相ロックループを該記憶装置からのデータ に対応する周波数範囲で動作させる周波数範囲選択回路と、 を更に含む、請求項７に記載のクロック回路。 ９．前記記憶装置がプログラム可能なレジスタ(74)を含み、前記クロック回路が 前記周波数範囲データを該レジスタ(74)に入力するように調整された入力装置(7 6) を更に含む、請求項８に記載のクロック回路。 １０．前記レジスタが、それぞれが複数の所定の周波数範囲の１つに対応する複 数の記憶セル(78a-78f)を含み、該レジスタが、所定のデータビットを１つの記 憶セル(78a-78f)内にのみ記憶することによってプログラムされる、請求項９に 記載のクロック回路。 １１．前記集積回路の前記内部回路がダイナミックランダムアクセスメモリを含 む、請求項６に記載のクロック回路。 １２．外部クロック信号から内部回路に結合されたクロック信号を受け取る複数 の内部回路(14a-14n)を有する集積回路(30)であって、該内部回路に結合された 該クロック信号が該外部クロック信号に対して遅延される集積回路(30)において 、該遅延外部クロック信号から、該外部クロック信号に同期する内部クロック信 号を発生するクロック回路であって、 周波数制御信号によって決定された周波数を有するＶＣＯ出力信号を発生する 電圧制御発振手段(42)であって、該内部クロック信号がＶＣＯ出力信号に由来す る電圧制御発振手段(42)と、 該遅延外部クロック信号および該ＶＣＯ出力信号を受け取り、該遅延外部クロ ック信号と該ＶＣＯ出力信号との間の位相の差分に一致するエラー信号を発生す る位相検出手段(36)と、 該エラー信号および位相調整信号を受け取り、該エラー信号および該位相調整 信号を組合せた信号に一致する出力信号を発生する差動増幅手段(38)であって、 該位相調整信号が該外部クロック信号の位相と該遅延外部クロック信号の位相と の差分に一致する差動増幅手段(38)と、 該差動増幅器(38)からの出力信号を受け取るループフィルタ手段(40)であって 、該ループフィルタ手段(40)が該差動増幅器出力信号から周波数制御信号を発生 し、該内部クロック信号(CLK-I)が該外部クロック信号(CLK-E)に同期するように 該電圧制御発振手段(42)、該位相検出手段(36)、該差動増幅手段(38)および該ル ープフィルタ手段(40)が位相ロックループとして接続されるループフィルタ手段(40) と、 を含むクロック回路。 １３．前記外部クロック信号(CLK-E)の、複数の所定の周波数範囲の１つを示す データを記憶する記憶手段(74)を更に含み、 前記電圧制御発振手段(42)が、該所定の周波数範囲の各々にそれぞれ対応する 複数の別個の周波数帯域の各々において動作可能であり、該ＶＣＯ出力信号の周 波数が、前記周波数制御信号に応答して該周波数帯域の各々の帯域内で調節可能 であり、該電圧制御発振手段(42)は記憶手段(74)に結合されて、該記憶手段から 周波数範囲データを受け取り、該電圧制御発振手段(42)を該記憶手段(74)からの 該データに対応する周波数帯域内で動作する、 請求項１２に記載のクロック回路。 １４．前記記憶手段がプログラム可能なレジスタ手段(74)を含み、前記クロック 回路が前記周波数範囲データを該レジスタ手段(74)に入力する入力手段を更に含 む、請求項１２に記載のクロック回路。 １５．前記レジスタ手段が、それぞれが複数の所定の周波数範囲の１つに対応す る複数の記憶セル(78a-78f)を含み、該レジスタ手段(74)が、所定のデータビッ トを１つの記憶セル(78a-78f)内にのみ記憶することによってプログラムされる 、請求項１４に記載のクロック回路。 １６．前記集積回路の前記内部回路がダイナミックランダムアクセスメモリを含 む、請求項１２に記載のクロック回路。 １７．外部クロック信号から内部回路に結合されたクロック信号を受け取る複数 の内部回路(14a-14n)を有する集積回路(30)であって、該内部回路(14a-14n)に結 合された該クロック信号が該外部クロック信号に対して遅延される集積回路(30) において、該遅延外部クロック信号から、該外部クロック信号に同期する内部ク ロック信号を発生するクロック回路であって、 遅延外部クロック信号(CLK-D)を受け取る位相調整回路(36-42)であって、該位 相調整回路は、該外部クロック信号と該遅延外部クロック信号との位相の差分に よって該遅延外部クロック信号(CLK-D)の位相を調整することによって、得られ る信号を内部クロック信号(CLK-I)として発生する位相調整回路、 を含むクロック回路。 １８．前記位相調整回路は、前記内部クロック信号を発生する位相ロックループ(36-42) を含み、該位相ロックループは、前記遅延外部クロック信号の位相を該 内部クロック信号の位相と比較する位相検波器(36)と、該外部クロック信号(CLK -E)と該遅延外部クロック信号との間の位相の差分によって該遅延外部クロック 信号の位相が該内部クロック信号の位相に対して遅延されるように該内部クロッ ク信号の位相を調整する調整回路(V,56,58)とを含む、請求項１７に記載のクロ ック回路。 １９．外部クロック信号を受け取るダイナミックランダムアクセスメモリ(30)で あって、 該外部クロック信号が結合された複数の第１のダイナミックランダムアクセス メモリ回路(14a-14n)であって、該外部クロック信号が、ダイナミックランダム アクセスメモリ回路(14a-14n)に結合された時に、該第１のダイナミックランダ ムアクセスメモリ回路が遅延外部クロック信号(CLK-D)を受け取るように遅延さ れる、複数の第１のダイナミックランダムアクセスメモリ回路と、 該外部クロック信号に同期の内部クロック信号を受け取るように調整された第 ２のダイナミックランダムアクセスメモリ回路と、 該内部クロック信号を発生する位相ロックループ(36-42)であって、該位相ロ ックループが、該遅延外部クロック信号および該内部クロック信号を受け取り、 該遅延外部クロック信号と該内部クロック信号との間の位相の差分に応答して該 内部クロック信号の周波数を制御する位相検波器(36)を含む位相ロックループ(3 6-42) と、 該位相ロックループがロックされた場合に該内部クロック信号の位相と該遅延 外部クロック信号の位相との間の所定のオフセットを生成するオフセット回路(V ,56,58) であって、該内部クロック信号(CLK-I)の位相が該外部クロック信号(CLK -E) の位相と実質的に同じであるように、該所定のオフセットが該外部クロック 信号の位相と該遅延外部クロック信号の位相との間の差分に一致する、オフセッ ト回路(V,56,58)と、 を含むダイナミックランダムアクセスメモリ。 ２０．前記外部クロック信号の複数の所定の周波数範囲のうちの１つを示すデー タを記憶する記憶装置(74)と、 前記位相ロックループが該所定の周波数範囲にそれぞれ対応する複数の別個の 周波数帯域のうちの１つで動作するように調整された周波数帯域選択回路であっ て、該周波数帯域選択回路は、該記憶装置に結合されて、該周波数範囲データを 該記憶装置から受け取って、該位相ロックループ(36-42)を該記憶装置(74)から のデータに対応する周波数帯域で動作させる周波数帯域選択回路と、 を更に含む請求項１９に記載のダイナミックランダムアクセスメモリ。 ２１．前記記憶装置がプログラム可能なレジスタ(74)を含み、前記クロック回路 が前記周波数範囲データを該レジスタ(74)に入力するように調整された入力装置 を更に含む、請求項２０に記載のダイナミックランダムアクセスメモリ。 ２２．前記レジスタが、それぞれが複数の所定の周波数範囲の１つに対応する複 数の記憶セル(78a-78f)を含み、該レジスタが、所定のデータビットを１つの記 憶セル(78a-78f)内にのみ記憶することによってプログラムされる、請求項２１ に記載のダイナミックランダムアクセスメモリ。 ２３．外部クロック信号を受け取るダイナミックランダムアクセスメモリであっ て、 該外部クロック信号が結合された複数の第１のダイナミックランダムアクセス メモリ回路(14a-14n)であって、該外部クロック信号が、ダイナミックランダム アクセスメモリ回路に結合された時に、該第１のダイナミックランダムアクセス メモリ回路が遅延外部クロック信号を受け取るように遅延される、複数の第１の ダイナミックランダムアクセスメモリ回路(14a-14n)と、 該外部クロック信号に同期する内部クロック信号を受け取るように調整された 第２のダイナミックランダムアクセスメモリ回路と、 該遅延外部クロック信号を受け取る位相調整回路(36-42)であって、該位相調 整 回路は、該外部クロック信号と該遅延外部クロック信号(CLK-D)との位相の差 分によって該遅延外部クロック信号の位相を調整することによって得られる信号 を内部クロック信号として発生する位相調整回路(36-42)と、 を含むダイナミックランダムアクセスメモリ。 ２４．前記位相調整回路は、前記内部クロック信号を発生する位相ロックループ(36-42) を含み、該位相ロックループは、前記遅延外部クロック信号の位相を該 内部クロック信号の位相と比較する位相検波器(36)と、該外部クロック信号と該 遅延外部クロック信号との間の位相の差分によって該遅延外部クロック信号の位 相が該内部クロック信号の位相に対して遅延されるように該内部クロック信号の 位相を調整する調整回路(V,56,58)とを含む、請求項２３に記載のダイナミック ランダムアクセスメモリ。 ２５．集積回路(30)内の複数の回路(14a-14n)に結合された外部クロック信号に 同期する内部クロック信号を発生する方法であって、該外部クロック信号(CLK-E ) が、該回路に結合される時に該回路が遅延外部クロック信号(CLK-D)を受け取る ように遅延された方法であって、 該遅延外部クロック信号の位相を該内部クロック信号の位相と比較するステッ プと、 該外部クロック信号の位相と該遅延外部クロック信号の位相との差分に一致す る位相オフセットによって、該遅延外部クロック信号(CLK-D)の位相の、該内部クロック(CLK-I) 信号の位相との比較をオフセットするステップと、 該内部クロック信号として、該遅延外部クロック信号の位相と該内部クロック 信号の位相との間のオフセット比較によって決定された周波数および位相を有す る信号を発生するステップと、 を含む方法。 ２６．該外部クロック信号の複数の所定の周波数範囲のうちの１つ示すデータを 記憶するステップと、 該所定の周波数範囲にそれぞれ対応する該内部クロック信号の複数の別個の周 波数帯域のうちの１つを選択するステップであって、該別個の周波数帯域が該記 憶された周波数範囲データに基づいて選択されるステップと、 該遅延外部クロック信号の位相と該内部クロック信号の位相との間のオフセッ ト比較の関数として、選択された周波数帯域内に、該内部クロック信号の位相お よび周波数を調整するステップと、 を更に含む請求項２５に記載の方法。 ２７．前記集積回路内の前記回路がダイナミックランダムアクセスメモリを含む 、請求項２５に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ，ＩＬ ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ， ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，Ｍ Ｋ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ， ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ｗ

Claims (1)

1. 【特許請求の範囲】 １．外部クロック信号から内部回路に結合されたクロック信号を受け取る複数の 内部回路を有する集積回路であって、該内部回路に結合された該クロック信号が 該外部クロック信号に対して遅延される集積回路において、該遅延外部クロック 信号から、該外部クロック信号に同期する内部クロック信号を発生するクロック 回路であって、 周波数制御信号によって決定された周波数を有する出力信号を発生する電圧制 御発振器(「ＶＣＯ」)であって、該内部クロック信号がＶＣＯ出力信号に由来する 電圧制御発振器と、 該遅延外部クロック信号および該ＶＣＯ出力信号を受け取り、該遅延外部クロ ック信号と該ＶＣＯ出力信号との間の位相の差分に一致するエラー信号を発生す る位相検波器と、 該エラー信号および位相調整信号を受け取り、該エラー信号および該位相調整 信号を組合せた信号に一致する出力信号を発生する差動増幅器であって、該位相 調整信号が該外部クロック信号の位相と該遅延外部クロック信号の位相との差分 に一致する差動増幅器と、 該差動増幅器からの出力信号を受け取るループフィルタであって、該ループフ ィルタが該差動増幅器出力信号から該周波数制御信号を発生し、該内部クロック 信号が該外部クロック信号に同期するように該ＶＣＯ、該位相検波器、該差動増 幅器および該ループフィルタが位相ロックループとして接続されるループフィル タと、 を含むクロック回路。 ２．前記外部クロック信号の、複数の所定の周波数範囲の１つを示すデータを記 憶する記憶装置を更に含み、 前記ＶＣＯが、該所定の周波数範囲の各々にそれぞれ対応する複数の別個の周 波数帯域の各々において動作可能であり、 該ＶＣＯ出力信号の周波数が、前記周波数制御信号に応答して該周波数帯域の 各々の範囲内で調節可能であり、該ＶＣＯは記憶装置に結合されて、該記憶装置 から周波数範囲データを受け取り、該ＶＣＯを該記憶装置からの該データに対応 する周波数範囲内で動作する、 請求項１に記載のクロック回路。 ３．前記記憶装置がプログラム可能なレジスタを含み、前記クロック回路が前記 周波数範囲データを該レジスタに入力するように調整された入力装置を更に含む 、請求項１に記載のクロック回路。 ４．前記レジスタが、それぞれが複数の所定の周波数範囲の１つに対応する複数 の記憶セルを含み、該レジスタが、所定のデータビットを１つの記憶セル内にの み記憶することによってプログラムされる、請求項３に記載のクロック回路。 ５．前記集積回路の前記内部回路がダイナミックランダムアクセスメモリを含む 、請求項１に記載のクロック回路。 ６．外部クロック信号から内部回路に結合されたクロック信号を受け取る複数の 内部回路を有する集積回路であって、該内部回路に結合された該クロック信号が 該外部クロック信号に対して遅延される集積回路において、該遅延外部クロック 信号から、該外部クロック信号に同期する内部クロック信号を発生するクロック 回路であって、 該内部クロック信号を発生するロックループであって、該ロックループは該遅 延外部クロック信号および該内部クロック信号を受け取り、該遅延外部クロック 信号と該内部クロック信号との間の位相の差分に応答して該内部クロック信号の 周波数および位相を制御する位相検波器を含むロックループと、 該ロックループがロックされた場合に該内部信号の位相と該遅延外部信号の位 相との間の所定のオフセットを生成するオフセット回路であって、該所定のオフ セットは、該内部クロック信号の位相が該外部クロック信号の位相と実質的に同 じになるように該外部クロック信号の位相と該遅延外部クロック信号の位相との 差分に一致するオフセット回路と、 を含むクロック回路。 ７．前記ロックループが、位相ロックループを含む、請求項６に記載のクロック 回路。 ８．前記外部クロック信号の、複数の所定の周波数範囲の１つを示すデータを記 憶する記憶装置と、 前記位相ロックループが該所定の周波数範囲にそれぞれ対応する複数の別個の 周波数帯域のうちの１つで動作するように調整された周波数帯域選択回路であっ て、該周波数帯域選択回路は、該記憶装置に結合されて、該周波数範囲データを 該記憶装置から受け取って、該位相ロックループを該記憶装置からのデータに対 応する周波数範囲で動作させる周波数範囲選択回路と、 を更に含む、請求項７に記載のクロック回路。 ９．前記記憶装置がプログラム可能なレジスタを含み、前記クロック回路が前記 周波数範囲データを該レジスタに入力するように調整された入力装置を更に含む 、請求項８に記載のクロック回路。 １０．前記レジスタが、それぞれが複数の所定の周波数範囲の１つに対応する複 数の記憶セルを含み、該レジスタが、所定のデータビットを１つの記憶セル内に のみ記憶することによってプログラムされる、請求項９に記載のクロック回路。 １１．前記集積回路の前記内部回路がダイナミックランダムアクセスメモリを含 む、請求項６に記載のクロック回路。 １２．外部クロック信号から内部回路に結合されたクロック信号を受け取る複数 の内部回路を有する集積回路であって、該内部回路に結合された該クロック信号 が該外部クロック信号に対して遅延される集積回路において、該遅延外部クロッ ク信号から、該外部クロック信号に同期する内部クロック信号を発生するクロッ ク回路であって、 周波数制御信号によって決定された周波数を有するＶＣＯ出力信号を発生する 電圧制御発振手段であって、該内部クロック信号がＶＣＯ出力信号に由来する電 圧制御発振手段と、 該遅延外部クロック信号および該ＶＣＯ出力信号を受け取り、該遅延外部クロ ック信号と該ＶＣＯ出力信号との間の位相の差分に一致するエラー信号を発生す る位相検出手段と、 該エラー信号および位相調整信号を受け取り、該エラー信号および該位相調整 信号を組合せた信号に一致する出力信号を発生する差動増幅手段であって、該位 相調整信号が該外部クロック信号の位相と該遅延外部クロック信号の位相との差 分に一致する差動増幅手段と、 該差動増幅器からの出力信号を受け取るループフィルタ手段であって、該ルー プフィルタ手段が該差動増幅器出力信号から周波数制御信号を発生し、該内部ク ロック信号が該外部クロック信号に同期するように該電圧制御発振手段、該位相 検出手段、該差動増幅手段および該ループフィルタ手段が位相ロックループとし て接続されるループフィルタ手段と、 を含むクロック回路。 １３．前記外部クロック信号の、複数の所定の周波数範囲の１つを示すデータを 記憶する記憶手段を更に含み、 前記電圧制御発振手段が、該所定の周波数範囲の各々にそれぞれ対応する複数 の別個の周波数帯域の各々において動作可能であり、該ＶＣＯ出力信号の周波数 が、前記周波数制御信号に応答して該周波数帯域の各々の帯域内で調節可能であ り、該電圧制御発振手段は記憶手段に結合されて、該記憶手段から周波数範囲デ ータを受け取り、該電圧制御発振手段を該記憶手段からの該データに対応する周 波数帯域内で動作する、 請求項１２に記載のクロック回路。 １４．前記記憶手段がプログラム可能なレジスタ手段を含み、前記クロック回路 が前記周波数範囲データを該レジスタに入力する入力手段を更に含む、請求項１ ２に記載のクロック回路。 １５．前記レジスタ手段が、それぞれが複数の所定の周波数範囲の１つに対応す る複数の記憶セルを含み、該レジスタ手段が、所定のデータビットを１つの記憶 セル内にのみ記憶することによってプログラムされる、請求項１４に記載のクロ ック回路。 １６．前記集積回路の前記内部回路がダイナミックランダムアクセスメモリを含 む、請求項１２に記載のクロック回路。 １７．外部クロック信号から内部回路に結合されたクロック信号を受け取る複数 の内部回路を有する集積回路であって、該内部回路に結合された該クロック信号 が該外部クロック信号に対して遅延される集積回路において、該遅延外部クロッ ク信号から、該外部クロック信号に同期する内部クロック信号を発生するクロッ ク回路であって、 遅延外部クロック信号を受け取る位相調整回路であって、該位相調節回路は、 該外部クロック信号と該遅延外部クロック信号との位相の差分によって該遅延外 部クロック信号の位相を調整することによって、得られる信号を内部クロック信 号として発生する位相調節回路、 を含むクロック回路。 １８．前記位相調整回路は、前記内部クロック信号を発生する位相ロックループ を含み、該位相ロックループは、前記遅延外部クロック信号の位相を該内部クロ ック信号の位相と比較する位相検波器と、該外部クロック信号と該遅延外部クロ ック信号との間の位相の差分によって該遅延外部クロック信号の位相が該内部ク ロック信号の位相に対して遅延されるように該内部クロック信号の位相を調整す る調整回路とを含む、請求項１７に記載のクロック回路。 １９．外部クロック信号を受け取るダイナミックランダムアクセスメモリであっ て、 該外部クロック信号が結合された複数の第１のダイナミックランダムアクセス メモリ回路であって、該外部クロック信号が、ダイナミックランダムアクセスメ モリ回路に結合された時に、該第１のダイナミックランダムアクセスメモリ回路 が遅延外部クロック信号を受け取るように遅延される、複数の第１のダイナミッ クランダムアクセスメモリ回路と、 該外部クロック信号に同期の内部クロック信号を受け取るように調整された第 ２のダイナミックランダムアクセスメモリ回路と、 該内部クロック信号を発生する位相ロックループであって、該位相ロックルー プが、該遅延外部クロック信号および該内部クロック信号を受け取り、該遅延外 部クロック信号と該内部クロック信号との間の位相の差分に応答して該内部クロ ック信号の周波数を制御する位相検波器を含む位相ロックループと、 該位相ロックループがロックされた場合に該内部クロック信号の位相と該遅延 外部クロック信号の位相との間の所定のオフセットを生成するオフセット回路で あって、該内部クロック信号の位相が該外部クロック信号の位相と実質的に同じ であるように、該所定のオフセットが該外部クロック信号の位相と該遅延外部ク ロック信号の位相との間の差分に一致する、オフセット回路と、 を含むダイナミックランダムアクセスメモリ。 ２０．前記外部クロック信号の複数の所定の周波数範囲のうちの１つを示すデー タを記憶する記憶装置と、 前記位相ロックループが該所定の周波数範囲にそれぞれ対応する複数の別個の 周波数帯域のうちの１つで動作するように調整された周波数帯域選択回路であっ て、該周波数帯域選択回路は、該記憶装置に結合されて、該周波数範囲データを 該記憶装置から受け取って、該位相ロックループを該記憶装置からのデータに対 応する周波数帯域で動作させる周波数帯域選択回路と、 を更に含む請求項１９に記載のダイナミックランダムアクセスメモリ。 ２１．前記記憶装置がプログラム可能なレジスタを含み、前記クロック回路が前 記周波数範囲データを該レジスタに入力するように調整された入力装置を更に含 む、請求項２０に記載のダイナミックランダムアクセスメモリ。 ２２．前記レジスタが、それぞれが複数の所定の周波数範囲の１つに対応する複 数の記憶セルを含み、該レジスタが、所定のデータビットを１つの記憶セル内に のみ記憶することによってプログラムされる、請求項２１に記載のダイナミック ランダムアクセスメモリ。 ２３．外部クロック信号を受け取るダイナミックランダムアクセスメモリであっ て、 該外部クロック信号が結合された複数の第１のダイナミックランダムアクセス メモリ回路であって、該外部クロック信号が、ダイナミックランダムアクセスメ モリ回路に結合された時に、該第１のダイナミックランダムアクセスメモリ回路 が遅延外部クロック信号を受け取るように遅延される、複数の第１のダイナミッ クランダムアクセスメモリと、 該外部クロック信号に同期する内部クロック信号を受け取るように調整された 第２のダイナミックランダムアクセスメモリ回路と、 該遅延外部クロック信号を受け取る位相調整回路であって、該位相調節回路は 、該外部クロック信号と該遅延外部クロック信号との位相の差分によって該遅延 外部クロック信号の位相を調整することによって得られる信号を内部クロック信 号として発生する位相調節回路と、 を含むダイナミックランダムアクセスメモリ。 ２４．前記位相調整回路は、前記内部クロック信号を発生する位相ロックループ を含み、該位相ロックループは、前記遅延外部クロック信号の位相を該内部クロ ック信号の位相と比較する位相検波器と、該外部クロック信号と該遅延外部クロ ック信号との間の位相の差分によって該遅延外部クロック信号の位相が該内部ク ロック信号の位相に対して遅延されるように該内部クロック信号の位相を調整す る調整回路とを含む、請求項２３に記載のダイナミックランダムアクセスメモリ 。 ２５．集積回路内の複数の回路に結合された外部クロック信号に同期する内部ク ロック信号を発生する方法であって、該外部クロック信号が、該回路に結合され る時に該回路が遅延外部クロック信号を受け取るように遅延された方法であって 、 該遅延外部クロック信号の位相を該内部クロック信号の位相と比較するステッ プと、 該外部クロック信号の位相と該遅延外部クロック信号の位相との差分に一致す る位相オフセットによって、該遅延外部クロック信号の位相の、該内部信号の位 相との比較をオフセットするステップと、 該内部クロック信号として、該遅延外部クロック信号の位相と該内部クロック 信号の位相との間のオフセット比較によって決定された周波数および位相を有す る信号を発生するステップと、 を含む方法。 ２６．該外部クロック信号の複数の所定の周波数範囲のうちの１つ示すデータを 記憶するステップと、 該所定の周波数範囲にそれぞれ対応する該内部クロック信号の複数の別個の周 波数帯域のうちの１つを選択するステップであって、該別個の周波数帯域が該記 憶された周波数範囲データに基づいて選択されるステップと、 該遅延外部クロック信号の位相と該内部クロック信号の位相との間のオフセッ ト比較の関数として、選択された周波数帯域内に、該内部クロック信号の位相お よび周波数を調整するステップと、 を更に含む請求項２５に記載の方法。 ２７．前記集積回路内の前記回路がダイナミックランダムアクセスメモリを含む 、請求項２５に記載の方法。