JP2002124644A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2002124644A JP2002124644A JP2000313509A JP2000313509A JP2002124644A JP 2002124644 A JP2002124644 A JP 2002124644A JP 2000313509 A JP2000313509 A JP 2000313509A JP 2000313509 A JP2000313509 A JP 2000313509A JP 2002124644 A JP2002124644 A JP 2002124644A
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Abstract
(57)【要約】
【課題】 高い集積度と良品率とを容易に実現する。
【解決手段】 導電性プラグ２４はポリシリコンによっ
て形成されている。誘電体キャパシタ２５は、導電性プ
ラグ２４上に、基板側からシリサイド膜３１,拡散バリ
ア膜３２,下部電極２８,誘電体膜２９および上部電極３
０を順次積層して形成されている。こうして、高い熱処
理温度による誘電体の結晶化過程においても、導電性プ
ラグ２４と下部電極２８とに材料拡散が起こらず、誘電
体膜２９の強誘電体特性が良好になる。また、下部電極
２８をＩrあるいはＩr/ＩrＯ2によって形成した際に、
誘電体膜２９としてＳＢＴを用いることによって、例え
ば６インチウェハにおけるＩr析出物を１００個以下に
抑えて、２５６ｋビットの集積化ＦeＲＡＭの良品率を
９０％以上にできる。また、分極反転電荷量を１０μＣ
/cm2以上にして誤りの生じない判定を行うことができ
る。
て形成されている。誘電体キャパシタ２５は、導電性プ
ラグ２４上に、基板側からシリサイド膜３１,拡散バリ
ア膜３２,下部電極２８,誘電体膜２９および上部電極３
０を順次積層して形成されている。こうして、高い熱処
理温度による誘電体の結晶化過程においても、導電性プ
ラグ２４と下部電極２８とに材料拡散が起こらず、誘電
体膜２９の強誘電体特性が良好になる。また、下部電極
２８をＩrあるいはＩr/ＩrＯ2によって形成した際に、
誘電体膜２９としてＳＢＴを用いることによって、例え
ば６インチウェハにおけるＩr析出物を１００個以下に
抑えて、２５６ｋビットの集積化ＦeＲＡＭの良品率を
９０％以上にできる。また、分極反転電荷量を１０μＣ
/cm2以上にして誤りの生じない判定を行うことができ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、詳しくは、選択トランジスタ,
導電性プラグ,金属元素を含むシリサイド膜および拡散
バリア膜を有し、更には上記拡散バリア膜を介して選択
トランジスタに電気的に接続された下部電極,誘電体膜
および上部電極から成るキャパシタを備えた誘電体記憶
素子、及び、その製造方法に関する。
びその製造方法に関し、詳しくは、選択トランジスタ,
導電性プラグ,金属元素を含むシリサイド膜および拡散
バリア膜を有し、更には上記拡散バリア膜を介して選択
トランジスタに電気的に接続された下部電極,誘電体膜
および上部電極から成るキャパシタを備えた誘電体記憶
素子、及び、その製造方法に関する。
【０００２】
【従来の技術】強誘電体は、自発分極,高誘電率,電気光
学効果,圧電効果および焦電効果等の多くの機能を有す
るために、広範なデバイス応用がなされている。例え
ば、その焦電性を利用して赤外線リニアアレイセンサ
に、その圧電性を利用して超音波センサに、その電気光
学効果を利用して導波路型光変調器に、その高誘電特性
を利用してＤＲＡＭ(ダイナミック・ランダム・アクセス・
メモリ)やＭＭＩＣ(モノリシック・マイクロ波集積回路)
用のキャパシタにと、様々な方面で用いられている。中
でも、近年の薄膜形成技術の進展に伴って、半導体メモ
リ技術との組み合わせによって、高密度で且つ高速に動
作する強誘電体不揮発性メモリ(以下、ＦeＲＡＭと略称
する)の開発が盛んである。
学効果,圧電効果および焦電効果等の多くの機能を有す
るために、広範なデバイス応用がなされている。例え
ば、その焦電性を利用して赤外線リニアアレイセンサ
に、その圧電性を利用して超音波センサに、その電気光
学効果を利用して導波路型光変調器に、その高誘電特性
を利用してＤＲＡＭ(ダイナミック・ランダム・アクセス・
メモリ)やＭＭＩＣ(モノリシック・マイクロ波集積回路)
用のキャパシタにと、様々な方面で用いられている。中
でも、近年の薄膜形成技術の進展に伴って、半導体メモ
リ技術との組み合わせによって、高密度で且つ高速に動
作する強誘電体不揮発性メモリ(以下、ＦeＲＡＭと略称
する)の開発が盛んである。
【０００３】上記ＦeＲＡＭは、その高速書き込み・読み
出し,低電圧動作,書き込み・読み出しの高い繰り返し耐
性等から、従来のＥＰＲＯＭ(紫外線消去型リード・オン
リ・メモリ)やＥＥＰＲＯＭ(電気的消去書き込み可能Ｒ
ＯＭ)やフラッシュメモリ(一括消去型メモリ)の置き換
えだけではなく、ＳＲＡＭ(スタティックＲＡＭ)やＤＲ
ＡＭの置き換えも可能なメモリとして、実用化に向けて
の研究開発が盛んに行われている。
出し,低電圧動作,書き込み・読み出しの高い繰り返し耐
性等から、従来のＥＰＲＯＭ(紫外線消去型リード・オン
リ・メモリ)やＥＥＰＲＯＭ(電気的消去書き込み可能Ｒ
ＯＭ)やフラッシュメモリ(一括消去型メモリ)の置き換
えだけではなく、ＳＲＡＭ(スタティックＲＡＭ)やＤＲ
ＡＭの置き換えも可能なメモリとして、実用化に向けて
の研究開発が盛んに行われている。
【０００４】従来、強誘電体キャパシタに用いる強誘電
体材料として、酸化物強誘電体であるＰb(Ｚr1-x,Ｔix)
Ｏ3(ＰＺＴ)やＳrＢi2Ｔa2Ｏ9やＢi4Ｔi3Ｏ12等が検討
されており、その下部電極として、Ｐt,Ｐt/Ｔa,Ｐt/Ｔ
i等の貴金属材料あるいは上記貴金属材料と密着層との
複合電極が強誘電体薄膜の特性検討のために用いられて
きた。特に、３Ｖ以下での低電圧動作が可能で、且つ、
強誘電体メモリとして安定に動作するための信頼性特性
(例えば、疲労特性,インプリント特性,温度特性等)に優
れた特性を示すＳrＢi2Ｔa2Ｏ9材料はＦeＲＡＭに最も
適した材料であると言える。
体材料として、酸化物強誘電体であるＰb(Ｚr1-x,Ｔix)
Ｏ3(ＰＺＴ)やＳrＢi2Ｔa2Ｏ9やＢi4Ｔi3Ｏ12等が検討
されており、その下部電極として、Ｐt,Ｐt/Ｔa,Ｐt/Ｔ
i等の貴金属材料あるいは上記貴金属材料と密着層との
複合電極が強誘電体薄膜の特性検討のために用いられて
きた。特に、３Ｖ以下での低電圧動作が可能で、且つ、
強誘電体メモリとして安定に動作するための信頼性特性
(例えば、疲労特性,インプリント特性,温度特性等)に優
れた特性を示すＳrＢi2Ｔa2Ｏ9材料はＦeＲＡＭに最も
適した材料であると言える。
【０００５】しかしながら、上記ＳrＢi2Ｔa2Ｏ9材料に
良好な強誘電体特性を発現させるためには、酸素雰囲気
中において６００℃〜８００℃の高い熱処理プロセスが
必須となる。
良好な強誘電体特性を発現させるためには、酸素雰囲気
中において６００℃〜８００℃の高い熱処理プロセスが
必須となる。
【０００６】ところで、上述した強誘電体キャパシタお
よびそれを形成するプロセスを用いてメガビット以上の
集積化を実現するためには、デバイス構造として、スタ
ック型構造が不可欠である。
よびそれを形成するプロセスを用いてメガビット以上の
集積化を実現するためには、デバイス構造として、スタ
ック型構造が不可欠である。
【０００７】図７は、スタック型構造を有する従来の誘
電体記憶素子の構成を示す。図７において、選択トラン
ジスタ１と誘電体キャパシタ２とが、ポリシリコンで成
る導電性プラグ３によって電気的に接続されている。選
択トランジスタ１は、シリコン基板４上に形成されたゲ
ート電極５およびその両側に位置するソース・ドレイン
領域６で構成される。また、導電性プラグ３は、選択ト
ランジスタ１を覆っている第１層間絶縁膜７を貫通する
ホールに埋め込まれている。そして、誘電体キャパシタ
２は、下部電極８と誘電体薄膜９と上部電極１０が積層
されて成り、下部電極８が導電性プラグ３に直接接続さ
れている。
電体記憶素子の構成を示す。図７において、選択トラン
ジスタ１と誘電体キャパシタ２とが、ポリシリコンで成
る導電性プラグ３によって電気的に接続されている。選
択トランジスタ１は、シリコン基板４上に形成されたゲ
ート電極５およびその両側に位置するソース・ドレイン
領域６で構成される。また、導電性プラグ３は、選択ト
ランジスタ１を覆っている第１層間絶縁膜７を貫通する
ホールに埋め込まれている。そして、誘電体キャパシタ
２は、下部電極８と誘電体薄膜９と上部電極１０が積層
されて成り、下部電極８が導電性プラグ３に直接接続さ
れている。
【０００８】上記第１層間絶縁膜７および誘電体キャパ
シタ２の上には第２層間絶縁膜１１が形成されており、
誘電体キャパシタ２の上部電極１０は、第２層間絶縁膜
１１上に形成された引き出し電極１２にコンタクトホー
ルを介して接続されている。さらに、選択トランジスタ
１のソース領域６aは、第１層間絶縁膜７および第２層
間絶縁膜１１に設けられたコンタクトホールを介して引
き出し電極１３に接続されている。ロコス膜１４は、各
素子間を分離している。
シタ２の上には第２層間絶縁膜１１が形成されており、
誘電体キャパシタ２の上部電極１０は、第２層間絶縁膜
１１上に形成された引き出し電極１２にコンタクトホー
ルを介して接続されている。さらに、選択トランジスタ
１のソース領域６aは、第１層間絶縁膜７および第２層
間絶縁膜１１に設けられたコンタクトホールを介して引
き出し電極１３に接続されている。ロコス膜１４は、各
素子間を分離している。
【０００９】上記スタック型構造において、ポリシリコ
ンで成る導電性プラグ３上に電気的に接続される下部電
極８として、Ｐtを用いる場合を考える。Ｐtを直接ポリ
シリコン上に形成した場合、強誘電体キャパシタプロセ
スにおいて、Ｐtとポリシリコンがシリサイド化反応を
起こすために強誘電体特性の悪化の原因となる。そこ
で、Ｐtとポリシリコンとの間にＴiＮなどの拡散バリア
膜が必要とされている。
ンで成る導電性プラグ３上に電気的に接続される下部電
極８として、Ｐtを用いる場合を考える。Ｐtを直接ポリ
シリコン上に形成した場合、強誘電体キャパシタプロセ
スにおいて、Ｐtとポリシリコンがシリサイド化反応を
起こすために強誘電体特性の悪化の原因となる。そこ
で、Ｐtとポリシリコンとの間にＴiＮなどの拡散バリア
膜が必要とされている。
【００１０】上記ＴiＮを拡散バリアとして用いた場
合、上記強誘電体膜の結晶化熱処理中において、Ｐt膜
粒界を透過してきた酸素ガスによってＴiＮが酸化され
ることが「１９９６年春季第４３回応用物理学関係連合
講演会予稿集２８ｐ‐Ｖ‐６(pp.500)」に報告されてい
る。さらに、上記「１９９６年春季第４３回応用物理学
関係連合講演会予稿集２８ｐ‐Ｖ‐７(pp.500)」に報告
されているように、ＴiＮの酸化に伴う体積膨張によっ
て発生するストレス変化を緩和するために、Ｐt/ＴiＮ
界面で剥離あるいはＰtヒロックが上方に向かって生じ
るという問題がある。
合、上記強誘電体膜の結晶化熱処理中において、Ｐt膜
粒界を透過してきた酸素ガスによってＴiＮが酸化され
ることが「１９９６年春季第４３回応用物理学関係連合
講演会予稿集２８ｐ‐Ｖ‐６(pp.500)」に報告されてい
る。さらに、上記「１９９６年春季第４３回応用物理学
関係連合講演会予稿集２８ｐ‐Ｖ‐７(pp.500)」に報告
されているように、ＴiＮの酸化に伴う体積膨張によっ
て発生するストレス変化を緩和するために、Ｐt/ＴiＮ
界面で剥離あるいはＰtヒロックが上方に向かって生じ
るという問題がある。
【００１１】このように、上記下部電極８の構造とし
て、Ｐtを用いた場合におけるＰtのシリサイド化やＰt/
ＴiＮを用いた場合におけるＴiＮの酸化によるヒロック
の発生等によってコンタクト不良が起こり、上記スタッ
ク型構造の実現は難しい状況にある。
て、Ｐtを用いた場合におけるＰtのシリサイド化やＰt/
ＴiＮを用いた場合におけるＴiＮの酸化によるヒロック
の発生等によってコンタクト不良が起こり、上記スタッ
ク型構造の実現は難しい状況にある。
【００１２】一方において、上記強誘電体膜の下部電極
８として、Ｉr,ＰtＲh,Ｒuあるいはそれらの酸化物(Ｉr
Ｏ2,ＰtＲhＯx,ＲuＯ2)等がその優れたバリア性や上部
に形成される酸化物誘電体との整合性等の点から検討さ
れ始めている。特に、ＩrあるいはＩrＯ2に関しては、
文献「App1.Phys.Lett.vo1.65(1994)pp.1522‐1524」や
「Jpn.J.Appl.Phys.vol.33(1994)pp.5207‐5210」にお
いて、Ｉr/ＩrＯ2/ポリシリコンまたはＰt/ＩrＯ2/ポリ
シリコン電極上に形成したＰＺＴの疲労特性が著しく改
善されると報告されている。そして、その理由として
は、Ｐb等の強誘電体構成元素に対するＩrＯ2膜のバリ
ア性によるものと記載されている。
８として、Ｉr,ＰtＲh,Ｒuあるいはそれらの酸化物(Ｉr
Ｏ2,ＰtＲhＯx,ＲuＯ2)等がその優れたバリア性や上部
に形成される酸化物誘電体との整合性等の点から検討さ
れ始めている。特に、ＩrあるいはＩrＯ2に関しては、
文献「App1.Phys.Lett.vo1.65(1994)pp.1522‐1524」や
「Jpn.J.Appl.Phys.vol.33(1994)pp.5207‐5210」にお
いて、Ｉr/ＩrＯ2/ポリシリコンまたはＰt/ＩrＯ2/ポリ
シリコン電極上に形成したＰＺＴの疲労特性が著しく改
善されると報告されている。そして、その理由として
は、Ｐb等の強誘電体構成元素に対するＩrＯ2膜のバリ
ア性によるものと記載されている。
【００１３】しかしながら、上記Ｉr/ＩrＯ2/ポリシリ
コンやＰt/ＩrＯ2/ポリシリコンの構造では、ＩrＯ2膜
形成時および強誘電体膜形成時のプロセスにおいて、Ｉ
rＯ2とポリシリコンとの界面でのポリシリコンの酸化に
よるコンタクト不良問題が発生する。
コンやＰt/ＩrＯ2/ポリシリコンの構造では、ＩrＯ2膜
形成時および強誘電体膜形成時のプロセスにおいて、Ｉ
rＯ2とポリシリコンとの界面でのポリシリコンの酸化に
よるコンタクト不良問題が発生する。
【００１４】上述したＩr,ＩrＯ2とポリシリコンとの反
応の問題を解決する方法として、酸化物電極ＩrＯ2にバ
リアメタルとしてＴiＮを適用したＩrＯ2/Ｉr/ＴiＮ/Ｔ
i下部電極が「１９９６年春季第４３回応用物理学関係
連合講演会予稿集２８ｐ‐Ｖ‐４(pp.499)」に報告され
ている。この場合、イオン注入を行って低抵抗化したシ
リコン基板上に高誘電体であるＳrＴiＯ3膜を形成して
コンタクトを調べた結果、オーミックコンタクトが取ら
れていることが確認され、高誘電体特性もＰtと同等な
ものが得られたとしている。
応の問題を解決する方法として、酸化物電極ＩrＯ2にバ
リアメタルとしてＴiＮを適用したＩrＯ2/Ｉr/ＴiＮ/Ｔ
i下部電極が「１９９６年春季第４３回応用物理学関係
連合講演会予稿集２８ｐ‐Ｖ‐４(pp.499)」に報告され
ている。この場合、イオン注入を行って低抵抗化したシ
リコン基板上に高誘電体であるＳrＴiＯ3膜を形成して
コンタクトを調べた結果、オーミックコンタクトが取ら
れていることが確認され、高誘電体特性もＰtと同等な
ものが得られたとしている。
【００１５】このような上記ＩrＯ2/Ｉr/ＴiＮ/Ｔi構造
は、高誘電体材料であるＳrＴiＯ3膜に用いられる２０
０℃〜４５０℃と比較的低温のプロセスにおいてはヒロ
ックや平坦性の劣化に伴うキャパシタの電気的特性の劣
化がないため、高誘電体キャパシタを用いたスタック型
構造に有望であるといえる。
は、高誘電体材料であるＳrＴiＯ3膜に用いられる２０
０℃〜４５０℃と比較的低温のプロセスにおいてはヒロ
ックや平坦性の劣化に伴うキャパシタの電気的特性の劣
化がないため、高誘電体キャパシタを用いたスタック型
構造に有望であるといえる。
【００１６】しかしながら、強誘電体結晶化プロセスに
おいては、ＰＺＴを形成する場合でも６００℃以上の酸
素雰囲気が必要であり、ＳrＢi2Ｔa2Ｏ9においては６０
０℃〜８００℃という酸素雰囲気中での高い熱処理温度
が必要とされる。そして、このような高温度では、Ｉr/
ＴiＮ構造ではＴiＮの酸化に起因する膜応力のためにヒ
ロックが発生する。
おいては、ＰＺＴを形成する場合でも６００℃以上の酸
素雰囲気が必要であり、ＳrＢi2Ｔa2Ｏ9においては６０
０℃〜８００℃という酸素雰囲気中での高い熱処理温度
が必要とされる。そして、このような高温度では、Ｉr/
ＴiＮ構造ではＴiＮの酸化に起因する膜応力のためにヒ
ロックが発生する。
【００１７】上述の問題を解決するために、上記導電性
プラグ上にシリサイド層を設け、そのシリサイド上に、
拡散バリア膜としてＴaxＳi1-xＮyまたはＨfxＳi1-xＮy
を設け、さらに、その拡散バリア膜上にＩr,ＩrＯ2下部
電極を順次形成した構造が提案されている。この構造の
場合には、誘電体の結晶化過程においても、導電性プラ
グと下部電極との材料拡散が起こらず、また、下部電極
上に形成された強誘電体特性も良好なものが得られてい
る。
プラグ上にシリサイド層を設け、そのシリサイド上に、
拡散バリア膜としてＴaxＳi1-xＮyまたはＨfxＳi1-xＮy
を設け、さらに、その拡散バリア膜上にＩr,ＩrＯ2下部
電極を順次形成した構造が提案されている。この構造の
場合には、誘電体の結晶化過程においても、導電性プラ
グと下部電極との材料拡散が起こらず、また、下部電極
上に形成された強誘電体特性も良好なものが得られてい
る。
【００１８】
【発明が解決しようとする課題】しかしながら、上記従
来の導電性プラグ上にシリサイド層を設け、そのシリサ
イド上に拡散バリア膜としてＴaxＳi1-xＮyあるいはＨf
xＳi1-xＮyを設け、さらに、その拡散バリア膜上にＩr,
ＩrＯ2下部電極を順次形成した構造においては、以下の
ような問題がある。すなわち、ＩrあるいはＩrＯ2/Ｉr
下部電極上に誘電体を形成する際に、誘電体の結晶化条
件によってはＩrの酸化物で成る析出物が生ずる。そし
て、この析出物が、キャパシタの下部電極と上部電極と
を短絡させてキャパシタのリーク電流を大きくし、その
結果容量の低下や動作電流の増大を引き起こすのであ
る。
来の導電性プラグ上にシリサイド層を設け、そのシリサ
イド上に拡散バリア膜としてＴaxＳi1-xＮyあるいはＨf
xＳi1-xＮyを設け、さらに、その拡散バリア膜上にＩr,
ＩrＯ2下部電極を順次形成した構造においては、以下の
ような問題がある。すなわち、ＩrあるいはＩrＯ2/Ｉr
下部電極上に誘電体を形成する際に、誘電体の結晶化条
件によってはＩrの酸化物で成る析出物が生ずる。そし
て、この析出物が、キャパシタの下部電極と上部電極と
を短絡させてキャパシタのリーク電流を大きくし、その
結果容量の低下や動作電流の増大を引き起こすのであ
る。
【００１９】また、このＩr析出物による段差が、後の
配線工程において配線不良の要因を引き起こす場合があ
る。したがって、Ｉr析出物の発生を抑えてメガビット
クラスの誘電体記憶素子の歩留まりを向上させるために
は、厳密な結晶化条件の同定が必須となるのである。
配線工程において配線不良の要因を引き起こす場合があ
る。したがって、Ｉr析出物の発生を抑えてメガビット
クラスの誘電体記憶素子の歩留まりを向上させるために
は、厳密な結晶化条件の同定が必須となるのである。
【００２０】そこで、この発明の目的は、高い集積度と
良品率とを容易に実現できる半導体装置、および、その
製造方法を提供することにある。
良品率とを容易に実現できる半導体装置、および、その
製造方法を提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、上部電極・誘電体膜および下部電極
を有するキャパシタにおける上記下部電極の下に位置し
て上記下部電極を選択トランジスタに電気的に接続する
導電性プラグと,上記導電性プラグと下部電極との間に
在って上記導電性プラグと下部電極との間の拡散反応を
防ぐ拡散バリア膜と,上記導電性プラグと拡散バリア膜
との間に在って金属元素を含むシリサイド膜を備えた半
導体装置であって、上記シリサイド膜の金属元素は、IV
‐Ａ族(Ｔi,Ｚr,Ｈf)、Ｖ‐Ａ族(Ｖ,Ｎb,Ｔa)、VI‐Ａ
族(Ｃr,Ｍo,Ｗ)、及び、VIII族(Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,
Ｎi,Ｐd,Ｐt)の少なくとも一つのグループから選択され
た少なくとも一つの元素であり、上記拡散バリア膜は、
ＡをＴi,Ｚr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍo,Ｗ,Ｒu,Ｏs,Ｃo,
Ｒh,Ｉr，Ｎi,Ｐd及びＰtから選択された何れか一つの
元素とし、ＢをＺr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍo,Ｗ,Ｒu,Ｏ
s,Ｃo,Ｒh,Ｉr,Ｎi,Ｐd及びＰtから選択された何れか一
つの元素として、ＡxＳi1-xＮy，ＡxＡl1-xＮyおよびＢ
Ｎz(０.２≦ｘ≦１,０≦ｙ≦１,０≦ｚ＜１)の少なくと
も一つによって表わされる組成物で構成され、上記下部
電極はＩr膜またはＩr膜とＩrＯ2膜とを含む多層膜で構
成され、上記導電性プラグはポリシリコンによって構成
され、上記誘電体膜は、Ｂi4Ｔi3Ｏ12，ＳrＢi2(Ｔax,
Ｎb1-x)2Ｏ9(０≦x＜１)，ＢaＢi2Ｎb2Ｏ9，ＢaＢi2Ｔa
2Ｏ9,ＰbＢi2Ｔa2Ｏ9,ＰbＢi2Ｎb2Ｏ9,ＰbＢi4Ｔi
4Ｏ15，ＳrＢi4Ｔi4Ｏ15,ＢaＢi4Ｔi4Ｏ15,Ｓr2Ｂi4Ｔi
5Ｏ18,Ｂa2Ｂi4Ｔa5Ｏ18，Ｐb2Ｂi4Ｔi5Ｏ18，Ｎa0.5Ｂ
i4.5Ｔi4Ｏ15，Ｋ0.5Ｂi4.5Ｔi4Ｏ15，(ＳrＢi2(Ｔax,
Ｎb1-x)2Ｏ9)y・(Ｂi3ＴiＴaＯ9)1-y(０≦ｘ＜１,０.６
≦ｙ＜１)を含むＢi系層状ぺロブスカイト型強誘電体材
料、(Ｐb1-x,Ｌax)(Ｚr1-y,Ｔiy)Ｏ3（０≦ｘ＜０.２,
０.４８≦ｙ＜１)を含むＰb系ペロブスカイト型強誘電
体材料、ＳrＴiＯ3,(Ｂa,Ｓr)ＴiＯ3を含むペロブスカ
イト型高誘電体材料の何れか一つの誘電体材料を用いて
構成されていることを特徴としている。
め、第１の発明は、上部電極・誘電体膜および下部電極
を有するキャパシタにおける上記下部電極の下に位置し
て上記下部電極を選択トランジスタに電気的に接続する
導電性プラグと,上記導電性プラグと下部電極との間に
在って上記導電性プラグと下部電極との間の拡散反応を
防ぐ拡散バリア膜と,上記導電性プラグと拡散バリア膜
との間に在って金属元素を含むシリサイド膜を備えた半
導体装置であって、上記シリサイド膜の金属元素は、IV
‐Ａ族(Ｔi,Ｚr,Ｈf)、Ｖ‐Ａ族(Ｖ,Ｎb,Ｔa)、VI‐Ａ
族(Ｃr,Ｍo,Ｗ)、及び、VIII族(Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,
Ｎi,Ｐd,Ｐt)の少なくとも一つのグループから選択され
た少なくとも一つの元素であり、上記拡散バリア膜は、
ＡをＴi,Ｚr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍo,Ｗ,Ｒu,Ｏs,Ｃo,
Ｒh,Ｉr，Ｎi,Ｐd及びＰtから選択された何れか一つの
元素とし、ＢをＺr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍo,Ｗ,Ｒu,Ｏ
s,Ｃo,Ｒh,Ｉr,Ｎi,Ｐd及びＰtから選択された何れか一
つの元素として、ＡxＳi1-xＮy，ＡxＡl1-xＮyおよびＢ
Ｎz(０.２≦ｘ≦１,０≦ｙ≦１,０≦ｚ＜１)の少なくと
も一つによって表わされる組成物で構成され、上記下部
電極はＩr膜またはＩr膜とＩrＯ2膜とを含む多層膜で構
成され、上記導電性プラグはポリシリコンによって構成
され、上記誘電体膜は、Ｂi4Ｔi3Ｏ12，ＳrＢi2(Ｔax,
Ｎb1-x)2Ｏ9(０≦x＜１)，ＢaＢi2Ｎb2Ｏ9，ＢaＢi2Ｔa
2Ｏ9,ＰbＢi2Ｔa2Ｏ9,ＰbＢi2Ｎb2Ｏ9,ＰbＢi4Ｔi
4Ｏ15，ＳrＢi4Ｔi4Ｏ15,ＢaＢi4Ｔi4Ｏ15,Ｓr2Ｂi4Ｔi
5Ｏ18,Ｂa2Ｂi4Ｔa5Ｏ18，Ｐb2Ｂi4Ｔi5Ｏ18，Ｎa0.5Ｂ
i4.5Ｔi4Ｏ15，Ｋ0.5Ｂi4.5Ｔi4Ｏ15，(ＳrＢi2(Ｔax,
Ｎb1-x)2Ｏ9)y・(Ｂi3ＴiＴaＯ9)1-y(０≦ｘ＜１,０.６
≦ｙ＜１)を含むＢi系層状ぺロブスカイト型強誘電体材
料、(Ｐb1-x,Ｌax)(Ｚr1-y,Ｔiy)Ｏ3（０≦ｘ＜０.２,
０.４８≦ｙ＜１)を含むＰb系ペロブスカイト型強誘電
体材料、ＳrＴiＯ3,(Ｂa,Ｓr)ＴiＯ3を含むペロブスカ
イト型高誘電体材料の何れか一つの誘電体材料を用いて
構成されていることを特徴としている。
【００２２】上記構成によれば、キャパシタの下部電極
としてＩr膜あるいはＩrＯ2/Ｉr膜が用いられて、誘電
体膜の結晶化の際における高温によって酸素が拡散バリ
ア膜にまで拡散することが防止され、酸化による上記拡
散バリア膜の体積膨張やコンタクト不良の発生が防止さ
れる。また、上記拡散バリア膜としてＴaxＳi1-xＮy膜
等が用いられて、シリサイド膜および導電性プラグから
上記下部電極へのシリコンやＴi等の拡散が防止され
る。また、上記拡散バリア膜と導電性プラグとの間に上
記シリサイド膜が設けられて、上記拡散バリア膜を導電
性プラグ上に直接形成した際に起こる反応層の生成が防
止されると共に、密着強度が増加されてヒロックが低減
される。
としてＩr膜あるいはＩrＯ2/Ｉr膜が用いられて、誘電
体膜の結晶化の際における高温によって酸素が拡散バリ
ア膜にまで拡散することが防止され、酸化による上記拡
散バリア膜の体積膨張やコンタクト不良の発生が防止さ
れる。また、上記拡散バリア膜としてＴaxＳi1-xＮy膜
等が用いられて、シリサイド膜および導電性プラグから
上記下部電極へのシリコンやＴi等の拡散が防止され
る。また、上記拡散バリア膜と導電性プラグとの間に上
記シリサイド膜が設けられて、上記拡散バリア膜を導電
性プラグ上に直接形成した際に起こる反応層の生成が防
止されると共に、密着強度が増加されてヒロックが低減
される。
【００２３】さらに、上記誘電体膜として、ＳＢＴ等の
ペロブスカイト型強誘電体材料やペロブスカイト型高誘
電体材料等が用いられている。したがって、上記下部電
極としてＩr膜またはＩr/ＩrＯ2膜が用いられる場合
に、上記誘電体膜の結晶化温度を６２５℃以上且つ６７
５℃以下にすれば、例えば６インチウェハにおけるＩr
の酸化物で成る析出物の発生が１００個以下に抑えられ
る。したがって、２５６,０００個のＦeＲＡＭを集積化
した２０mm2のチップの良品率が９０％以上になる。ま
た、分極反転電荷量が１０μＣ/cm2以上になるので、上
記２５６ｋビットの集積化ＦeＲＡＭにおいて、センス
アンプでの読み取りマージンが十分となり誤判定が防止
される。
ペロブスカイト型強誘電体材料やペロブスカイト型高誘
電体材料等が用いられている。したがって、上記下部電
極としてＩr膜またはＩr/ＩrＯ2膜が用いられる場合
に、上記誘電体膜の結晶化温度を６２５℃以上且つ６７
５℃以下にすれば、例えば６インチウェハにおけるＩr
の酸化物で成る析出物の発生が１００個以下に抑えられ
る。したがって、２５６,０００個のＦeＲＡＭを集積化
した２０mm2のチップの良品率が９０％以上になる。ま
た、分極反転電荷量が１０μＣ/cm2以上になるので、上
記２５６ｋビットの集積化ＦeＲＡＭにおいて、センス
アンプでの読み取りマージンが十分となり誤判定が防止
される。
【００２４】また、第２の発明は、上記第１の発明の半
導体装置の製造方法であって、上記誘電体膜を、６２５
℃以上且つ６７５℃以下の結晶化温度で形成することを
特徴としている。
導体装置の製造方法であって、上記誘電体膜を、６２５
℃以上且つ６７５℃以下の結晶化温度で形成することを
特徴としている。
【００２５】上記構成によれば、キャパシタを構成する
誘電体膜が、ＳＢＴ等のペロブスカイト型強誘電体材料
やペロブスカイト型高誘電体材料等を用いて、６２５℃
以上且つ６７５℃以下の結晶化温度で形成される。した
がって、上記下部電極としてＩr膜あるいはＩr/ＩrＯ2
膜が用いられた場合に、例えば６インチウェハおけるＩ
r析出物の発生が１００個以下に抑えられる。したがっ
て、２５６,０００個のＦeＲＡＭを集積化した２０mm2
のチップの良品率が９０％以上になる。また、分極反転
電荷量が１０μＣ/cm2以上になるので、上記２５６ｋビ
ットの集積化ＦeＲＡＭにおいて、センスアンプでの読
み取りマージンが十分となり誤判定が防止される。
誘電体膜が、ＳＢＴ等のペロブスカイト型強誘電体材料
やペロブスカイト型高誘電体材料等を用いて、６２５℃
以上且つ６７５℃以下の結晶化温度で形成される。した
がって、上記下部電極としてＩr膜あるいはＩr/ＩrＯ2
膜が用いられた場合に、例えば６インチウェハおけるＩ
r析出物の発生が１００個以下に抑えられる。したがっ
て、２５６,０００個のＦeＲＡＭを集積化した２０mm2
のチップの良品率が９０％以上になる。また、分極反転
電荷量が１０μＣ/cm2以上になるので、上記２５６ｋビ
ットの集積化ＦeＲＡＭにおいて、センスアンプでの読
み取りマージンが十分となり誤判定が防止される。
【００２６】また、上記第２の発明の半導体装置の製造
方法は、上記誘電体膜形成時における結晶化時間を３０
分以上且つ９００分以下にすることが望ましい。
方法は、上記誘電体膜形成時における結晶化時間を３０
分以上且つ９００分以下にすることが望ましい。
【００２７】上記構成によれば、上記誘電体膜が６２５
℃以上且つ６７５℃以下の結晶化温度で形成される際
に、例えば６インチウェハにおけるＩr析出物の発生が
確実に１００個以下に抑えられ、分極反転電荷量が確実
に１０μＣ/cm2以上になる。
℃以上且つ６７５℃以下の結晶化温度で形成される際
に、例えば６インチウェハにおけるＩr析出物の発生が
確実に１００個以下に抑えられ、分極反転電荷量が確実
に１０μＣ/cm2以上になる。
【００２８】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図１は、本実施の形態の半導
体装置としての誘電体記憶素子における基本的な構成を
示す要部断面を示す。この誘電体記憶素子は、基板２１
上に形成された選択トランジスタ２２と、この選択トラ
ンジスタ２２上に形成された第１層間絶縁膜２３と、こ
の第１層間絶縁膜２３を貫通するコンタクトホールに埋
め込まれた導電性プラグ２４を有している。導電性プラ
グ２４は、ポリシリコンによって形成されており、選択
トランジスタ２２のドレイン領域２６bと誘電体キャパ
シタ２５とを電気的に接続するものである。尚、２６a
は選択トランジスタ２２のソース領域であり、２７は選
択トランジスタ２２のゲート電極である。
態により詳細に説明する。図１は、本実施の形態の半導
体装置としての誘電体記憶素子における基本的な構成を
示す要部断面を示す。この誘電体記憶素子は、基板２１
上に形成された選択トランジスタ２２と、この選択トラ
ンジスタ２２上に形成された第１層間絶縁膜２３と、こ
の第１層間絶縁膜２３を貫通するコンタクトホールに埋
め込まれた導電性プラグ２４を有している。導電性プラ
グ２４は、ポリシリコンによって形成されており、選択
トランジスタ２２のドレイン領域２６bと誘電体キャパ
シタ２５とを電気的に接続するものである。尚、２６a
は選択トランジスタ２２のソース領域であり、２７は選
択トランジスタ２２のゲート電極である。
【００２９】上記第１層間絶縁膜２３および誘電体キャ
パシタ２５の上には第２層間絶縁膜３３が形成されてお
り、誘電体キャパシタ２５の上部電極３０は、第２層間
絶縁膜３３上に形成された引き出し電極３４にコンタク
トホールを介して接続されている。さらに、選択トラン
ジスタ２２のソース領域２６aは、第１層間絶縁膜２３
および第２層間絶縁膜３３に設けられたコンタクトホー
ルを介して引き出し電極３５に接続されている。ロコス
膜３６は、各素子間を分離している。
パシタ２５の上には第２層間絶縁膜３３が形成されてお
り、誘電体キャパシタ２５の上部電極３０は、第２層間
絶縁膜３３上に形成された引き出し電極３４にコンタク
トホールを介して接続されている。さらに、選択トラン
ジスタ２２のソース領域２６aは、第１層間絶縁膜２３
および第２層間絶縁膜３３に設けられたコンタクトホー
ルを介して引き出し電極３５に接続されている。ロコス
膜３６は、各素子間を分離している。
【００３０】上記誘電体キャパシタ２５は、順次積層さ
れた下部電極２８,誘電体膜２９および上部電極３０を
有している。本実施の形態による誘電体キャパシタ２５
の下部電極２８は、ＩrあるいはＩrＯ2によって形成さ
れている。更に、誘電体キャパシタ２５は、下部電極２
８と導電性プラグ２４との間に下側から順次積層されて
設けられた、シリサイド膜３１と拡散バリア膜３２とを
含んでいる。
れた下部電極２８,誘電体膜２９および上部電極３０を
有している。本実施の形態による誘電体キャパシタ２５
の下部電極２８は、ＩrあるいはＩrＯ2によって形成さ
れている。更に、誘電体キャパシタ２５は、下部電極２
８と導電性プラグ２４との間に下側から順次積層されて
設けられた、シリサイド膜３１と拡散バリア膜３２とを
含んでいる。
【００３１】上記拡散バリア膜３２は、上記導電性プラ
グ２４と下部電極２８との拡散を防ぐためのものであ
り、ＡxＳi1-xＮy，ＡxＡl1-xＮyあるいはＢＮz(０.２
≦ｘ≦１，０≦ｙ≦１，０≦ｚ＜１)によって形成され
る。尚、上記「Ａ」は、Ｔi,Ｚr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍ
o,Ｗ,Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,Ｎi,ＰdおよびＰtのグルー
プから選択される何れか一つの元素である。また、「Ｂ」
は、Ｚr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍo,Ｗ,Ｒu,Ｏs,Ｃo,Ｒh,
Ｉr,Ｎi,ＰdおよびＰtのグループから選択される何れか
一つの元素である。
グ２４と下部電極２８との拡散を防ぐためのものであ
り、ＡxＳi1-xＮy，ＡxＡl1-xＮyあるいはＢＮz(０.２
≦ｘ≦１，０≦ｙ≦１，０≦ｚ＜１)によって形成され
る。尚、上記「Ａ」は、Ｔi,Ｚr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍ
o,Ｗ,Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,Ｎi,ＰdおよびＰtのグルー
プから選択される何れか一つの元素である。また、「Ｂ」
は、Ｚr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍo,Ｗ,Ｒu,Ｏs,Ｃo,Ｒh,
Ｉr,Ｎi,ＰdおよびＰtのグループから選択される何れか
一つの元素である。
【００３２】上記シリサイド膜３１を構成する金属は、
IV‐Ａ族(Ｔi,Ｚr,Ｈf)，Ｖ‐Ａ族（Ｖ,Ｎb,Ｔa),VI‐
Ａ族(Ｃr,Ｍo,Ｗ)およびVIII族(Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,
Ｎi,Ｐd,Ｐt)の少なくとも一つのグループから選択され
る少なくとも一つの元素である。
IV‐Ａ族(Ｔi,Ｚr,Ｈf)，Ｖ‐Ａ族（Ｖ,Ｎb,Ｔa),VI‐
Ａ族(Ｃr,Ｍo,Ｗ)およびVIII族(Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,
Ｎi,Ｐd,Ｐt)の少なくとも一つのグループから選択され
る少なくとも一つの元素である。
【００３３】以下、上記構成を有する誘電体記憶素子に
ついて説明する。上記下部電極２８を構成するＩr膜ま
たはＩrＯ2/Ｉr膜は、その上に形成される誘電体膜２９
の結晶化工程の際における高温によって、酸素が拡散バ
リア膜(例えば、ＴaxＳi1-xＮy膜)３２にまで拡散する
ことを防止する。したがって、酸化によるＴaxＳi1-xＮ
y膜の体積膨張やコンタクト不良の発生を防止すること
ができる。尚、ＩrあるいはＩrＯ2による下部電極２
８、および、上記構成を有する拡散バリア膜３２の使用
は、上記従来の誘電体記憶素子にも部分的に記載されて
いる。
ついて説明する。上記下部電極２８を構成するＩr膜ま
たはＩrＯ2/Ｉr膜は、その上に形成される誘電体膜２９
の結晶化工程の際における高温によって、酸素が拡散バ
リア膜(例えば、ＴaxＳi1-xＮy膜)３２にまで拡散する
ことを防止する。したがって、酸化によるＴaxＳi1-xＮ
y膜の体積膨張やコンタクト不良の発生を防止すること
ができる。尚、ＩrあるいはＩrＯ2による下部電極２
８、および、上記構成を有する拡散バリア膜３２の使用
は、上記従来の誘電体記憶素子にも部分的に記載されて
いる。
【００３４】上記拡散バリア膜(例えばＴaxＳI1-xＮ
y膜)３２は、シリサイド膜(例えば、チタンシリサイド
膜)３１および導電性プラグ(ポリシリコン)２４と下部
電極(Ｉr膜またはＩrＯ2/Ｉr膜)２８との間の拡散バリ
アとして機能する。つまり、ＴaxＳi1-xＮy膜によっ
て、シリコンやＴi等の元素が下部電極２８内に拡散す
ることを防止するのである。
y膜)３２は、シリサイド膜(例えば、チタンシリサイド
膜)３１および導電性プラグ(ポリシリコン)２４と下部
電極(Ｉr膜またはＩrＯ2/Ｉr膜)２８との間の拡散バリ
アとして機能する。つまり、ＴaxＳi1-xＮy膜によっ
て、シリコンやＴi等の元素が下部電極２８内に拡散す
ることを防止するのである。
【００３５】また、上記拡散バリア膜３２であるＴaxＳ
i1-xＮy膜を直接ポリシリコン上に形成した場合、Ｔax
Ｓi1-xＮy膜とポリシリコンとの界面に極僅かな反応層
が生じることがあるという事実が、詳細な界面分析によ
って分かった。このような反応層が形成されると、下部
電極２８と導電性プラグ２４とのコンタクト抵抗が誘電
体結晶化プロセス後に増加すると共に、その電流電圧特
性が非オーミック性になる恐れがある。電流電圧特性の
非オーミック性は、誘電体のメモリ動作において、高速
動作の際の遅延や、信号のＳ/Ｎ比が取り難くなる等の
問題を引き起こすことが多い。ところが、拡散バリア膜
３２と導電性プラグ２４との間にシリサイド膜３１を設
けることによって、上述のような反応層の生成が防止さ
れる。さらには、シリサイド膜３１の存在によって、導
電性プラグ(ポリシリコン)２４と拡散バリア膜(ＴaxＳi
1-xＮy)膜３２との密着強度が増し、それがヒロックの
低減化に寄与するのである。
i1-xＮy膜を直接ポリシリコン上に形成した場合、Ｔax
Ｓi1-xＮy膜とポリシリコンとの界面に極僅かな反応層
が生じることがあるという事実が、詳細な界面分析によ
って分かった。このような反応層が形成されると、下部
電極２８と導電性プラグ２４とのコンタクト抵抗が誘電
体結晶化プロセス後に増加すると共に、その電流電圧特
性が非オーミック性になる恐れがある。電流電圧特性の
非オーミック性は、誘電体のメモリ動作において、高速
動作の際の遅延や、信号のＳ/Ｎ比が取り難くなる等の
問題を引き起こすことが多い。ところが、拡散バリア膜
３２と導電性プラグ２４との間にシリサイド膜３１を設
けることによって、上述のような反応層の生成が防止さ
れる。さらには、シリサイド膜３１の存在によって、導
電性プラグ(ポリシリコン)２４と拡散バリア膜(ＴaxＳi
1-xＮy)膜３２との密着強度が増し、それがヒロックの
低減化に寄与するのである。
【００３６】一方、上記誘電体キャパシタ２５の下部電
極２８に、Ｉr膜またはＩrＯ2/Ｉr膜を用いた場合に
は、以下のような問題がある。すなわち、下部電極２８
形成後に、誘電体膜を形成する熱処理プロセスを行なっ
た際に、誘電体膜にＩrの酸化物で成る析出物が生じ
る。そして、このＩr析出物は、誘電体キャパシタ２５
の下部電極２８と上部電極３０とを短絡して、誘電体キ
ャパシタ２５のリーク電流を大きくし、その結果、容量
の低下や動作電流の増大を引き起こすのである。また、
このＩr析出物による段差が、後の配線工程において配
線不良の原因となるのである。
極２８に、Ｉr膜またはＩrＯ2/Ｉr膜を用いた場合に
は、以下のような問題がある。すなわち、下部電極２８
形成後に、誘電体膜を形成する熱処理プロセスを行なっ
た際に、誘電体膜にＩrの酸化物で成る析出物が生じ
る。そして、このＩr析出物は、誘電体キャパシタ２５
の下部電極２８と上部電極３０とを短絡して、誘電体キ
ャパシタ２５のリーク電流を大きくし、その結果、容量
の低下や動作電流の増大を引き起こすのである。また、
このＩr析出物による段差が、後の配線工程において配
線不良の原因となるのである。
【００３７】例えば、２５６ｋビットの集積化強誘電体
メモリ(以下、集積化ＦeＲＡＭと略称する)を考えてみ
る。２５６,０００個のセルが集積化されているチップ
面積を２０mm2とした場合、良品率を９０％以上にする
ためには、２００mm2に１個以下の析出物に抑える必要
がある。６インチウェハとすると、その面積は約１７,
６００mm2となり、１７,６００mm2/２００mm2＝８８
個、つまりウェハ面内においてＩr析出物を１００個以
下に抑えることが必須となる。
メモリ(以下、集積化ＦeＲＡＭと略称する)を考えてみ
る。２５６,０００個のセルが集積化されているチップ
面積を２０mm2とした場合、良品率を９０％以上にする
ためには、２００mm2に１個以下の析出物に抑える必要
がある。６インチウェハとすると、その面積は約１７,
６００mm2となり、１７,６００mm2/２００mm2＝８８
個、つまりウェハ面内においてＩr析出物を１００個以
下に抑えることが必須となる。
【００３８】このＩr析出物は、誘電体材料の結晶化条
件に密接な関係がある。図２は、本実施の形態において
用いられる誘電体材料の一つであるＳrＢi2Ｔa2Ｏ9(以
下ＳＢＴと略称する)の結晶化温度とＩr/ＴaＳiＮ/Ｔi
シリサイド上に発生するＩr析出物との関係、および、
その結晶化温度での上記ＳＢＴの分極反転電荷量との関
係を示す図である。上記ＳＢＴの作製方法は後に詳細に
述べるが、スピンコート法によって形成を行ない、１層
当たりの焼成時間は３０分である。そして、上記成膜と
焼成とを４層繰り返し行なっている。したがって、合計
結晶化時間は１２０分であり、結晶化雰囲気は酸素であ
る。
件に密接な関係がある。図２は、本実施の形態において
用いられる誘電体材料の一つであるＳrＢi2Ｔa2Ｏ9(以
下ＳＢＴと略称する)の結晶化温度とＩr/ＴaＳiＮ/Ｔi
シリサイド上に発生するＩr析出物との関係、および、
その結晶化温度での上記ＳＢＴの分極反転電荷量との関
係を示す図である。上記ＳＢＴの作製方法は後に詳細に
述べるが、スピンコート法によって形成を行ない、１層
当たりの焼成時間は３０分である。そして、上記成膜と
焼成とを４層繰り返し行なっている。したがって、合計
結晶化時間は１２０分であり、結晶化雰囲気は酸素であ
る。
【００３９】上記分極反転電荷量は、上記ＦeＲＡＭを
駆動する際における重要なパラメターの一つであり、も
しこの値があまり低いと、「０」および「１」を判定する際
におけるセンスアンプでの読み取りマージンが取れない
ために判定に誤りが生じてしまう。上述の例のごとく２
５６ｋビットの集積化ＦeＲＡＭを考えた場合に、誤り
の生じない判定を行うためには１０μＣ/cm2以上の分極
反転電荷量が必要となる。そして、図２から分かるよう
に、６インチウェハにおけるＩr析出物の発生を１００
個以下に抑えるには結晶化温度を６７５℃以下に抑える
必要があり、分極反転電荷量を１０μＣ/cm2以上にする
ためには結晶化温度を６２５℃以上にする必要がある。
駆動する際における重要なパラメターの一つであり、も
しこの値があまり低いと、「０」および「１」を判定する際
におけるセンスアンプでの読み取りマージンが取れない
ために判定に誤りが生じてしまう。上述の例のごとく２
５６ｋビットの集積化ＦeＲＡＭを考えた場合に、誤り
の生じない判定を行うためには１０μＣ/cm2以上の分極
反転電荷量が必要となる。そして、図２から分かるよう
に、６インチウェハにおけるＩr析出物の発生を１００
個以下に抑えるには結晶化温度を６７５℃以下に抑える
必要があり、分極反転電荷量を１０μＣ/cm2以上にする
ためには結晶化温度を６２５℃以上にする必要がある。
【００４０】また、図３は、上記ＳＢＴの結晶化時間と
Ｉr/ＴaＳiＮ/Ｔiシリサイド上に発生するＩr析出物と
の関係、および、その結晶化時間での上記ＳＢＴの分極
反転電荷量との関係を示す図である。上記ＳＢＴの焼成
温度は６２５℃であり、上述の場合と同様に４層繰り返
して行なっており、結晶化雰囲気は酸素である。
Ｉr/ＴaＳiＮ/Ｔiシリサイド上に発生するＩr析出物と
の関係、および、その結晶化時間での上記ＳＢＴの分極
反転電荷量との関係を示す図である。上記ＳＢＴの焼成
温度は６２５℃であり、上述の場合と同様に４層繰り返
して行なっており、結晶化雰囲気は酸素である。
【００４１】図３から分かるように、上記ＳＢＴの焼成
温度が６２５℃の場合には、６インチウェハにおけるＩ
r析出物の発生を１００個以下に抑えるためには合計結
晶化時間を９００分(１層あたり２２５分)以下にする必
要があり、分極反転電荷量を１０μＣ/cm2以上にするた
めには合計結晶化時間を１２０分(１層あたり３０分)以
上にする必要がある。
温度が６２５℃の場合には、６インチウェハにおけるＩ
r析出物の発生を１００個以下に抑えるためには合計結
晶化時間を９００分(１層あたり２２５分)以下にする必
要があり、分極反転電荷量を１０μＣ/cm2以上にするた
めには合計結晶化時間を１２０分(１層あたり３０分)以
上にする必要がある。
【００４２】図４は、図３の場合と同様に、上記ＳＢＴ
の結晶化時間とＩr/ＴaＳiＮ/Ｔiシリサイド上に発生す
るＩr析出物との関係、および、その結晶化時間での上
記ＳＢＴの分極反転電荷量との関係を示す図である。但
し、上記ＳＢＴの焼成温度は６７５℃であり、上述の場
合と同様に４層繰り返して行なっている。また、結晶化
雰囲気は酸素である。
の結晶化時間とＩr/ＴaＳiＮ/Ｔiシリサイド上に発生す
るＩr析出物との関係、および、その結晶化時間での上
記ＳＢＴの分極反転電荷量との関係を示す図である。但
し、上記ＳＢＴの焼成温度は６７５℃であり、上述の場
合と同様に４層繰り返して行なっている。また、結晶化
雰囲気は酸素である。
【００４３】図４から分かるように、上記ＳＢＴの焼成
温度が６７５℃の場合には、６インチウェハにおけるＩ
r析出物の発生を１００個以下に抑えるためには合計結
晶化時間を１２０分(１層あたり３０分)以下にする必要
があり、分極反転電荷量を１０μＣ/cm2以上にするため
には３０分(１層あたり７.５分)以上にする必要があ
る。
温度が６７５℃の場合には、６インチウェハにおけるＩ
r析出物の発生を１００個以下に抑えるためには合計結
晶化時間を１２０分(１層あたり３０分)以下にする必要
があり、分極反転電荷量を１０μＣ/cm2以上にするため
には３０分(１層あたり７.５分)以上にする必要があ
る。
【００４４】尚、上記ＳＢＴの作製方法においては、ス
ピンコート法による成膜と焼成とを４層の繰り返して行
なっているが、この繰り返し回数は４回に限定されるも
のではない。要は、繰り返し焼成回数×結晶化時間＝合
計結晶化時間が、上述のようなＩr析出物の発生を抑制
することができる範囲内であればよいのである。
ピンコート法による成膜と焼成とを４層の繰り返して行
なっているが、この繰り返し回数は４回に限定されるも
のではない。要は、繰り返し焼成回数×結晶化時間＝合
計結晶化時間が、上述のようなＩr析出物の発生を抑制
することができる範囲内であればよいのである。
【００４５】また、本実施の形態においては、上記下部
電極２８上に形成された誘電体膜２９としてＳＢＴを用
いたが、Ｂi4Ｔi3Ｏ12,ＳrＢi2(Ｔax,Ｎb1-x)2Ｏ9(０≦
x＜１),ＢaＢi2Ｎb2Ｏ9,ＢaＢi2Ｔa2Ｏ9,ＰbＢi2Ｔa2Ｏ
9,ＰbＢi2Ｎb2Ｏ9,ＰbＢi4Ｔi4Ｏ15，ＳrＢi4Ｔi4Ｏ15,
ＢaＢi4Ｔi4Ｏ15,Ｓr2Ｂi4Ｔi5Ｏ18,Ｂa2Ｂi4Ｔa
5Ｏ18，Ｐb2Ｂi4Ｔi5Ｏ18,Ｎa0.5Ｂi4.5Ｔi4Ｏ15,Ｋ0.5
Ｂi4.5Ｔi4Ｏ15,(ＳrＢi2(Ｔax,Ｎb1-x)2Ｏ9)y・(Ｂi3Ｔ
iＴaＯ9)1-y(０≦ｘ＜１,０.６≦ｙ＜１)等のＢi系層状
ぺロブスカイト型強誘電体材料、(Ｐb1-xＬax)(Ｚr1-y,
Ｔiy)Ｏ3(０≦ｘ＜０.２,０.４８≦ｙ＜１)等のＰb系ペ
ロブスカイト型強誘電体材料、ＳrＴiＯ3,(Ｂa,Ｓr)Ｔi
Ｏ3等のペロブスカイト型高誘電体材料等を用いても本
実施の形態の場合と同様の傾向が得られる。
電極２８上に形成された誘電体膜２９としてＳＢＴを用
いたが、Ｂi4Ｔi3Ｏ12,ＳrＢi2(Ｔax,Ｎb1-x)2Ｏ9(０≦
x＜１),ＢaＢi2Ｎb2Ｏ9,ＢaＢi2Ｔa2Ｏ9,ＰbＢi2Ｔa2Ｏ
9,ＰbＢi2Ｎb2Ｏ9,ＰbＢi4Ｔi4Ｏ15，ＳrＢi4Ｔi4Ｏ15,
ＢaＢi4Ｔi4Ｏ15,Ｓr2Ｂi4Ｔi5Ｏ18,Ｂa2Ｂi4Ｔa
5Ｏ18，Ｐb2Ｂi4Ｔi5Ｏ18,Ｎa0.5Ｂi4.5Ｔi4Ｏ15,Ｋ0.5
Ｂi4.5Ｔi4Ｏ15,(ＳrＢi2(Ｔax,Ｎb1-x)2Ｏ9)y・(Ｂi3Ｔ
iＴaＯ9)1-y(０≦ｘ＜１,０.６≦ｙ＜１)等のＢi系層状
ぺロブスカイト型強誘電体材料、(Ｐb1-xＬax)(Ｚr1-y,
Ｔiy)Ｏ3(０≦ｘ＜０.２,０.４８≦ｙ＜１)等のＰb系ペ
ロブスカイト型強誘電体材料、ＳrＴiＯ3,(Ｂa,Ｓr)Ｔi
Ｏ3等のペロブスカイト型高誘電体材料等を用いても本
実施の形態の場合と同様の傾向が得られる。
【００４６】これらの誘電体膜は、公知の方法、例えば
本実施の形態で用いるスピンコート法や、反応性蒸着
法,ＥＢ(電子ビーム)蒸着法,スパッタ法,レーザーアブ
レーション法あるいは化学気相成長法(ＭＯＣＶＤ法)等
の方法を選択して形成することができる。また、誘電体
膜形成時における雰囲気は酸素雰囲気に限定されるもの
ではなく、窒素雰囲気や、アルゴン雰囲気や、酸素,窒
素およびアルゴンの少なくとも１種類を含む混合雰囲気
等を用いても同様の結果が得られる。
本実施の形態で用いるスピンコート法や、反応性蒸着
法,ＥＢ(電子ビーム)蒸着法,スパッタ法,レーザーアブ
レーション法あるいは化学気相成長法(ＭＯＣＶＤ法)等
の方法を選択して形成することができる。また、誘電体
膜形成時における雰囲気は酸素雰囲気に限定されるもの
ではなく、窒素雰囲気や、アルゴン雰囲気や、酸素,窒
素およびアルゴンの少なくとも１種類を含む混合雰囲気
等を用いても同様の結果が得られる。
【００４７】尚、上記誘電体膜２９上に設けられる上部
電極３０は、Ｐt膜等の１層構造にする他に、下部電極
２８と同様の材料で、同様の方法により形成することが
できる。また、本実施の形態における誘電体記憶素子に
用いられる基板は、通常の半導体装置や集積回路等の基
板として使用できる基板であれば特に限定されるもので
はないが、シリコン基板が望ましい。
電極３０は、Ｐt膜等の１層構造にする他に、下部電極
２８と同様の材料で、同様の方法により形成することが
できる。また、本実施の形態における誘電体記憶素子に
用いられる基板は、通常の半導体装置や集積回路等の基
板として使用できる基板であれば特に限定されるもので
はないが、シリコン基板が望ましい。
【００４８】本実施の形態における誘電体記憶素子は、
誘電体材料を、誘電体デバイスまたは半導体装置の構成
の一部として集積回路用のウェハに搭載することによっ
て、集積回路を構成することができる。例えば、誘電体
材料を不揮発性メモリの容量部にまたはＦＥＴ(電界効
果トランジスタ)のゲート電極に適用し、ゲート絶縁膜
やソース/ドレイン領域等を組み合わせて形成すること
により、ＭＦＭＩＳ‐ＦＥＴ(Metal Ferroelectric Met
al Insulator Semiconductor ＦＥＴ)、ＭＦＳ‐ＦＥＴ
(Metal Ferroelectric Semiconductor ＦＥＴ）、ＭＩ
Ｓ‐ＦＥＴ(MetalInsulator Semiconductor ＦＥＴ)等
として利用することもできる。
誘電体材料を、誘電体デバイスまたは半導体装置の構成
の一部として集積回路用のウェハに搭載することによっ
て、集積回路を構成することができる。例えば、誘電体
材料を不揮発性メモリの容量部にまたはＦＥＴ(電界効
果トランジスタ)のゲート電極に適用し、ゲート絶縁膜
やソース/ドレイン領域等を組み合わせて形成すること
により、ＭＦＭＩＳ‐ＦＥＴ(Metal Ferroelectric Met
al Insulator Semiconductor ＦＥＴ)、ＭＦＳ‐ＦＥＴ
(Metal Ferroelectric Semiconductor ＦＥＴ）、ＭＩ
Ｓ‐ＦＥＴ(MetalInsulator Semiconductor ＦＥＴ)等
として利用することもできる。
【００４９】図５は、図１に示す誘電体記憶素子の製造
方法を示す断面図である。以下、図５にしたがって、本
実施の形態における誘電体記憶素子の製造方法について
説明する。
方法を示す断面図である。以下、図５にしたがって、本
実施の形態における誘電体記憶素子の製造方法について
説明する。
【００５０】先ず、図５(a)に示すように、シリコン基
板２１の表面に膜厚が約５００nmのロコス膜３６を形成
して、素子間分離を行う。次に、既知の方法を用いて、
ゲート電極２７及びソース・ドレイン領域２６から成る
選択トランジスタ２２を形成する。その後、ＣＶＤ(化
学気相成長法)によって、第１層間絶縁膜２３としての
第１のシリコン酸化膜を５００nm程度の膜厚で成膜し、
続いて、第１層間絶縁膜２３に、選択トランジスタ２２
のドレイン領域２６bに連通する直径約０.６μmのコン
タクトホール３７を形成する。
板２１の表面に膜厚が約５００nmのロコス膜３６を形成
して、素子間分離を行う。次に、既知の方法を用いて、
ゲート電極２７及びソース・ドレイン領域２６から成る
選択トランジスタ２２を形成する。その後、ＣＶＤ(化
学気相成長法)によって、第１層間絶縁膜２３としての
第１のシリコン酸化膜を５００nm程度の膜厚で成膜し、
続いて、第１層間絶縁膜２３に、選択トランジスタ２２
のドレイン領域２６bに連通する直径約０.６μmのコン
タクトホール３７を形成する。
【００５１】次に、図５(b)に示すように、上記コンタ
クトホール３７内に、ＣＶＤ法によってポリシリコンを
埋め込んだ後、ＣＭＰ(化学機械研磨)法によって表面を
平坦化して導電性プラグ２４を形成する。次に、この導
電性プラグ２４を成すポリシリコン上に自然酸化膜が形
成されるのを抑えるために、導電性プラグ２４の表面を
フッ酸でウエット処理を行う。
クトホール３７内に、ＣＶＤ法によってポリシリコンを
埋め込んだ後、ＣＭＰ(化学機械研磨)法によって表面を
平坦化して導電性プラグ２４を形成する。次に、この導
電性プラグ２４を成すポリシリコン上に自然酸化膜が形
成されるのを抑えるために、導電性プラグ２４の表面を
フッ酸でウエット処理を行う。
【００５２】その後に、ＤＣ(直流)マグネトロンスパッ
タ法によって、導電性プラグ２４および第１層間絶縁膜
(シリコン酸化膜)２３上にＴi膜３１aを１nm〜３０nm
(好ましくは５nm〜２５nm)の厚さで形成する。ここで、
Ｔi膜３１aの厚さが１nm以下の場合は良好なコンタクト
を得ることが難しく、３０nm以上になると誘電体結晶化
アニール後にＴi膜３１a表面に荒れが生じるのである。
タ法によって、導電性プラグ２４および第１層間絶縁膜
(シリコン酸化膜)２３上にＴi膜３１aを１nm〜３０nm
(好ましくは５nm〜２５nm)の厚さで形成する。ここで、
Ｔi膜３１aの厚さが１nm以下の場合は良好なコンタクト
を得ることが難しく、３０nm以上になると誘電体結晶化
アニール後にＴi膜３１a表面に荒れが生じるのである。
【００５３】その後、上記Ｔi膜３１a上に、ＤＣリアク
ティブマグネトロンスパッタ法によって、拡散バリア膜
３２としてのＴaxＳi1-xＮy(０.２≦ｘ≦１，０≦ｙ≦
１)膜を５０nm〜１５０nm(好ましくは８０nm〜１２０n
m)の厚さで形成する。ここで、上記ＴaxＳi1-xＮyの膜
厚が５０nm以下の場合は、拡散バリア層としての機能を
果たすことが困難である。また、１５０nm以上の場合
は、キャパシタ全体の膜厚を増加させることになって微
細加工精度に支障を生じるのである。尚、本実施の形態
における上記ＴaxＳi1-xＮy膜の成膜条件は、Ｔa/Ｓi＝
１０/３の合金ターゲットを用い、基板温度を５００℃
とし、スパッタパワーを２kＷとし、スパッタガス圧を
０.７Ｐａとし、Ａr/Ｎ2流量比を３/２とした。
ティブマグネトロンスパッタ法によって、拡散バリア膜
３２としてのＴaxＳi1-xＮy(０.２≦ｘ≦１，０≦ｙ≦
１)膜を５０nm〜１５０nm(好ましくは８０nm〜１２０n
m)の厚さで形成する。ここで、上記ＴaxＳi1-xＮyの膜
厚が５０nm以下の場合は、拡散バリア層としての機能を
果たすことが困難である。また、１５０nm以上の場合
は、キャパシタ全体の膜厚を増加させることになって微
細加工精度に支障を生じるのである。尚、本実施の形態
における上記ＴaxＳi1-xＮy膜の成膜条件は、Ｔa/Ｓi＝
１０/３の合金ターゲットを用い、基板温度を５００℃
とし、スパッタパワーを２kＷとし、スパッタガス圧を
０.７Ｐａとし、Ａr/Ｎ2流量比を３/２とした。
【００５４】上記拡散バリア膜(ＴaxＳi1-xＮy膜)３２
の形成後、純窒素の雰囲気中において５００℃〜８００
℃(好ましくは６００℃)で１時間の熱処理を施す。この
熱処理によって、拡散バリア膜３２の下部に形成されて
いるＴi膜３１aは導電性プラグ２４のポリシリコンと反
応して、シリサイド膜３１(厚さ約２nm〜６０nm)と成
る。ここで、上記熱処理の温度が５００℃以下の場合に
は、十分なシリサイドを形成することができない。ま
た、上記熱処理の温度が８００℃以上の場合には、熱工
程の時間が１時間になるとポリシリコンとの反応が進み
すぎ、シリサイドの表面荒れの原因となる。さらには、
拡散バリア膜３２のＴaxＳi1-xＮy膜にも悪彫響を及ぼ
す恐れがある。尚、上記熱処理は純窒素雰囲気中におい
て行ったが、不活性ガスであれば、例えば、アルゴン,
クリプトンあるいはヘリウム等の他のガスを用いても同
様の効果が得られる。
の形成後、純窒素の雰囲気中において５００℃〜８００
℃(好ましくは６００℃)で１時間の熱処理を施す。この
熱処理によって、拡散バリア膜３２の下部に形成されて
いるＴi膜３１aは導電性プラグ２４のポリシリコンと反
応して、シリサイド膜３１(厚さ約２nm〜６０nm)と成
る。ここで、上記熱処理の温度が５００℃以下の場合に
は、十分なシリサイドを形成することができない。ま
た、上記熱処理の温度が８００℃以上の場合には、熱工
程の時間が１時間になるとポリシリコンとの反応が進み
すぎ、シリサイドの表面荒れの原因となる。さらには、
拡散バリア膜３２のＴaxＳi1-xＮy膜にも悪彫響を及ぼ
す恐れがある。尚、上記熱処理は純窒素雰囲気中におい
て行ったが、不活性ガスであれば、例えば、アルゴン,
クリプトンあるいはヘリウム等の他のガスを用いても同
様の効果が得られる。
【００５５】また、上述のようにＴaxＳi1-xＮy膜で形
成された拡散バリア膜３２は、Ｘ線回折分析結果によっ
てアモルファス構造であることが確認された。さらに、
オージェ電子分光分析によって、組成比はＴa0.85Ｓi
0.15Ｎ0.41であることが確認された。また、純窒素雰囲
気中での熱処理後における拡散バリア膜(ＴaxＳi1-xＮy
膜)３２の抵抗率を測定した結果、１００μΩcm〜２０
００μΩcmの範囲内であることが分かった。ここで、上
記拡散バリア膜３２の組成ＴaxＳi1-xＮyにおける「ｘ」
がｘ＜０.２である場合には、Ｓi成分が多過ぎるために
抵抗率が極端に高くなり、デバイスとしては適さない。
したがって、０.２≦ｘ≦１の範囲内が適している。
成された拡散バリア膜３２は、Ｘ線回折分析結果によっ
てアモルファス構造であることが確認された。さらに、
オージェ電子分光分析によって、組成比はＴa0.85Ｓi
0.15Ｎ0.41であることが確認された。また、純窒素雰囲
気中での熱処理後における拡散バリア膜(ＴaxＳi1-xＮy
膜)３２の抵抗率を測定した結果、１００μΩcm〜２０
００μΩcmの範囲内であることが分かった。ここで、上
記拡散バリア膜３２の組成ＴaxＳi1-xＮyにおける「ｘ」
がｘ＜０.２である場合には、Ｓi成分が多過ぎるために
抵抗率が極端に高くなり、デバイスとしては適さない。
したがって、０.２≦ｘ≦１の範囲内が適している。
【００５６】続いて、上記拡散バリア膜３２上に、ＤＣ
マグネトロンスパッタ法によって、下部電極２８として
のＩr膜を約５０nm〜３００nm(好ましくは１００nm〜２
００nm)の厚さで形成する。ここで、Ｉrの膜厚が５０nm
以下の場合は、強誘電体結晶化アニールの際に雰囲気中
の酸素がＩr膜を透過してしまい、拡散バリア膜３２で
あるＴaxＳi1-xＮy膜の体積膨張によってヒロックが生
じる。また、３００nm以上の場合には、最終的に誘電体
キャパシタ部全体の膜厚を増加させることになり、微細
加工精度に支障を生じたり、既存のレジスト膜厚では加
工できない等の問題が生じる。尚、本実施の形態におい
て用いたＩr膜の成膜条件は、ＤＣパワーを０.５kＷと
し、基板温度を５００℃とし、ガス圧を０.６Ｐaとし
た。
マグネトロンスパッタ法によって、下部電極２８として
のＩr膜を約５０nm〜３００nm(好ましくは１００nm〜２
００nm)の厚さで形成する。ここで、Ｉrの膜厚が５０nm
以下の場合は、強誘電体結晶化アニールの際に雰囲気中
の酸素がＩr膜を透過してしまい、拡散バリア膜３２で
あるＴaxＳi1-xＮy膜の体積膨張によってヒロックが生
じる。また、３００nm以上の場合には、最終的に誘電体
キャパシタ部全体の膜厚を増加させることになり、微細
加工精度に支障を生じたり、既存のレジスト膜厚では加
工できない等の問題が生じる。尚、本実施の形態におい
て用いたＩr膜の成膜条件は、ＤＣパワーを０.５kＷと
し、基板温度を５００℃とし、ガス圧を０.６Ｐaとし
た。
【００５７】次に、上記下部電極(Ｉr膜)２８上に、ス
ピンオン法を用いて、誘電体膜２９としてのＳrＢi2Ｔa
2Ｏ9(ＳＢＴ)を形成する。上記ＳＢＴ膜の成膜方法は、
以下のようにして行う。まず、上記ＳＢＴを構成する元
素を溶媒に分散させた前駆体溶液を形成し、その前駆体
溶液を、スピナーを用いて回転数３０００rpmで塗布す
る。そして、大気中において１５０℃で１０分間乾燥し
た後、大気中において４００℃で３０分間の仮焼成を行
なう。その後、６５０℃で６０分間の結晶化を行い形成
する。これらの工程を４回繰り返すことによって、ＳＢ
Ｔ膜を１２０nmの膜厚で形成して誘電体膜２９と成す。
このようにしてＳＢＴ膜で形成された誘電体膜２９に
は、ヒロックや剥離は認められず、ＳＥＭ(走査型電子
顕微鏡)による断面観察においても、各層での反応は見
られなかった。
ピンオン法を用いて、誘電体膜２９としてのＳrＢi2Ｔa
2Ｏ9(ＳＢＴ)を形成する。上記ＳＢＴ膜の成膜方法は、
以下のようにして行う。まず、上記ＳＢＴを構成する元
素を溶媒に分散させた前駆体溶液を形成し、その前駆体
溶液を、スピナーを用いて回転数３０００rpmで塗布す
る。そして、大気中において１５０℃で１０分間乾燥し
た後、大気中において４００℃で３０分間の仮焼成を行
なう。その後、６５０℃で６０分間の結晶化を行い形成
する。これらの工程を４回繰り返すことによって、ＳＢ
Ｔ膜を１２０nmの膜厚で形成して誘電体膜２９と成す。
このようにしてＳＢＴ膜で形成された誘電体膜２９に
は、ヒロックや剥離は認められず、ＳＥＭ(走査型電子
顕微鏡)による断面観察においても、各層での反応は見
られなかった。
【００５８】次に、上記誘電体膜(ＳＢＴ膜)２９上に、
ＤＣマグネトロンスパッタ法によって、Ｐtによって膜
厚１００nmの上部電極３０を形成する。
ＤＣマグネトロンスパッタ法によって、Ｐtによって膜
厚１００nmの上部電極３０を形成する。
【００５９】次に、図５(c)に示すように、上記上部電
極(Ｐt)３０を、Ｃl2を用いたドライエッチング法によ
って１μm〜３μm角の大きさにパターニングする。ま
た、上部電極３０の下の誘電体膜(ＳＢＴ膜)２９を、Ｃ
2Ｆ6およびＡrを用いたドライエッチング法によって所
望の形状にパターニングする。続いて、誘電体膜２９の
下の下部電極(Ｉr)２８,拡散バリア膜(ＴaxＳi1-xＮ
y膜)３２およびシリサイド膜３１を、Ｃl2およびＣ2Ｆ6
を用いたドライエッチング法によって所望の形状に加工
する。こうして、基板側からシリサイド膜３１,拡散バ
リア膜３２,下部電極２８,誘電体膜２９および上部電極
３０が順次積層されて成る誘電体キャパシタ２５が形成
される。
極(Ｐt)３０を、Ｃl2を用いたドライエッチング法によ
って１μm〜３μm角の大きさにパターニングする。ま
た、上部電極３０の下の誘電体膜(ＳＢＴ膜)２９を、Ｃ
2Ｆ6およびＡrを用いたドライエッチング法によって所
望の形状にパターニングする。続いて、誘電体膜２９の
下の下部電極(Ｉr)２８,拡散バリア膜(ＴaxＳi1-xＮ
y膜)３２およびシリサイド膜３１を、Ｃl2およびＣ2Ｆ6
を用いたドライエッチング法によって所望の形状に加工
する。こうして、基板側からシリサイド膜３１,拡散バ
リア膜３２,下部電極２８,誘電体膜２９および上部電極
３０が順次積層されて成る誘電体キャパシタ２５が形成
される。
【００６０】その後、図５(d)に示すように、上記第１
層間絶縁膜２３および誘電体キャパシタ２５上に、ＣＶ
Ｄ法を用いて、第２層間絶縁膜３３としての第２のシリ
コン酸化膜を形成する。その後、上部電極３０上におけ
る第２層間絶縁膜３３にコンタクトホールを形成し、上
部電極３０に接続する引き出し電極３４を、ＤＣマグネ
トロンスパッタ法を用いてアルミニウムで形成する。次
に、選択トランジスタ２２のソース領域２６a上におけ
る第１層間絶縁膜２３および第２層間絶縁膜３３にコン
タクトホールを形成し、ソース領域２６aに接続する引
き出し電極３５をアルミニウムで形成する。こうして、
図１に示すような誘電体記憶素子が形成される。
層間絶縁膜２３および誘電体キャパシタ２５上に、ＣＶ
Ｄ法を用いて、第２層間絶縁膜３３としての第２のシリ
コン酸化膜を形成する。その後、上部電極３０上におけ
る第２層間絶縁膜３３にコンタクトホールを形成し、上
部電極３０に接続する引き出し電極３４を、ＤＣマグネ
トロンスパッタ法を用いてアルミニウムで形成する。次
に、選択トランジスタ２２のソース領域２６a上におけ
る第１層間絶縁膜２３および第２層間絶縁膜３３にコン
タクトホールを形成し、ソース領域２６aに接続する引
き出し電極３５をアルミニウムで形成する。こうして、
図１に示すような誘電体記憶素子が形成される。
【００６１】上述のようにして形成された誘電体キャパ
シタ２５の上部電極(Ｐt)３０からの引き出し電極３４
とソース領域２６aからの引き出し電極３５との間に三
角波形の電圧を印加することによって、図６に示すよう
なヒステリシス曲線が得られた。尚、この印加した三角
波の電界強度は１５０kＶ/cmであり、その周波数は７５
Ｈzである。図６により、誘電体キャパシタ２５の強誘
電体特性は、分極反転電荷量ΔＱ＝１２μＣ/cm2、抗電
界Ｅc＝３５kＶ/cmであった。また、＋３Ｖ印加時のリ
ーク電流密度は８×１０-8Ａ/cm2であり、絶縁耐圧は１
０Ｖ以上であった。これらの結果から、強誘電体キャパ
シタとして用いるのに十分な大きさの強誘電体特性が得
られており、上記ヒステリシス曲線の対称性が崩れてい
ないことからシリコン基板２１と下部電極(Ｉr)２８と
のコンタクトが十分に取れていることが分かる。
シタ２５の上部電極(Ｐt)３０からの引き出し電極３４
とソース領域２６aからの引き出し電極３５との間に三
角波形の電圧を印加することによって、図６に示すよう
なヒステリシス曲線が得られた。尚、この印加した三角
波の電界強度は１５０kＶ/cmであり、その周波数は７５
Ｈzである。図６により、誘電体キャパシタ２５の強誘
電体特性は、分極反転電荷量ΔＱ＝１２μＣ/cm2、抗電
界Ｅc＝３５kＶ/cmであった。また、＋３Ｖ印加時のリ
ーク電流密度は８×１０-8Ａ/cm2であり、絶縁耐圧は１
０Ｖ以上であった。これらの結果から、強誘電体キャパ
シタとして用いるのに十分な大きさの強誘電体特性が得
られており、上記ヒステリシス曲線の対称性が崩れてい
ないことからシリコン基板２１と下部電極(Ｉr)２８と
のコンタクトが十分に取れていることが分かる。
【００６２】尚、本実施の形態においては、２５６ｋビ
ットの集積化ＦeＲＡＭを例に挙げて説明したが、メガ
ビットクラス(１メガビットから２５６メガビット)の集
積化ＦeＲＡＭやＤＲＡＭにも同様に適用できる。
ットの集積化ＦeＲＡＭを例に挙げて説明したが、メガ
ビットクラス(１メガビットから２５６メガビット)の集
積化ＦeＲＡＭやＤＲＡＭにも同様に適用できる。
【００６３】上述したように、本実施の形態において
は、誘電体記憶素子を構成する導電性プラグ２４をポリ
シリコンによって形成している。さらに、選択トランジ
スタ２２のドレイン領域２６bと導電性プラグ２４を介
して電気的に接続される誘電体キャパシタ２５を、基板
側から順にシリサイド膜３１,拡散バリア膜３２,下部電
極２８,誘電体膜２９および上部電極３０を順次積層し
て形成している。このように、導電性プラグ２４上にシ
リサイド膜３１を設け、そのシリサイド膜３１上に拡散
バリア膜３２を設けている。したがって、５００℃〜８
００℃という酸素雰囲気中での高い熱処理温度による誘
電体の結晶化過程においても、導電性プラグ２４と下部
電極２８との材料拡散が起こらず、また、下部電極上２
８に形成された強誘電体特性は良好なものが得られる。
は、誘電体記憶素子を構成する導電性プラグ２４をポリ
シリコンによって形成している。さらに、選択トランジ
スタ２２のドレイン領域２６bと導電性プラグ２４を介
して電気的に接続される誘電体キャパシタ２５を、基板
側から順にシリサイド膜３１,拡散バリア膜３２,下部電
極２８,誘電体膜２９および上部電極３０を順次積層し
て形成している。このように、導電性プラグ２４上にシ
リサイド膜３１を設け、そのシリサイド膜３１上に拡散
バリア膜３２を設けている。したがって、５００℃〜８
００℃という酸素雰囲気中での高い熱処理温度による誘
電体の結晶化過程においても、導電性プラグ２４と下部
電極２８との材料拡散が起こらず、また、下部電極上２
８に形成された強誘電体特性は良好なものが得られる。
【００６４】その際に、上記下部電極２８は、優れたバ
リア性や上部に形成される酸化物誘電体との整合性等の
点からＩrまたはＩr/ＩrＯ2によって形成するのである
が、本実施の形態においては、誘電体膜２９としてＳＢ
Ｔを用いるようにしている。このＳＢＴは、図２に示す
ように、結晶化温度を６２５℃以上且つ６７５℃以下に
することによって、例えば６インチウェハにおけるＩr
析出物の発生を１００個以下に抑え、分極反転電荷量を
１０μＣ/cm2以上にできるのである。ここで、上記ＳＢ
Ｔの結晶化温度が６２５℃の場合には、図３に示すよう
に、合計結晶化時間を１２０分以上且つ９００分以下に
すればよい。また、上記ＳＢＴの結晶化温度が６７５℃
の場合には、図４に示すように、合計結晶化時間を３０
分以上且つ１２０分以下にすればよい。
リア性や上部に形成される酸化物誘電体との整合性等の
点からＩrまたはＩr/ＩrＯ2によって形成するのである
が、本実施の形態においては、誘電体膜２９としてＳＢ
Ｔを用いるようにしている。このＳＢＴは、図２に示す
ように、結晶化温度を６２５℃以上且つ６７５℃以下に
することによって、例えば６インチウェハにおけるＩr
析出物の発生を１００個以下に抑え、分極反転電荷量を
１０μＣ/cm2以上にできるのである。ここで、上記ＳＢ
Ｔの結晶化温度が６２５℃の場合には、図３に示すよう
に、合計結晶化時間を１２０分以上且つ９００分以下に
すればよい。また、上記ＳＢＴの結晶化温度が６７５℃
の場合には、図４に示すように、合計結晶化時間を３０
分以上且つ１２０分以下にすればよい。
【００６５】すなわち、本実施の形態によれば、例えば
６インチウェハにおけるＩr析出物の発生を１００個以
下に抑えることができるので、２５６ｋビットの集積化
ＦeＲＡＭにおいて２５６,０００個のセルが集積化され
たチップの面積を２０mm2とした場合の良品率を９０％
以上にすることができるのである。また、上記分極反転
電荷量を１０μＣ/cm2以上にできるので、上記２５６ｋ
ビットの集積化ＦeＲＡＭにおいて、センスアンプでの
読み取りマージンを十分に取ることができる。したがっ
て、誤りの生じない判定を行うことができるのである。
６インチウェハにおけるＩr析出物の発生を１００個以
下に抑えることができるので、２５６ｋビットの集積化
ＦeＲＡＭにおいて２５６,０００個のセルが集積化され
たチップの面積を２０mm2とした場合の良品率を９０％
以上にすることができるのである。また、上記分極反転
電荷量を１０μＣ/cm2以上にできるので、上記２５６ｋ
ビットの集積化ＦeＲＡＭにおいて、センスアンプでの
読み取りマージンを十分に取ることができる。したがっ
て、誤りの生じない判定を行うことができるのである。
【００６６】尚、上記シリサイド膜３１を構成する金属
は、IV‐Ａ族(Ｔi,Ｚr,Ｈf)，Ｖ‐Ａ族（Ｖ,Ｎb,Ｔa),V
I‐Ａ族(Ｃr,Ｍo,Ｗ)およびVIII族(Ｒu,Ｏs,Ｃo,Ｒh,Ｉ
r,Ｎi,Ｐd,Ｐt)の少なくとも一つのグループから選択さ
れる少なくとも一つの元素である。
は、IV‐Ａ族(Ｔi,Ｚr,Ｈf)，Ｖ‐Ａ族（Ｖ,Ｎb,Ｔa),V
I‐Ａ族(Ｃr,Ｍo,Ｗ)およびVIII族(Ｒu,Ｏs,Ｃo,Ｒh,Ｉ
r,Ｎi,Ｐd,Ｐt)の少なくとも一つのグループから選択さ
れる少なくとも一つの元素である。
【００６７】また、上記拡散バリア膜３２は、ＡxＳi
1-xＮy，ＡxＡl1-xＮy及びＢＮz(０.２≦ｘ≦１,０≦ｙ
≦１,０≦ｚ＜１)の少なくとも一つによって形成され、
そのうちの「Ａ」は、Ｔi,Ｚr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍo,
Ｗ,Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,Ｎi,ＰdおよびＰtのグループ
から選択される何れか一つの元素であり、「Ｂ」は、Ｚr,
Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍo,Ｗ,Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,Ｎi,
ＰdおよびＰtのグループから選択される何れか一つの元
素である。
1-xＮy，ＡxＡl1-xＮy及びＢＮz(０.２≦ｘ≦１,０≦ｙ
≦１,０≦ｚ＜１)の少なくとも一つによって形成され、
そのうちの「Ａ」は、Ｔi,Ｚr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍo,
Ｗ,Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,Ｎi,ＰdおよびＰtのグループ
から選択される何れか一つの元素であり、「Ｂ」は、Ｚr,
Ｈf,Ｖ,Ｎb,Ｔa,Ｃr,Ｍo,Ｗ,Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,Ｎi,
ＰdおよびＰtのグループから選択される何れか一つの元
素である。
【００６８】また、上記誘電体膜２９としては、上記Ｓ
ＢＴの他に、上述したＢi系層状ぺロブスカイト型強誘
電体材料,Ｐb系ペロブスカイト型強誘電体材料およびペ
ロブスカイト型高誘電体材料の何れか一つの誘電体材料
を用いても同様の効果が得られる。
ＢＴの他に、上述したＢi系層状ぺロブスカイト型強誘
電体材料,Ｐb系ペロブスカイト型強誘電体材料およびペ
ロブスカイト型高誘電体材料の何れか一つの誘電体材料
を用いても同様の効果が得られる。
【００６９】
【発明の効果】以上より明らかなように、第１の発明の
半導体装置は、キャパシタの下部電極としてＩr膜ある
いはＩrＯ2/Ｉr膜を用いるので、誘電体膜の結晶化の際
に高温によって酸素が上記下部電極の直下に隣接する拡
散バリア膜まで拡散することを防止し、酸化による上記
拡散バリア膜の体積膨張やコンタクト不良の発生を防止
できる。また、上記拡散バリア膜としてＴaxＳi1-xＮy
膜等を用いるので、上記拡散バリア膜の直下に隣接する
シリサイド膜および導電性プラグから上記下部電極への
シリコンやＴi等の拡散を防止できる。また、上記拡散
バリア膜と導電性プラグとの間に上記シリサイド膜を設
けたので、上記拡散バリア膜を導電性プラグ上に直接形
成した際に起こる反応層の生成を防止できると共に、密
着強度を増加してヒロックを低減できる。
半導体装置は、キャパシタの下部電極としてＩr膜ある
いはＩrＯ2/Ｉr膜を用いるので、誘電体膜の結晶化の際
に高温によって酸素が上記下部電極の直下に隣接する拡
散バリア膜まで拡散することを防止し、酸化による上記
拡散バリア膜の体積膨張やコンタクト不良の発生を防止
できる。また、上記拡散バリア膜としてＴaxＳi1-xＮy
膜等を用いるので、上記拡散バリア膜の直下に隣接する
シリサイド膜および導電性プラグから上記下部電極への
シリコンやＴi等の拡散を防止できる。また、上記拡散
バリア膜と導電性プラグとの間に上記シリサイド膜を設
けたので、上記拡散バリア膜を導電性プラグ上に直接形
成した際に起こる反応層の生成を防止できると共に、密
着強度を増加してヒロックを低減できる。
【００７０】さらに、上記キャパシタの誘電体膜とし
て、ＳＢＴ等のペロブスカイト型強誘電体材料やペロブ
スカイト型高誘電体材料等を用いるので、上記下部電極
としてＩr膜あるいはＩr/ＩrＯ2膜を用いる際に、上記
誘電体膜の結晶化温度を６２５℃以上且つ６７５℃以下
にすれば、例えば６インチウェハにおけるＩr析出物の
発生を１００個以下に抑えると共に、分極反転電荷量を
１０μＣ/cm2以上にできる。したがって、２５６,００
０個のＦeＲＡＭを２０mm2のチップに集積化する場合の
良品率を９０％以上にできる。また、上記２５６ｋビッ
トの集積化ＦeＲＡＭにおいて、センスアンプでの読み
取りマージンを十分にして誤判定を防止できる。
て、ＳＢＴ等のペロブスカイト型強誘電体材料やペロブ
スカイト型高誘電体材料等を用いるので、上記下部電極
としてＩr膜あるいはＩr/ＩrＯ2膜を用いる際に、上記
誘電体膜の結晶化温度を６２５℃以上且つ６７５℃以下
にすれば、例えば６インチウェハにおけるＩr析出物の
発生を１００個以下に抑えると共に、分極反転電荷量を
１０μＣ/cm2以上にできる。したがって、２５６,００
０個のＦeＲＡＭを２０mm2のチップに集積化する場合の
良品率を９０％以上にできる。また、上記２５６ｋビッ
トの集積化ＦeＲＡＭにおいて、センスアンプでの読み
取りマージンを十分にして誤判定を防止できる。
【００７１】すなわち、この発明によれば、メガビット
クラスに高集積化された誘電体記憶装置の良品率を容易
に向上することができるのである。
クラスに高集積化された誘電体記憶装置の良品率を容易
に向上することができるのである。
【００７２】また、第２の発明の半導体装置の製造方法
は、上記第１の発明の半導体装置における上記ＳＢＴ等
のペロブスカイト型強誘電体材料やペロブスカイト型高
誘電体材料等を用いた誘電体膜を、６２５℃以上且つ６
７５℃以下の結晶化温度で形成するので、上記下部電極
としてＩr膜あるいはＩr/ＩrＯ2膜を用いる際に、例え
ば６インチウェハにおけるＩr析出物の発生を１００個
以下に抑えると共に、分極反転電荷量を１０μＣ/cm2以
上にできる。したがって、２５６,０００個のＦeＲＡＭ
を２０mm2のチップに集積化する場合の良品率を９０％
以上にできる。また、上記２５６ｋビットの集積化Ｆe
ＲＡＭにおいて、センスアンプでの読み取りマージンを
十分にして誤判定を防止できる。
は、上記第１の発明の半導体装置における上記ＳＢＴ等
のペロブスカイト型強誘電体材料やペロブスカイト型高
誘電体材料等を用いた誘電体膜を、６２５℃以上且つ６
７５℃以下の結晶化温度で形成するので、上記下部電極
としてＩr膜あるいはＩr/ＩrＯ2膜を用いる際に、例え
ば６インチウェハにおけるＩr析出物の発生を１００個
以下に抑えると共に、分極反転電荷量を１０μＣ/cm2以
上にできる。したがって、２５６,０００個のＦeＲＡＭ
を２０mm2のチップに集積化する場合の良品率を９０％
以上にできる。また、上記２５６ｋビットの集積化Ｆe
ＲＡＭにおいて、センスアンプでの読み取りマージンを
十分にして誤判定を防止できる。
【００７３】また、上記第２の発明の半導体装置の製造
方法は、上記誘電体膜形成時における結晶化時間を３０
分以上且つ９００分以下にすれば、上記誘電体膜を６２
５℃以上且つ６７５℃以下の結晶化温度で形成する場合
に、例えば６インチウェハにおけるＩr析出物の発生を
確実に１００個以下に抑えると共に、分極反転電荷量を
確実に１０μＣ/cm2以上にできる。
方法は、上記誘電体膜形成時における結晶化時間を３０
分以上且つ９００分以下にすれば、上記誘電体膜を６２
５℃以上且つ６７５℃以下の結晶化温度で形成する場合
に、例えば６インチウェハにおけるＩr析出物の発生を
確実に１００個以下に抑えると共に、分極反転電荷量を
確実に１０μＣ/cm2以上にできる。
【図１】 この発明の半導体装置としての誘電体記憶素
子における要部断面図である。
子における要部断面図である。
【図２】 ＳＢＴの結晶化温度とＩr析出物および分極
反転電荷量との関係を示す図である。
反転電荷量との関係を示す図である。
【図３】 焼成温度が６２５℃のＳＢＴにおける結晶化
時間とＩr析出物および分極反転電荷量との関係を示す
図である。
時間とＩr析出物および分極反転電荷量との関係を示す
図である。
【図４】 焼成温度が６７５℃のＳＢＴにおける結晶化
時間とＩr析出物および分極反転電荷量との関係を示す
図である。
時間とＩr析出物および分極反転電荷量との関係を示す
図である。
【図５】 図１に示す誘電体記憶素子の製造方法を示す
断面図である。
断面図である。
【図６】 図１に示す誘電体記憶素子における印加電圧
・分極特性を示す図である。
・分極特性を示す図である。
【図７】 スタック型構造を有する従来の誘電体記憶素
子の断面図である。
子の断面図である。
２１…基板、 ２２…選択トランジスタ、 ２３…第１層間絶縁膜、 ２４…導電性プラグ、 ２５…誘電体キャパシタ、 ２６a…ソース領域、 ２６b…ドレイン領域、 ２７…ゲート電極、 ２８…下部電極、 ２９…誘電体膜、 ３０…上部電極、 ３１…シリサイド膜、 ３２…拡散バリア膜、 ３３…第２層間絶縁膜、 ３４,３５…引き出し電極、 ３６…ロコス膜、 ３７…コンタクトホール。
フロントページの続き Ｆターム(参考） 5F001 AA17 AD12 5F083 AD21 FR02 FR05 FR07 GA09 GA25 JA15 JA17 JA35 JA38 JA39 JA40 JA43 MA05 MA06 MA17 NA02 PR22 PR23 PR33 5F101 BA62 BD02
Claims (4)
- 【請求項１】 上部電極,誘電体膜および下部電極を有
するキャパシタにおける上記下部電極の下に位置して上
記下部電極を選択トランジスタに電気的に接続する導電
性プラグと、上記導電性プラグと下部電極との間に在っ
て上記導電性プラグと下部電極との間の拡散反応を防ぐ
拡散バリア膜と、上記導電性プラグと拡散バリア膜との
間に在って金属元素を含むシリサイド膜を備えた半導体
装置であって、 上記シリサイド膜の金属元素は、IV‐Ａ族(Ｔi,Ｚr,Ｈ
f)、Ｖ‐Ａ族(Ｖ,Ｎb,Ｔa)、VI‐Ａ族(Ｃr,Ｍo,Ｗ)、お
よび、VIII族(Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,Ｎi,Ｐd,Ｐt)の少
なくとも一つのグループから選択された少なくとも一つ
の元素であり、 上記拡散バリア膜は、ＡをＴi,Ｚr,Ｈf,Ｖ,Ｎb,Ｔa,Ｃ
r,Ｍo,Ｗ,Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,Ｎi,ＰdおよびＰtから
選択された何れか一つの元素とし、ＢをＺr,Ｈf,Ｖ,Ｎ
b,Ｔa,Ｃr,Ｍo,Ｗ,Ｒu,Ｏs,Ｃo,Ｒh,Ｉr,Ｎi,Ｐdおよび
Ｐtから選択された何れか一つの元素として、ＡxＳi1-x
Ｎy，ＡxＡl1-xＮyおよびＢＮz(０.２≦ｘ≦１,０≦ｙ
≦１,０≦ｚ＜１）の少なくとも一つによって表わされ
る組成物で構成され、 上記下部電極は、Ｉr膜あるいはＩr膜とＩrＯ2膜とを含
む多層膜で構成され、 上記導電性プラグは、ポリシリコンによって構成され、 上記誘電体膜は、Ｂi4Ｔi3Ｏ12，ＳrＢi2(Ｔax,Ｎb1-x)
2Ｏ9(０≦x＜１)，ＢaＢi2Ｎb2Ｏ9,ＢaＢi2Ｔa2Ｏ9,Ｐb
Ｂi2Ｔa2Ｏ9,ＰbＢi2Ｎb2Ｏ9,ＰbＢi4Ｔi4Ｏ15,ＳrＢi4
Ｔi4Ｏ15,ＢaＢi4Ｔi4Ｏ15,Ｓr2Ｂi4Ｔi5Ｏ18,Ｂa2Ｂi4
Ｔa5Ｏ18,Ｐb2Ｂi4Ｔi5Ｏ18,Ｎa0.5Ｂi4.5Ｔi4Ｏ15，Ｋ
0.5Ｂi4.5Ｔi4Ｏ15,(ＳrＢi2(Ｔax,Ｎb 1-x)2Ｏ9)y・(Ｂi
3ＴiＴaＯ9)1-y（０≦ｘ＜１,０.６≦ｙ＜１)を含むＢi
系層状ぺロブスカイト型強誘電体材料、（Ｐb1-x,Ｌax)
(Ｚr1-y,Ｔiy)Ｏ3(０≦ｘ＜０.２，０.４８≦ｙ＜１)を
含むＰb系ペロブスカイト型強誘電体材料、ＳrＴiＯ3，
(Ｂa,Ｓr)ＴiＯ3を含むペロブスカイト型高誘電体材料
の何れか一つの誘電体材料を用いて構成されていること
を特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
であって、 上記誘電体膜を、６２５℃以上且つ６７５℃以下の結晶
化温度で形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、 上記誘電体膜形成時における結晶化時間は、３０分以上
且つ９００分以下であることを特徴とする半導体装置の
製造方法。 - 【請求項４】 請求項２あるいは請求項３に記載の半導
体装置の製造方法において、 上記誘電体膜形成時における結晶化雰囲気は、酸素雰囲
気、窒素雰囲気、アルゴン雰囲気、あるいは、酸素,窒
素およびアルゴンのうち少なくとも１種類を含む混合雰
囲気であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000313509A JP2002124644A (ja) | 2000-10-13 | 2000-10-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000313509A JP2002124644A (ja) | 2000-10-13 | 2000-10-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002124644A true JP2002124644A (ja) | 2002-04-26 |
Family
ID=18792915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000313509A Pending JP2002124644A (ja) | 2000-10-13 | 2000-10-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002124644A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201242A (ja) * | 2006-01-27 | 2007-08-09 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2007221156A (ja) * | 2003-10-22 | 2007-08-30 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008141117A (ja) * | 2006-12-05 | 2008-06-19 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法 |
-
2000
- 2000-10-13 JP JP2000313509A patent/JP2002124644A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007221156A (ja) * | 2003-10-22 | 2007-08-30 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007201242A (ja) * | 2006-01-27 | 2007-08-09 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2008141117A (ja) * | 2006-12-05 | 2008-06-19 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法 |
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